CN105190759B - 对静态随机存取存储器中的位线进行预充电的设备和方法 - Google Patents

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Abstract

本文所揭示的实施例包含用于在数据存取之前对静态随机存取存储器SRAM中的位线进行预充电以减少泄漏功率的方法和设备。存储器存取逻辑电路在所述SRAM的SRAM数据阵列的第一数据存取路径中接收包括待存取数据条目地址的存储器存取请求。所述SRAM还包含预充电电路，其提供于在所述第一数据存取路径外部的第二数据存取路径中。所述预充电电路经配置以作为所述存储器存取请求的部分启用所述SRAM数据阵列的预充电以避免在空闲周期期间对所述SRAM数据阵列中的位线进行预充电从而减少泄漏功率。所述预充电电路可在数据存取之前启用所述SRAM数据阵列的预充电以使得所述预充电电路不对所述第一数据存取路径增加等待时间。

Description

对静态随机存取存储器中的位线进行预充电的设备和方法
优先权要求
本申请案要求2013年5月6日申请且标题为“用于在存取之前对静态随机存取存储器(SRAM)数据阵列进行预充电以节省功率泄漏的方法和设备(METHODS AND APPARATUSESFOR PRE-CHARGING OF STATIC RANDOM ACCESS MEMORY(SRAM)DATA ARRAYS PRIOR TOACCESS FOR SAVING POWER LEAKAGE)”的第61/819,744号美国临时专利申请案的优先权，所述美国临时专利申请案以全文引用的方式并入本文中。
本申请案还要求2013年10月9日申请且标题为“在数据存取之前对静态随机存取存储器(SRAM)中的位线进行预充电以减少泄漏功率，以及相关系统和方法(PRE-CHARGINGBITLINES IN A STATIC RANDOM ACCESS MEMORY(SRAM)PRIOR TO DATA ACCESS FORREDUCING LEAKAGE POWER,AND RELATED SYSTEMS AND METHODS)”的第14/049,312号美国专利申请案的优先权，所述美国专利申请案以全文引用的方式并入本文中。
技术领域
本发明的技术大体上涉及计算机存储器，且更具体来说涉及对用于存储器存取的静态随机存取存储器(SRAM)的位线进行预充电。
背景技术
存储器单元是计算机数据存储装置的基本构建块，也被称作“存储器”。计算机系统可从存储器读取数据或将数据写入到存储器，所述存储器存在不同类型。举例来说，一种类型的存储器是静态随机存取存储器(SRAM)。作为一实例，SRAM可用作中央处理单元(CPU)系统中的高速缓冲存储器。SRAM高速缓冲存储器可包括标签阵列和数据阵列。标签阵列含有到存储在SRAM数据阵列中的存储器地址的索引。标签阵列接收存储器地址作为来自CPU的存储器存取请求的部分。标签阵列使用所述存储器地址确定SRAM数据阵列是否含有用于存储器存取请求中的存储器地址的有效数据。如果有效数据存在，那么所述数据可从SRAM数据阵列直接存取，与从例如较高层级高速缓冲存储器或主存储器等较高层级存储器存取相反。
SRAM数据阵列组织成SRAM位单元的行和列。SRAM位单元各自能够存储单个信息位。对SRAM数据阵列的存储器存取请求通常涉及选择整行SRAM位单元以存取存储在选定行的每一列中的位。在此方面，图1说明标准六晶体管(6-T)SRAM位单元10的实例，作为可在SRAM中提供以存储单个信息位12的SRAM单元。所述单个信息位12存储在6-T SRAM位单元10中的两(2)个交叉耦合的反相器14、16中。6-T SRAM位单元10具有用以指示单个信息位12的两个稳定状态(例如，逻辑状态“1”或“0”)。提供两个额外存取晶体管18、20以控制在读取和写入操作期间对SRAM位单元10的存取。对6-T SRAM位单元10的存取是通过在控制所述两(2)个存取晶体管18、20的字线24上断言的字线信号22而启用。字线24上的字线信号22的断言激活所述两(2)个存取晶体管18、20，从而致使位线26和位线补线28耦合到所述两(2)个交叉耦合的反相器14、16。因此，位线26和位线补线28用以传送用于读取和写入操作两者的数据。
作为一实例，在读取操作中，存取晶体管18、20的激活致使通过所述两(2)个交叉耦合的反相器14、16将单个信息位12置于位线26和位线补线28上。所述单个信息位12以电压或电流电平的形式置于位线26和位线补线28上。读出放大器30检测位线26与位线补线28之间的指示两个逻辑状态中的一者的电压差，如上文所论述。在写入操作中，输入驱动器32将电压34和电压补36分别置于位线26和位线补线28上。由输入驱动器32分别置于位线26和位线补线28上的电压34和电压补36表示待存储的单个信息位12。通过字线24对存取晶体管18、20的激活致使将位线26和位线补线28上的电压34和电压补36存储或锁存到所述两(2)个交叉耦合的反相器14、16中。
在读取或写入存取之前，图1中的6-T SRAM位单元10中的位线26和位线补28可通过位线预充电信号38和位线预充电信号补40分别预充电到已知稳定电压电平(即逻辑高“1”或逻辑低“0”)。对位线26和位线补线28进行预充电允许读出放大器30将差分电压电平有效解译为位状态，且允许SRAM位单元10从已知条件开始以便防止SRAM位单元10的单元干扰。位线26和位线补线28的预充电在字线24的断言之后即刻减活，因此允许如上文所描述在读取或写入操作中通过所述两(2)个交叉耦合的反相器14、16或通过输入驱动器32修改初始已知电压电平。在针对存储器存取请求已完成对6-T SRAM位单元10的读取或写入操作之后，可将位线26和位线补线28预充电回到此已知预充电电压电平以准备下一存储器存取请求。
如上文所论述，对于采用SRAM位单元列的位线的预充电的SRAM设计，存储器存取请求中的存储器地址可用以识别正存取的SRAM位单元的特定行或列以用于预充电。存储器存取请求采用存储器存取请求电路以将存储器存取请求中的存储器地址转译为正存取的特定行或列以用于预充电。然而，提供此额外电路可对存储器存取请求增加等待时间。为了避免此额外等待时间，SRAM设计可涉及在读取或写入操作已完成之后对SRAM位单元的所有行或列进行预充电以准备SRAM位单元用于下一存储器存取请求。因此，用于将存储器存取请求中的存储器地址转译为SRAM位单元的特定行或列的额外电路不是必要的。然而，维持位线预充电可能增加当不在存取SRAM位单元时的存储器空闲时间期间的泄漏功率。
因此，涉及对SRAM位单元的所有行或列进行预充电的SRAM设计可比作为存储器存取请求的部分识别SRAM位单元的特定行或列的SRAM设计消耗更多功率。然而，涉及对SRAM位单元的所有行或列进行预充电的SRAM设计可不包含来自用以作为存储器存取请求的部分识别正存取的特定行或列以用于预充电的电路的额外等待时间。
发明内容
本文所揭示的实施例包含用于在数据存取之前对静态随机存取存储器(SRAM)中的位线进行预充电以减少泄漏功率的方法和设备。在数据存取之前对SRAM进行预充电的实施例可减少泄漏功率而不会影响读取或写入性能。作为一个非限制性实例，SRAM可包含在SRAM高速缓冲存储器中。在此方面，在SRAM中的第一数据存取路径中提供存储器存取逻辑电路。存储器存取逻辑电路接收包括SRAM的SRAM数据阵列中待存取的数据条目地址的存储器存取请求。存储器存取逻辑电路将所述数据条目地址转译为用于标引SRAM数据阵列中的数据条目地址的数据索引。SRAM还包含预充电电路，其提供于在第一数据存取路径外部的第二数据存取路径中。所述预充电电路经配置以作为存储器存取请求的部分启用SRAM数据阵列的预充电以避免在空闲周期期间对SRAM数据阵列中的位线进行预充电从而减少泄漏功率。但通过还在第一数据存取路径外部的第二数据存取路径中提供预充电电路，所述预充电电路可在数据存取之前启用SRAM数据阵列的预充电以使得预充电电路不对第一数据存取路径增加等待时间。
为了进一步减少泄漏功率，如果SRAM数据阵列组织成例如子阵列，那么预充电电路还可经配置以识别且启用SRAM数据阵列中含有数据条目地址的特定数据子阵列的预充电。以此方式，SRAM数据阵列中并不含有数据条目地址的数据子阵列在存储器存取请求期间不会经启用用于预充电，以通过不在未存取数据子阵列中预充电而避免额外泄漏功率。
在此方面，在一个实施例中提供一种SRAM。所述SRAM包括存储器存取逻辑电路，其提供于第一数据存取路径中。所述存储器存取逻辑电路经配置以在所述第一数据存取路径中接收存储器存取请求的数据条目地址以用于寻址SRAM数据阵列中的数据条目。所述存储器存取逻辑电路进一步经配置以基于所述第一数据存取路径中的所述所接收数据条目地址而产生数据索引以标引所述SRAM数据阵列以用于存取所述SRAM数据阵列中对应于所述所接收数据条目地址的所述数据条目。所述SRAM进一步包括预充电电路，其提供于与所述第一数据存取路径分开的第二数据存取路径中。在存取所述SRAM数据阵列中的所述数据条目之前，所述预充电电路经配置以在所述第二数据存取路径中接收所述数据条目地址。所述预充电电路进一步经配置以基于所述第二数据存取路径中的所述所接收数据条目地址而产生对所述SRAM数据阵列的至少一部分的预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电。
在另一实施例中，提供一种SRAM。所述SRAM包括存储器存取逻辑电路装置，其提供于第一数据存取路径装置中。所述存储器存取逻辑电路装置经配置以在所述第一数据存取路径装置中接收用于存储器存取请求装置的数据条目地址装置以用于寻址SRAM数据阵列装置中的数据条目装置。所述存储器存取逻辑电路装置进一步经配置以基于所述第一数据存取路径装置中的所述所接收数据条目地址装置而产生数据索引装置以标引所述SRAM数据阵列装置以用于存取所述SRAM数据阵列装置中对应于所述数据条目地址装置的所述数据条目装置。所述SRAM进一步包括预充电电路装置，其提供于与所述第一数据存取路径装置分开的第二数据存取路径装置中。在存取所述SRAM数据阵列装置中的所述数据条目装置之前，所述预充电电路装置经配置以在所述第二数据存取路径装置中接收所述数据条目地址装置。所述预充电电路装置进一步经配置以基于所述第二数据存取路径装置中的所述所接收数据条目地址装置而产生对所述SRAM数据阵列装置的至少一部分的预充电启用装置以对所述SRAM数据阵列装置的所述至少一部分进行预充电。
在另一实施例中，提供一种在存取SRAM数据阵列之前对所述SRAM数据阵列进行预充电的方法。所述方法包括在第一数据存取路径中接收用于存储器存取请求的数据条目地址以用于寻址SRAM数据阵列中的数据条目。所述方法进一步包括基于所述第一数据存取路径中的所述所接收数据条目地址而产生数据索引以标引所述SRAM数据阵列以用于存取所述SRAM数据阵列中对应于所述数据条目地址的所述数据条目。所述方法进一步包括在第二数据存取路径中接收数据条目地址以用于对所述SRAM数据阵列的至少一部分进行预充电。所述方法进一步包括基于所述第二数据存取路径中的所述所接收数据条目地址而产生用于所述SRAM数据阵列的所述至少一部分的预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电。所述预充电启用是在所述第一数据存取路径中在表示所述数据条目地址的所述数据索引处存取所述SRAM数据阵列中的所述数据条目之前产生。
附图说明
图1是用于存储单个信息位的示范性六晶体管(6-T)静态随机存取存储器(SRAM)存储器单元的示意图；
图2是示范性SRAM的示意图，其包括用于针对存储器存取请求标引SRAM数据阵列中的数据条目的存储器存取逻辑电路，以及用于在针对存储器存取请求存取SRAM数据阵列中的数据条目之前对SRAM数据阵列中的位线进行预充电的预充电电路，以便减少或避免处理存储器存取请求中的等待时间；
图3是说明用于在针对存储器存取请求存取SRAM数据阵列中的数据条目之前对图2中的SRAM中的SRAM数据阵列中的位线进行预充电的示范性过程的流程图；
图4是说明在针对存储器存取请求存取SRAM数据阵列中的数据条目之前对图2中的SRAM中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图5是示范性SRAM高速缓冲存储器的示意图，其包括用于针对存储器存取请求标引SRAM数据阵列中的数据条目的存储器存取逻辑电路中的标签阵列，以及用于在针对存储器存取请求存取SRAM数据阵列中的数据条目之前对SRAM数据阵列中的位线进行预充电的预充电电路，以便减少或避免处理存储器存取请求中的等待时间；
图6是说明用于在针对存储器存取请求存取SRAM数据阵列中的数据条目之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电的示范性过程的流程图；
图7是说明在针对顺序存储器存取请求存取SRAM数据阵列中的数据条目之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图8是说明在针对管线式顺序存储器存取请求存取SRAM数据阵列中的数据条目之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图9是说明在针对包含用于多组SRAM高速缓冲存储器的存储器存取请求的管线式顺序存储器存取请求存取SRAM数据阵列中的数据条目之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图10是说明在存取SRAM数据阵列中的数据条目以用于基于时钟相位控制方案控制字线断言和预充电之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图11是说明在存取SRAM数据阵列中的数据条目以用于基于任选的自定时控制方案控制字线断言和预充电之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；
图12是说明在存取SRAM数据阵列中的数据条目以用于基于跨越多个时钟循环的任选的自定时、自复位控制方案控制字线断言和预充电之前对图5中的SRAM高速缓冲存储器中的SRAM数据阵列中的位线进行预充电时涉及的信号的示范性时序的时序图；以及
图13是示范性基于处理器的系统的框图，其包括图2的SRAM的一般化存储器存取逻辑电路和预充电电路以及图5的SRAM高速缓冲存储器。
具体实施方式
本文所揭示的实施例包含用于在数据存取之前对静态随机存取存储器(SRAM)中的位线进行预充电以减少泄漏功率的方法和设备。在数据存取之前对SRAM进行预充电的实施例可减少泄漏功率而不会影响读取或写入性能。作为一个非限制性实例，SRAM可包含在SRAM高速缓冲存储器中。在此方面，在SRAM中的第一数据存取路径中提供存储器存取逻辑电路。存储器存取逻辑电路接收包括SRAM的SRAM数据阵列中待存取的数据条目地址的存储器存取请求。存储器存取逻辑电路将所述数据条目地址转译为用于标引SRAM数据阵列中的数据条目地址的索引。SRAM还包含预充电电路，其提供于在第一数据存取路径外部的第二数据存取路径中。所述预充电电路经配置以作为存储器存取请求的部分启用SRAM数据阵列的预充电以避免在空闲周期期间对SRAM数据阵列中的位线进行预充电从而减少泄漏功率。但通过还在第一数据存取路径外部的第二数据存取路径中提供预充电电路，所述预充电电路可在数据存取之前启用SRAM数据阵列的预充电以使得预充电电路不对第一数据存取路径增加等待时间。
为了进一步减少泄漏功率，如果SRAM数据阵列组织成例如子阵列，那么预充电电路还可经配置以识别且启用SRAM数据阵列中含有数据条目地址的特定数据子阵列的预充电。以此方式，SRAM数据阵列中并不含有数据条目地址的数据子阵列在存储器存取请求期间不会经启用用于预充电，以通过不在未存取数据子阵列中预充电而避免额外泄漏功率。
在此方面，图2是用于标引用于存储器存取请求48的SRAM数据阵列46中的数据条目44的示范性SRAM 42的示意图。如下文将论述，在对用于存储器存取请求48的SRAM数据阵列46中的数据条目44的存取之前对SRAM数据阵列46进行预充电。在此实例中，SRAM数据阵列46组织成图1中提供的6-T SRAM位单元10的行和列。图1的SRAM位单元10在描述图2中参考且将不再描述。SRAM数据阵列46可进一步组织成多个SRAM数据子阵列50(0)到50(N)。
继续参考图2，作为非限制性实例，SRAM 42包括两(2)个数据存取路径：第一数据存取路径52和第二数据存取路径54。第一数据存取路径52处理存储器存取请求48以产生用于SRAM数据阵列46的索引以用于对对应于存储器存取请求48的数据条目44的存取。在此非限制性实例中，第二数据存取路径54处理存储器存取请求48以识别待存取的所述多个SRAM数据子阵列50(0)到50(N)中的特定一者以使得仅待存取的特定SRAM数据子阵列50(0)到50(N)需要预充电，从而减少泄漏功率。在此实例中，在存取第一数据存取路径52中的数据条目44之前，特定SRAM数据子阵列50(0)到50(N)的预充电在第一数据存取路径52之外的第二数据存取路径54中发生，以使得不提供预充电的等待时间作为用于存取SRAM数据阵列46中的数据条目44的第一数据存取路径52的部分。另外，SRAM 42可对正存取的SRAM数据阵列46中的特定数据条目44进行预充电，也通过不对不在存取的数据项44或SRAM数据子阵列50(0)到50(N)进行预充电而减少SRAM 42中的泄漏功率。现将描述图2中的SRAM 42中的第一数据存取路径52。
参考图2，存储器存取逻辑电路56提供于第一数据存取路径52中且经配置以处理所接收的存储器存取请求48。存储器存取请求48的处理可包括接收存储器存取请求48且将存储器存取请求48中的数据条目地址58转译为用于标引SRAM数据阵列46中的数据条目44的数据索引60。数据索引60是通过将存储器存取请求48中的数据条目地址58转译为对应于SRAM数据阵列46中的数据条目44位置的索引而产生。在此实例中，数据索引60提供用于标引SRAM数据阵列46的SRAM数据子阵列50(0)到50(N)中含有在数据条目地址58处的数据的数据条目44的索引。存取数据条目44包含对SRAM数据阵列46断言阵列启用62以基于存储器存取请求48而起始SRAM数据阵列46中的存取事件。SRAM数据阵列46另外接收阵列启用62作为输入。阵列启用62指示在数据索引60上已存在对应数据索引60输出。此外，阵列启用62的断言起始第一数据存取路径52中的数据条目44的存取。基于经断言阵列启用62，SRAM数据阵列46输出所寻址的数据条目44作为从SRAM数据阵列46的数据输出64。通过基于存储器存取请求48识别第二数据存取路径54中的SRAM数据子阵列50(0)到50(N)而提供预充电。另外，在第一数据存取路径52中未提供预充电，如下文将论述。
继续参考图2，且如上文所介绍，在存取第一数据存取路径52中的数据条目44之前，SRAM 42中的第二数据存取路径54包含组件以识别在第一数据存取路径52之外所述多个SRAM数据子阵列50(0)到50(N)中将预充电的特定一或多者。在第一数据存取路径52之外的第二数据存取路径54中提供预充电，且因此，未提供由于预充电所致的等待时间作为用于存取SRAM数据阵列46中的数据条目44的第一数据存取路径52的部分。现将描述第二数据存取路径54。
继续参考图2，第二数据存取路径54包括预充电电路66。预充电电路66经配置以在第二数据存取路径54中的所述多个SRAM数据子阵列50(0)到50(N)中的一或多者上启用SRAM数据阵列46的预充电。预充电电路66还经配置以在第二数据存取路径54中接收存储器存取请求48。预充电电路66进一步经配置以产生用于标引对应于存储器存取请求48的正存取的SRAM数据子阵列50(0)到50(N)的预充电索引68。预充电电路66通过将所接收的存储器存取请求48转译为对应于SRAM数据子阵列50(0)到50(N)的预充电索引68而产生预充电索引68。预充电索引68指示SRAM数据子阵列50(0)到50(N)中的哪一者需要预充电。预充电电路66进一步经配置以产生预充电启用70，其在此实例中通过SRAM数据阵列46启用SRAM数据子阵列50(0)到50(N)的预充电。
继续参考图2，预充电启用70向SRAM数据阵列46指示预充电索引68已提供到SRAM数据阵列46。在存取第一数据存取路径52中的数据条目44之前，所产生预充电索引68和预充电启用70在第二数据存取路径54中由SRAM数据阵列46接收。在接收到预充电启用70后SRAM数据阵列46可继续进行由预充电索引68指示的SRAM数据子阵列50(0)到50(N)的预充电而不需要等待在第一数据存取路径52中完成存储器存取请求48的处理。作为非限制性实例，启用SRAM数据子阵列50(0)到50(N)的预充电涉及仅对含有正存取的数据条目44的SRAM数据子阵列50(0)到50(N)的图1中所示的位线26和位线补线28进行预充电。这是可能的，因为存储器存取请求48是在第二数据存取路径54中提供且预充电电路66可用以识别特定SRAM数据子阵列50(0)到50(N)以启用预充电。不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28可置于或可保持于浮动状态。浮动状态是其中不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28不进行预充电或者维持在逻辑高或逻辑低状态中的状态。
继续参考图2，泄漏功率可在不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28在逻辑高或逻辑低状态中预充电的存储器空闲周期期间发生。所述预充电电路66经配置以作为存储器存取请求48的部分启用SRAM数据阵列42的预充电以避免在空闲周期期间对SRAM数据阵列46中的位线26、28进行预充电从而减少泄漏功率。但通过还在第一数据存取路径52外部的第二数据存取路径54中提供预充电电路66，所述预充电电路66可在数据存取之前启用SRAM数据阵列42的预充电以使得预充电电路66不对第一数据存取路径52增加等待时间。
为了进一步阐释存储器存取请求48以及在数据条目44的存取之前对SRAM数据阵列46中的位线26、28进行预充电，提供图3。图3是说明用于图2的SRAM 42中的存储器存取请求48的处理的示范性过程的流程图。如上文所论述，存储器存取请求48的处理包括两(2)个数据存取路径：第一数据存取路径52和第二数据存取路径54。在存储器存取请求48中的数据条目地址58处存取SRAM数据阵列46中的数据条目44的存储器存取请求48的处理包括在第一数据存取路径52中接收存储器存取请求48以用于寻址SRAM数据阵列46中的数据条目44(框72)。图2的存储器存取逻辑电路56基于第一数据存取路径52中的所接收存储器存取请求48而产生数据索引60和阵列启用62(框74)。存储器存取逻辑电路56通过转译包括数据条目地址58的存储器存取请求48而产生数据索引60和阵列启用62。由存储器存取逻辑电路56产生的数据索引60和阵列启用62输出到SRAM数据阵列46。SRAM数据阵列46使用所接收的数据索引60和阵列启用62来在第一数据存取路径52中存取SRAM数据阵列46中对应于存储器存取请求48的数据条目44(框76)。
继续参考图3，图2的存储器存取请求48的处理进一步包括在第二数据存取路径54中接收存储器存取请求48以用于对SRAM数据子阵列50(0)到50(N)中的位线26、28进行预充电(图3中的框78)。预充电电路66产生用于对应于存储器存取请求48的SRAM数据子阵列50(0)到50(N)的预充电索引68和预充电启用70(图3中的框80)。产生的预充电索引68和预充电启用70由预充电电路66输出且由SRAM数据阵列46接收。SRAM数据阵列46使用所接收的预充电索引68和预充电启用70对表示存储器存取请求48的SRAM数据子阵列50(0)到50(N)进行预充电(图3中的框82)。因此，图2的SRAM数据阵列46可对SRAM数据子阵列50(0)到50(N)进行预充电而不需要等待存储器存取逻辑电路56完成存储器存取请求48的转译和第一数据存取路径52中的数据条目44的存取。以此方式，在SRAM数据阵列46存取对应于存储器存取请求48的数据条目44之前对含有对应于存储器存取请求48的数据条目44的SRAM数据子阵列50(0)到50(N)进行预充电。
参考图2，在第一数据存取路径52之外的第二数据存取路径54中启用SRAM数据阵列46的预充电。以此方式，对含有待存取数据条目44的SRAM数据子阵列50(0)到50(N)中的位线26、28进行预充电不取决于第一数据存取路径52中启用的数据条目44存取。如果存储器存取请求48中的数据条目地址58的足以识别待存取SRAM数据子阵列50(0)到50(N)的至少一部分可用，那么预充电电路66可在数据条目44的存取之前启用含有待存取数据条目44的SRAM数据子阵列50(0)到50(N)的预充电。在此方面，预充电电路66经配置以在第二数据存取路径54中接收存储器存取请求48中的数据条目地址58的足以识别待存取SRAM数据子阵列50(0)到50(N)的至少一部分。预充电电路66可对所接收的数据条目地址58或其一部分进行解码以识别SRAM数据阵列46中含有待存取数据条目44的SRAM数据子阵列50(0)到50(N)。因此，预充电电路66可独立于第一数据存取路径52且在SRAM数据子阵列50(0)到50(N)中的数据条目44的存取之前启用经确定为含有数据条目44的SRAM数据子阵列50(0)到50(N)的预充电。
为了减少或避免在存储器空闲时间期间的泄漏功率，将不会对图1的所有位线26和位线补线28进行预充电。因此，作为非限制性实例，可仅对包括正存取的数据条目44的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28进行预充电，与SRAM数据子阵列50(0)到50(N)中的所有位线26相反。作为存储器存取请求48的部分不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28可保留在浮动状态以进一步防止泄漏功率。以此方式，不提供预充电电路66的等待时间作为用于存取SRAM数据子阵列50中的数据条目44的第一数据存取路径52的部分。另外，SRAM 42可对正存取的SRAM数据子阵列50中的数据条目44进行预充电，同时也减少SRAM 42中的泄漏功率。
在此方面，图4说明关于两(2)个事件：预充电事件86和存取事件88涉及的示范性信号的时序图84。图4说明用于在第二数据存取路径54中对SRAM数据阵列46中的位线26、28进行预充电的预充电事件86独立于用于在第一数据存取路径52中存取SRAM数据阵列46的存取事件88。用于对SRAM数据子阵列50(0)到50(N)进行预充电的预充电事件86由于预充电电路66在第二数据存取路径54中处理存储器存取请求48而发生。用于存取数据条目44的存取事件88由于存储器存取逻辑电路56在第一数据存取路径52中处理存储器存取请求48而发生。现将描述所述两(2)个事件的示范性信号。
继续参考图4，SRAM 42是同步电路；因此，将时钟信号90提供到SRAM 42以控制控制存储器存取请求48的电路的定时。如先前论述，预充电电路66如图4中所示产生预充电启用70。在图2中的预充电电路66产生预充电索引68之后，预充电启用70由预充电电路66断言，指示预充电索引68已由预充电电路66提供到SRAM数据阵列46。SRAM数据阵列46对位线预充电信号38的断言是基于在预充电电路66对预充电启用70的断言之后时钟信号90的上升边缘或转变(下文称为“上升边缘”)。如图4中所说明，阵列启用62不是由存储器存取逻辑电路56基于预充电启用70产生。而是，阵列启用62是由存储器存取逻辑电路56基于图2中的存储器存取逻辑电路56产生数据索引60而断言。在存储器存取逻辑电路56产生数据索引60之后，阵列启用62由存储器存取逻辑电路56断言，指示数据索引60已由存储器存取逻辑电路56提供到SRAM数据阵列46。作为非限制性实例，SRAM数据阵列46对字线信号22的断言是基于在存储器存取逻辑电路56对阵列启用62的断言之后时钟信号90的上升边缘。SRAM数据阵列46对字线信号22的断言也可以基于时钟信号90的下降边缘或转变(下文称为“下降边缘”)。另外，在存储器存取逻辑电路56对阵列启用62的断言之后，预充电启用70由SRAM数据阵列46基于时钟信号90的上升边缘而解除断言。通过在第二数据存取路径54中对SRAM数据子阵列50进行预充电，未提供预充电电路66的额外等待时间作为用于存取SRAM数据子阵列50中的数据条目44的第一数据存取路径52的等待时间的部分。然而，应注意SRAM 42应经设计以使得在预充电启用70已完成对SRAM数据子阵列50预充电之前阵列启用62未消耗。否则，正存取的SRAM数据子阵列50在存取时可能不被预充电。
CPU高速缓冲存储器是由计算机的CPU系统用来减少存取存储器所需的平均时间的高速缓冲存储器。CPU高速缓冲存储器是存储来自频繁使用的主存储器位置的数据的副本的较小、较快的存储器。使用高速缓冲存储存储器位置的存储器存取越多，存储器存取的平均等待时间将比主存储器的等待时间越接近于高速缓冲存储器等待时间。因此高速缓冲存储器等待时间可为CPU的存储器的性能中的重要因数。SRAM 42是可在计算机系统中作为高速缓冲存储器使用的一种类型的存储器。在所有存储器存取信号变为就绪之前的先前时钟循环中的预充电减小了SRAM 42的等待时间且因此加速了SRAM 42的性能，如上文所描述。
在此方面，图5是用于标引用于存储器存取请求48的SRAM数据阵列46中的数据条目44的示范性SRAM高速缓冲存储器42'的示意图。如下文将论述，在对用于存储器存取请求48的SRAM数据阵列46中的数据条目44的存取之前对SRAM数据阵列46进行预充电。在此实例中，SRAM数据阵列46组织成图1中提供的6-T SRAM位单元10的行和列。为清楚起见，在描述图5中参考的图1的元件将不再描述。SRAM数据阵列46可进一步组织成多个SRAM数据子阵列50(0)到50(N)。
继续参考图5，在此实例中SRAM高速缓冲存储器42'包括两(2)个数据存取路径：第一数据存取路径52'和第二数据存取路径54'。第一数据存取路径52'提供存储器存取请求48的处理以标引SRAM数据阵列46以用于对对应于存储器存取请求48的数据条目44的存取。作为非限制性实例，提供第二数据存取路径54'以识别待存取的所述多个SRAM数据子阵列50(0)到50(N)中的特定一或多者以使得仅待存取的特定SRAM数据子阵列50(0)到50(N)需要预充电从而减少泄漏功率。在此实例中，在第一数据存取路径52'中存取数据条目44之前，SRAM数据子阵列50(0)到50(N)的预充电在第一数据存取路径52'之外的第二数据存取路径54'中发生。现将描述图5中的SRAM高速缓冲存储器42'中的第一数据存取路径52'。
参考图5，SRAM高速缓冲存储器42'进一步包括经配置以处理所接收的存储器存取请求48的存储器存取逻辑电路56'。存储器存取逻辑电路56'经配置以在第一数据存取路径52'中处理存储器存取请求48。存储器存取请求48的处理可包括接收存储器存取请求48且将数据条目地址58转译为数据索引60以用于标引位于SRAM数据阵列46中对应于存储器存取请求48的数据条目44。数据索引60是通过将存储器存取请求48中的数据条目地址58转译为对应于SRAM数据阵列46中的数据条目44位置的索引而产生。
在SRAM高速缓冲存储器42'的此实例中，存储器存取逻辑电路56'包括标签阵列92和比较电路94。标签阵列92接收存储器存取请求48作为输入。标签阵列92使用所提供的存储器存取请求48来检查存储在SRAM数据阵列46中的表示存储器存取请求48中的数据条目地址58的数据条目44的有效性。有效的数据条目44含有在数据条目地址58处的数据与存储于存储器中的数据的相干表示。如果数据条目44有效，那么标签阵列92将标签输出96作为有效输出提供到比较器电路94。比较器电路94接收存储器存取请求48作为第一输入97并且接收标签输出96作为第二输入98。比较器电路94在存储器存取请求48与标签输出96之间做出比较，且产生作为输出提供到SRAM数据阵列46的数据索引60。
继续参考图5，SRAM数据阵列46接收产生的数据索引60作为输入。在此实例中，数据索引60提供SRAM数据阵列46的SRAM数据子阵列50(0)到50(N)中的哪一数据条目44含有在数据条目地址58处的数据的指示。存取数据条目44包含将阵列启用62提供到SRAM数据阵列46，其用以基于存储器存取请求48而起始SRAM数据阵列46中的存储器存取。SRAM数据阵列46另外接收阵列启用62作为输入。阵列启用62指示已存在由存储器存取逻辑电路56'输出的对应数据索引60，且因此，存取数据条目44可继续进行。数据索引60和阵列启用62输出到SRAM数据阵列46以用于在第一数据存取路径52'中存取SRAM数据阵列46中的数据条目44。在阵列启用62经断言的情况下，SRAM数据阵列46输出所寻址的数据条目44作为来自SRAM数据阵列46的数据输出64。为清楚起见，在描述图5中参考的图1的元件将不再描述。
继续参考图5，第二数据存取路径54'包括预充电电路66。预充电电路66经配置以在第二数据存取路径54'中启用SRAM数据阵列46或SRAM数据子阵列50(0)到50(N)的预充电。预充电电路66经配置以接收存储器存取请求48。预充电电路66进一步经配置以产生预充电索引68以用于标引对应于存储器存取请求48的正存取的SRAM数据子阵列50(0)到50(N)。预充电电路66通过将所接收的存储器存取请求48转译为对应于在第一数据存取路径52'中将存取的SRAM数据子阵列50(0)到50(N)的预充电索引68而产生预充电索引68。预充电索引68指示SRAM数据子阵列50(0)到50(N)中的哪一者需要预充电，预充电索引68不需要指示所有索引位。因此，在存储器存取之前的先前时钟循环中仅需要索引位的一部分。预充电电路66进一步经配置以产生预充电启用70，其在此实例中通过SRAM数据阵列46启用SRAM数据子阵列50(0)到50(N)的预充电。
继续参考图5，预充电启用70向SRAM数据阵列46指示预充电索引68已提供到SRAM数据阵列46。在第一数据存取路径52'中存取数据条目44之前，产生的预充电索引68和预充电输出70在第二数据存取路径54'中由SRAM数据阵列46接收。在接收到预充电启用70之后，SRAM数据阵列46可独立于在第一数据存取路径52'中的存储器存取请求48的处理而继续进行由预充电索引68指示的SRAM数据子阵列50(0)到50(N)的预充电。另外，作为一实例，产生的预充电索引68可仅需要包括所有索引位的一部分以继续进行SRAM数据子阵列50(0)到50(N)的预充电。作为非限制性实例，SRAM数据子阵列50(0)到50(N)的预充电可涉及仅对含有正存取的数据条目44的SRAM数据子阵列50(0)到50(N)的图1的位线26和位线补线28进行预充电。不在存取的SRAM数据子阵列50(0)-50(N)的位线26和位线补线28可置于或可保持于浮动状态，因此减少泄漏功率。
继续参考图5，泄漏功率可在不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28在逻辑高或逻辑低状态中预充电的存储器空闲周期期间发生。为了减少由于SRAM数据阵列46的位线26和位线补线28的预充电而经历的泄漏功率，仅对包括通过存储器存取请求48正存取的数据条目44的SRAM数据子阵列50的位线26和位线补线28进行预充电。不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28可保留在浮动状态以减少泄漏功率。另外，在第二数据存取路径54'中启用SRAM数据子阵列50(0)到50(N)的预充电可在存储器存取逻辑电路56'在第一数据存取路径52'中处理存储器存取请求48的同时发生。基于在第二数据存取路径54'中接收的预充电索引68，在存取之前对正存取的SRAM数据阵列46中的数据条目44进行预充电。以此方式，预充电电路66经配置以启用SRAM数据阵列42'中的位线26、28的预充电作为存储器存取请求48的部分以避免在空闲周期期间对SRAM数据阵列46中的位线26、28进行预充电，从而减少泄漏功率。但通过还在第一数据存取路径52'外部的第二数据存取路径54'中提供预充电电路66，所述预充电电路66可在数据存取之前启用SRAM数据阵列42'的预充电以使得预充电电路66不对第一数据存取路径52'增加等待时间。如下文将更详细地论述，在SRAM数据阵列46中提供任选的自定时时钟电路100。任选的自定时时钟电路100提供断言或解除断言字线信号22和/或位线预充电信号38两者的替代方式。
为了进一步阐释存储器存取请求48以及在数据条目44存取之前的SRAM数据阵列46的预充电，提供图6。图6是说明用于图5的SRAM高速缓冲存储器42'中的存储器存取请求48的处理的示范性过程的流程图。存储器存取请求48的处理包括两(2)个数据存取路径：第一数据存取路径52'和第二数据存取路径54'。用于SRAM数据阵列46中的数据条目44的存储器存取请求48的处理包括在第一数据存取路径52'中接收存储器存取请求48以用于寻址SRAM数据阵列46中的数据条目44(框102)。存储器存取逻辑电路56'基于第一数据存取路径52'中的所接收的存储器存取请求48而产生标签输出96(框104)。比较器电路94将标签输出96与所接收的存储器存取请求48进行比较以确定数据条目44是否存储在SRAM数据阵列46中(框106)。存储器存取逻辑电路56'基于标签输出96和来自比较器电路94的比较的结果而产生数据索引60和阵列启用62。由存储器存取逻辑电路56'产生的数据索引60和阵列启用62输出到SRAM数据阵列46。SRAM数据阵列46使用所接收的数据索引60和阵列启用62在第一数据存取路径52'中存取SRAM数据阵列46中对应于存储器存取请求48的数据条目44(框108)。
继续参考图6，存储器存取请求48的处理进一步包括在第二数据存取路径54'中接收存储器存取请求48以用于对SRAM数据子阵列50(0)到50(N)中的一或多者进行预充电。在第二数据存取路径54'中接收存储器存取请求48以用于通过预充电电路66对SRAM数据阵列46中的位线26、28进行预充电以用于对对应于存储器存取请求48的SRAM数据子阵列50(0)到50(N)进行预充电(框110)。预充电电路66产生用于对应于存储器存取请求48的SRAM数据子阵列50(0)到50(N)的预充电索引68和预充电启用70(框112)。产生的预充电索引68和预充电启用70由预充电电路66输出且由SRAM数据阵列46接收。SRAM数据阵列46使用所接收的预充电索引68和预充电启用70对表示存储器存取请求48的SRAM数据子阵列50(0)到50(N)进行预充电(框114)。因此，SRAM数据阵列46可独立于存储器存取逻辑电路56'在第一数据存取路径52'中产生存储器存取请求48的转译而对SRAM数据子阵列50(0)到50(N)进行预充电。以此方式，可在SRAM数据阵列46存取对应于存储器存取请求48的数据条目44之前对含有对应于存储器存取请求48的数据条目44的SRAM数据子阵列50(0)到50(N)进行预充电。
继续参考图6，预充电在第一数据存取路径52'之外的第二数据存取路径54'中发生以使得预充电功能独立于数据条目44存取。通过在第一数据存取路径52'之外的第二数据存取路径54'中提供预充电电路66，预充电电路66可独立于第一数据存取路径52'中的数据条目44存取而启用SRAM数据子阵列50(0)到50(N)的预充电。因此，预充电电路66可在SRAM数据子阵列50(0)到50(N)中在数据条目地址58处的数据条目44存取之前启用SRAM数据子阵列50(0)到50(N)的预充电。为了减少或避免在存储器空闲时间期间的泄漏功率，将不对所有位线26预充电。因此，作为非限制性实例，可仅对包括正存取的数据条目44的SRAM数据子阵列50(0)到50(N)的图1的位线26和位线补线28进行预充电，而非SRAM数据阵列46中的所有位线26和位线补线28。作为存储器存取请求48的部分不在存取的SRAM数据子阵列50(0)到50(N)的位线26和位线补线28可保留在浮动状态以进一步减少泄漏功率。以此方式，未提供预充电电路66的等待时间作为用于存取SRAM数据子阵列50(0)到50(N)中的数据条目44的第一数据存取路径52'的部分。SRAM高速缓冲存储器42'可对正存取的特定SRAM数据子阵列50(0)到50(N)中的数据条目44进行预充电，因此减少SRAM高速缓冲存储器42'中的泄漏功率。
在此方面，为说明关于预充电和存取SRAM数据子阵列50(0)到50(N)中对应于所接收多个存储器存取请求48(1)到48(M)的数据条目44所涉及的示范性信号的时序的时序图116，提供图7。为清楚起见，在图7中参考的元件在图1和2中描述且将不再描述。图7说明用于在第二数据存取路径54中启用对SRAM数据阵列46中的位线26、28进行预充电的预充电事件86独立于用于在第一数据存取路径52中存取SRAM数据阵列46的存取事件88。因此，预充电启用70可在阵列启用62断言之前断言且与其分开。存储器存取请求48(1)到48(M)的处理个别地保持相同且将不再描述。
继续参考图7，SRAM 42可接收多个存储器存取请求48(1)到48(M)。图7说明用于SRAM高速缓冲存储器42'中的存储器存取请求48(1)到48(M)的处理的信号的时序。额外存储器存取请求48的处理与如上文图6中所描述的存储器存取请求48的处理相同。在图7中的存储器存取请求48(2)是在描述存储器存取请求48(1)的时序信号之后的时钟信号90的下一上升时钟边缘上经处理。
图7说明循序地处理存储器存取请求48(1)到48(M)。为了增加SRAM 42的性能，SRAM 42还可以管线式方式处理多个存储器存取请求48(1)到48(M)。以管线式方式处理存储器存取请求48(1)到48(M)允许所述多个存储器存取请求48(1)到48(M)的重叠执行。在此方面，图8说明类似于图7的关于用于启用SRAM数据阵列46的预充电的预充电事件86和用于存取SRAM数据子阵列50(0)到50(N)中对应于两(2)个所接收存储器存取请求48(1)、48(2)的数据条目44的存取事件88所涉及的示范性信号的时序图118。然而，图8另外说明以管线式方式处理所述两(2)个存储器存取请求48(1)、48(2)。图8中说明的个别信号在图2中展示且将不再描述。所述两(2)个存储器存取请求48(1)、48(2)中的每一者的处理个别地保持相同且将不再描述。应注意，可接收且处理两(2)个以上存储器存取请求48(1)、48(2)。以此方式，图8说明在SRAM 42正存取对应于存储器存取请求48(1)的SRAM数据阵列46的同时对用于存储器存取请求48(2)的SRAM数据阵列46的预充电。
继续参考图8，由SRAM数据阵列46针对存储器存取请求48(2)第二次断言位线预充电信号38。位线预充电信号38是基于与SRAM数据阵列46用以断言用于存储器存取请求48(1)的字线信号22的时钟信号90的上升边缘相同的时钟信号90的上升边缘而第二次断言。如上文所论述，由SRAM数据阵列46用来断言字线信号22的时钟信号90的上升边缘还解除断言对应于存储器存取请求48(1)的位线预充电信号38。由对应于存储器存取请求48(1)的SRAM数据阵列46对位线预充电信号38的解除断言发生，因此位线预充电信号38不干扰如上文图4中所描述通过存储器存取请求48(1)对SRAM数据阵列46的存取。然而在此实例中，SRAM 42使用在SRAM数据阵列46对字线信号22的解除断言之后的时钟信号90的下一上升边缘以由SRAM数据阵列46再断言位线预充电信号38。以此方式，SRAM 42避免了在SRAM数据阵列46断言字线信号22的同时由SRAM数据阵列46再断言位线预充电信号38，所述再断言可造成存储器存取请求48(1)中的干扰和错误结果。因此，SRAM 42可通过使用管线式技术以比图7中说明的顺序技术中原本可能的情况更短的时间周期处理存储器存取请求48(1)和存储器存取请求48(2)。SRAM 42可包括多个SRAM数据子阵列50(0)到50(N)(图8中未图示)。图8中的两(2)个存储器存取请求48(1)、48(2)中的每一者可寻址相同或不同的数据条目44。数据条目44中的每一者也可以位于所述多个SRAM数据子阵列50(0)到50(N)中的相同或不同一者中。
在此方面，图9是说明关于以管线式方式处理八(8)个存储器存取请求48(1)-48(8)以用于寻址多个SRAM数据子阵列50(0)到50(N)中的数据条目44所涉及的示范性信号的时序图120。图9中说明的信号在图1和2中展示且将不再描述。类似于图8，用于在第二数据存取路径54中启用SRAM数据阵列46的预充电的预充电事件86独立于用于在第一数据存取路径52中存取SRAM数据阵列46的存取事件88。所述八(8)个存储器存取请求48(1)-48(8)中的每一者的处理个别地保持相同且将不再描述。虽然图9说明以类似于图8的管线式方式处理所述多个存储器存取请求48(1)-48(8)，但图9另外说明跨越多个SRAM数据子阵列50(0)到50(N)的处理。
继续参考图9，作为非限制性实例，提供图2中的预充电索引68以指示所述多个SRAM数据子阵列50(0)到50(N)中的哪一者将在时钟信号90的下一上升边缘上预充电。所述多个SRAM数据子阵列50(0)到50(N)也可以在时钟信号90的下降边缘上预充电，前提是SRAM数据子阵列50(0)到50(N)的预充电是在存储器存取之前完成。在此实例中，存储器存取请求48(1)由预充电电路66(未图示)处理以用于存取对应于存储器存取请求48(1)中的数据条目地址58的数据条目44。在此非限制性实例中，预充电电路66产生3个位的预充电索引68。3个位的预充电索引68允许预充电电路66识别可能的八(8)个SRAM数据子阵列50(0)-50(7)中的一者用于预充电。在此实例中，存储器存取请求48(1)包括位于SRAM数据子阵列50(7)中的数据条目地址58，因此预充电索引68具有由预充电电路66断言的所有位。3个位(其中所有位经断言)的预充电索引68导致“111”的二进制值作为预充电索引68。将此二进制值转换到“7”的十进制值指示SRAM数据阵列46将预充电SRAM数据子阵列50(7)。在同时提供预充电索引68的情况下，预充电启用70由预充电电路66断言。预充电启用70向SRAM数据阵列46指示预充电索引68已由预充电电路66输出。如上文所描述，基于预充电启用70的断言，SRAM数据阵列46断言位线预充电信号38，从而在时钟信号90的下一上升时钟边缘上激活用于SRAM数据子阵列50(7)的预充电。在此实例中，时钟信号90的每一上升边缘可在所述多个SRAM数据子阵列50(0)到50(N)中的一者中起始SRAM数据阵列46对位线预充电信号38的断言。
继续参考图9，对应于SRAM数据子阵列50(0)-50(M)的SRAM数据阵列46对字线信号22的断言将解除断言位线预充电信号38且激活对对应于存储器存取请求48(1)-48(8)的数据条目44的存取。字线信号22可由SRAM数据阵列46基于若干定时方案而解除断言。在此实例中，时钟信号90的每一上升边缘也可与对应于用于不同SRAM数据子阵列50的不同存储器存取请求48的位线预充电信号38的断言同时地在所述多个SRAM数据子阵列50(0)到50(N)中的另一者中起始SRAM数据阵列46对字线信号22的断言。在多个定时方案中字线信号22的解除断言可由SRAM数据阵列46或由任选的自定时时钟电路100(未图示)执行。
在此方面，图10是说明用于存取事件88的信号的示范性时序的时序图122，其涉及基于时钟信号90的上升边缘控制SRAM数据阵列46的字线信号22断言，称为基于相位的定时方案。在此实例中，仅说明在单个存储器存取请求48的第一数据存取路径52中SRAM数据阵列46的字线信号22断言。图10中说明的用于控制SRAM数据阵列46的字线信号22断言的方案可以用于上述时序实例中的每一者中。在基于相位的定时方案中，在阵列启用62由存储器存取逻辑电路56断言的情况下，SRAM数据阵列46将在时钟信号90的同一上升时钟边缘上断言字线信号22且解除断言位线预充电信号38。位线预充电信号38由SRAM数据阵列46解除断言以便不干扰如上文所描述SRAM数据阵列46对数据条目44的存取。对SRAM数据阵列46的存取将保持激活直到SRAM数据阵列46对字线信号22的解除断言为止。在基于相位的定时方案中SRAM数据阵列46对字线信号22的解除断言是在字线信号22的断言之后的时钟信号90的下一下降边缘上发生。在字线信号22由SRAM数据阵列46断言时位线预充电信号38由SRAM数据阵列46解除断言，且位线预充电信号38可保持在解除断言状态(另外称为浮动状态)，直到下一存储器存取请求48为止。基于相位的定时方案允许时钟信号90的下降边缘控制或引导SRAM数据阵列46解除断言字线信号22。
在其中时钟信号90在比针对SRAM 42的操作指定的频率快的频率下操作的设计中，有可能SRAM数据阵列46可独立于时钟信号90的下降边缘而控制字线信号22。在此方面，图11是说明示用于存取事件88的信号的范性时序的时序图124，其涉及基于任选的自定时控制方案而控制SRAM数据阵列46的字线信号22断言。图11中说明的用于控制SRAM数据阵列的字线信号22断言的技术可以用于上述时序实例中的每一者中。在任选的自定时控制方案中，SRAM数据阵列46使用图5中的任选的自定时时钟电路100(未图示)来解除断言字线信号22且基于预设或另外编程的值而再断言位线预充电信号38。通过SRAM数据阵列46对字线信号22的断言，任选的自定时时钟电路100由SRAM数据阵列46激活。任选的自定时时钟电路100允许在解除断言字线信号22之前有足够时间来恰当地存取SRAM数据阵列46中的数据条目44。如果后续存储器存取请求48请求对SRAM数据阵列46的存取，那么任选的自定时时钟电路100将任选地通过SRAM数据阵列46再断言位线预充电信号38。可提供任选的自定时时钟电路100，其中时钟信号90频率太快而无法确保充分时间来存取SRAM数据阵列46中对应于存储器存取请求48的数据条目44。
还可能希望提供涉及比存取SRAM数据阵列46中的数据条目44以及通过SRAM数据阵列46再断言位线预充电信号38所必要的总时间短的时钟周期的时钟信号90频率。在此方面，图12是说明用于存取事件88的信号的示范性时序的时序图126，其涉及基于跨越多个时钟循环的任选的自定时、自复位控制方案而控制SRAM数据阵列46的字线信号22断言。图12中说明的用于控制SRAM数据阵列46的字线信号22断言的方案可以用于上述时序实例中的每一者中。在任选的自定时、自复位控制方案中，SRAM数据阵列46使用图5中任选的自定时时钟电路100(未图示)来基于预设或编程值解除断言字线信号22，且任选地再断言位线预充电信号38。可提供任选的自定时、自复位控制方案，其中任选的自定时时钟电路100不能够足够快地复位以允许SRAM数据阵列46中的后续存储器存取请求48。这可包含其中SRAM数据阵列46的存取跨越多个时钟循环而发生且时钟周期不足够长以确保充分时间来存取SRAM数据阵列46中对应于存储器存取请求48的数据条目44的时序情形。应注意类似于上述自定时方案，应存在允许的足够时间来存取SRAM数据阵列46并且还从一个存取到下一存取对位线26和位线补线28进行预充电。然而，任选的自定时、自复位时钟方案是当SRAM数据阵列46解除断言字线信号22且再断言位线预充电信号38以准备后续存储器存取请求48时任选的自定时时钟电路100借以复位自身的方案。任选的自定时时钟电路100复位自身，与任选的自定时时钟电路100由SRAM数据阵列46复位相反。
根据本文所揭示实施例的在数据存取之前对SRAM中的位线进行预充电以减少泄漏功率以及相关系统和方法可提供于或集成到任何基于处理器的装置中。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、计算机、便携式计算机、桌上型计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携型音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器和便携型数字视频播放器。
在此方面，图13说明基于处理器的系统128的实例，其可采用本文所揭示的用于在数据条目存取之前对SRAM数据阵列进行预充电以减少SRAM 42和SRAM 42'中的泄漏功率的系统和方法。在此实例中，基于处理器的系统128包含一或多个CPU 130，其各自包含一或多个处理器132。CPU 130可具有高速缓冲存储器134，其耦合到处理器132以用于对临时存储数据的快速存取。CPU 130耦合到系统总线136且可将包含在基于处理器的系统128中的主装置和从装置互相耦合。众所周知，CPU 130通过经由系统总线136交换地址、控制和数据信息而与这些其它装置通信。举例来说，CPU 130可将总线事务请求传送到作为从属装置的实例的存储器控制器138。虽然图13中未说明，但是可提供多个系统总线136，其中每一系统总线136构成不同构造。
其它主装置和从装置可连接到系统总线136。如图13中所说明，作为实例，这些装置可包含存储器系统140、一或多个输入装置142、一或多个输出装置144、一或多个网络接口装置146，和一或多个显示器控制器148。输入装置142可包含任何类型的输入装置，包含但不限于输入键、开关、话音处理器等。输出装置144可包含任何类型的输出装置，包含但不限于音频、视频、其它视觉指示器等。网络接口装置146可为经配置以允许数据与网络150间的交换的任何装置。网络150可为任何类型的网络，包含但不限于有线或无线网络、私人或公共网络、局域网(LAN)、广局域网(WLAN)和因特网。网络接口装置146可经配置以支持期望的任何类型的通信协议。存储器系统140可包含一或多个存储器单元152(0-N)。
CPU 130还可经配置以经由系统总线136存取显示器控制器148以控制发送到一或多个显示器154的信息。显示器控制器148将信息发送到显示器154以经由一或多个视频处理器156而显示，所述视频处理器将待显示信息处理为适合于显示器154的格式。显示器154可包含任何类型的显示器，包含但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
所属领域的技术人员将进一步了解，结合本文所揭示的实施例描述的各种说明性逻辑块、模块、电路和算法可实施为电子硬件、存储在存储器或另一计算机可读媒体中且通过处理器或其它处理装置执行的指令，或两者的组合。作为实例，本文中所描述的主装置和从装置可用于任何电路、硬件组件、集成电路(IC)或IC芯片中。本文所揭示的存储器可为任何类型和大小的存储器，且可经配置以存储所需的任何类型的信息。为清楚说明这个可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选项和/或强加于整个系统的设计约束。所属领域的技术人员可针对每一特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为引起偏离本发明的范围。
结合本文所揭示的实施例描述的各种说明性逻辑块、模块和电路可以处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文所描述的功能的其任何组合实施或执行。处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置。
本文所揭示的实施例可体现在硬件和存储在硬件中的指令中，且可驻存在例如随机存取存储器(RAM)、快闪存储器、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、CD-ROM或此项技术中已知的任何其它形式的计算机可读媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息并将信息写入到存储媒体。在替代方案中，存储媒体可以与处理器成一体式。处理器及存储媒体可以驻留于ASIC中。ASIC可驻留于远程站中。在替代方案中，处理器及存储媒体可作为离散组件驻留在远程站、基站或服务器中。
还应注意，描述本文中的示范性实施例中的任一者中描述的操作步骤是为了提供实例及论述。可以用除了所说明的序列之外的大量不同序列执行所描述的操作。另外，在单个操作步骤中描述的操作实际上可以在数个不同步骤中执行。另外，示范性实施例中论述的一个或多个操作步骤可以组合。应理解，如所属领域的技术人员将容易显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技法中的任一者来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示贯穿以上描述可能参考的数据、指令、命令、信息、信号、位、符号和码片。
提供本发明的先前描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易了解对本发明的各种修改，且本文中界定的一般原理可应用于其它变化而不偏离本发明的精神或范围。因此，不希望本发明限于本文中描述的实例和设计，而是赋予其与本文中揭示的原理和新颖特征相一致的最广范围。

Claims (39)

1.一种静态随机存取存储器SRAM高速缓冲存储器，其包括：
存储器存取逻辑电路，其提供于第一数据存取路径中，所述存储器存取逻辑电路包括标签阵列，所述存储器存取逻辑电路经配置以：
在所述第一数据存取路径中接收存储器存取请求的数据条目地址以用于寻址SRAM数据阵列中的数据条目；
存取所述标签阵列以确定是否可在所述SRAM数据阵列中存取所述数据条目地址；以及
响应于可在所述SRAM数据阵列中存取所述数据条目地址，基于所述第一数据存取路径中的所接收的数据条目地址而产生数据索引以给所述SRAM数据阵列加索引以用于存取所述SRAM数据阵列中对应于所接收的数据条目地址的所述数据条目；以及
预充电电路，其提供于与所述第一数据存取路径分开的第二数据存取路径中，所述预充电电路经配置以在存取所述SRAM数据阵列中的所述数据条目之前：
在所述第二数据存取路径中接收所述数据条目地址；以及
基于所述第二数据存取路径中的所接收的数据条目地址而产生对所述SRAM数据阵列的至少一部分的预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电。
2.根据权利要求1所述的SRAM高速缓冲存储器，其中所述SRAM数据阵列包括多个SRAM数据子阵列。
3.根据权利要求2所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所接收的数据条目地址产生用于所述多个SRAM数据子阵列中的每一者的所述预充电启用。
4.根据权利要求2所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所接收的数据条目地址而产生预充电索引作为输出，所述输出指示来自所述多个SRAM数据子阵列的SRAM数据子阵列位置。
5.根据权利要求1所述的SRAM高速缓冲存储器，其经配置以基于断言字线信号而停用用于所述SRAM数据阵列的位线预充电信号。
6.根据权利要求1所述的SRAM高速缓冲存储器，其中所述存储器存取逻辑电路进一步经配置以基于所接收的数据条目地址来存取所述标签阵列以确定所述数据条目的有效性。
7.根据权利要求6所述的SRAM高速缓冲存储器，其中所述SRAM数据阵列包括多个SRAM数据子阵列。
8.根据权利要求7所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所接收的数据条目地址产生用于所述多个SRAM数据子阵列中的每一者的所述预充电启用。
9.根据权利要求7所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所接收的数据条目地址而产生预充电索引作为输出，所述输出指示来自所述多个SRAM数据子阵列的SRAM数据子阵列位置。
10.根据权利要求6所述的SRAM高速缓冲存储器，其经配置以基于断言字线信号而停用用于所述SRAM数据阵列的位线预充电信号。
11.根据权利要求6所述的SRAM高速缓冲存储器，其经配置以在所述预充电启用的断言和用于所述存储器存取请求的时钟信号的断言之后产生位线预充电信号。
12.根据权利要求11所述的SRAM高速缓冲存储器，其中所述存储器存取逻辑电路经配置以在所述第一数据存取路径中存取用于第一存储器存取请求的在所述SRAM数据阵列中的第一数据条目，同时基于所述第二数据存取路径中的用于第二存储器存取请求的接收的第二数据条目地址而通过所述预充电电路对所述SRAM数据阵列的所述至少一部分进行预充电。
13.根据权利要求12所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所述第二数据存取路径中的用于所述第二存储器存取请求的所接收的第二数据条目地址而产生对所述SRAM数据阵列的所述至少一部分的用于所述第二存储器存取请求的所述预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电，同时在所述预充电启用的所述断言和用于所述第一存储器存取请求的所述时钟信号的所述断言之后产生所述位线预充电信号。
14.根据权利要求6所述的SRAM高速缓冲存储器，其集成到集成电路中。
15.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：娱乐单元和调谐器。
16.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：导航装置和调谐器。
17.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：通信装置和调谐器。
18.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：计算机和调谐器。
19.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：监视器和调谐器。
20.根据权利要求6所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：调谐器和无线电装置。
21.根据权利要求12所述的SRAM高速缓冲存储器，其经配置以在所述预充电启用的断言和用于所述存储器存取请求的时钟信号的断言之后产生位线预充电信号。
22.根据权利要求21所述的SRAM高速缓冲存储器，其中所述存储器存取逻辑电路经配置以在所述第一数据存取路径中存取用于所述第一存储器存取请求的在所述SRAM数据阵列中的第一数据条目，同时基于所述第二数据存取路径中的用于第二存储器存取请求的接收的第二数据条目地址而通过所述预充电电路对所述SRAM数据阵列的所述至少一部分进行预充电。
23.根据权利要求22所述的SRAM高速缓冲存储器，其中所述预充电电路经配置以基于所述第二数据存取路径中的用于所述第二存储器存取请求的所接收的第二数据条目地址而产生对所述SRAM数据阵列的所述至少一部分的用于所述第二存储器存取请求的所述预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电，同时在所述预充电启用的所述断言和用于所述第一存储器存取请求的所述时钟信号的所述断言之后产生所述位线预充电信号。
24.根据权利要求1所述的SRAM高速缓冲存储器，其集成到集成电路中。
25.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：娱乐单元和调谐器。
26.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：导航装置和调谐器。
27.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：通信装置和调谐器。
28.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：计算机和调谐器。
29.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：监视器和调谐器。
30.根据权利要求1所述的SRAM高速缓冲存储器，其集成到选自由以下各项组成的群组的装置中：调谐器和无线电装置。
31.一种在存取静态随机存取存储器SRAM高速缓冲存储器数据阵列之前对SRAM数据阵列进行预充电的方法，其包括：
在第一数据存取路径中接收用于存储器存取请求的数据条目地址以用于寻址SRAM数据阵列中的数据条目；
确定是否可在所述SRAM数据阵列中存取所述数据条目地址；
响应于可在所述SRAM数据阵列中存取所述数据条目地址，基于所述第一数据存取路径中的所接收的数据条目地址而产生数据索引以给所述SRAM数据阵列加索引以用于存取所述SRAM数据阵列中对应于所述数据条目地址的所述数据条目；
在第二数据存取路径中接收数据条目地址以用于对所述SRAM数据阵列的至少一部分进行预充电；以及
基于所述第二数据存取路径中的所接收的数据条目地址而产生用于所述SRAM数据阵列的所述至少一部分的预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电，其中所述预充电启用是在所述第一数据存取路径中在表示所述数据条目地址的所述数据索引处存取所述SRAM数据阵列中的所述数据条目之前产生。
32.根据权利要求31所述的方法，其进一步包括基于所述第二数据存取路径中的所接收的数据条目地址而产生用于针对所述SRAM数据阵列的所述至少一部分的所述存储器存取请求的位线预充电信号，其中所述位线预充电信号是在所述第一数据存取路径中在表示所述数据条目地址的所述数据索引处存取所述SRAM数据阵列中的所述数据条目之前产生。
33.根据权利要求31所述的方法，其包括在所述第一数据存取路径中接收用于所述存储器存取请求的所述数据条目地址以用于寻址所述SRAM数据阵列中的所述数据条目，其中所述SRAM数据阵列包括多个SRAM数据子阵列。
34.根据权利要求31所述的方法，其经配置以基于所述预充电启用的断言和用于所述存储器存取请求的时钟信号的断言而产生位线预充电信号。
35.根据权利要求34所述的方法，其进一步包括在所述第一数据存取路径中存取用于第一存储器存取请求的所述SRAM数据阵列中的第一数据条目，同时基于所述第二数据存取路径中的用于第二存储器存取请求的接收的第二数据条目地址而通过预充电电路对所述SRAM数据阵列的所述至少一部分进行预充电。
36.根据权利要求35所述的方法，其进一步包括基于所述第二数据存取路径中的所接收的第二数据条目地址而产生用于所述SRAM数据阵列的所述至少一部分的用于所述第二存储器存取请求的所述预充电启用以对所述SRAM数据阵列的所述至少一部分进行预充电，同时基于所述预充电启用的所述断言和用于所述第一存储器存取请求的所述时钟信号的所述断言而产生所述位线预充电信号。
37.根据权利要求31所述的方法，其中在所述第一数据存取路径中产生所述数据索引以用于给所述SRAM数据阵列中的所述数据条目加索引进一步包括通过标签阵列产生标签输出以产生所述数据索引以基于所接收的数据索引来给所述数据条目加索引。
38.根据权利要求32所述的方法，其中产生位线预充电信号是基于所述预充电启用的断言和时钟信号的断言。
39.根据权利要求38所述的方法，其中产生所述位线预充电信号是基于阵列启用的断言和所述时钟信号的所述断言而停用。
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