JP2009151856A - 半導体メモリおよびシステム - Google Patents
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Abstract
【解決手段】 レイテンシ判定部は、チップイネーブル信号の活性化がリフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、チップイネーブル信号の非活性化に応答してレイテンシ拡張信号を非活性化する。データ制御部は、レイテンシ拡張信号の活性化中の読み出しレイテンシを、レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加する。レイテンシ拡張信号を、チップイネーブル信号の活性化中に同じレベルに保持することで、リフレッシュ動作が挿入されるか否かに拘わらず、ページ動作中に読み出しレイテンシが変更されることを防止できる。したがって、リフレッシュ要求の挿入の有無に拘わらず、常に同じタイミングで後続のアクセス要求を供給でき、半導体メモリの誤動作を防止できる。
【選択図】 図1
Description
(付記1)
複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記チップイネーブル信号の非活性化に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。
(付記2)
複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記後続のアクセス要求が所定の期間供給されないときに、拡張リセット信号を出力するレイテンシ制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記拡張リセット信号に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。
(付記3)
請求項2記載の半導体メモリにおいて、
1つのアクセス要求に応答してデータが出力または入力される回数を示すバースト長を設定するモードレジスタを備え、
前記所定の期間は、所定数のクロックサイクルにバースト長が示すクロックサイクルを加えた期間であることを特徴とする半導体メモリ。
(付記4)
付記2記載の半導体メモリにおいて、
前記レイテンシ出力バッファは、前記レイテンシ拡張信号の活性化に同期するパルス信号を前記レイテンシ拡張信号として出力することを特徴とする半導体メモリ。
(付記5)
付記1ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、
前記アクセス要求に応答してカウント動作し、カウンタ値が期待値に達したときにバーストクロック信号を出力するとともに、前記レイテンシ拡張信号が活性化されたときに前記期待値が増加されるバーストカウンタと、
前記読み出しデータおよび前記書き込みデータの少なくともいずれかを、前記バーストクロック信号に同期して転送するデータレジスタと
を備えていることを特徴とする半導体メモリ。
(付記6)
付記1ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から書き込みデータを前記データ端子で受けるまでの時間を示す書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中の書き込みレイテンシに比べて増加することを特徴とする半導体メモリ。
(付記7)
付記1ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差と等しく設定することを特徴とする半導体メモリ。
(付記8)
付記1ないし付記4のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する書き込みレイテンシと前記後続のアクセス要求に対応する書き込みレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する書き込みレイテンシと前記後続のアクセス要求に対応する書き込みレイテンシとの差と等しく設定することを特徴とする半導体メモリ。
(付記9)
付記1ないし付記8のいずれか1項記載の半導体メモリにおいて、
読み出しアクセス要求に応答して活性化され、前記読み出しアクセス要求に対応する読み出しデータが出力される前に非活性化されるウエイト信号を出力するウエイト制御部を備えていることを特徴とする半導体メモリ。
(付記10)
付記1または付記2記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。
(付記11)
付記10記載のシステムにおいて、
前記メモリコントローラは、
前記レイテンシ拡張信号の活性化中における前記アクセス要求の出力から読み出しデータを受けるまでの時間を示すシステム読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加するレイテンシ制御部を備えていることを特徴とするシステム。
(付記12)
付記10または付記11記載のシステムにおいて、
前記半導体メモリの前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から書き込みデータを前記データ端子で受けるまでの時間を示す書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中の書き込みレイテンシに比べて増加し、
前記メモリコントローラの前記レイテンシ制御部は、前記レイテンシ拡張信号の活性化中における前記アクセス要求の出力から書き込みデータを出力するまでの時間を示すシステム書き込みレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加することを特徴とするシステム。
(付記13)
付記4記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。
(付記14)
付記13記載のシステムにおいて、
前記メモリコントローラは、前記レイテンシ拡張信号を受けたときに、前記アクセス要求の出力から読み出しデータを受けるまでのシステム読み出しレイテンシを増加し、前記後続のアクセス要求を所定の期間出力しないときに前記システム読み出しレイテンシを元に戻すレイテンシ制御部を備えていることを特徴とするシステム。
Claims (10)
- 複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記チップイネーブル信号の非活性化に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。 - 複数のダイナミックメモリセルを有するメモリコアと、
前記メモリセルをリフレッシュするためのリフレッシュ要求を周期的に生成するリフレッシュ生成部と、
チップイネーブル信号の活性化とともに供給される最初のアクセス要求および前記チップイネーブル信号の活性化中に供給される後続のアクセス要求に応答してアクセス動作を実行するとともに、前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、リフレッシュ動作後にアクセス動作を実行するコア制御部と、
前記後続のアクセス要求が所定の期間供給されないときに、拡張リセット信号を出力するレイテンシ制御部と、
前記チップイネーブル信号の活性化が前記リフレッシュ要求と競合するときに、レイテンシ拡張信号を活性化し、前記拡張リセット信号に応答して前記レイテンシ拡張信号を非活性化するレイテンシ判定部と、
前記レイテンシ拡張信号を外部に出力するレイテンシ出力バッファと、
前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求または前記後続のアクセス要求から読み出しデータがデータ端子に転送されるまでの時間を示す読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中の読み出しレイテンシに比べて増加するデータ制御部と
を備えていることを特徴とする半導体メモリ。 - 請求項2記載の半導体メモリにおいて、
1つのアクセス要求に応答してデータが出力または入力される回数を示すバースト長を設定するモードレジスタを備え、
前記所定の期間は、所定数のクロックサイクルにバースト長が示すクロックサイクルを加えた期間であることを特徴とする半導体メモリ。 - 請求項1ないし請求項3のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、
前記アクセス要求に応答してカウント動作し、カウンタ値が期待値に達したときにバーストクロック信号を出力するとともに、前記レイテンシ拡張信号が活性化されたときに前記期待値が増加されるバーストカウンタと、
前記読み出しデータおよび前記書き込みデータの少なくともいずれかを、前記バーストクロック信号に同期して転送するデータレジスタと
を備えていることを特徴とする半導体メモリ。 - 請求項1ないし請求項4のいずれか1項記載の半導体メモリにおいて、
前記データ制御部は、前記レイテンシ拡張信号の活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差を、前記レイテンシ拡張信号の非活性化中における前記最初のアクセス要求に対応する読み出しレイテンシと前記後続のアクセス要求に対応する読み出しレイテンシとの差と等しく設定することを特徴とする半導体メモリ。 - 請求項1ないし請求項5のいずれか1項記載の半導体メモリにおいて、
読み出しアクセス要求に応答して活性化され、前記読み出しアクセス要求に対応する読み出しデータが出力される前に非活性化されるウエイト信号を出力するウエイト制御部を備えていることを特徴とする半導体メモリ。 - 請求項1または請求項2記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。 - 請求項7記載のシステムにおいて、
前記メモリコントローラは、
前記レイテンシ拡張信号の活性化中における前記アクセス要求の出力から読み出しデータを受けるまでの時間を示すシステム読み出しレイテンシを、前記レイテンシ拡張信号の非活性化中に比べて増加するレイテンシ制御部を備えていることを特徴とするシステム。 - 請求項4記載の半導体メモリと、
前記半導体メモリのアクセスを制御するために前記アクセス要求を生成するメモリコントローラと
を備えたシステム。 - 請求項9記載のシステムにおいて、
前記メモリコントローラは、前記レイテンシ拡張信号を受けたときに、前記アクセス要求の出力から読み出しデータを受けるまでのシステム読み出しレイテンシを増加し、前記後続のアクセス要求を所定の期間出力しないときに前記システム読み出しレイテンシを元に戻すレイテンシ制御部を備えていることを特徴とするシステム。
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