TWI697099B - 記憶體裝置及其控制方法以及控制記憶體的方法 - Google Patents

Abstract

一種記憶體裝置包含配置成基於信號執行操作的電路、配 置成獲取操作控制信號的第一腳位、配置成輸出資料輸出參考信號的第二腳位以及配置成將資料與資料輸出參考信號同步輸出的第三腳位。提供電路以使得第一腳位從外部裝置獲取操作控制信號，所述操作控制信號在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變；第二腳位輸出資料輸出參考信號，所述資料輸出參考信號在晚於第二時間點預定時間間隔的第三時間點轉變；且第三腳位從第三時間點開始與週期性轉變的操作控制信號同步輸出資料。

Description

記憶體裝置及其控制方法以及控制記憶體的方 法

本發明涉及提供記憶體裝置、記憶體裝置的控制方法以及控制記憶體裝置的方法，更具體地說，涉及配置成以更高速度處理資料的非同步NAND型存儲裝置、記憶體裝置的控制方法和控制記憶體設備的方法。

半導體記憶體裝置可為用於儲存資料且使用例如矽、鍺以及砷化鎵的半導體實施的記憶體裝置。半導體記憶體裝置通常可分類成易失性記憶體裝置和非易失性記憶體裝置。

易失性記憶體可為配置成在供電中斷時丟失儲存資料的記憶體裝置。易失性記憶體可包含靜態隨機存取記憶體(static random access memory；SRAM)、動態RAM(dynamic RAM；DRAM)、同步DRAM(synchronous DRAM；SDRAM)以及其類似者，且非易失性記憶體可包含唯讀記憶體(read-only memory；ROM)、可程式設計ROM(programmable ROM；PROM)、電可程式設計ROM (electrically programmable ROM；EPROM)、快閃記憶體裝置以 及其類似者。其中，快閃記憶體裝置可廣泛地分為NOR型快閃記憶體裝置和NAND型快閃記憶體裝置。

已廣泛使用被配置成使用NAND快閃記憶體裝置執行資料讀取、寫入以及擦除操作的控制裝置介面。然而，隨著處理器的規範逐步改進和軟體技術的持續發展，有必要開發能夠以較高速度處理資料的記憶體裝置和介面。

本發明的一方面提供記憶體裝置、記憶體裝置的控制方法以及控制記憶體裝置的方法。

本發明的另一方面提供非同步NAND型記憶體裝置、非同步NAND型記憶體裝置的控制方法以及控制記憶體裝置的方法。

本發明的再一方面提供具有改進的資料處理速度的記憶體裝置、記憶體裝置的控制方法以及控制記憶體裝置的方法。

根據本發明的一方面，提供一種記憶體裝置，其為非同步NAND型記憶體裝置，所述記憶體裝置包含：配置成基於從外部裝置獲取的信號執行操作的電路、配置成從外部裝置獲取操作控制信號的第一腳位、配置成將資料輸出參考信號輸出到外部裝置 的第二腳位以及配置成將資料與資料輸出參考信號同步輸出到外部裝置的第三腳位。

提供電路以使得第一腳位從外部裝置獲取操作控制信號，所述易失性在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變，且隨後以第一時段週期性轉變；第二腳位輸出資料輸出參考信號，所述資料輸出參考信號在晚於第二時間點預定時間間隔的第三時間點轉變，其中資料輸出參考信號與週期性轉變的操作控制信號同步輸出；且第三腳位從第三時間點開始與週期性轉變的操作控制信號同步輸出資料。

根據本發明的另一方面，提供一種控制記憶體裝置的方法，所述記憶體裝置為NAND型記憶體裝置，所述方法包含：在記憶體裝置在第一時間點進入就緒狀態時將操作控制信號輸出到記憶體裝置，其中操作控制信號在第一時間點之後的第二時間點轉變且隨後以第一時段週期性轉變；回應於輸出到記憶體裝置的操作控制信號從記憶體裝置獲取資料輸出參考信號，其中資料輸出參考信號在晚於第二時間點預定時間間隔的第三時間點轉變，且與週期性轉變的操作控制信號同步輸出；以及獲取從第三時間點開始與資料輸出參考信號同步輸出的資料。

根據本發明的另一方面，提供一種記憶體裝置的控制方法，所述記憶體裝置為NAND型記憶體裝置，所述方法包含：使記憶體裝置進入就緒狀態且從外部裝置獲取操作控制信號，其中操作控制信號在記憶體裝置進入就緒狀態的第一時間點之後的第 二時間點轉變；回應於從外部裝置獲取的操作控制信號將資料輸出參考信號輸出到外部裝置，其中資料輸出參考信號在晚於第二時間點預定時間間隔的第三時間點轉變；以及與資料輸出參考信號同步輸出資料。

本發明的各方面不應受以上描述限制，且所屬領域的一般技術人員將從闡述於其中的示範性實施例和附圖中清楚地瞭解其它未提及方面。

根據本發明，可提供非同步NAND型記憶體裝置、非同步NAND型記憶體裝置的控制方法以及控制記憶體裝置的方法。

根據本發明，可提供具有提高的資料處理速度的記憶體裝置、記憶體裝置的控制方法以及控制記憶體裝置的方法。

根據本發明，可提供具有增強的資料處理穩定性的記憶體裝置、記憶體裝置的控制方法以及控制記憶體裝置的方法。

本發明的作用不應受上述效果限制，且所屬領域的一般技術人員將從本說明書和附圖中清楚地瞭解其它未提及效果。

100:NAND記憶體裝置、非易失性記憶體裝置

101:記憶體單元陣列

103:位址解碼器

105:讀取/寫入電路

107:資料I/O電路

109:控制邏輯電路

200:控制裝置

210:NAND介面

1000:SSD系統

1100:SSD

1110:SSD控制器

1111:信號連接子

1120:輔助電源

1121:電源連接器

1130、1140、1150:記憶體裝置

1200:主機

00h、30h:命令

a:第一時間點

ALE:位址鎖存致能信號、腳位

b:第二時間點

BL:位元線

c:第三時間點

C1、C2、R1、R2、R3:位址

CE:晶片致能信號、腳位

CLE:命令鎖存致能信號、腳位

CLK:時脈信號

CTRL:控制信號

DQS:雙向資料選通信號、腳位

DQ0、DQ1、DQ7:資料輸入/輸出信號、腳位

CE、WE、RE、DQS、R/B:信號

D0~Dn:資料

DL:資料線

Hi-z:高阻抗

R/B:就緒/忙碌信號、腳位

RE:讀取致能信號、腳位

S110:將命令信號輸出到記憶體裝置

S130:將操作控制信號輸出到記憶體裝置

S150:從記憶體裝置獲取資料輸出參考信號

S170:獲取資料

S210:從外部裝置獲取命令信號

S230:從外部裝置獲取操作控制信號

S250:將資料輸出參考信號輸出到外部裝置

S270:輸出資料

tCR、tCLR、tAR:預定持續時間

tDQSQ:偏斜

tDQSRE:RE信號延遲持續時間

tR:忙碌狀態保持持續時間

tRPRE:讀取前同步碼持續時間

tRPST:讀取後同步碼時間

tRPSTH:讀取後同步碼維持時間

tRR、tQH、tQHS、tDVW、tREH:參數

tCSD:維持時間

tWB:持續時間

tWC、tRC:時段

WE:寫入致能信號、腳位

WL:字線

藉由參考附圖詳細描述其示範性實施例，本發明的上述和其它目的、特徵以及優點將對所屬領域的一般技術人員變得更加清楚，在所述附圖中： 圖1 說明根據本發明的示範性實施例的記憶體系統。

圖2 示意性地說明根據本發明的示範性實施例的記憶體裝置。

圖3 為根據本發明的示範性實施例的記憶體裝置的配置的框圖。

圖4 為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

圖5 為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

圖6 為根據本發明的示範性實施例的控制記憶體裝置的方法的流程圖。

圖7 為根據本發明的示範性實施例的NAND型記憶體裝置的控制方法的流程圖。

圖8 為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

圖9 為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

圖10 為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

圖11 為將根據本發明的示範性實施例的記憶體裝置應用於固態驅動器(solid-state drive；SSD)的系統的框圖。

本發明的前述目的、特徵以及優點從如附圖中所說明的以下詳細描述中將更顯而易見。雖然本發明易有各種修改且可呈現各種替代形式，但其具體實施例在附圖中借助於實例繪示且在本文中詳細地描述。

在圖式中，為了清楚起見而放大了層和區的厚度。應理解，當元件或層被提及為“位於另一元件或層上”時，其可能直接位於另一元件或層上或可能存在插入層或元件。原則上，相同附圖標號始終表示相同元件。另外，相同附圖標號用於描述在繪示於實施例的圖式中的相同範圍內具有相同功能的元件。

為了不引起對本發明要點不必要的混淆，將省略併入其中的已知功能和配置的詳細描述。另外，用於描述本發明的標號(例如，第一、第二等)僅用於將一個元件與另一元件進行區分。

另外，針對以下描述中的元件所用的術語“模組”和“單元”僅考慮到易於說明而提供或可互換使用，且其自身並不具有區別於彼此的含義或作用。

根據示範性實施例的方法可以程式命令的形式實施，所述程式命令可使用各種電腦單元來執行並記錄在電腦可讀記錄媒體上。電腦可讀記錄媒體可包含單獨或呈組合形式的程式命令、資料檔案、資料結構以及其類似者。電腦可讀記錄媒體上記錄的程式命令可經專門設計且配置成用於示範性實施例，或可供電腦軟體領域的技術人員使用。電腦可讀記錄媒體的實例可包含例如硬碟、軟碟以及磁帶等磁性媒體；例如壓縮光碟唯讀記憶體(compact disc-read-only memory；CD-ROM)和數位多功能光碟(digital versatile disc；DVD)等光學媒體；例如光磁軟碟等光磁媒體；以及例如唯讀記憶體(ROM)、隨機存取記憶體(RAM)、快閃記憶體以及其類似者等硬體裝置，其特定地配置成儲存和執行程式命令。程式命令的實例可不僅包含例如由編譯器產生的那些機器語言代碼且還包含可由電腦使用解譯器或其類似者執行的高階語言代碼。上述硬體裝置可被配置成操作為執行實施例的操作的至少一個軟體模組，且反過來也如此。

在下文中，將描述非易失性記憶體裝置和非易失性記憶體裝置的控制方法。具體地說，可使用雙資料速率(double data rate；DDR)方法將根據本發明的非易失性記憶體裝置和非易失性記憶體裝置的控制方法應用于非易失性記憶體裝置，例如轉換型NAND快閃記憶體裝置或其類似者。

轉換型NAND快閃記憶體裝置和系統以及其類似者可使用信號的上升沿和下降沿兩個操作。轉換型NAND快閃記憶體裝置或其類似者使用三個命令，即擦除、讀取以及寫入命令，如單資料速率(single-data-rate；SDR)型NAND快閃記憶體裝置。然而，雙向資料選通(bi-directional data strobe；DQS)腳位埠另外用作DQS腳位。

首先，將描述包含根據本發明的示範性實施例的記憶體裝置和控制裝置的系統。

圖1說明根據本發明的示範性實施例的記憶體系統。

參看圖1，根據本發明的示範性實施例的記憶體系統可包含NAND記憶體裝置100和控制裝置200。

控制裝置200可對記憶體裝置100執行控制操作。控制裝置200可包含NAND介面210。NAND介面210可將信號輸出到NAND記憶體裝置100或從NAND記憶體裝置100接收信號且控制NAND記憶體裝置100的操作。

控制裝置200可將位址、命令、控制信號以及其類似者提供到記憶體裝置100且控制對記憶體裝置100的寫入(或程式設計)、讀取和擦除操作。具體地說，控制裝置200可將晶片致能(chip enable；CE)信號、命令鎖存致能(command latch enable；CLE)信號以及位址鎖存致能(address latch enable；ALE)信號輸出到記憶體裝置100。另外，控制裝置200可將讀取致能(read enable；RE)信號和寫入致能(write enable；WE)信號輸出到記憶體裝置100。另外，控制裝置200可從記憶體裝置100獲取就緒/忙碌(ready/busy；R/B)信號。

當控制裝置200對記憶體裝置100執行寫入或讀取操作時，控制裝置200可經由資料輸入/輸出(data input/output；DQ)腳位埠將資料發送到記憶體裝置100，或經由DQ腳位埠從記憶體裝置100接收資料。另外，當控制裝置200對記憶體裝置100執行寫入或讀取操作時，控制裝置200可經由DQS埠(或DQS腳位埠)將DQS信號發送到記憶體裝置100，或經由DQS埠從記憶體裝置100接收DQS信號。

記憶體裝置100可從控制裝置200接收CE信號、CLE信號以及ALE信號。記憶體裝置100可從控制裝置200接收RE信號和WE信號。另外，控制裝置200可將R/B信號輸出到記憶體裝置100。

圖2為根據本發明的示範性實施例的記憶體裝置100的示意圖。

參看圖2，根據本發明的示範性實施例的記憶體裝置100可包含多個腳位。在具體實例中，根據本發明的示範性實施例的記憶體裝置100可包含R/B腳位、CE腳位、CLE腳位、ALE腳位、WE腳位、RE腳位、DQ腳位以及DQS腳位。然而，上述實施例僅為記憶體裝置100的實例，且公開于本發明中的記憶體裝置100或其類似者不限於此。記憶體裝置100可更包含額外腳位，或可從記憶體裝置100省略一些腳位。

R/B腳位可將指示記憶體裝置100的狀態的R/B信號輸出到外部。R/B腳位可將指示記憶體裝置100的就緒狀態或忙碌狀態的R/B信號輸出到外部。

CE腳位可接收用於啟動記憶體裝置100的CE信號。

CLE腳位可從外部接收指示經由DQ腳位(例如，DQ0到DQ7)輸入的資料為命令的CLE信號。

ALE腳位可從外部接收指示經由DQ腳位(例如，DQ0到DQ7)輸入的資料為位址的ALE信號。

WE腳位可接收WE信號。在實例中，WE信號可用於控 制命令和位址的鎖存。

RE腳位可接收RE信號。在實例中，RE信號可允許連續資料輸出。

DQ腳位可輸出或接收資料。可提供多個DQ腳位。舉例來說，記憶體裝置100可包含8位元埠，所述埠包含DQ腳位DQ0到DQ7。

DQS腳位可輸出或接收指示資料有效窗的DQS信號。

圖3為根據本發明的示範性實施例的記憶體裝置的配置的框圖。

參看圖3，根據本發明的示範性實施例的記憶體裝置100可包含記憶體單元陣列101、位址解碼器103、讀取/寫入電路105、資料I/O電路107以及控制邏輯電路109。

記憶體單元陣列101可經由字線WL連接到位址解碼器103且經由位元線BL連接到讀取/寫入電路105。記憶體單元陣列101可包含多個記憶體單元。記憶體單元陣列101可配置成每單元儲存至少一個位。

位址解碼器103可從外部接收位址ADDR。位址解碼器103可經由字線WL連接到記憶體單元陣列101。位址解碼器103可響應於控制邏輯電路109的控制而操作。

位址解碼器103可從所接收的位址ADDR當中解碼行位址且基於所解碼的行位址選擇字線WL。位址解碼器103可從所接收位址ADDR當中解碼列位址。可將經解碼列位址發送到讀取/寫 入電路105。

讀取/寫入電路105可經由位元線BL連接到記憶體單元陣列101且經由資料線DL連接到資料I/O電路107。讀取/寫入電路105可根據控制邏輯電路109的控制來操作。讀取/寫入電路105可接收來自位址解碼器103的經解碼列位址且使用經解碼列位址選擇位元線BL。

根據示範性實施例，讀取/寫入電路105可從資料I/O電路107接收資料且將所接收的資料輸入到記憶體單元陣列101。或者，讀取/寫入電路105可獲取來自記憶體單元陣列101的資料且將所獲取的資料發送到資料I/O電路107。讀取/寫入電路105可獲取來自記憶體單元陣列101的一個區的預定資料且將所述預定資料儲存在記憶體單元陣列101的另一個區中。舉例來說，讀取/寫入電路105可執行回存操作。

在另一示範性實施例中，讀取/寫入電路105可包含子元件，例如頁緩衝器(或寄存器)、列選擇電路、讀出放大器、寫入驅動器以及其類似者。

資料I/O電路107可經由資料線DL連接到讀取/寫入電路105。資料I/O電路107可根據控制邏輯電路109的控制來操作。資料I/O電路107可與外部裝置交換資料。資料I/O電路107可將外部獲取的資料經由資料線DL發送到讀取/寫入電路105或將來自讀取/寫入電路105的資料經由資料線DL輸出到外部。舉例來說，資料I/O電路107可包含資料緩衝器或其類似者。

控制邏輯電路109可連接到位址解碼器120、讀取/寫入電路105以及資料I/O電路107。控制邏輯電路109可配置成控制記憶體裝置100的整體操作。控制邏輯電路109可基於從外部接收的控制信號CTRL而操作。

控制邏輯電路109可包含程式設計/擦除數字計數器，所述程式設計/擦除數字計數器配置成計數每塊記憶體裝置100執行程式設計/擦除操作的次數。程式設計/擦除數字計數器可實施為數位電路、類比電路或其組合。可將程式設計/擦除數字計數器實施為在控制邏輯電路109中驅動的軟體或軟體和硬體的組合。

圖4為根據本發明的示範性實施例的記憶體裝置100中主要信號的時序圖。具體地說，圖4說明在記憶體裝置100接收命令信號和位址信號且基於所述命令信號和所述位址信號執行資料讀取操作時主要信號之間的時序關係。

參看圖4，根據本發明的示範性實施例的記憶體裝置100可在CE信號啟動(下降)且CLE信號啟動(上升)時從外部接收命令(例如00h、01h/、02h/、03h/)(DQ信號)。另外，當CE信號啟動(下降)、CLE信號解除啟動(下降)，以及ALE信號啟動(上升)時，記憶體裝置100可從外部接收位址(DQ信號)。 記憶體裝置100可接收位址(例如C1、C2、R1、R2、R3)且再次接收命令(例如30h)並且DQ信號會轉變高阻抗(Hi-z)狀態。 在這種情況下，WE信號可在tWC時段在邏輯高與邏輯低之間週期性轉變。

參看圖4，當記憶體裝置100接收位址和命令時，R/B信號可進入忙碌狀態(下降)。R/B信號可在從輸入最後命令的時間點開始的持續時間tWB之後進入忙碌狀態，在忙碌狀態保持持續時間tR，且再次變成就緒狀態(上升)。在忙碌狀態下，記憶體裝置100可回應於命令為操作準備就緒。在忙碌狀態下，CE信號可處於非活動狀態，且CLE信號和ALE信號可處於活動狀態。

參看圖4，當記憶體裝置100進入就緒狀態之後已經過預定持續時間tCR、tCLR或tAR時，記憶體裝置100可接收RE信號。RE信號可在轉變狀態保持預定持續時間(例如tRPRE)。tRPRE可為讀取前同步碼持續時間。當已經過讀取前同步碼持續時間時，RE信號可在tRC時段在邏輯高與邏輯低之間週期性轉變。在RE信號週期性轉變保持預定持續時間之後，RE信號可維持預定持續時間。tRPST可為讀取後同步碼時間。tRPSTH可表示讀取後同步碼維持時間。參數tRR可表示記憶體裝置100進入就緒狀態的時間點與輸出資料的時間點之間的持續時間。RE信號可為差分對信號RE和nRE(RE)。

參看圖4，當記憶體裝置100進入就緒狀態之後已經過預定時間時，記憶體裝置100可在從RE信號轉變的時間點開始的預定持續時間tDQSRE之後輸出DQS信號。DQS信號可相對於RE信號延遲持續時間tDQSRE並輸出。也就是說，DQS信號可相對於RE信號延遲持續時間tDQSRE並轉變，且形成相對於RE信號延遲持續時間tDQSRE的波形。DQS信號可為差分對信號。

參看圖4，記憶體裝置100可與DQS信號同步輸出DQ信號。記憶體裝置100可相對於RE信號延遲DQ信號持續時間tDQSRE，且與DQS信號同步輸出經延遲DQ信號。換句話說，DQ信號和/或DQS信號可非同步輸出到RE信號。

tCSD可為從晶片致能信號解除啟動的時間點到CLE信號、ALE信號以及WE信號轉變的時間點的維持時間。

圖5為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。具體地說，儘管圖4說明其中記憶體裝置接收命令信號和位址信號且基於所述命令信號和所述位址信號啟動資料讀取操作的情況，但圖5說明其中連續執行讀取操作的情況。

在下文中，圖5中說明的信號將參看圖4來描述。除非下文另外描述，否則圖4的描述可類似地應用於每一個信號。

參看圖5，根據本發明的示範性實施例的記憶體裝置可在CE信號啟動(下降)，CLE信號解除啟動(下降)，ALE信號解除啟動(下降)且WE信號解除啟動(上升)的狀態下接收RE信號。

參看圖5，RE信號可在邏輯低或邏輯高狀態下維持讀取前同步碼持續時間，且隨後在tRC時段週期性轉變。在這種情況下，DQS信號可以相對於RE信號延遲持續時間tDQSRE的波形輸出。換句話說，DQS信號可與RE信號非同步輸出。

參看圖5，DQ信號可與DQS信號同步(即，相對於RE信號延遲持續時間tDQSRE)，並輸出。在已經過持續時間tDQSRE之後，DQ信號可從已經過持續時間tRPRE的時間點開始連續輸 出資料D0到資料Dn。

tDQSQ可表示DQ信號與DQS信號之間的偏斜。參數tQH可為DQS信號的輸出維持時間，即，DQS信號經由記憶體裝置輸出到外部裝置的維持時間。參數tQHS可表示DQS信號的保持偏斜係數。參數tDVW可表示為DQ信號的資料輸出的有效窗。 參數tREH可表示RE信號的高脈衝寬度。

在下文中，將描述根據本發明的另一示範性實施例的記憶體裝置和所述記憶體裝置的控制方法。具體地說，將在下文所描述配置成使得操作信號與輸入到記憶體裝置的操作控制信號同步從記憶體裝置輸出的非同步NAND快閃記憶體裝置和非同步NAND快閃記憶體裝置的控制方法。

同時，控制本文中所公開的記憶體裝置的方法可由控制裝置(例如記憶體控制器)執行。

根據本發明的示範性實施例的記憶體裝置可為非同步NAND型記憶體裝置，且包含配置成基於從外部裝置獲取的信號執行操作的電路、配置成從外部裝置接收操作控制信號的第一腳位、配置成將資料輸出參考信號輸出到外部裝置的第二腳位以及配置成將資料與資料輸出參考信號同步輸出到外部裝置的第三腳位。

在這種情況下，可提供配置成基於從外部裝置獲取的信號執行操作的電路，以使得第一腳位從外部裝置接收在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變的操作控制 信號，且隨後以第一時段週期性轉變。

記憶體裝置可更包含被配置成輸出指示記憶體裝置的就緒狀態和忙碌狀態的狀態信號的第四腳位，且經由第四腳位輸出指示記憶體裝置狀態(即，就緒狀態或忙碌狀態)的狀態信號。第四腳位可為配置成輸出就緒/忙碌信號的R/B腳位。替代地，記憶體裝置可獲取從外部裝置輸入的命令信號且回應於所述命令信號輸出指示記憶體裝置的狀態的狀態信號。在這種情況下，命令信號可為用於請求記憶體裝置的狀態的信號。命令信號可經由DQ腳位接收。

另外，可提供被配置成基於從外部裝置獲取的信號執行操作的電路，以使得第二腳位輸出在晚於第二時間點預定時間間隔的第三時間點轉變的資料輸出參考信號，且與週期性轉變的操作控制信號同步輸出資料輸出參考信號。

另外，可提供被配置成基於從外部裝置獲取的信號執行操作的電路，以使得第三腳位從第三時間點開始與週期性轉變的操作控制信號同步輸出資料。

可實施根據本實施例的記憶體裝置以使得資料輸出參考信號在與操作控制信號週期性轉變的時間點相同的時間點週期性轉變，或具有與操作控制信號轉變的時間點不超過預定參考值的時間差。換句話說，為操作控制信號轉變的時間點與資料輸出參考信號轉變的時間點之間的差的時延可定義為僅具有最大值限制。 更具體地說，為操作控制信號轉變的時間點與資料輸出參考信號 轉變的時間點之間的差的tDQSRE可具有0ns到25ns的值。在本實施例中，第一腳位可為配置成接收RE信號的RE腳位。第二腳位可為配置成輸出DQS信號的DQS腳位。第三腳位可為配置成輸出資料的DQ腳位。

根據本實施例的電路可經由R/B腳位在第一時間點輸出指示記憶體裝置已進入就緒狀態的就緒信號，且回應於輸出就緒信號經由RE腳位獲取RE信號。可提供電路以使得當RE信號在第一時間點之後的第二時間點轉變時，DQS信號在晚於第二時間點預定時間間隔的第三時間點轉變。

可提供電路以使得第一腳位在第二時間點輸出在第一時間點之後首次轉變的操作控制信號，且第二腳位在第三時間點輸出在第一時間點之後首次轉變的資料輸出參考信號。

為第二時間點與第三時間點之間的間隔的預定時間間隔可預定為第一時段的整數倍數。

資料可與操作控制信號的邊沿對準輸出。舉例來說，DQ信號的上升沿和下降沿可在操作控制信號的上升沿和下降沿產生時分別產生。

當使用根據本實施例的記憶體裝置時，在資料的讀取操作期間，經由記憶體裝置輸出到控制裝置的DQS信號和DQ信號可與經由控制裝置輸出的RE信號同步。因此，與DQS信號和DQ信號具有經由延遲RE信號來形成且與RE信號非同步的波形的情況相比，可易於將信號控制在控制裝置的側面，以便可提高資料處 理速度。

根據本發明的示範性實施例的控制記憶體裝置的方法可包含：將操作控制信號輸出到記憶體裝置，從記憶體裝置獲取操作參考信號以及從記憶體裝置獲取操作信號。

輸出操作控制信號的操作可包含在記憶體裝置在第一時間點進入就緒狀態時將操作控制信號輸出到記憶體裝置。在這種情況下，操作控制信號可在第一時間點之後的第二時間點轉變，且隨後以第一時段在邏輯低與邏輯高之間週期性轉變。操作控制信號可為RE信號。

獲取操作參考信號的操作可包含回應於輸出到記憶體裝置的操作控制信號從記憶體裝置獲取操作參考信號。操作參考信號可在晚於第二時間點預定時間間隔的第三時間點轉變，且在邏輯低與邏輯高之間週期性轉變。操作參考信號可為資料輸出參考信號。操作參考信號可為DQS信號。

獲取操作信號可更包含獲取從第三時間點開始與操作參考信號同步輸出的資料。操作信號可為DQ信號。

圖6為根據本發明的示範性實施例的控制記憶體裝置的方法的流程圖。圖6中所說明的控制記憶體裝置的方法將參考圖8到圖10更詳細地描述。

參考圖6，控制根據本發明的示範性實施例的NAND型記憶體裝置的方法可包含：將命令信號輸出到記憶體裝置(S110)、將操作控制信號輸出到記憶體裝置(S130)、從記憶體裝置獲取資 料輸出參考信號(S150)以及獲取資料(S170)。

將命令信號輸出到記憶體裝置(S110)可包含輸出資料輸出(即，資料讀取)命令信號。

將操作控制信號輸出到記憶體裝置(S130)可更包含在記憶體裝置在第一時間點進入就緒狀態時將操作控制信號輸出到記憶體裝置。在這種情況下，操作控制信號可在第一時間點之後的第二時間點轉變，且隨後以第一時段週期性轉變。第一時間點可為R/B信號從忙碌狀態轉換(上升)到就緒狀態的時間點。

輸出操作控制信號(S130)可更包含在第二時間點輸出在第一時間點之後首次轉變的操作控制信號。

操作控制信號可為經由記憶體裝置的RE腳位發送到記憶體裝置的RE信號。

從記憶體裝置獲取資料輸出參考信號(S150)可更包含回應於輸出到記憶體裝置的操作控制信號從記憶體裝置獲取資料輸出參考信號。在這種情況下，資料輸出參考信號可為在晚於第二時間點預定時間間隔的第三時間點轉變，且與週期性轉變的操作控制信號同步輸出。

獲取資料輸出參考信號(S150)可更包含在第三時間點獲取在第一時間點之後首次轉變的資料輸出參考信號。

為第二時間點與第三時間點之間的間隔的預定時間間隔可預定為第一時段的整數倍數。舉例來說，第二時間點與第三時間點之間的預定時間間隔可為第一時段的兩倍。

資料輸出參考信號可為經由記憶體裝置的DQS腳位從記憶體裝置接收的DQS信號。

獲取資料(S170)可包含獲取從第三時間點開始與資料輸出參考信號同步輸出的資料。資料可為經由記憶體裝置的DQ腳位從記憶體裝置輸出的DQ信號。

資料可與操作控制信號的邊沿對準輸出。換句話說，資料信號的上升沿和下降沿可在操作控制信號的上升沿和下降沿產生的時間點分別產生。替代地，資料信號的上升沿和下降沿可在操作控制信號的下降沿和上升沿產生的時間點分別產生。

如上文所述，操作參考信號(或DQS信號)和操作信號(或DQ信號)可與操作控制信號(或RE信號)同步週期性轉變，從而提高資料處理速度。

換句話說，不同于本發明，當操作參考信號(或DQS信號)和操作信號(or DQ信號)相對於操作控制信號延遲預定時間(例如tDQSRE)且與操作控制信號(或RE信號)非同步輸出時，控制裝置所接收的信號的可預測性可能由於經由控制裝置輸出的操作參考信號(或RE信號)的轉變時間點和經由控制裝置獲取的操作信號(或DQ信號)的相位差而較低。因此，可能會限制資料處理速度。

將描述具體實例。當DQS信號和DQ信號與如公開于本發明中的RE信號同步時，經由控制裝置輸出的RE信號可與經由DQS信號確定的有效窗一致。因此，經由記憶體裝置輸出的資料 的可預測性可在控制裝置中增加，從而大大地提高控制裝置中的資料處理速度。

另外，不同於使用額外時脈信號CLK且資料輸出與時脈信號CLK同步以實現高速的現有技術，本發明可允許以低功率進行高速資料處理而不使用時脈信號CLK。

根據本發明的示範性實施例的記憶體裝置的控制方法可包含：從外部裝置獲取操作參考信號，將操作控制信號輸出到外部裝置，以及將操作信號輸出到外部裝置。

獲取操作控制信號可包含使記憶體裝置進入就緒狀態以及從外部裝置接收操作控制信號。操作控制信號可在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變，且在邏輯低與邏輯高之間週期性轉變。操作控制信號可為RE信號。

輸出操作參考信號可包含回應於從外部裝置獲取的操作控制信號將操作參考信號輸出到外部裝置。操作參考信號可在晚於第二時間點預定時間間隔的第三時間點轉變，且在邏輯低與邏輯高之間週期性轉變。操作參考信號可為DQS信號。

輸出操作信號可包含與操作參考信號同步輸出資料。操作信號可為DQ信號。

圖7為根據本發明的示範性實施例的NAND型記憶體裝置的控制方法的流程圖。圖7中所說明的記憶體裝置的控制方法將參考圖8到圖10在下文詳細描述。

參考圖7，根據本發明的示範性實施例的NAND型記憶 體裝置的控制方法可包含：從外部裝置獲取命令信號(S210)、從外部裝置獲取操作控制信號(S230)、將資料輸出參考信號輸出到外部裝置(S250)以及輸出資料(S270)。

從外部裝置獲取命令信號(S210)可包含獲取資料輸出命令信號(即，資料讀取命令信號)。

從外部裝置獲取操作控制信號(S230)可包含使記憶體裝置進入就緒狀態且從外部裝置接收操作控制信號。在這種情況下，操作控制信號可在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變。

獲取操作控制信號(S230)可更包含在第二時間點輸出在第一時間點之後首次轉變的操作控制信號。

操作控制信號可為經由記憶體裝置的RE腳位發送到記憶體裝置的RE信號。

將資料輸出參考信號輸出到外部裝置(S250)可更包含回應於從外部裝置獲取的操作控制信號將資料輸出參考信號輸出到外部裝置。資料輸出參考信號可在晚於第二時間點預定時間間隔的第三時間點轉變。在資料輸出參考信號在第三時間點轉變之後，可與週期性轉變的操作控制信號同步輸出資料輸出參考信號。

輸出所述資料輸出參考信號(S250)可更包含在第三時間點輸出在第一時間點之後首次轉變的資料輸出參考信號。

為第二時間點與第三時間點之間的間隔的預定時間間隔可預定為第一時段的整數倍數(n倍)。舉例來說，第二時間點與 第三時間點之間的預定時間間隔可為第一時段的兩倍。

資料輸出參考信號可為經由記憶體裝置的DQS腳位從記憶體裝置接收的DQS信號。

輸出資料(S270)可包含與資料輸出參考信號同步輸出資料。資料可輸出為經由記憶體裝置的DQ腳位從記憶體裝置輸出的DQ信號類型。

資料可與操作控制信號的邊沿對準輸出。換句話說，資料信號的上升沿和下降沿可在操作控制信號的上升沿和下降沿產生的時間點分別產生。

如上文所述，可控制記憶體裝置以使得操作參考信號(或DQS信號)和操作信號(或DQ信號)與操作控制信號(或RE信號)同步週期性轉變。因此，可增強在控制裝置中接收資料的可預測性，從而提高資料處理速度。

圖8為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。

參考圖8，在狀態信號在第一時間點a上升的狀態下，根據本發明的示範性實施例的記憶體裝置可接收在第二時間點b轉變且隨後以tRC時段在邏輯高與邏輯低之間週期性轉變的操作控制信號。在這種情況下，記憶體裝置可輸出在第一時間點a之後的第三時間點c轉變的資料輸出參考信號且與資料輸出參考信號同步輸出DQ信號。

在這種情況下，可預定第二時間點b與第三時間點c之 間的時間間隔。第二時間點b與第三時間點c之間的時間間隔可確定為tRC的整數倍數。參考圖8，第二時間點b與第三時間點c之間的時間間隔tRPREC可確定為tRC的兩倍。

如在本發明中，當DQS信號和操作信號與經由控制裝置輸出的RE信號同步時，DQS信號相對於RE信號延遲的tDQSRE可不具有最小值限制，但定義為僅具有最大值限制。因此，可簡化用於處理資料的設計，且可改進資料處理。

此外，根據本發明，就RE信號與DQS信號之間的關係而言，由於RE信號(首先)轉變的時間點與開始輸出資料的時間點之間的關係可以週期單位元數目，因此可有助於在控制裝置中處理資料。

圖9為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。具體地說，圖9說明在記憶體裝置開始讀取資料時的主要信號。

除非下文另外描述，否則圖4的描述可類似地應用於每一個信號。

參考圖9，在R/B信號在第一時間點a從忙碌狀態轉換到就緒狀態的狀態下，記憶體裝置可獲取在第二時間點b轉變且週期性轉變的RE信號。另外，記憶體裝置可輸出在第一時間點a之後的第三時間點c轉變的DQS信號且與資料輸出參考信號同步輸出DQ信號。

更具體地說，當已經過R/B信號從忙碌狀態轉換到就緒 狀態的第一時間點a開始的持續時間tRR時，記憶體裝置可獲取在第二時間點b轉變且週期性轉變持續tRC時段的RE信號。記憶體裝置可輸出在晚於第二時間點b持續時間tRPREC的第三時間點c轉變且隨後與RE信號同步的DQS信號。

當與圖4比較時，在圖9中所說明的實施例中，不同於圖4中所說明的實施例，DQS信號和DQ信號可與RE信號同步輸出。換句話說，在圖9中所說明的實施例中，DQS信號和DQ信號的下降沿或上升沿可與RE信號的下降沿或上升沿對準輸出。因此，控制裝置可更平穩且快速地接收資料。

圖10為根據本發明的示範性實施例的記憶體裝置中主要信號的時序圖。具體地說，圖10說明在記憶體裝置連續讀取資料時主要信號的時間點。

除非下文另外描述，否則圖5和圖9的描述可類似地應用於每一個信號。

參看圖10，根據本發明的示範性實施例的記憶體裝置可獲取在第一時間點轉變且隨後在邏輯高與邏輯低之間週期性轉變的RE信號，輸出在晚於第一時間點預定時間間隔的第二時間點b轉變且隨後週期性轉變的DQS信號，且在第二時間點b與DQS信號同步輸出DQ信號。

具體地說，根據本發明的示範性實施例的記憶體裝置可獲取在第一時間點a轉變且隨後週期性轉變的RE信號，輸出在晚於第一時間點a的tRL的第二時間點b轉變的DQS信號，且與 DQS信號同步輸出DQ信號。

參數tRL可表示RE時延。參數tRL可以以週期單位被提供。週期可表示RE信號的時段(即，tRC)。參數tRL可根據處理速度而變化。舉例來說，當處理速度為100MHz或133MHz時，參數tRL可為3個週期。當處理速度為166MHz或200MHz時，參數tRL可為4個週期。當處理速度為266MHz時，參數tRL可為5個週期。參數tRL可在片內端接(on-die termination；ODT)模式下以不同方式設置。舉例來說，參數tRL可在ODT模式下設置成相對較大。

同時，如圖10中所示，在根據本發明的記憶體裝置中，因為資料偏斜tDQSQ是基於與RE信號同步的DQS信號，所述RE信號為控制裝置的輸出信號，所以可確保大致資料偏斜以使得可有助於高速操作。

根據本發明的另一示範性實施例，可提供被配置成根據上述兩個信號處理模式中的選定一者執行信號處理操作的記憶體裝置。具體地說，可提供被配置成基於從控制器輸入的控制命令提供不同信號回應系統的記憶體裝置。

具體地說，記憶體裝置可包含配置成基於從外部裝置獲取的信號執行操作的電路、配置成從外部裝置獲取操作控制信號的第一腳位、配置成將資料輸出參考信號輸出到外部裝置的第二腳位以及配置成將資料輸出到外部裝置的第三腳位。電路可具有多個模式，包含第一模式和第二模式，且提供以基於所述多個模式 中的任一個基於從外部裝置輸入的模式選擇信號操作。

上述模式選擇信號可以命令的形式提供。換句話說，記憶體裝置(或記憶體裝置的電路)可藉由用於獲取命令信號的DQ腳位獲取模式選擇命令，且基於模式選擇命令操作。

上述電路可預設設置第二模式且變更以便基於模式選擇信號以多個模式中的任一個操作。替代地，電路可配置成在未獲取任何其他特定模式選擇信號時在第二模式下操作。

提供電路以使得第一腳位從外部裝置獲取操作控制信號，第二腳位回應於操作控制信號輸出資料輸出參考信號，且第三腳位將資料與資料輸出參考信號同步輸出。

作為一個實例，在第一模式下，可提供電路以使得資料輸出參考信號相對於操作控制信號延遲預定時延且與操作控制信號非同步輸出。

具體地說，在第一模式下，可提供電路以使得第一腳位從記憶體裝置進入就緒狀態的第四時間點之後的第五時間點開始從外部裝置獲取操作控制信號，且第二腳位從晚於第二時間點預定時間間隔的第六時間點開始輸出資料輸出參考信號。可提供電路以使得資料輸出參考信號可相對於週期性轉變的操作控制信號延遲預定時間(例如，tDQSRE)並輸出，且第三腳位將資料與資料輸出參考信號同步輸出。

另外，在第一模式下，電路可與參考圖4和圖5的上述操作類似地操作。

作為另一實例，在第二模式下，可提供電路以將資料輸出參考信號與操作控制信號同步輸出。

具體地說，在第二模式下，可提供電路以使得第一腳位從外部裝置獲取操作控制信號，所述操作控制信號在記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變且隨後以第一時段週期性轉變，且第二腳位在晚於第二時間點預定時間間隔的第三時間點輸出資料輸出參考信號。資料輸出參考信號可與週期性轉變的操作控制信號同步輸出。可提供電路以使得第三腳位從第三時間點開始將資料與週期性轉變的操作控制信號同步輸出。

在記憶體裝置的實例中，第一腳位可為配置成獲取讀取致能信號的RE腳位，第二腳位可為配置成輸出資料選通信號的DQS腳位，且第三腳位可為配置成輸出資料I/O信號的DQ腳位。

在這種情況下，在第二模式下，可提供電路以在第一時間點輸出指示記憶體裝置已進入就緒狀態的就緒信號，且回應於輸出就緒信號經由RE腳位獲取讀取致能信號。可提供電路以使得當讀取致能信號在第一時間點之後的第二時間點轉變時，資料選通信號可在晚於第二時間點預定時間間隔的第三時間點轉變。

另外，為第二時間點與第三時間點之間的間隔的預定時間間隔可預定為第一時段的整數倍數。

可提供電路以使得第一腳位在第二時間點輸出在第一時間點之後首次轉變的操作控制信號，且第二腳位在第三時間點輸出在第一時間點之後首次轉變的資料輸出參考信號。

另外，儘管未在本實施例中具體描述，但在第二模式下，電路可與參考圖6到圖10的上述操作類似地操作。

儘管包含於記憶體裝置中的記憶體裝置(或電路)的僅第一模式和第二模式描述於以上實施例中，但本發明不限於此。換句話說，除第一模式和第二模式外，記憶體裝置可更具有第三模式，且在基於控制裝置的命令的選定模式下操作。

圖11為其中將根據本發明的示範性實施例的記憶體裝置應用於固態驅動器(SSD)的系統的框圖。

參考圖11，SSD系統1000可包含主機1200和SSD 1100。 SSD 1100可經由信號連接子1111與主機1200交換信號。SSD 1100可經由電源連接器1121接收電源。SSD 1100可包含SSD控制器1110、輔助電源1120以及多個記憶體裝置(記憶體裝置1130、記憶體裝置1140以及記憶體裝置1150)。在這種情況下，SSD控制器1110可以本文中所公開的記憶體控制器的形式實施。記憶體裝置1130、記憶體裝置1140以及記憶體裝置1150中的每一個可以本文中所公開的記憶體裝置的形式實施。

儘管已參考有限實施例和圖式具體地展示和描述本發明，但所屬領域的技術人員瞭解，可在不脫離本發明的精神和範圍的情況下進行各種改變和修改。舉例來說，即使以與所描述方法中不同的循序執行所描述的技術，和/或即使所描述系統的元件、結構、裝置、電路以及其類似者以與所描述方法中不同的形式組合或由其它元件或等同物替換或取代，仍可獲取適當結果。

因此，權利要求書的其它實施方案、其它實施例和等同物處於所附權利要求書的範圍內。

100:NAND記憶體裝置、非易失性記憶體裝置

ALE:位址鎖存致能信號

R/B:就緒/忙碌信號

CE:晶片致能信號

CLE:命令鎖存致能信號

WE:寫入致能信號

RE:讀取致能信號

DQS:雙向資料選通信號

DQ0、DQ1、DQ7:資料輸入/輸出信號

Claims (20)

1. 一種記憶體裝置，其為非同步NAND型記憶體裝置，所述記憶體裝置包括：電路，配置成基於從外部裝置獲取的信號執行操作；第一腳位，配置成從所述外部裝置獲取操作控制信號；第二腳位，配置成將資料輸出參考信號輸出到所述外部裝置；以及第三腳位，配置成與所述資料輸出參考信號同步將資料輸出到所述外部裝置，其中所述電路被提供以使得所述第一腳位從所述外部裝置獲取所述操作控制信號，所述操作控制信號在所述記憶體裝置進入就緒狀態的第一時間點之後的第二時間點轉變，並隨後在第一時段週期性地轉變，所述第二腳位輸出所述資料輸出參考信號到所述外部裝置，所述資料輸出參考信號在晚於所述第二時間點預定時間間隔的第三時間點轉變，所述資料輸出參考信號與週期性轉變的所述操作控制信號同步輸出，所述第三腳位從所述第三時間點開始與週期性轉變的所述操作控制信號同步輸出所述資料，以及其中，所述操作控制信號優先於所述資料的輸出從用於所述預定時間間隔的所述第二時間點開始以所述第一時段週期性地被轉變，所述預定時間間隔是所述第一時段的正整數倍，使得所述資 料輸出參考信號在所述第三時間點以及所述資料輸出的結束之間的轉變對應於在所述第三時間點以及所述資料輸出的結束之間的所述操作控制信號的轉變。
2. 如申請專利範圍第1項所述的記憶體裝置，其中所述第一腳位為配置成獲取讀取致能信號的讀取致能腳位，所述第二腳位為配置成輸出資料選通信號的雙向資料選通腳位，以及所述第三腳位為配置成輸出資料輸入/輸出信號的資料輸入/輸出腳位，其中所述電路輸出指示所述記憶體裝置已在所述第一時間點進入所述就緒狀態的就緒信號以及回應於輸出就緒信號經由所述讀取致能腳位獲取所述讀取致能信號，以及當所述讀取致能信號在所述第一時間點之後的所述第二時間點轉變時，所述資料選通信號在晚於所述第二時間點預定時間間隔的所述第三時間點轉變。
3. 如申請專利範圍第1項所述的記憶體裝置，其中所述電路被提供以使得所述第一腳位在所述第二時間點輸出在所述第一時間點之後首次轉變的所述操作控制信號，以及所述第二腳位在所述第三時間點輸出在所述第一時間點之後首次轉變的所述資料輸出參考信號。
4. 如申請專利範圍第1項所述的記憶體裝置，其中實施所述電路以使得所述資料輸出參考信號在與所述操作控制信號週期 性轉變的時間點相同的時間點週期性轉變，或具有與所述操作控制信號轉變的所述時間點不超過預定參考值的時間差。
5. 如申請專利範圍第1項所述的記憶體裝置，其中所述資料與所述操作控制信號的邊沿對準輸出。
6. 如申請專利範圍第1項所述的記憶體裝置，其中：所述資料包括多個單元資料，以及所述電路經配置成輸出端單元資料，其中所述端單元資料作為最後的單元資料並經由所述第三腳位與所述操作控制信號同步輸出。
7. 一種控制記憶體裝置的方法，所述記憶體裝置為非同步NAND型記憶體裝置，所述方法包括：在所述記憶體裝置在第一時間點進入就緒狀態時將操作控制信號輸出到所述記憶體裝置，其中所述操作控制信號在所述第一時間點之後的第二時間點轉變並隨後以第一時段週期性轉變；回應於輸出到所述記憶體裝置的所述操作控制信號從所述記憶體裝置獲取資料輸出參考信號，其中所述資料輸出參考信號在晚於所述第二時間點預定時間間隔的第三時間點轉變，並與週期性轉變的所述操作控制信號同步輸出；以及獲取從所述第三時間點開始與所述資料輸出參考信號同步輸出的資料輸出，其中，所述操作控制信號優先於所述資料的輸出從用於所述預定時間間隔的所述第二時間點開始以所述第一時段週期性地被 轉變，所述預定時間間隔是所述第一時段的正整數倍，使得所述資料輸出參考信號在所述第三時間點以及所述資料輸出的結束之間的轉變對應於在所述第三時間點以及所述資料輸出的結束之間的所述操作控制信號的轉變。
8. 如申請專利範圍第7項所述的控制記憶體裝置的方法，其中：所述資料包括多個單元資料，以及獲取所述資料輸出包括，與所述操作控制信號同步獲取從所述記憶體裝置輸出作為最後的單元資料的端單元資料。
9. 如申請專利範圍第7項所述的控制記憶體裝置的方法，其中所述操作控制信號為經由所述記憶體裝置的讀取致能腳位發送到所述記憶體裝置的讀取致能信號，所述資料輸出參考信號為經由所述記憶體裝置的雙向資料選通腳位從所述記憶體裝置獲取的資料選通信號，以及所述資料經由所述記憶體裝置的資料輸入/輸出腳位從所述記憶體裝置輸出。
10. 如申請專利範圍第7項所述的控制記憶體裝置的方法，其中為所述第二時間點與所述第三時間點之間的間隔的所述預定時間間隔預定為所述第一時段的整數倍數。
11. 如申請專利範圍第7項所述的控制記憶體裝置的方法，其中輸出所述操作控制信號更包括在所述第二時間點輸出在所述第一時間點之後首次轉變的所述操作控制信號，以及 獲取所述資料輸出參考信號更包括在所述第三時間點獲取在所述第一時間點之後首次轉變的所述資料輸出參考信號。
12. 一種記憶體裝置的控制方法，所述記憶體裝置為非同步NAND型記憶體裝置，所述方法包括：使所述記憶體裝置進入就緒狀態並且從外部裝置獲取操作控制信號，其中所述操作控制信號在所述記憶體裝置進入所述就緒狀態的第一時間點之後的第二時間點轉變；回應於從所述外部裝置獲取的所述操作控制信號將資料輸出參考信號輸出到所述外部裝置，其中所述資料輸出參考信號在晚於所述第二時間點預定時間間隔的第三時間點轉變；以及與所述資料輸出參考信號同步輸出資料，其中，所述操作控制信號從用於所述預定時間間隔的所述第二時間點開始以所述第一時段週期性地被轉變，所述預定時間間隔是所述第一時段的正整數倍，使得所述資料輸出參考信號在所述第三時間點以及所述資料輸出的結束之間的轉變對應於在所述第三時間點以及所述資料輸出的結束之間的所述操作控制信號的轉變。
13. 如申請專利範圍第12項所述的控制方法，其中所述操作控制信號為經由所述記憶體裝置的讀取致能腳位發送到所述記憶體裝置的讀取致能信號，所述資料輸出參考信號為經由所述記憶體裝置的雙向資料選通腳位從所述記憶體裝置獲取的資料選通信號，以及 所述資料經由所述記憶體裝置的資料輸入/輸出腳位從所述記憶體裝置輸出。
14. 如申請專利範圍第12項所述的控制方法，其中獲取所述操作控制信號更包括在所述第二時間點獲取在所述第一時間點之後首次轉變的所述操作控制信號，以及輸出所述資料輸出參考信號更包括在所述第三時間點輸出在所述第一時間點之後首次轉變的所述資料輸出參考信號。
15. 如申請專利範圍第12項所述的控制方法，其中所述資料與所述操作控制信號的邊沿對準輸出。
16. 一種記憶體裝置，其為NAND型記憶體裝置，所述記憶體裝置包括：電路，配置成基於從外部裝置獲取的信號執行操作；第一腳位，配置成從所述外部裝置獲取操作控制信號；第二腳位，配置成將資料輸出參考信號輸出到所述外部裝置；以及第三腳位，配置成將資料輸出到所述外部裝置，其中所述電路被提供以使得所述第一腳位從所述外部裝置獲取所述操作控制信號，所述第二腳位回應於所述操作控制信號輸出所述資料輸出參考信號，以及所述第三腳位與所述資料輸出參考信號同步輸出所述資料，其中所述電路具有多個模式，包含第一模式，其中所述資料輸出參考信號相對於所述操作控制信號延遲預定時延且與所述操 作控制信號非同步輸出；以及第二模式，其中所述資料輸出參考信號與所述操作控制信號基於預定時間間隔同步輸出，以及所述電路被提供以基於從所述外部裝置輸入的模式選擇信號以所述多個模式中的任一個操作，並且其中所述操作控制信號以所述第一時段週期性地被轉變，所述預定時間間隔是所述第一時段的正整數倍，使得在所述第二模式中，所述資料輸出參考信號在所述第三時間點以及所述資料輸出的結束之間的轉變對應於在所述第三時間點以及所述資料輸出的結束之間的所述操作控制信號的轉變。
17. 如申請專利範圍第16項所述的記憶體裝置，其中所述第一腳位為配置成獲取讀取致能信號的讀取致能腳位，所述第二腳位為配置成輸出資料選通信號的雙向資料選通腳位，以及所述第三腳位為配置成輸出資料輸入/輸出信號的資料輸入/輸出腳位，其中所述電路輸出指示所述記憶體裝置已在所述第一時間點進入就緒狀態的就緒信號以及回應於輸出就緒信號經由所述讀取致能腳位獲取所述讀取致能信號，以及當所述讀取致能信號在所述第一時間點之後的第二時間點轉變時，所述資料選通信號在晚於所述第二時間點所述預定時間間隔的第三時間點轉變。
18. 如申請專利範圍第16項所述的記憶體裝置，其中所述電路預設設置所述第二模式且基於所述模式選擇信號變成所述多個模式中的任一個。
19. 如申請專利範圍第17項所述的記憶體裝置，其中所述電路被提供以使得所述第一腳位在所述第二時間點輸出在所述第一時間點之後首次轉變的所述操作控制信號，以及所述第二腳位在所述第三時間點輸出在所述第一時間點之後首次轉變的所述資料輸出參考信號。
20. 如申請專利範圍第16項所述的記憶體裝置，其中所述資料包括多個單元資料，以及所述電路經配置成輸出端單元資料，其中所述端單元資料作為最後的單元資料並經由所述第三腳位與所述操作控制信號同步輸出。

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