CN118053465A - 存储器接口和半导体存储器设备以及包括其的半导体设备 - Google Patents

Abstract

一种半导体设备，具有被配置为提供数据选通信号的存储器控制器、以及被配置为接收从存储器控制器提供的数据信号或将数据信号输出到存储器控制器的存储器设备，其中，该存储器设备包括包含多个DQ驱动电路的存储器接口，该存储器接口被配置为基于数据选通信号生成多个相位时钟信号，基于存储器设备的操作频率确定提供给多个DQ驱动电路的相位时钟信号的数量，以及将所确定的数量的相位时钟信号提供给多个DQ驱动电路。

Description

存储器接口和半导体存储器设备以及包括其的半导体设备

对相关申请的交叉引用

2022年11月17日在韩国知识产权局提交的第10-2022-0154813号韩国专利申请通过引用整体并入于此。

技术领域

公开了一种存储器接口、半导体存储器设备以及包括其的半导体设备。

背景技术

半导体设备包括半导体存储器设备和存储器控制器。

发明内容

实施例针对一种半导体设备，包括：存储器控制器，被配置为提供数据选通信号；存储器设备，被配置为接收从存储器控制器提供的数据信号或将数据信号输出到存储器控制器；存储器接口，包括多个DQ驱动电路并且被配置为：基于数据选通信号生成多个相位时钟信号，基于存储器设备的操作频率来确定提供给多个DQ驱动电路的相位时钟信号的数量，以及将所确定的数量的相位时钟信号提供给多个DQ驱动电路。

实施例针对一种半导体存储器设备，包括：存储器单元阵列，包括多个存储器单元；多个DQ驱动电路，被配置为根据多个时钟信号转换从存储器单元阵列读取的数据以生成数据信号，并且根据多个时钟信号对从外部接收的数据信号进行采样以生成写入存储器单元阵列的数据；时钟选择电路，被配置为基于从外部接收的数据选通信号来提供多个相位时钟信号中的至少一个；自适应控制电路，被配置为根据操作频率确定至少一个相位时钟信号的数量；以及多个时钟生成电路，被配置为接收至少一个相位时钟信号以生成多个时钟信号。

实施例针对一种存储器接口，包括：DQ驱动电路，被配置为根据多个时钟信号驱动数据信号；时钟分频(division)电路，被配置为基于从外部接收的数据选通信号生成多个相位时钟信号；自适应控制电路，被配置为根据操作频率确定多个相位时钟信号当中发送到DQ驱动电路的相位时钟信号的数量；以及时钟生成电路，被配置为接收所确定的数量的相位时钟信号并且生成多个时钟信号。

附图说明

通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，其中：

图1是根据示例实施例的半导体设备的框图；

图2是根据示例实施例的半导体存储器设备的框图；

图3是示出根据示例实施例的半导体存储器设备的存储器接口的一部分的示意图；

图4是示出根据示例实施例的多个DQ驱动电路中的一个的示意图；

图5是根据示例实施例的时钟生成电路的配置；

图6示出了根据示例实施例的数据信号、四个时钟信号、多个采样放大器的输出以及写入数据的波形图；

图7是根据示例实施例的串行器(serializer)的电路图；

图8示出了根据示例实施例的四个时钟复用器的电路图；

图9示出了根据示例实施例的四个时钟信号和四个延迟的时钟信号对的波形图；

图10是根据示例实施例的接收数据的四个数据复用器的电路图；

图11是根据示例实施例的接收反转的数据的四个数据复用器的电路图；

图12是根据示例实施例的相位误差校正电路的示意图；

图13是根据示例实施例的相位误差校正电路的串行器的框图；

图14示出了根据示例实施例的在图13的串行器中生成第一时钟信号的四个数据复用器；

图15示出了根据示例实施例的在图13的串行器中生成第二时钟信号的多个数据复用器；

图16示出了根据示例实施例的四个延迟的时钟信号对、第一选择信号和第二选择信号的波形图；

图17是根据示例实施例的用于确定单位延迟代码的时钟信号的波形图；

图18是根据示例实施例的单位延迟代码确定方法的流程图；

图19是示出根据示例实施例的半导体存储器设备的存储器接口的一部分的示意图；

图20是示出根据示例实施例的半导体存储器设备的存储器接口的一部分的另一示意图；和

图21是根据示例实施例的计算机系统的框图。

具体实施方式

图1是根据示例实施例的半导体设备的框图。

参考图1，半导体设备100可以包括存储器设备110和存储器控制器120。在一些实施例中，存储器设备110和存储器控制器120可以通过存储器接口连接，以通过存储器接口发送和接收信号。

存储器设备110可以包括存储器单元阵列111、存储器接口112和控制逻辑电路113。存储器单元阵列111可以包括连接到多个行和多个列的多个存储器单元。在一些实施例中，行可以由字线定义，而列可以由位线定义。存储器接口112可以将在存储器单元阵列111中所存储的数据DATA输出到存储器设备110的外部(例如，存储器控制器120)，或者将从外部发送的数据DATA存储在存储器单元阵列111中。基于命令CMD和地址ADDR，控制逻辑电路113可以控制对存储器单元阵列111的访问，并且控制存储器接口112的操作。

存储器控制器120可以向存储器设备110提供信号，以控制存储器设备110的存储器操作。该信号可以包括命令CMD和地址ADDR。在一些实施例中，存储器控制器120可以向存储器设备110提供命令CMD和地址ADDR，以访问存储器单元阵列111并且控制诸如读取或写入的存储器操作。根据读取操作，数据可以从存储器单元阵列111发送到存储器控制器120；而根据写入操作，数据可以从存储器控制器120发送到存储器单元阵列111。

命令CMD可以包括激活命令、读取/写入命令和刷新命令。在一些实施例中，激活命令可以是用于下述的命令：将存储器单元阵列111的目标行转换为激活状态以便向存储器单元阵列111写入数据或从存储器单元阵列111读取数据。响应于激活命令，可以激活(例如，驱动)目标行的存储器单元。读取/写入命令可以是用于对切换到激活状态的行的目标存储器单元执行读取或写入操作的命令。命令CMD可以包括关于操作频率的信息OFD和关于通道状态的信息CSD。操作频率可以是存储器设备110的操作频率，诸如用于从存储器单元阵列111读取数据的读取操作的频率或者用于将数据写入存储器单元阵列111的写入操作的频率。作为指示在存储器控制器120和存储器接口112之间形成的多个信号通道的状态的信息，通道状态可以是基于通过多个信号通道发送和接收的信号的眼图的宽度的信息。

存储器控制器120可以向存储器设备110提供数据选通信号DQS和DQSB以及数据信号DATA，并且可以从存储器设备110接收数据信号DATA。数据选通信号DQS和数据选通信号DQSB可以具有反转的相位。存储器控制器120可以仅向存储器设备110提供数据选通信号DQS，并且存储器设备110可以通过反转数据选通信号DQS来生成数据选通信号DQSB。在存储器控制器120和存储器接口112之间形成多个通道，使得数据信号DATA可以通过多个通道中的每个被提供给彼此。存储器接口112可以接收数据信号DATA，以将数据信号DATA的数据提供给存储器单元阵列111，以向其输入数据。另外，存储器接口112可以根据从存储器单元阵列111读取的数据向存储器控制器120提供数据信号DATA。

在实施例中，存储器接口112可以基于从存储器控制器120接收的数据选通信号DQS和DQSB来生成具有N_P(大于或等于1的整数)个相位的N_P个相位时钟信号，并且可以基于关于操作频率的信息OPD和关于通道状态的信息CSD来确定是否内部地发送和使用N_P个时钟信号当中的N_Q(小于或等于N_P的自然数)个相位时钟信号。N_P个相位时钟信号可以是存储器接口112输入和输出数据所需要的时钟信号。内部传输可以指代从存储器接口112中生成N_P个相位时钟信号的配置到用于驱动数据信号的多个DQ驱动电路的传输。多个DQ驱动电路可以通过DQ焊盘接收或输出数据信号。驱动数据信号的DQ驱动电路可以包括通过DQ焊盘接收数据信号的操作和输出数据信号的操作。

存储器接口112可以包括使用根据分频的数量(n，n是大于或等于0的整数)生成的2ⁿ个相位时钟信号的各种设备。在下文中，为了描述各种实施例，N_P个相位时钟信号将被描述为四个相位时钟信号。2ⁿ个相位时钟信号可以被施加到存储器接口112。

在一些实施例中，存储器控制器120可以根据来自存储器系统100外部的主机的请求来访问存储器设备110。存储器控制器120可以通过使用各种协议与主机通信。

存储器设备110可以是基于半导体设备的存储设备。在一些实施例中，存储器设备110可以包括动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)、同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5 SDRAM。在一些实施例中，存储器设备110可以包括非易失性存储器设备，诸如NAND、3D垂直NAND。

图2示出了根据示例实施例的半导体存储器设备的框图。

参考图2，半导体存储器设备(在下文中称为存储器设备)200可以包括存储器单元阵列210、读出放大器211、控制逻辑电路220、地址缓冲器230、存储体控制逻辑240、行解码器250、列解码器260、I/O门控电路270、存储器接口280和刷新控制电路290。

多个存储器单元阵列210中的每个可以包括多个存储器单元(MC)。在一些实施例中，多个存储器单元阵列210可以包括八个存储器单元阵列210a至210h，并且存储器单元阵列中的每个可以包括多个行、多个列以及布置在多个行和多个列的交叉处的多个存储器单元(MC)。在一些实施例中，多个行可以由多个字线(WL)定义，并且多个列可以由多个位线(BL)定义。

控制逻辑电路220可以控制存储器设备200的操作。在实施方式中，控制逻辑电路220可以生成控制信号，使得存储器设备200可以执行读取操作、写入操作或ZD校准操作。在一些实施例中，控制逻辑电路220可以解码命令CMD以生成控制信号。在实施方式中，控制逻辑电路220可以从命令CMD中解码关于操作频率的信息OPD和关于通道状态的信息CSD，以将解码的信息提供给存储器接口280。

地址缓冲器230可以接收由存储器控制器120提供的地址ADDR。地址ADDR可以包括指示存储器单元阵列210的行的行地址RA和指示其的列的列地址CA。列地址CA可以被提供给列解码器260。

在一些实施例中，地址ADDR可以进一步包括指示存储器存储体的存储体地址BA。可以将存储体地址BA提供给存储体控制逻辑240。

在一些实施例中，存储器设备200可以进一步包括存储体控制逻辑240，用于响应于存储体地址BA生成存储体控制信号。响应于存储体控制信号，存储体控制逻辑240可以激活多个行解码器250当中与存储体地址BA相对应的行解码器250和多个列解码器260当中与存储体地址BA相对应的列解码器260。

在一些实施例中，存储器设备200可以进一步包括行地址复用器251，并且刷新控制电路290可以在控制逻辑电路220的控制下顺序地输出要被刷新的行地址REF_RA。行地址复用器251可以从地址缓冲器230接收行地址RA，并且从刷新控制电路290接收要刷新的行地址REF_RA。行地址复用器251可以选择性地将从地址缓冲器230接收的行地址RA和从刷新控制电路290接收的行地址REF_RA输出到行解码器250。

行解码器250可以基于接收的行地址(例如，RA或REF_RA)在存储器单元阵列210的多个行当中选择要激活的行。为此，行解码器250可以将驱动电压施加到与被激活的行相对应的字线。在一些实施例中，可以提供与多个存储器存储体210a至210h相对应的多个行解码器250a至250h。

列解码器260可以基于列地址CA从存储器单元阵列210的多个列中选择要激活的列。为此，列解码器260可以通过I/O门控电路270激活与列地址CA相对应的读出放大器211。在一些实施例中，可以提供分别地与多个存储器存储体210a至210h相对应的多个列解码器260a至260h。在一些实施例中，I/O门控电路270可以门控输入/输出数据，并且可以包括用于存储从存储器单元阵列210读取的数据的数据锁存器和用于将数据写入存储器单元阵列210的写入驱动器。从存储器单元阵列210读取的数据可以由读出放大器211读出并且存储在I/O门控电路270(例如，数据锁存器)中。在一些实施例中，可以提供分别地与多个存储器存储体210a至210h相对应的多个读出放大器211a至211h。

在一些实施例中，从存储器单元阵列210读取的数据(例如，在数据锁存器中所存储的数据)可以通过存储器接口280提供给存储器控制器120。要写入存储器单元阵列210的数据可以从存储器控制器120提供给存储器接口280，并且提供给存储器接口280的数据可以提供给I/O门控电路270。

存储器接口280可以从控制逻辑电路220接收操作频率信息OPD和通道状态信息CSD，并且可以从存储器控制器120接收数据选通信号DQS和DQSB。存储器接口280可以生成具有通过使用数据选通信号DQS和DQSB生成的不同相位的四个相位时钟信号。存储器接口280可以根据操作频率信息OPD或通道状态信息CSD，通过使用四个相位时钟信号中的若干(N_Q)个相位时钟信号，来确定是否生成数据信号输入和数据信号输出所需要的四个时钟信号。存储器接口280可以基于N_P个相位时钟信号恢复四个时钟信号，可以通过使用四个时钟信号将在存储器单元阵列210中所存储的数据当中的输入到存储器接口280的数据转换为数据信号DATA，以将其提供给存储器控制器120，并且可以对从存储器控制器120提供的数据信号DATA采样和放大，以生成要写入存储器单元阵列210中的数据。当在本文中使用时，术语“或”不是排他性术语，例如，“A或B”将包括A、B或A和B。

图3示意性地示出了根据示例实施例的半导体存储器设备的存储器接口的一部分。

如图3所示，存储器接口300可以包括时钟分频电路310、自适应控制电路320、时钟选择电路330、多个时钟生成电路340、多个DQ驱动电路350、多个反相器360和相位误差校正电路370。在图3中，多个时钟生成电路340中的每个可以被提供为与多个DQ驱动电路350中的每个相对应。

时钟分频电路310可以接收数据选通信号DQS和DQSB，可以通过对数据选通信号DQS进行二分频来生成两个相位时钟信号CK0和CK180，以及可以通过对数据选通信号DQSB进行二分频来生成两个相位时钟信号CK90和CK270。数据选通信号DQS和数据选通信号DQSB可以具有反转的相位，并且四个相位时钟信号CK0、CK90、CK180和CK270可以顺序地具有90度(＝1UI(unit interval，单位间隔))的相位差。在实施方式中，相位时钟信号CK0可以具有0度的相位(I)，相位时钟信号CK90可以相对于相位时钟信号CK0具有90度的相位(Q)，相位时钟信号CK180可以相对于相位时钟信号CK0具有180度的相位(IB)，以及相位时钟信号CK270可以相对于相位时钟信号CK0具有270度的相位(QB)。

自适应控制电路320可以基于操作频率信息OFD或通道状态信息CSD发送四个相位时钟信号中的一个、两个或四个。也就是说，图3中所示的“N_P”可以是一个、两个或四个。

根据所选择的传输，自适应控制电路320可以将一个相位时钟信号CK0、两个相位时钟信号CK0和CK90或者四个相位时钟信号CK0、CK90、CK180和CK270发送到多个DQ驱动电路350。在实施方式中，当根据操作频率信息OFD的操作频率小于或等于第一参考值时，自适应控制电路320可以指示时钟选择电路330将四个相位时钟信号CK0、CK90、CK180和CK270的所有发送到多个DQ驱动电路350。当操作频率超过第一参考值并且小于或等于第二参考值时，自适应控制电路320可以指示时钟选择电路330选择两个相位时钟信号CK0和CK90，以将其发送到多个DQ驱动电路350。当操作频率超过第二参考值时，自适应控制电路320可以指示时钟选择电路330向多个DQ驱动电路350发送一个相位时钟信号CK0。

与多个相位时钟信号CK0、CK90、CK180和CK270中的每个相对应的四个通道可以形成在时钟分频电路310、时钟选择电路330和多个DQ驱动电路350之间。可以将来自时钟选择电路330的每个相位时钟信号缓冲并且发送到多个DQ驱动电路350的多个反相器360可以连接到四个通道中的每个。随着操作频率的增加，功耗的量可能增加。随着时钟分频电路310和多个DQ驱动电路350之间的四个通道当中缓冲和发送的相位时钟信号的通道的数量增加，功耗可能增加。因此，为了降低功耗，自适应控制电路320可以根据操作频率确定四个相位时钟信号CK0至CK270当中要发送到多个DQ驱动电路350的相位时钟信号的数量。

另外，当由通道状态信息CSD和操作频率一起指示的通道的眼图的眼宽小于预定参考值时，自适应控制电路320可以控制时钟选择电路330将四个相位时钟信号CK0、CK90、CK180和CK270当中较少数量的相位时钟信号发送到多个DQ驱动电路350。当眼宽小于参考值时，应当执行相位误差校正(PEC)以改进通道条件，并且当具有四个相位的四个相位时钟信号CK0、CK90、CK180和CK270中的所有被发送到多个DQ驱动电路350时，由于不需要执行PEC，所以眼宽不能被改进。当发送到多个DQ驱动电路350的时钟信号的相位数量是2或1时，可以执行用于相位时钟信号的精确恢复的PEC。因此，当通道条件低于预定水平时，自适应控制电路320可以通过将四个相位时钟信号CK0、CK90、CK180和CK270中的仅一些(例如，两个相位时钟信号CK0和CK90或仅一个相位时钟信号CK0)发送到多个DQ驱动电路350，来通过PEC引起通道状态改进。

相位误差校正电路370可以接收从时钟选择电路330提供的相位时钟信号，可以通过使用接收的相位时钟信号来生成四个时钟信号CLK0、CLK90、CLK180和CLK270，并且可以根据在生成的四个时钟信号CLK0、CLK90、CLK180和CLK270当中具有1UI相位差的两个时钟信号之间的相位差来生成校正代码。

在实施方式中，相位误差校正电路370可以基于四个时钟信号CLK0、CLK90、CLK180和CLK270当中具有0度相位的时钟信号CLK0来将输出(在下文中称为第一输出)移位1UI，并且可以根据基于具有90度相位的时钟信号CLK90的输出(在下文中称为第二输出)和第一输出之间的相位差来生成相位校正代码CODE_Q。时钟生成电路340可以根据相位校正代码CODE_Q来调节相位时钟信号CK90的相位

相位误差校正电路370可以将第二输出移位1UI，并且可以根据基于具有180度相位的时钟信号CLK180的输出(在下文中称为第三输出)和第二输出之间的相位差来生成相位校正代码CODE_IB。时钟生成电路340可以根据相位校正代码CODE_IB来调节相位时钟信号CK0的占空比。

相位误差校正电路370可以将第三输出移位1UI，并且可以根据基于具有270度相位的时钟信号CLK270的输出(在下文中称为第四输出)和第三输出之间的相位差来生成相位校正代码CODE_QB。时钟生成电路340可以根据相位校正代码CODE_QB来调节相位时钟信号CK90的占空比。

相位误差校正电路370可以将第四输出移位1UI，并且可以根据第一输出和第四输出之间的相位差来生成相位校正代码CODE_Q。时钟生成电路340可以根据相位校正代码CODE_Q来调节相位时钟信号CK90的相位。

相位误差校正电路370还可以生成指示与1UI相对应的相位延迟的代码CODE_1UI(在下文中，单位延迟代码)。这将参考图17和图18进行描述。

多个时钟生成电路340中的每个可以恢复从时钟选择电路330提供的一个相位时钟信号CK0或两个相位时钟信号CK0和CK90，以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，而将其供给到多个DQ驱动电路350。多个时钟生成电路340中的每个可以根据从相位误差校正电路370提供的多个校正代码CODE_I、CODE_Q、CODE_IB和CODE_QB以及单位延迟代码CODE_1UI来控制四个时钟信号CLK0、CLK90、CLK180和CLK270的相位和占空比。当多个时钟生成电路340接收四个相位时钟信号CK0、CK90、CK180和CK270时，其可以将四个相位时钟信号CK0、CK90、CK180和CK270原样地供给到多个DQ驱动电路350。稍后将描述多个时钟生成电路340的描述。

多个DQ驱动电路350中的每个可以包括数据输出电路和数据输入电路。数据输出电路可以通过根据多个时钟信号CLK0、CLK90、CLK180和CLK270转换从存储器单元阵列210读取的数据来生成数据信号DATA。数据输入电路可以通过根据多个时钟信号CLK0、CLK90、CLK180和CLK270对数据信号DATA进行采样来生成要写入存储器单元阵列210的数据。多个DQ驱动电路350中的每个的数据输出电路和数据输入电路可以具有相同的配置。

图4示意性地示出了根据示例实施例的多个DQ驱动电路中的一个。

如图4所示，驱动电路400可以包括数据输出电路410和数据输入电路420。时钟生成电路450可以恢复从时钟选择电路330提供的一个相位时钟信号CK0或两个相位时钟信号CK0和CK90，以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其供给到驱动电路400。

首先，将描述时钟生成电路450的配置。时钟生成电路450可以从自适应控制电路320接收关于在四个相位时钟信号CK0、CK90、CK180和CK270当中选择的相位时钟信号的数量的信息。在实施方式中，自适应控制电路320可以向时钟生成电路450提供四个相位时钟信号CK0、CK90、CK180和CK270当中的选择的相位时钟信号的数量，即，时钟选择信号CSS可以指示一个相位时钟信号CK0、两个相位时钟信号CK0和CK90或者四个相位时钟信号CK0、CK90、CK180和CK270。自适应控制电路320还可以向时钟选择电路330提供时钟选择信号CSS。时钟生成电路450可以从时钟选择电路330接收一个相位时钟信号CK0、两个相位时钟信号CK0和CK90或者四个相位时钟信号CK0、CK90、CK180和CK270。

时钟生成电路450可以从相位误差校正电路370接收多个校正代码CODE_I、CODE_Q、CODE_IB和CODE_QB以及单位延迟代码CODE_1UI。

时钟生成电路450可以通过使用时钟选择信号CSS、与时钟选择信号CSS相对应的数量的相位时钟信号、多个校正代码CODE_I、CODE_Q、CODE_IB和CODE_QB以及单位延迟代码CODE_1UI来生成四个时钟信号CLK0、CLK90、CLK180和CLK270。

图5示出了根据示例实施例的时钟生成电路的配置。

时钟生成电路450可以包括相位调节器451和452、占空比调节器453和454、分相器(phase splitter)455和复用器456。时钟生成电路450还可以包括多路开关(multi-switch)457。

当时钟选择信号CSS指示传输一个相位时钟信号时，时钟生成电路450可以控制多路开关457，使得相位时钟信号CK0可以被提供给相位调节器452。在实施方式中，当多路开关457连接到与相位调节器451的输入端子连接的通道时，相位时钟信号CK0可以被提供给相位调节器452。当时钟选择信号CSS指示传输两个相位时钟信号时，时钟生成电路450可以控制多路开关457，使得相位时钟信号CK90被提供给相位调节器452。在实施方式中，可以连接被提供有相位时钟信号CK90的通道和相位调节器452。当时钟选择信号CSS指示传输四个相位时钟信号时，时钟生成电路450可以将多路开关457控制到中性(neutral)状态。

相位调节器451可以通过将相位时钟信号CK0的相位延迟由最小延迟代码CODE_MIN指示的相位来生成时钟信号CK0D。最小延迟代码CODE_MIN可以从相位误差校正电路370提供。

占空比调节器453可以通过根据校正代码CODE_I和CODE_IB调节时钟信号CK0D的相位和占空比来生成时钟信号DCA0。在实施方式中，占空比调节器453可以根据校正代码CODE_I来延迟时钟信号CK0D的相位，或者可以根据校正代码CODE_IB来调节时钟信号CK0D的占空比，以调节时钟信号DCA0。

当相位调节器452接收相位时钟信号CK0时，其可以将相位时钟信号CK0的相位延迟由最小延迟代码CODE_MIN指示的相位MIN和由单位延迟代码CODE_1UI指示的1UI，以生成时钟信号CK90D。替选地，当接收相位时钟信号CK90时，相位调节器452可以将相位时钟信号CK90的相位延迟由最小延迟代码CODE_MIN指示的相位MIN，以生成时钟信号CK90D。相位调节器452可以根据时钟选择信号CSS选择性地确定相位延迟量(MIN或1UI+MIN)，并且可以从相位时钟信号CK0生成时钟信号CK90D或从相位时钟信号CK90生成时钟信号CK90D。

占空比调节器454可以通过根据校正代码CODE_Q和CODE_QB调节时钟信号CK90D的相位和占空比来生成时钟信号DCA90。在实施方式中，占空比调节器454可以根据校正代码CODE_Q来延迟时钟信号CK90D的相位，或者可以根据校正代码CODE_QB来调节时钟信号CK90D的占空比，以调节时钟信号DCA90。

分相器455可以通过将两个时钟信号DCA0和DCA90的相应相位分成两个相位来生成四个时钟信号CLK0、CLK90、CLK180和CLK270。在实施方式中，分相器455可以通过缓冲两个时钟信号DCA0和DCA90来生成两个时钟信号CLK0和CLK90，并且可以通过分别地反转两个时钟信号DCA0和DCA90来生成两个时钟信号CLK180和CLK270。

复用器456可以根据时钟选择信号CSS将从分相器455输出的四个时钟信号CLK0、CLK90、CLK180和CLK270或者从时钟选择电路330提供的四个相位时钟信号CK0、CK90、CK180和CK270提供给数据输出电路410和数据输入电路420。在实施方式中，当时钟选择信号CSS指示传输一个或两个相位时钟信号时，复用器456可以输出从分相器455输出的四个时钟信号CLK0、CLK90、CLK180和CLK270，并且当时钟选择信号CSS指示传输四个相位时钟信号时，复用器456可以输出从时钟选择电路330提供的四个相位时钟信号CK0、CK90、CK180和CK270。也就是说，当四个相位时钟信号CK0、CK90、CK180和CK270中的每个被提供给时钟生成电路450时，复用器456可以将四个相位时钟信号CK0、CK90、CK180和CK270原样地提供给数据输出电路410和数据输入电路420。

返回参考图4，数据输入电路420可以与四个时钟信号CLK0、CLK90、CLK180和CLK270同步，以对通过DQ端子提供的数据信号进行采样，从而生成写入数据WR_Data。数据输入电路420可以包括缓冲器421、多个采样放大器(SA)422和数据对准器423。多个采样放大器422可以包括采样放大器422_1、采样放大器422_2、采样放大器423_3和采样放大器422_4。

缓冲器421可以将通过DQ端子接收的数据信号提供给多个采样放大器422。多个采样放大器422中的每个可以与四个时钟信号CLK0、CLK90、CLK180和CLK270当中的相对应的时钟信号的边沿同步地，将参考电压Vref和数据信号当中的相对应的数据进行比较，并且可以根据比较结果生成输出以将其提供给数据对准器423。数据对准器423可以通过根据四个相位中的一个同步具有四个相位的多个采样放大器422的输出来生成写入数据WR_Data数据。

图6示出了根据实施例的数据信号、四个时钟信号、多个采样放大器的输出以及写入数据的波形图。

在时钟复用器414_4中，与时钟复用器414_1不同，时钟信号CLK0可以输入到NMOS晶体管的栅极，时钟信号(CLK180)可以输入到PMOS晶体管的栅极，时钟信号(CLK270)可以输入到传输门TG1，以及时钟信号CLK90可以输入到传输门TG2。在时间点T2，采样放大器422_2可以输出结果D<1>，该采样放大器422_2可以与时钟信号CLK90的上升沿同步地采样和放大数据信号当中的数据D<1>。在时间点T3，采样放大器422_3可以输出结果D<2>，该采样放大器422_3可以与时钟信号CLK180的上升沿同步地采样和放大数据信号当中的数据D<2>。在时间点T4，采样放大器422_4可以输出结果D<3>，该采样放大器422_4可以与时钟信号CLK270的上升沿同步地采样和放大通过DQ端子接收的数据信号当中的数据D<3>。数据对准器423可以通过将多个采样放大器422的输出D<0>、D<1>、D<2>和D<3>同步到相位时钟信号CK0的上升沿来生成写入数据WR_Data。

在图4中，数据输出电路410可以通过使用四个时钟信号CLK0、CLK90、CLK180和CLK270来转换数据(D[3:0])和反转数据(DB[3:0])，以生成上(up)数据信号DOPU和下(down)数据信号DOPD，并且可以根据上数据DOPU和下数据DOPD生成读取数据RD_Data。

数据输出电路410可以包括串行器411、预驱动器412和主驱动器413。

串行器411可以根据四个时钟信号CLK0、CLK90、CLK180和CLK270的四种组合来复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成由具有反转的相位的两个信号配置的四个延迟的时钟信号对。串行器411可以通过根据四个延迟的时钟信号对中的每个串行化数据(D[3:0])当中的对应的数据位来生成上数据DOPU，并且可以通过根据四个延迟的时钟信号对中的每个串行化反转数据(DB[3:0])中的对应的数据位来生成上数据DOPD。

图7示出了根据示例实施例的串行器的电路图。

如图7所示，串行器411可以包括四个时钟复用器414_1至414_4和八个数据复用器415_1至415_8。

时钟复用器414_1可以复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成延迟的时钟信号对(CLK0D，CLK0BD)。时钟复用器414_2可以复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成延迟的时钟信号对(CLK90D，CLK90BD)。时钟复用器414_3可以复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成延迟的时钟信号对(CLK180D，CLK180BD)。时钟复用器414_4可以复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成延迟的时钟信号对(CLK270D，CLK270BD)。

数据复用器415_1可以根据延迟的时钟信号对(CLK0D，CLK0BD)生成与数据D[3:0]当中的D<0>相对应的输出。数据复用器415_2可以根据延迟的时钟信号对(CLK90D，CLK90BD)生成与数据D[3:0]当中的D<1>相对应的输出。数据复用器415_3可以根据延迟的时钟信号对(CLK180D，CLK180BD)生成与数据D[3:0]当中的D<2>相对应的输出。数据复用器415_4可以根据延迟的时钟信号对(CLK270D，CLK270BD)生成与数据D[3:0]当中的D<3>相对应的输出。数据复用器415_1至415_4的输出可以被组合以提供上数据DOPU。

数据复用器415_5可以根据延迟的时钟信号对(CLK0D，CLK0BD)生成与反转的数据DB[3:0]当中的DB<0>相对应的输出。数据复用器415_6可以根据延迟的时钟信号对(CLK90D，CLK90BD)生成与反转的数据DB[3:0]当中的BD<1>相对应的输出。数据复用器415_7可以根据延迟的时钟信号对(CLK180D，CLK180BD)生成与反转的数据DB[3:0]当中的DB<2>相对应的输出。数据复用器415_8可以根据延迟的时钟信号对(CLK270D，CLK270BD)生成与反转的数据DB[3:0]当中的DB<3>相对应的输出。数据复用器415_5至415_8的输出可以被组合以提供下数据DOPD。

图8示出了根据示例实施例的四个时钟复用器的电路图。

如图8所示，四个时钟复用器414_1至414_4的电路可以是相同的，并且向电路提供四个时钟信号CLK0、CLK90、CLK180和CLK270的方法可以是不同的。因此，将仅描述四个时钟复用器414_1至414_4中的一个414_1的配置。

时钟复用器414_1可以包括两个传输门TG1和TG2，以及八个反相器INV1至INV8。当时钟信号CLK270被输入到传输门TG1和传输门TG2中的每个的PMOS晶体管的栅极时，并且当时钟信号CLK90被输入到传输门TG1和传输门TG2中的每个的NMOS晶体管的栅极时，时钟信号CLK0可以被输入到传输门TG1的输入端子，并且时钟信号CLK180可以被输入到传输门TG2的输入端子。传输门TG1的输出和传输门TG2的输出可以通过采用两个反相器INV5和INV6实现的锁存器分别地发送到反相器INV1和反相器INV3，并且反相器INV1和INV3中的每个可以生成通过反转输入而获得的输出。两个反相器INV1和INV3中的每个的输出可以通过采用反相器INV7和INV7实现的锁存器输入到反相器INV2和INV4中的每个，并且反相器INV2和INV4中的每个可以反转输入以输出延迟的时钟信号CLK0D和具有时钟信号CLK0D的反转相位的延迟的时钟信号CLK0BD。

如图8所示，剩余时钟复用器414_2至414_4中的每个可以采用与时钟复用器414_1相同的配置来实现。然而，在时钟复用器414_2中，与时钟复用器414_1不同，时钟信号CLK0可以输入到PMOS晶体管的栅极，时钟信号CLK180可以输入到NMOS晶体管的栅极，时钟信号CLK90可以输入到传输门TG1，以及时钟信号CLK270可以输入到传输门TG2。在时钟复用器414_3中，与时钟复用器414_1不同，时钟信号CLK270可以输入到NMOS晶体管的栅极，时钟信号CLK90可以输入到PMOS晶体管的栅极，时钟信号CLK180可以输入到传输门TG1，以及时钟信号CLK270可以输入到传输门TG2。在时钟复用器414_4中，与时钟复用器414_1不同，时钟信号CLK0可以输入到NMOS晶体管的栅极，时钟信号CLK180可以输入到PMOS晶体管的栅极，时钟信号CLK270可以输入到传输门TG1，时钟信号CLK90可以输入到传输门TG2。

图9示出了根据示例实施例的四个时钟信号和四个延迟的时钟信号对的波形图。

在时段T11中，当时钟信号CLK270处于低电平并且时钟信号CLK90处于高电平时，时钟信号CLK0和时钟信号CLK180可以通过两个传输门TG1和TG2来发送，并且两个传输门TG1和TG2的输出可以分别地被反相器INV5和INV6锁存。两个锁存的传输门TG1和TG2的输出可以分别地被两个反相器INV1和INV3反转并且输出。两个反相器INV1和INV3的相应输出可以被反相器INV7和INV8锁存。在时段T12中锁存的两个反相器INV1和INV3的相应输出可以被两个反相器INV2和INV4反转，并且可以作为延迟的时钟信号CLK0D和延迟的时钟信号CLK0BD输出。

在时段T13中，当时钟信号CLK0处于低电平并且时钟信号CLK180处于高电平时，时钟信号CLK90和时钟信号CLK270可以通过两个传输门TG1和TG2来发送，并且两个传输门TG1和TG2的输出可以分别地被反相器INV5和INV6锁存。两个锁存的传输门TG1和TG2的相应输出可以被两个反相器INV1和INV3反转并且输出。两个反相器INV1和INV3的相应输出可以被反相器INV7和INV8锁存。在时段T14中锁存的两个反相器INV1和INV3的相应输出可以被两个反相器INV2和INV4反转，并且作为延迟的时钟信号CLK90D和延迟的时钟信号CLK90BD输出。

在时段T15中，当时钟信号CLK90处于低电平并且时钟信号CLK270处于高电平时，时钟信号CLK180和时钟信号CLK0可以通过两个传输门TG1和TG2来发送，并且两个传输门TG1和TG2的相应输出可以被反相器INV5和INV6锁存。两个锁存的传输门TG1和TG2的相应输出可以被两个反相器INV1和INV3反转并且输出。两个反相器INV1和INV3的相应输出可以被反相器INV7和INV8锁存。在时段T16中锁存的两个反相器INV1和INV3的相应输出可以被两个反相器INV2和INV4反转，并且作为延迟的时钟信号CLK180D和延迟的时钟信号CLK180BD输出。

在时段T11中，当时钟信号CLK180处于低电平并且时钟信号CLK0处于高电平时，时钟信号CLK270和时钟信号CLK90可以通过两个传输门TG1和TG2来发送，并且两个传输门TG1和TG2的相应输出可以被反相器INV5和INV6锁存。两个锁存的传输门TG1和TG2的相应输出可以被两个反相器INV1和INV3反转并且输出。两个反相器INV1和INV3的相应输出可以被反相器INV7和INV8锁存。在时段T17中锁存的两个反相器INV1和INV3的相应输出可以被两个反相器INV2和INV4反转，并且作为延迟的时钟信号CLK270D和延迟的时钟信号CLK270BD输出。

图10示出了根据示例实施例的接收数据的四个数据复用器的电路图。

图10中示出了在多个数据复用器415_1至415_8当中生成上数据DOPU的四个数据复用器415_1至415_4。四个数据复用器415_1至415_4可以采用相同的电路实现。然而，分别地对应于四个数据复用器415_1至415_4的数据位和时钟信号对可以不同。

四个数据复用器415_1至415_4中的每个可以通过根据时钟信号对(CLK0D，CLK0BD)、时钟信号对(CLK90D，CLK90BD)、时钟信号对(CLK180D，CLK180BD)和时钟信号对(CLK270D，CLK270BD)中的每个串行化数据(D[3:0])当中的相对应的数据位D<0>、D<1>、D<2>和D<3>来生成上数据DOPU。四个数据复用器415_5至415_8中的每个可以通过根据时钟信号对(CLK0D，CLK0BD)、时钟信号对(CLK90D，CLK90BD)、时钟信号对(CLK180D，CLK180BD)和时钟信号对(CLK270D，CLK270BD)中的每个串行化反转的数据(DB[3:0])当中的相对应的数据位DB<0>、DB<1>、DB<2>和DB<3>来生成下数据DOPD。

数据复用器415_1可以包括八个晶体管TR1至TR8。数据位(D<0>)可以被输入到晶体管TR1和晶体管TR2的栅极，电压VDD和地电压可以被提供给晶体管TR1和晶体管TR2的相应的源极，以及晶体管TR1和晶体管TR2的相应的漏极可以连接到晶体管TR7和晶体管TR8的相应的栅极。晶体管TR3和晶体管TR4可以串联地连接在晶体管TR8的栅极和电压VDD之间，并且延迟的时钟信号CLK0D可以被供给到晶体管TR3和晶体管TR4的栅极。晶体管TR5和晶体管TR6可以串联地连接在晶体管TR7的栅极和地电压之间，并且延迟的时钟信号CLK0BD可以被供给到晶体管TR5和晶体管TR6的栅极。晶体管TR1和TR2中的每个可以根据数据位(D<0>)的电平执行开关操作，晶体管TR3和TR4中的每个可以根据延迟的时钟信号CLK0D执行开关操作，并且晶体管TR5和TR6可以根据延迟的时钟信号CLK0BD执行开关操作。

当数据位(D<0>)处于高电平“1”时，晶体管TR2可以导通，并且地电压可以被供给到晶体管TR8的栅极，使得晶体管TR8可以关断。在这种情况下，晶体管TR7可以由通过晶体管TR4供给的地电压导通，该晶体管TR4由延迟的时钟信号CLK0D的高电平导通。也就是说，当数据位(D<0>)处于高电平“1”时，数据复用器415_1可以在延迟的时钟信号CLK0D的高电平时段期间提供高电平输出。

当数据位(D<0>)处于低电平“0”时，晶体管TR1可以导通，并且电压VDD可以被供给到晶体管TR7的栅极，使得晶体管TR7可以关断。在这种情况下，晶体管TR8可以由通过晶体管TR5供给的电压VDD导通，该晶体管TR5由延迟的时钟信号CLK0BD的低电平导通。也就是说，当数据位(D<0>)处于低电平“0”时，数据复用器415_1可以在延迟的时钟信号CLK0BD的低电平时段期间提供低电平输出。

这样，剩余的数据复用器415_2至415_4中的每个也可以根据相对应的数据位的逻辑电平提供输出。从图9的波形图可以看出，由于延迟的时钟信号对(CLK0D，CLK0BD)、延迟的时钟信号对(CLK90D，CLK90BD)、延迟的时钟信号对(CLK180D，CLK180BD)和延迟的时钟信号对(CLK270D，CLK270BD)顺序地具有1UI的相位差并且具有1UI的高电平和低电平，以及可以顺序地串行化与数据位D<0>、D<1>、D<2>和D<3>相对应的输出以形成上数据DOPU。

图11示出了根据示例实施例的接收反转的数据的四个数据复用器的电路图。

如图11所示，四个数据复用器415_5至415_8与图10所示的四个数据复用器415_1至415_4的不同之处可以在于输入反转的数据(DB[3:0])的数据位。也就是说，反转的数据(DB[3:0])的数据位DB<0>、DB<1>、DB<2>和DB<3>可以分别地输入到四个数据复用器415_5至415_8的每个的两个晶体管TR1和TR2的栅极。四个数据复用器415_5至415_8可以通过如在四个数据复用器415_1至415_4中那样生成分别地与DB<0>、DB<1>、DB<2>和DB<3>相对应的输出来配置下数据DOPD。其他配置和其操作可以与参考图10描述的那些相同，因此将省略对图11的详细描述。

预驱动器412可以根据从串行器411输出的上数据DOPU和下数据DOPS来进行操作以生成输出，主驱动器413可以根据预驱动器412的输出进行操作以生成read_data信号RD_Data，并且其可以通过连接到DQ端子的通道被发送到存储器控制器120。

根据实施例连接到主驱动器413的输出端子的上拉晶体管和下拉晶体管可以实现为相同沟道类型的晶体管。因此，可以提供上数据DOPU和下数据DOPD来驱动主驱动器413。也就是说，根据实施例的串行器411可以采用反转的数据(DB[3:0])和数据(D[3:0])一起生成两个上数据DOPU和下数据DOPD，以控制上拉晶体管和下拉晶体管。当上拉晶体管和下拉晶体管具有不同沟道类型时，主驱动器413可以仅由上数据DOPU控制。

返回参考图3，相位误差校正电路370可以向时钟生成电路340提供多个校正代码CODE_I、CODE_Q、CODE_IB和CODE_QB以及单位延迟代码CODE_1UI。

图12示出了根据示例实施例的相位误差校正电路的示意图。

在图12中，相位误差校正电路500可以包括时钟生成电路510、串行器520、相位调节器530、相位误差检测器540、代码生成器550和重定时器560。图12所示的时钟生成电路510可以具有与参考图5描述的时钟生成电路450相同的配置。

串行器520可以根据四个时钟信号CLK0、CLK90、CLK180和CLK270的四种组合来复用四个时钟信号CLK0、CLK90、CLK180和CLK270，以生成四个延迟的时钟信号对，根据第一选择信号(SEL1[3:0])屏蔽四个延迟的时钟信号中的一个，以将其作为第一时钟信号CK_(N+90)输出，并且可以根据第二选择信号(SEL2[3:0])屏蔽四个延迟的时钟信号中的一个，以将其作为第二时钟信号CK_N输出。四个延迟的时钟信号对可以包括四个延迟的时钟信号，以及相对于四个延迟的时钟信号具有反转相位的四个延迟的时钟信号。第一选择信号(SEL1[3:0])可以是相对于第二选择信号(SEL2[3:0])延迟了预定时段的信号。

串行器520可以以与参考图7至图10描述的数据输出电路410的串行器411相同的结构实现。然而，串行器520可以将第一选择信号(SEL1[3:0])而不是数据信号(D[3:0])输入到四个数据复用器，以生成第一时钟信号CK_(N+90)；以及可以将第二选择信号(SEL2[3:0])输入到四个数据复用器，以生成第二时钟信号CK_N。

第一选择信号(SEL1[3:0])可以包括分别地与0度、90度、180度和270度的四个相位相对应的四个相位选择信号SEL1_0、SEL1_90、SEL1_180和SEL1_270。第二选择信号(SEL2[3:0])可以包括分别地与0度、90度、180度和270度的四个相位相对应的四个相位选择信号SEL2_0、SEL2_90、SEL2_180和SEL2_270。第一选择信号(SEL1[3:0])的屏蔽电平相位选择信号的相位可以比第二选择信号(SEL2[3:0])的屏蔽电平相位选择信号的相位晚90度。第一时钟信号CK_(N+90)的相位可以具有相对于第二时钟信号CK_N延迟1UI的相位。当相位选择信号处于屏蔽电平时，可以对第一时钟信号CK_(N+90)和第二时钟信号CK_N执行屏蔽操作。

图13示出了根据示例实施例的相位误差校正电路的串行器的框图。

如图13所示，串行器520可以包括多个时钟复用器521_1至521_4和多个数据复用器522_1至522_8。图13中示出的多个时钟复用器521_1至521_4可以与上述图7中示出的多个时钟复用器414_1至414_5相同，因此省略其描述。

数据复用器522_1可以根据延迟的时钟信号对(CLK0D，CLK0BD)生成与第一选择信号(SEL1[3:0])当中的相位选择信号SEL1_0相对应的输出。数据复用器522_2可以根据延迟的时钟信号对(CLK90D，CLK90BD)生成与第一选择信号(SEL1[3:0])当中的相位选择信号SEL1_90相对应的输出。数据复用器522_3可以根据延迟的时钟信号对(CLK180D，CLK180BD)生成与第一选择信号(SEL1[3:0])当中的相位选择信号SEL1_180相对应的输出。数据复用器522_4可以根据延迟的时钟信号对(CLK270D，CLK270BD)生成与第一选择信号(SEL1[3:0])当中的相位选择信号SEL1_270相对应的输出。数据复用器522_1至522_4的输出可以被组合，使得可以提供第一时钟信号CK_(N+90)。

数据复用器522_5可以根据延迟的时钟信号对(CLK0D，CLK0BD)生成与第二选择信号(SEL2[3:0])当中的相位选择信号SEL2_0相对应的输出。数据复用器522_6可以根据延迟的时钟信号对(CLK90D，CLK90BD)生成与第二选择信号(SEL2[3:0])当中的相位选择信号SEL2_90相对应的输出。数据复用器522_7可以根据延迟的时钟信号对(CLK180D，CLK180BD)生成与第二选择信号(SEL2[3:0])当中的相位选择信号SEL2_180相对应的输出。数据复用器522_8可以根据延迟的时钟信号对(CLK270D，CLK270BD)生成与第二选择信号(SEL2[3:0])当中的相位选择信号SEL2_270相对应的输出。数据复用器522_5至522_8的输出可以被组合，使得可以提供第二时钟信号CLK_N。

图14示出了根据示例实施例的图13的串行器中生成第一时钟信号的四个数据复用器。

图15示出了根据示例实施例的图13的串行器中生成第二时钟信号的多个数据复用器。

为了更好地理解和便于描述，在图14和图15中，相同的附图标记指定多个数据复用器的配置当中具有相同功能的组件。

图14所示的四个数据复用器522_1至522_4可以具有与图10所示的数据复用器415_1至415_4相同的配置。然而，可以将相位选择信号SEL1_0、SEL1_90、SEL1_180和SEL1_270，而不是数据D<0>、D<1>、D<2>和D<3>，输入到晶体管TR1和TR2的栅极。

图15所示的四个数据复用器522_5至522_8可以具有与图10所示的数据复用器415_1至415_4相同的配置。然而，可以将相位选择信号SEL2_0、SEL2_90、SEL2_180和SEL2_270，而不是数据D<0>、D<1>、D<2>和D<3>，输入到晶体管TR1和TR2的栅极。

相位调节器530可以通过根据单位延迟代码CODE_1UI将第二时钟信号CK_N延迟1UI来输出延迟的时钟信号CK_ND。

相位误差检测器540可以比较第一时钟信号CK_(N+90)和延迟的时钟信号CK_ND之间的相位，并且可以生成第一时钟信号CK_(N+90)和延迟的时钟信号CK_ND之间的相位差信号PD_OUT。

代码生成器550可以根据相位差信号PD_OUT生成校正代码CODE_I、CODE_Q、CODE_IB和CODE_QB。

重定时器560可以生成与四个时钟信号CLK0、CLK90、CLK180和CLK270中的每个同步的第一选择信号(SEL1[3:0])和第二选择信号(SEL2[3:0])。在实施方式中，对于四个时钟信号CLK0、CLK90、CLK180和CLK270中的每个的每个预定的第一时段，重定时器560可以与时钟信号CLK0、CLK90、CLK180和CLK270中的每个的第一边沿同步，从而针对预定时段、以屏蔽电平生成第一选择信号(SEL1[3:0])的相位选择信号SEL1_0、SEL1_90、SEL1_180和SEL1_270；以及对于四个时钟信号CLK0、CLK90、CLK180和CLK270中的每个的每个预定第一时段，重定时器560可以与时钟信号CLK0、CLK90、CLK180和CLK270中的每个的第二边沿同步，从而针对预定时段、以屏蔽电平生成第二选择信号(SEL2[3:0])的相位选择信号SEL2_0、SEL2_90、SEL2_180和SEL2_270。在这种情况下，时钟信号CLK0、CLK90、CLK180和CLK270中的每个的第一边沿和第二边沿之间可以存在相差时钟信号CLK0、CLK90、CLK180和CLK270中的每个的预定第二时段的相位差。

图16示出了根据示例实施例的四个延迟的时钟信号对、第一选择信号和第二选择信号的波形图。

在图16的波形图中，相位选择信号的屏蔽电平可以是高电平，在其期间保持屏蔽电平的预定时段可以是时钟信号CLK0、CLK90、CLK180和CLK270的一个周期(period)，第一时段可以是时钟信号的7个周期，而第二时段可以是时钟信号的2个周期。然而，图16的波形图是用于解释实施例的示例。

在时段T21，当第二选择信号(SEL2[3:0])的相位选择信号SEL2_270处于屏蔽电平时，在数据复用器522_8中，晶体管TR2可以根据相位选择信号SEL2_270在时段T21导通。在时段T211，当晶体管TR4被延迟的时钟信号CLK270D的高电平导通时，晶体管TR7可以导通，使得电压VDD可以在时段T212期间被输出，并且第二时钟信号CLK_N可以根据电压VDD而处于高电平。在时段T31，当第一选择信号(SEL1[3:0])的相位选择信号SEL1_0处于屏蔽电平时，且在数据复用器522_1中，晶体管TR2可以根据相位选择信号SEL1_0在时段T31导通。在时段T211，当晶体管TR4被延迟的时钟信号CLK0D的高电平导通时，晶体管TR7可以被导通，使得电压VDD可以在时段T312期间被输出，并且第一时钟信号CLK_(N+1)可以根据电压VDD而处于高电平。相位选择信号SEL2_270可以与时钟信号CLK270的下降沿同步地上升，而相位选择信号SEL1_0可以与时钟信号CLK0的下降沿同步地上升。

在时段T22，当第二选择信号(SEL2[3:0])的相位选择信号SEL2_180处于屏蔽电平时，在数据复用器522_7中，晶体管TR2根据相位选择信号SEL2_180针对在时段T22导通。在时段T221，当晶体管TR4被延迟的时钟信号CLK180D的高电平导通时，晶体管TR7导通，使得电压VDD可以在时段T222期间被输出，并且第二时钟信号CLK_N可以根据电压VDD而处于高电平。在时段T32中，当第一选择信号(SEL1[3:0])的相位选择信号SEL1_270处于屏蔽电平时，在数据复用器522_4中，晶体管TR2可以根据相位选择信号SEL1_270在时段T32导通。在时段T321，当晶体管TR4被延迟的时钟信号CLK270D的高电平导通时，晶体管TR7导通，使得电压VDD可以在时段T322期间被输出，并且第一时钟信号CK_(N+90)可以根据电压VDD而处于高电平。相位选择信号SEL2_180可以与时钟信号CLK180的下降沿同步地上升，而相位选择信号SEL1_270可以与时钟信号CLK270的下降沿同步地上升。

在时段T23中，当第二选择信号(SEL2[3:0])的相位选择信号SEL2_90处于屏蔽电平时，在数据复用器522_6中，晶体管TR2可以根据相位选择信号SEL2_90在时段T23导通。在时段T231，当晶体管TR4被延迟的时钟信号CLK90D的高电平导通时，晶体管TR7可以导通，使得电压VDD可以在时段T232期间输出，并且第二时钟信号CLK_N可以根据电压VDD处于高电平。在时段T33，当第一选择信号(SEL1[3:0])的相位选择信号SEL1_180处于屏蔽电平时，在数据复用器522_3中，晶体管TR2可以根据相位选择信号SEL1_180在时段T33而导通。在时段T331，当晶体管TR4被延迟的时钟信号CLK180D的高电平导通时，晶体管TR7可以被导通，使得电压VDD可以在时段T332期间被输出，并且第一时钟信号CLK_(N+90)可以根据电压VDD处于高电平。相位选择信号SEL2_90可以与时钟信号CLK90的下降沿同步地上升，而相位选择信号SEL1_180可以与时钟信号CLK180的下降沿同步地上升。

在时段T24，当第二选择信号(SEL2[3:0])的相位选择信号SEL2_0处于屏蔽电平时，在数据复用器522_5中，晶体管TR2可以根据相位选择信号SEL2_0在时段T24导通。在时段T241，当晶体管TR4被延迟的时钟信号CLK0D的高电平导通时，晶体管TR7可以导通，使得电压VDD可以在时段T242期间输出，并且第二时钟信号CLK_N可以根据电压VDD处于高电平。在时段T34，当第一选择信号(SEL1[3:0])的相位选择信号SEL1_90处于屏蔽电平时，在数据复用器522_2中，晶体管TR2可以根据相位选择信号SEL1_90在时段T34导通。在时段T341，当晶体管TR4被延迟的时钟信号CLK90D的高电平导通时，晶体管TR7可以被导通，使得电压VDD可以在时段T342期间被输出，并且第一时钟信号CLK_(N+90)可以根据电压VDD处于高电平。相位选择信号SEL2_0可以与时钟信号CLK0的下降沿同步地上升，而相位选择信号SEL1_90可以与时钟信号CLK90的下降沿同步地上升。

如图16所示，相位调节器530可以将第二时钟信号CK_N延迟1UI，以变成单位延迟的时钟信号CK_ND。

相位误差检测器540可以通过比较第一时钟信号CK(N+90)和单位延迟的时钟信号CK_ND之间的相位来检测相位差，并且可以生成指示检测到的相位差的相位差信号PD_OUT。在实施方式中，当第一时钟信号CK_(N+90)的相位先于单位延迟的时钟信号CK_ND的相位时(当第一时钟信号CK_(N+90)的边沿先于单位延迟的时钟信号CK_ND的边沿时)，相位误差检测器540可以增加相位差信号PD_OUT，而当第一时钟信号CK_(N+90)的相位晚于单位延迟的时钟信号CK_ND时(当第一时钟信号CK_(N+90)的边沿晚于单位延迟的时钟信号CK_ND的边沿时)，相位误差检测器540可以减少相位差信号PD_OUT。

根据时段T31中与0度相位相对应的第一时钟信号CK_(N+90)和单位延迟的时钟信号CK_ND之间的相位差信号PD_OUT的减少或增加，代码生成器550可以增加或减少校正代码CODE_Q。当校正代码CODE_Q随着相位差信号PD_OUT的减少而增加时，相位时钟信号CK90的相位延迟量可以在生成相位时钟信号CK90时增加。然后，具有相位时钟信号CK90的反转的相位的相位时钟信号CK270的相位可以延迟。当校正代码CODE_Q随着相位差信号PD_OUT增加而减少时，相位时钟信号CK90的相位延迟量可以在生成相位时钟信号CK90时减少。然后，具有相位时钟信号CK90的反转的相位的相位时钟信号CK270的相位可以提前。

根据时段T32中与270度相位相对应的第一时钟信号CK_(N+90)和单位延迟的时钟信号CK_ND之间的相位差信号PD_OUT的减少或增加，代码生成器550可以减少或增加校正代码CODE_QB。当校正代码CODE_QB随着相位差信号PD_OUT减少而减少时，相位时钟信号CK90的占空比可以在生成相位时钟信号CK90时减少。然后，相位时钟信号CK270的上升沿可以提前，使得相位时钟信号CK270的相位可以提前。当校正代码CODE_QB随着相位差信号PD_OUT增加而增加时，相位时钟信号CK90的占空比可以在生成相位时钟信号CK90时增加。然后，相位时钟信号CK270的上升沿可以延迟，使得相位时钟信号CK270的相位可以延迟。

根据时段T33中与180度相位相对应的第一时钟信号CK_(N+90)和单位延迟的时钟信号CK_ND之间的相位差信号PD_OUT的减少或增加，代码生成器550可以减少或增加校正代码CODE_IB。当校正代码CODE_IB随着相位差信号PD_OUT减少而减少时，相位时钟信号CK0的占空比可以在生成相位时钟信号CK0时减少。然后，相位时钟信号CK180的上升沿可以提前，使得相位时钟信号CK180的相位可以提前。当校正代码CODE_IB随着相位差信号PD_OUT增加而增加时，相位时钟信号CK0的占空比在生成相位时钟信号CK0时可以增加。然后，时钟信号相位CK180的上升沿可以延迟，使得相位时钟信号CK180的相位可以延迟。

根据时段T34中与90度相位相对应的第一时钟信号CK_(N+90)和单位延迟的时钟信号CK_ND之间的相位差信号PD_OUT的减少或增加，代码生成器550可以减少或增加校正代码CODE_Q。当校正码CODE_Q随着相位差信号PD_OUT减少而减少时，相位时钟信号CK90的相位在生成相位时钟信号CK90时延迟得更少，使得相位时钟信号CK90的相位可以提前。当校正代码CODE_Q随着相位差信号PD_OUT增加而增加时，相位时钟信号CK90的相位在生成相位时钟信号CK90时可以进一步延迟，使得相位时钟信号CK90的相位可以延迟。

当生成0度相位的时钟信号CLK0时，校正代码CODE_I可以调节相位偏移。校正代码CODE_I可以保持在固定值，并且只有当满足任意偏移条件时，代码生成器550才可以调节校正代码CODE_I。

代码生成器550还可以生成指示1UI的单位延迟代码CODE_1UI以及校正代码。

图17示出了根据示例实施例的用于确定单位延迟代码的时钟信号的波形图。

图18示出了根据示例实施例的单位延迟代码确定方法的流程图。

代码生成器550可以从时钟生成电路510接收时钟信号CLK0，以确定单位延迟代码(S1)。

代码生成器550可以通过将时钟信号CLK0延迟预定延迟时段T_UD来生成信号CLK0_UD(S2)。在这种情况下，延迟时段T_UD可以根据单位延迟代码来确定。

代码生成器550可以通过将信号CLK0_UD反转来生成反转的信号CLK0B_UD(S3)。

代码生成器550可以通过将反转的信号CLKB_UD延迟预定周期T_UD来生成延迟的反转的信号CLK0B_2UD(S4)。

代码生成器550可以将信号CLK0的上升沿(Edge1)与延迟的反转的信号CLK0B_2UD的上升沿(Edge2)进行比较(S5)。

当步骤S5中的比较结果信号CLK0的上升沿先于延迟的反转的信号CLK0B_2UD时，可以增加单位延迟代码CODE_1UI以增加延迟周期T_UD(S6)。

当步骤S5中的比较结果信号CLK0的上升沿晚于延迟的反转的信号CLK0B_2UD时，可以减少单位延迟代码CODE_1UI以减少延迟时段T_UD(S7)。

代码生成器550可以确定单位延迟代码CODE_1UI的转换(toggle)是否连续地重复三次(S8)。

作为步骤S8中确定的结果，当单位延迟代码CODE_1UI连续地转换三次时，代码生成器550可以确定单位延迟代码CODE_1UI(S9)。转换单位延迟代码CODE_1UI可能意味着增加和减少单位延迟代码CODE_1UI。单位延迟代码CODE_1UI连续地转换三次的事实可以被视为单位延迟时段1UI基于预定目标值连续重复移动三次。因此，可以认为完成了对单位延迟时段的搜索。然而，转换的数量是可以任意设置的值，并且可以是三或更多。

作为步骤S8中的确定结果，当单位延迟代码CODE_1UI没有连续地转换三次时，可以重复从步骤S2开始的步骤。

在上述图3的实施例中，多个时钟生成电路340中的每个可以向多个DQ驱动电路350中的每个提供四个时钟信号CLK0、CLK90、CLK180和CLK270。相反，多个时钟生成电路340可以向至少两个DQ驱动电路提供四个时钟信号CLK0、CLK90、CLK180和CLK270。

图19示意性地示出了根据示例实施例的半导体存储器设备的存储器接口的一部分。

如图19所示，存储器接口600可以包括时钟分频电路310、自适应控制电路320、时钟选择电路330、多个时钟生成电路610、多个DQ驱动电路350、多个反相器360和相位误差校正电路370。在图19所示实施例的组件中，相同的参考数字指定与图3所示实施例相同的组件。在下文中，将省略与图3的实施例重叠的组件的描述。

多个时钟生成电路610中的每个可以位于节点处，通道从该节点分支到多个DQ驱动电路350当中的两个相邻的DQ驱动电路。在实施方式中，时钟生成电路CGC0可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给两个DQ驱动电路DQ0和DQ1。时钟生成电路CGC1可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给两个DQ驱动电路DQ2和DQ3。时钟生成电路CGC2可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给两个DQ驱动电路DQ4和DQ5。时钟生成电路CGC3可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给两个DQ驱动电路DQ6和DQ7。多个时钟生成电路610中的每个的配置可以实现为图5所示的时钟生成电路。

图20示意性地示出了根据示例实施例的半导体存储器设备的存储器接口的一部分。

如图20所示，存储器接口700可以包括时钟分频电路310、自适应控制电路320、时钟选择电路330、多个时钟生成电路710、多个DQ驱动电路350、多个反相器360和相位误差校正电路370。在图20所示实施例的组件当中，相同的参考数字指定与图3所示实施例相同的组件。在下文中，将省略与图3的实施例重叠的组件的描述。

多个时钟生成电路710中的每个可以位于节点处，通道从该节点分支到多个DQ驱动电路350当中的四个相邻的DQ驱动电路。在实施方式中，时钟生成电路CGC0可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给四个DQ驱动电路DQ0、DQ1、DQ2和DQ3。时钟生成电路CGC1可以生成四个时钟信号CLK0、CLK90、CLK180和CLK270，以将其提供给四个DQ驱动电路DQ4、DQ5、DQ6和DQ7。多个时钟生成电路710中的每个的配置可以实现为图5所示的时钟生成电路。

图21示出了根据示例实施例的计算机系统的框图。

参考图21，计算系统800包括处理器810、存储器820、存储器控制器830、存储设备840、通信接口850和总线860。计算系统800还可以包括其他通用组成元件。

处理器810可以控制计算系统800的每个组成元件的整体操作。处理器810可以被实现为各种处理单元，诸如中央处理单元(CPU)、应用处理器(AP)或图形处理单元(GPU)。

存储器820可以存储各种数据和命令。存储器820可以实现为参考图1至图20描述的存储器设备。存储器控制器830可以控制去往和来自存储器820的数据或命令的传输。存储器控制器830可以实现为参考图1至图20描述的存储器控制器。在一些实施例中，存储器控制器830可以作为与处理器810分离的芯片来提供。在一些实施例中，存储器控制器830可以作为处理器810的内部配置来提供。

存储设备840可以非临时地存储程序和数据。在一些实施例中，存储设备840可以被实现为非易失性存储器。通信接口850可以支持计算系统800的有线和无线互联网通信。通信接口850可以支持除互联网通信之外的各种通信方法。总线860可以提供计算系统800的组成元件之间的通信功能。根据组成元件之间的通信协议，总线860可以包括至少一种类型的总线。

在一些实施例中，参考图1至图21描述的每个组成元件或两个或更多个组成元件的组合可以实现为数字电路、可编程或不可编程逻辑器件或阵列、或专用集成电路(ASIC)。

作为总结和回顾，随着存储器设备和存储器控制器之间的输入/输出(I/O)速度增加，半导体设备的功耗增加。在存储设备和存储器控制器之间的输入/输出中消耗的功率的总量当中，在存储设备中发送内部时钟信号所需要的功率量占了很大的量。

存储器接口、半导体存储器设备以及包括存储器接口和半导体存储器设备的半导体设备，其可以减少时钟信号传输所消耗的功率量。

本公开致力于提供存储器接口和半导体存储器设备以及包括存储器接口和半导体存储器设备的半导体设备，其可以校正在生成时钟信号时生成的时钟信号之间的相位误差。

附图和描述本质上被认为是说明性的，而不是限制性的。贯穿说明书，相同的附图标记指定相同的元件。贯穿说明书，相同的附图标记指定相同的元件。在参考本说明书中的附图描述的流程图中，可以改变操作顺序，可以合并各种操作，可以划分某些操作，以及可以不执行某些操作。

另外，单数形式也可以旨在包括复数形式，除非使用诸如“一个”或“单个”的明确表达。包括诸如第一、第二等序数的术语将仅用于描述各种组成元件，而不应被解释为限制这些组成元件。这些术语可以用于将一个组成元件与其他组成元件相区分的目的。

本文已经公开了示例实施例，并且尽管采用了特定的术语，但是其仅在一般的和描述性的意义上使用和解释，而不是为了限制的目的。在一些情况下，对于本申请提交时的本领域普通技术人员来说将易见的是，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件结合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体设备，包括：

存储器控制器，被配置为提供数据选通信号；以及

存储器设备，被配置为接收从所述存储器控制器提供的数据信号或将数据信号输出到所述存储器控制器，

其中，所述存储器设备包括：

存储器接口，包括多个DQ驱动电路，所述存储器接口被配置为：

基于所述数据选通信号生成多个相位时钟信号，

基于所述存储器设备的操作频率来确定提供给所述多个DQ驱动电路的相位时钟信号的数量，以及

将所确定的数量的相位时钟信号提供给所述多个DQ驱动电路。

2.根据权利要求1所述的半导体设备，其中，所述存储器接口还包括：

第一时钟生成电路，被配置为当相位时钟信号的所确定的数量小于所述多个相位时钟信号的实际数量时，接收所确定的数量的相位时钟信号；并且通过使用所接收的相位时钟信号生成与所述多个相位时钟信号的所确定的数量相同数量的时钟信号，以将所述多个时钟信号提供给多个DQ驱动电路。

3.根据权利要求2所述的半导体设备，其中，所述存储器接口还包括：

相位误差校正电路，被配置为根据所述多个时钟信号当中具有1UI相位差的两个时钟信号之间的相位差来生成校正代码，以及

时钟生成电路，被配置为根据所述校正代码调节所述多个时钟信号当中的相对应的时钟信号的相位或占空比。

4.根据权利要求3所述的半导体设备，其中

所述相位误差校正电路包括串行器，所述串行器被配置为：复用所述多个时钟信号以生成多个延迟的时钟信号对，根据第一选择信号屏蔽多个第一延迟的时钟信号中的一个以将其作为第一时钟信号输出，以及根据第二选择信号屏蔽所述多个第一延迟的时钟信号中的一个以将其作为第二时钟信号输出，以及

所述多个延迟的时钟信号对包括所述多个第一延迟的时钟信号和相对于所述多个第一延迟的时钟信号具有反转的相位的多个第二延迟的时钟信号。

5.根据权利要求4所述的半导体设备，其中

所述相位误差校正电路被配置为根据通过将所述第二时钟信号延迟1UI而获得的单位延迟的时钟信号和所述第一时钟信号之间的相位差，来调节所述校正代码。

6.根据权利要求5所述的半导体设备，其中

所述相位误差校正电路被配置为根据与0度相位相对应的所述第一时钟信号的所述单位延迟的时钟信号和与270度相位相对应的所述第二时钟信号的所述单位延迟的时钟信号之间的相位差，来调节所述校正代码，以及

所述时钟生成电路被配置为根据所述校正代码调节90度相位的所述时钟信号的相位延迟量。

7.根据权利要求5所述的半导体设备，其中

所述相位误差校正电路被配置为根据与270度相位相对应的所述第一时钟信号的所述单位延迟的时钟信号和与180度相位相对应的所述第二时钟信号的所述单位延迟的时钟信号之间的相位差，来调节所述校正代码，以及

所述时钟生成电路被配置为根据所述校正代码调节90度相位的所述时钟信号的占空比。

8.根据权利要求5所述的半导体设备，其中

所述相位误差校正电路被配置为根据与180度相位相对应的所述第一时钟信号的所述单位延迟的时钟信号和与90度相位相对应的所述第二时钟信号的所述单位延迟的时钟信号之间的相位差，来调节所述校正代码，以及

所述时钟生成电路被配置为根据所述校正代码调节所述0度相位的所述时钟信号的占空比。

9.根据权利要求5所述的半导体设备，其中

所述相位误差校正电路被配置为根据与90度相位相对应的所述第一时钟信号的所述单位延迟的时钟信号和与0度相位相对应的所述第二时钟信号的所述单位延迟的时钟信号之间的相位差，来调节所述校正代码，以及

所述时钟生成电路被配置为根据所述校正代码调节所述90度相位的所述时钟信号的相位延迟量。

10.根据权利要求3所述的半导体设备，其中，所述相位误差校正电路还包括代码生成器，所述代码生成器被配置为：将所述多个时钟信号当中的第一相位的时钟信号延迟预定延迟时段，以生成第一相位延迟的时钟信号；反转第一相位延迟的时钟信号，以生成第一相位反转的延迟的时钟信号；将所述第一相位反转的延迟的时钟信号延迟所述预定延迟时段，以生成第二相位的时钟信号；和比较所述第一相位的所述时钟信号的第一边沿和所述第二相位的所述时钟信号的第二边沿，以确定指示1UI的单位延迟代码，以及所述预定延迟时段对应于所述1UI。

11.根据权利要求10所述的半导体设备，其中

所述代码生成器被配置为：当作为比较结果，所述第一边沿先于所述第二边沿时，调节所述单位延迟代码以增加所述预定延迟时段，以及

所述代码生成器被配置为：当作为比较结果，所述第一边沿晚于所述第二边沿时，调节所述单位延迟代码以减少所述预定延迟时段。

12.根据权利要求1所述的半导体设备，其中，所述存储器接口还包括：

时钟分频电路，被配置为通过使用所述数据选通信号来生成多个相位时钟信号；

时钟选择电路，被配置为从所述多个相位时钟信号当中选择并且输出提供给所述多个DQ驱动电路的相位时钟信号；和

多个时钟生成电路，被配置为接收确定的数量的相位时钟信号，并且通过使用所接收的相位时钟信号来生成与所述多个相位时钟信号的数量相同数量的时钟信号，以将所述多个时钟信号提供给多个DQ驱动电路；以及

所述多个时钟生成电路被配置为位于所述时钟选择电路和所述多个DQ驱动电路之间的多个通道当中的相对应的通道中，并且所述多个时钟生成电路的数量小于或等于所述多个DQ驱动电路的数量。

13.根据权利要求12所述的半导体设备，其中，所述存储器接口还包括自适应控制电路，所述自适应控制电路被配置为：基于所述操作频率和所述多个通道的通道状态信息，确定所述多个相位时钟信号当中发送到所述多个DQ驱动电路的相位时钟信号的数量。

14.一种半导体存储器设备，包括：

存储器单元阵列，包括多个存储器单元；

多个DQ驱动电路，被配置为根据多个时钟信号转换从所述存储器单元阵列读取的数据以生成数据信号，并且根据所述多个时钟信号对从外部接收的数据信号进行采样以生成写入所述存储器单元阵列的数据；

时钟选择电路，被配置为基于从外部接收的数据选通信号来提供多个相位时钟信号中的至少一个；

自适应控制电路，被配置为根据操作频率来确定至少一个相位时钟信号的数量；以及

多个时钟生成电路，被配置为接收至少一个相位时钟信号以生成所述多个时钟信号。

15.根据权利要求14所述的半导体存储器设备，进一步包括

相位误差校正电路，被配置为根据所述多个时钟信号当中具有1UI相位差的两个时钟信号之间的相位差来生成校正代码，

其中，所述多个时钟生成电路被配置为根据所述校正代码来调节所述多个时钟信号当中的相对应的时钟信号的相位或占空比。

16.根据权利要求14所述的半导体存储器设备，其中

所述自适应控制电路被配置为基于所述操作频率和多个通道的通道状态信息来确定所述至少一个相位时钟信号的数量，以及

所述多个通道位于所述时钟选择电路和所述多个DQ驱动电路之间。

17.根据权利要求14所述的半导体存储器设备，其中，当所述至少一个相位时钟信号的数量为一个时，所述多个时钟生成电路中的每个被配置为基于所述一个相位时钟信号生成0度相位的时钟信号和180度相位的时钟信号，并且将所述一个相位时钟信号延迟1UI以生成90度相位的时钟信号和270度相位的时钟信号。

18.根据权利要求14所述的半导体存储器设备，其中，当所述至少一个相位时钟信号的数量为两个时，所述多个时钟生成电路中的每个被配置为基于所述两个相位时钟信号中的一个生成0度相位的时钟信号和180度相位的时钟信号，并且基于所述两个相位时钟信号中的另一个生成90度相位的时钟信号和270度相位的时钟信号，以及所述两个相位时钟信号之间的相位差为90度。

19.一种存储器接口，包括：

DQ驱动电路，被配置为根据多个时钟信号驱动数据信号；

时钟分频电路，被配置为基于从外部接收的数据选通信号生成多个相位时钟信号；

自适应控制电路，被配置为根据操作频率确定所述多个相位时钟信号当中发送到所述DQ驱动电路的相位时钟信号的数量；以及

时钟生成电路，被配置为接收所确定的数量的相位时钟信号，并且生成所述多个时钟信号。

20.根据权利要求19所述的存储器接口，其中，所述时钟生成电路被配置为当接收到一个相位时钟信号时，基于所述一个相位时钟信号生成0度相位的时钟信号和180度相位的时钟信号，并且将所述一个相位时钟信号延迟1UI，以生成90度相位的时钟信号和270度相位的时钟信号。