CN107025939A - 双位3t高密度mtprom阵列 - Google Patents

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Abstract

本发明涉及双位3T高密度MTPROM阵列，其提供一种多次可编程存储器(MTPM)存储器单元及其操作方法。各MTPM位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且第二FET晶体管与第三FET晶体管具有第二共同连接，第一与第二相连的FET晶体管可编程以储存第一位值，且第二FET与第三相连的FET晶体管可编程以储存第二位值，其中，第一FET晶体管呈现低阈值电压值(LVT)，第二FET晶体管呈现高阈值电压值HVT以及第三FET晶体管呈现低于HVT的阈值LVT。MTPM单元使两位信息能够被储存为类似电熔丝的默认位值。为储存相反的位值，编程LVT晶体管以使其阈值高于HVT的阈值。

Description

双位3T高密度MTPROM阵列
技术领域
本发明通常涉及电子电路例如多次可编程(multi-time programmable；MTP)型非易失性存储器电路，尤其涉及MTP存储器(MTPM)单元架构以及操作方法。
背景技术
在高密度存储器系统中，典型的非易失性存储器单元可包括金属氧化物半导体(MOS)FET晶体管，其具有参数例如晶体管装置阈值电压，例如，通过向浮置栅极或栅极氧化物注入电荷可改变该参数以储存想要的信息。因此，在确定偏置状态时该存储器单元所灌电流依据该存储器单元中所储存的信息而变化。例如，为在典型的双晶体管存储器单元中储存信息，针对该单元设置两个不同的阈值电压值，每个不同的阈值电压值与不同的逻辑或位值关联。
现有的双单元多次可编程(MTP)存储器架构使用两个晶体管来储存1位信息，每个单元使用一个局部参考晶体管。在MTP存储器开放位线架构中使用双单元提供约每位(Bit)1个晶体管(T)的最高密度，但遭遇感测裕度(sensing margin)问题。该MTP存储器开放位线架构(open bitline architecture；OBA)(1位1T单元)还需要全局参考字线(wordline；WL)。
图1A显示示例非易失性存储器CMOS薄氧化物多次可编程存储器(MTPM)双单元阵列结构10，其可为存储器装置或存储器系统的部分。MTPM双单元阵列结构10由被布置为2维矩阵(例如m行及n列)的多个存储器单元11组成。为简单起见，图1A显示具有两行(m＝i，以及m＝j)的两列(列n＝“k”，n＝“l”)，每行及每列都具有两个存储器单元11，不过实际的存储器阵列由明显更多的单元11组成。
各该多个双晶体管存储器单元11包括第一及第二晶体管15A、15B以储存单个信息位。它们分别具有第一终端，该第一终端与共同节点13连接，与在网格中延伸(水平及垂直)并与阵列10中的其它单元耦接的源线(source line；SL)耦接。在此例中，SL可与高电压(高源线(elevated source line；ESL))或0V(接地源线(grounded source line；GSL))耦接。第一晶体管15A的另一终端14与真位线(例如列k中的BLkT)耦接，且第二晶体管15B的另一终端16与补位线(例如列k中的BLkC)耦接。BLkT与BLkC线分别被显示为垂直延伸，且分别与阵列10中的同一列中的双单元耦接。
针对相邻的列“l”显示相同的架构。这里，BLlT与BLlC分别被显示为垂直延伸，且分别与阵列10中的同一列中的双单元耦接。
图1A中所显示的MTPM阵列10还包括第一及第二晶体管15A、15B的相应两个栅极电极20A、20B，该两个栅极电极与共同字线(WL)导体50连接，该字线水平延伸并与阵列10中同一行的其它单元耦接。例如，对于阵列10的行i，双单元晶体管电极20A、20B与字线WLi连接，且对于行j，双单元晶体管电极与字线WLj连接。
如图1中所示，为储存位值，通过增加双晶体管15A及15B的其中一个的晶体管阈值电压(Vt)来编程单元11。更具体地说，该晶体管于被编程时经历Vt漂移。例如，当意图编程15A晶体管时，使其经受几毫秒的高栅极或WL电压(例如约2.0至2.2V)，以及高SL电压(例如约1.5V至1.8V)，BLT接地(例如BLKt＝0V)。这因BTI(bias temperature instability；偏置温度不稳定性)及HCI(hot carrier injection；热载流子注入)效应而诱发Vt从其名义值漂移至较高值。在此例中，第一晶体管例如装置15A被显示为呈现第一阈值电压(Vt)，例如其本征Vt或初始值，且第二晶体管例如装置15B经编程以呈现诱发的第二阈值电压，例如Vt+漂移(增加)电压。不过，该第一及第二晶体管的VT状态可互换。
如图2中所示，以类似图1的双单元架构配置存储器单元，但该双单元中的晶体管具有两个不同的Vt类型(LVT及HVT)。这确保在该单元中构建默认状态。为储存相反的位值，具有较低Vt(LVT)的晶体管经编程以提升其Vt高于该HVT晶体管的Vt。此双单元中的该HVT晶体管充当局部参考。
多个存储器单元可通过SL、BL以及栅极线互连，以形成存储器阵列。通过以如图1B中所示的电压水平开启适当的WL及BL来进行读/写的单元选择。如此，每个单元对可经独立编程而具有诱发于该双单元的真或补晶体管中的Vt漂移。
如已知的那样，阈值电压Vt是开启晶体管所需施加的最小栅极电压。该晶体管在被编程时经历Vt漂移。典型的Vt值可为约0.25V至0.3V。当该晶体管经受几毫秒的高栅极电压(例如约2.0V至2.2V)，以及高SL电压(例如～1.5V-1.8V)，BL接地时(也就是当它被编程时)，它的Vt因BTI(偏置温度不稳定性)及HCI(热载流子注入)效应而从其名义值漂移至较高值(例如约0.45V至0.5V)。
对于编程操作，输入数字数据信号Din表示将要通过控制针对单元晶体管15A、15B的WL电压、BLT电压、BLC电压以及SL电压的施加而写入目标存储器单元10的可编程位值。也就是说，写入电路驱动器可经实施以针对真位线(BLT)及补位线(BLC)导体产生并施加编程电压，从而向单元15A、15B写入位电压值。例如，通过在与该存储器单元的一行对应的字线WL 50上所设置的电压来访问该目标单元，并通过向与目标存储器单元10的被选择列(互补线)对应的BLT及BLC终端施加适当的电压来向T或C单元写入位单元电压值。例如，向WL、BLT、SL及BLC施加所产生的目标多次可编程位单元编程电压。
当没有WL信号施加时，或者施加于WL的电压为0V时，MOS晶体管15A、15B不导通，从而保持其编程后的状态。可向存储器单元10的第一终端、第二终端及栅极终端施加电压组合，以编程、禁止编程、读取以及擦除该MOS晶体管所储存的逻辑状态。
图1B显示表35，其解释图1A的多次可编程存储器阵列10的不同操作模式，包括单元晶体管15A、15B的终端的示例电压，以提供包括待机、写入(编程)、读取以及擦除(重置)操作的单元状态。
这些是：1)待机状态，伴随0.0V的字线WL被施加于双单元15B、15A中的各晶体管的栅极，相应BLT及BLC终端14、16浮置时；2)写入状态，例如伴随约2.2V的字线WL被施加于各晶体管15B、15A的栅极以及1.7V的SL电压的情况下，相应BLT终端14处于0V且BLC终端16处于约1.7V时；不过，BLT及BLC上的电压可交换以在该单元中储存不同的逻辑值；3)读取状态，当各相应BLT终端及BLC终端电压值导致BLT与BLC之间的电压增量与该单元中的Vt漂移成比例，且在该双单元的各晶体管15B、15A的栅极施加1.0V(VDD)的字线WL并施加1V的SL时；以及4)擦除状态，例如，伴随约-1.0V的字线WL被施加于各互补晶体管15B、15A的栅极，相应BLT终端14为1.7V且BLC终端16为0.0V时，如图1A及1B中所示。
请参照图1A，通常，在具有此类位存储器阵列10的电子电路中，提供感测放大器电路(未显示)来获得所储存的位值，也就是执行存储器读取操作。典型地，该感测放大器感测T(真)或C(补)晶体管是否被编程(Vt漂移)。针对通过所施加的WL电压所选择的单元以及由用以通过相应的选择信号和/或互补信号的选择信号来选择相应的目标单元的相应列选择晶体管(未显示)所选择的单元，此类感测放大器电路读取相应BLT终端14及BLC终端16导体的所选位单元BLT电压以及BLC电压值。该列选择信号对于一对BLT及BLC导体是相同的。
在该读取操作中，利用感测放大器将BLT与BLC之间的差分电压放大至适当的逻辑水平。例如，BLC约0.5V(500mV)的读取状态(15A本征状态，或者没有Vt漂移状态)，以及BLT约0.3V(300mV)的读取状态(15B编程后状态，或者Vt漂移状态)。这导致在BLT与BLC之间形成0.2V(200mV)差分电压,如图1B中的36所示，以感测BLT编程后状态。
已针对非易失性存储器提出如图1A中所示的用以储存单个信息位的双晶体管单元的使用，以降低对装置变化的敏感性。
对于具有写入及有效擦除条件的非易失性双单元存储器，容易实现多个写入周期。
不过，极其想要提供一种存储器单元解决方案，以改进此类非易失性存储器的密度。
发明内容
在一个态样中，本发明提供一种存储器单元架构，其具有三个相连的晶体管以储存两位信息。
在一个态样中，提供一种多次可编程位单元，其包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET晶体管与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现本征阈值开启值(LVT)，以高阈值电压值HVT偏置该第二FET晶体管，以及该第三FET晶体管呈现低于HVT的本征阈值LVT。
在另一个态样中，提供一种操作多次可编程(multi-time programmable；MTP)位单元的方法。该方法包括：选择MTP位单元来写入初始位值以储存于所选择的位单元，该MTP位存储器单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压(LVT)，该第二FET晶体管呈现高阈值电压值(HVT)以及该第三FET晶体管呈现低于HVT的低阈值LVT，其中，该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线导体连接，该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线导体连接；该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端之间的连接形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体；以及该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端之间的连接形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体；以及另一开关装置，用以通过第一源线(SL)导体将该第二共同连接选择性连接至供应电压源，该供应电压源用以在该第一FET晶体管及第二FET晶体管中写入该第一储存位时偏置该第二共同连接；以及通过以下方式写入第一位信息以储存于所选择MTP单元的该第一FET晶体管及第二FET晶体管：激活该另一开关以利用该SL供应电压源偏置该第二共同连接；以及激活编程开关装置以在该第一(真)位线导体上切换编程位电压供应连接，同时该第一列写入开关装置失活；以及利用该编程位电压供应在该第一(真)位线导体施加编程电压于该第一FET晶体管及第二FET晶体管装置，以在其处储存位值。
在另一个态样中，提供一种存储器单元阵列。该阵列包括：多个多次可编程(MTP)位存储器单元，各MTP位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET晶体管与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值(HVT)以及该第三FET晶体管呈现低于HVT的低阈值LVT。
另外，针对此态样，在该MTP位单元阵列中，各该MTP位存储器单元的各该第一、第二及第三FET晶体管包括相应的栅极终端以与为激活该单元而配置的字线导体元件连接，且该阵列的各单元还包括：该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线导体连接，该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线导体连接，其中：该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端之间的连接形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体；以及该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端之间的连接形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体。
另外，针对该态样，在该MTP位单元阵列中，各该第一开关、第二开关、第三开关及第四开关提供与感测放大器的相应切换连接，以感测该位单元的位值，该第一开关及第三开关分别将该第一(真)位线导体及第一补位线导体选择性连接至该感测放大器，以感测该单元的第一储存位值；或者该第四开关及第二开关分别将该第二(真)位线导体及第二补位线导体选择性连接至该感测放大器，以感测该单元的第二储存位值。
而且，针对该MTP位单元阵列，还提供：另一开关装置，用以通过第一源线(sourceline；SL)导体将该第二共同连接选择性连接至供应电压源，该供应电压源用以在该第一FET晶体管及第二FET晶体管中写入该第一储存位时偏置该第二共同连接；以及另一开关，通过第二源线导体连接该第一共同连接与该供应电压源，该供应电压源用以在该第二FET晶体管及该第三FET晶体管中写入该第二储存位时偏置该第一共同连接。
在又一个态样中，提供一种存储器系统。该存储器系统包括：多次可编程(MTP)位单元阵列，该阵列的各多次可编程位单元包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET晶体管与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现本征阈值开启电压值(LVT)，以高阈值电压值(HVT)偏置该第二FET晶体管，以及该第三FET晶体管呈现低于HVT的本征阈值LVT，其中，各MTP位单元还包括：该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线(BLT0)导体连接；该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线(BLT1)导体连接；该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体(BLC0)，以及另一开关用以通过第一源线(SL)导体将该第二共同连接选择性连接至供应电压源；该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体(BLC1)，以及另一开关通过第二源线导体连接该第一共同连接与该供应电压源；字线导体(WL)，可编程以激活MTP位存储器单元，各该MTP位存储器单元的各该第一、第二及第三FET晶体管包括相应的栅极终端以与该字线导体(WL)元件连接；感测放大器，用以感测接收电压值；多路复用器，用以自许多数据输出信号中选出一个，该多路复用器响应控制信号以激活该第一开关装置及第三开关装置，从而能够通过该感测放大器感测表示该第一(真)位线导体及第一补位线导体上的第一储存信息位的电压值，或者响应控制信号以激活该第二开关装置及第四开关装置，从而能够通过该感测放大器感测表示该第二(真)位线导体及第二补位线导体上的第二储存信息位的电压值。
附图说明
通过结合附图阅读下面有关本发明的示例实施例的详细说明，本发明的这些及其它目的、特征及优点将变得清楚，附图中：
图1A显示由双晶体管存储器单元11组成的多次可编程存储器阵列10，其中，如传统已知的那样，源线SL是与电压源耦接的独立线；
图1B显示图1A的多次可编程存储器单元11的可变操作模式表；
图2显示以默认状态编程的现有MTPM双单元存储器结构；
图3显示依据一个实施例的MTPM单元存储器结构100，其包括具有相连的第一晶体管102A、第二晶体管102B及第三晶体管102C的三晶体管(3T)存储器单元；
图4显示依据一个实施例配置有4X1列多路复用器装置300的另一个单元阵列200；以及
图5显示用以执行MTPM单元存储器结构100的写入、读取或擦除操作的信号值的表格500。
具体实施方式
存储器单元架构具有三个晶体管以储存两位信息。
图3显示存储器单元结构100，其中，三个晶体管经编程以储存两位信息，每位包括真位线及补位线电压，也就是每个使用每位(bit)1.5个晶体管。
图3中，各该多个三晶体管(3T)存储器单元101包括第一晶体管102A、第二晶体管102B以及第三晶体管102C。第一晶体管102A具有与位线导体例如第一储存位(BLT0)的真位线连接的第一终端，例如FET漏极终端，以及与另一位线导体例如第二储存位(BLC1)的补位线连接的另一终端，例如源极终端。第二晶体管102B具有与位线导体例如第一储存位(BLC1)的补位线连接的第一终端，例如FET漏极终端，以及与另一位线导体例如第一储存位(BLC0)的补位线连接的另一终端，例如源极终端。如此，第一及第二晶体管102A、102B具有与位线导体BLC1耦接的共同节点110，该位线导体也充当垂直延伸并与该阵列中同一列的其它单元耦接的源线113(SL)。第三晶体管102C具有与第一储存位(BLC0)的补位线导体连接的第一终端，例如FET漏极终端，以及与另一位线导体例如第二储存位(BLC1)的真位线连接的另一终端，例如源极终端。如此，第二及第三晶体管102B、102C具有与位线导体BLC0耦接的共同节点120，该位线导体也充当垂直延伸并与该阵列中同一列的其它单元耦接的源线123(SL)。
图3中所示的MTPM阵列100的三晶体管(3T)单元101架构还包括各晶体管102A、102B及102C的相应三个栅极电极130A、130B及130C，该栅极电极与共同字线(WL)导体150连接，该字线导体水平延伸并与阵列100中的同一行中的其它单元耦接。例如，对于阵列100的行i，三单元晶体管电极130A至130C与字线WLi连接，且对于行j，该三晶体管单元栅极电极与字线WLj连接。
在图3所示的实施例中，该三个晶体管中的两个用以有效储存各位值。例如，针对单元101，晶体管102A及晶体管102B有效储存第一位值，且晶体管102C及晶体管102B有效储存第二位值。这里，针对单元101的第一及第二储存位，同等共用各第二晶体管120B。晶体管102B充当102A及102C两个晶体管的局部参考。在此实施例中，对该三个晶体管可分别配置阈值电压Vt状态，以实现默认位状态值，例如一或零，以避免于操作时需要额外编程周期来实现。
在一个实施例中，单元101被配置于默认状态，例如，各晶体管具有预定阈值电压Vt值。例如，在所示实施例中，晶体管102A具有Vt或初始值LVT(低阈值电压)，且第二晶体管例如装置102B呈现较高阈值电压状态HVT，以及第三晶体管装置102C呈现LVT状态。在一个实施例中，该第一及第三晶体管的LVT状态可相同且可在约0.2V至0.25V之间的范围。典型的HVT可在约0.35V至0.45V的范围内。
在此所示实施例中，例如，针对单元101，LVT晶体管102A及HVT晶体管102B有效储存零(“0”)位值作为默认第一位状态；且LVT晶体管102C及HVT晶体管102B有效储存零(“0”)位值作为默认第二位状态。这里，针对单元101的第一及第二储存位，同等共用晶体管102B。
如此，该相连的LVT-HVT-LVT装置配置储存两位信息。另外，这也提供类似电熔丝的该两位的默认状态。为储存相反的两位值，LVT装置单元经编程而使得其阈值电压漂移超过HVT晶体管的Vt。如此，HVT晶体管装置充当此3晶体管(3T)单元中的两个LVT晶体管的局部参考。
图4显示配置有4x1列多路复用器装置300的另一个单元阵列200。如图4中所示，两个3T单元结构201、202经配置以储存四个信息位B0、B1、B2及B3。位B0可通过相连的位线对BLT-0及BLC0访问，位B1可通过相连的位线对BLT-1及相应的BLC-1访问，位B2可通过相连的位线对BLT-2及相应的BLC-2访问，以及位B3可通过相连的位线对BLT-3及相应的BLC-3访问。基于所选择的字线WL及所选择的匹配真位线及补位线对，这些位线对值通过多路复用器装置300被多路复用至感测放大器400以供读取操作。
在此所示实施例中，当充当源线时，单元201的导体BLC0于一端通过选择晶体管SLSEL1及VPRTP晶体管被连接至电压源SL。类似地，单元201晶体管的导体BLC1于一端通过选择晶体管SLSEL0及VPRTP晶体管被连接至电压源SL。所施加的VPRTP电压信号及VPRTN电压信号与相应栅极连接的所示晶体管被用作保护装置。
当结合激活BLT0处的相连保护VPRTN晶体管而被选择时，第一储存位B0的位线导体BLT0通过编程晶体管302的栅极处的信号于编程期间被置为0V。单元201的位线导体BLT0通过相连的保护晶体管VPRTN及选择晶体管SEL0进一步作为第一输入被连接至4X1多路复用器装置300的多路复用线350作为感测放大器400的选择输入。
另外，在所示实施例中，当充当位线导体以编程位值或自该单元读取所储存的位值时，单元201的导体BLC1于另一端通过相连的选择晶体管SEL1及VPRTN晶体管作为第一连接被连接至4X1多路复用器300的多路复用线375作为感测放大器400的选择输入。类似地，当充当位线导体以对该单元编程位值或自该单元读取所储存的位值时，单元201的导体BLC0于另一端通过相连的选择晶体管SEL0及VPRTN晶体管作为第二连接被连接至4X1多路复用器300的多路复用线375作为感测放大器400的选择输入。
当结合激活BLT1处的相连保护晶体管VPRTN而被选择时，第二储存位B1的位线导体通过编程晶体管304的栅极处的信号于编程期间被置为0V。单元201的位线导体BLT1通过相连的保护晶体管VPRTN及选择晶体管SEL1进一步作为第二连接被连接至4X1多路复用器装置300的多路复用线350并可选择作为感测放大器400的输入。
在该实施例中，BLT0/BLC0、BLT1/BLC1、BLT2/BLC2以及BLT3/BLC3可通过4X1多路复用器装置300访问以供选择。为了感测，可同时访问单个单元的单个位线对(例如单元201的BLT0/BLC0)以供感测。
继续图4的第二单元202，当结合激活BLT2处的相连保护晶体管VPRTN而被选择时，第三储存位B2的位线导体通过编程晶体管306的栅极处的信号于编程期间被置为0V。单元202的位线导体BLT2通过相连的保护晶体管VPRTN及选择晶体管SEL2进一步作为第三连接被连接至4X1多路复用器装置300的多路复用线350并可选择作为感测放大器400的输入。
在此所示实施例中，当充当源线时，单元202的导体BLC3于一端通过选择晶体管SLSEL2及VPRTP保护晶体管被连接至电压源SL。类似地，单元202晶体管的导体BLC2于一端通过选择晶体管SLSEL3及VPRTP晶体管被连接至电压源SL。
另外，在所示实施例中，当充当位线导体以对该单元编程位值或自该单元读取所储存的位值时，单元202的导体BLC3于另一端通过相连的选择晶体管SEL3及VPRTN晶体管作为第三连接被连接至4X1多路复用器300的多路复用线375作为感测放大器400的选择输入。类似地，当充当位线导体以对该单元编程位值或自该单元读取所储存的位值时，单元202的导体BLC2于另一端通过相连的选择晶体管SEL2及VPRTN保护晶体管作为第四连接被连接至4X1多路复用器300的多路复用线375作为感测放大器400的选择输入。
当结合激活BLT3处的相连保护晶体管VPRTN而被选择时，第四储存位B3的位线导体通过编程晶体管308的栅极处的信号于编程期间被置为0V。单元202的位线导体BLT3通过相连的保护晶体管VPRTN及选择晶体管SEL3进一步作为第四连接被连接至4X1多路复用器装置300的多路复用线350并可选择作为感测放大器400的输入。
尤其，在所示实施例中，置入(assert)选择信号SEL0使多路复用器(mux)300能够通过相应的多路复用器线路350/375输出真及补位线对BLT0/BLC0的储存位，以供感测放大器400感测；类似地，置入选择信号SEL1使多路复用器300能够通过相应的多路复用器线路350/375输出真及补位线对BLT1/BLC1的储存位，以供感测放大器400感测。类似地，置入选择信号SEL2使多路复用器300能够通过相应的多路复用器线路350/375输出真及补位线对BLT2/BLC2的储存位，以供感测放大器400感测；以及置入选择信号SEL3使多路复用器300能够通过相应的多路复用器线路350/375输出真及补位线对BLT3/BLC3的储存位，以供感测放大器400感测。
应当理解，图4中所示的特定实施例为示例性质，且可实施N列多路复用器来储存N3T单元阵列。
如此，用以储存两个数据位的该3T单元架构与OBA(单个晶体管/位)及双单元(两个晶体管/位)架构相比具有优点：包括具有可编程默认状态、足够的感测裕度(其改进OBA1T/Bit单元设计)，并为改进感测放大器的感测裕度的参考单元调谐提供更多选择。而且，对标示单元布线复杂性的线路数量(位+源)的测量为每位2条线，其多于OBA但少于双单元设计。
图5显示表格500，以说明用于阵列100的单元的写入(编程)、读取及擦除操作模式的双位3T MTPROM阵列电压条件。
在表格500中，在编程操作模式下，向3T单元写入位值：与特定字线相连的位单元200，例如字线WLi，i＝1,…,N。如此，通过首先设置WLi高(例如约2.0V)来写入所选字线的3T单元。与另外的字线WLj连接的未被选择3T单元保持失活，例如WLj被设为0V，j≠i。
现在参照图5中的表格500以及图4的存储器单元200说明用以编程位i的值的写入操作502，其中i＝0，也就是位0。当利用晶体管102A、102B、102C向存储器单元写入位时，通过在517将SLSELi信号的栅极电压提升至0.5V来置入SLSELi信号，从而将BLC1/SL的SL 113的电压提升至1.5V并使能晶体管以施加该SL电压。通过在514将prog_i信号提升至1V，BLT0被编程为本征0位值，同时位线选择晶体管关闭，也就是在516，SEL_i(i＝0)为0V。如此，在518，BLT0被编程为0V，同时BLC0浮置。另外，未被选择的单元BLTj及BLCj的其余位单元对处于浮置状态。这是由于在512，SLSELj被设为1.5V且在519，信号prog_j被设为0V，同时SEL_j为0V。
现在参照图5中的表格500及图4的电路说明读取位0的值(例如位i＝位0)的感测操作504。为利用晶体管102A、102B、102C读取该单元中所储存的位，通过感测放大器400感测BLT0及BLC0处的电压。这里，与写入操作期间的WL电压相比，在522将字线电压WL0降低至约1.0V。另外，在524，与写入操作期间的SL电压相比，将BLC1/SL的源电压SL 113降低至1.0V。为能够通过多路复用器400多路复用该BLT0及BLC0电压位0，通过在526将SEL0(位线选择)的电压提升至1V来置入SEL0，从而使能多路复用操作，以供放大器400感测线350处的BLT0及线375处的BLC0。当SEL_j信号为0V时，其余位线不被选择，也就是位单元对BLT j及BLC j保持于浮置状态。
另外，参照图5中的表格500及图4的电路说明针对位0(也就是位i＝位0)重置单元值的擦除操作506。当利用晶体管102A、102B、102C擦除所储存的位值时，通过在532将字线电压WL0拉更低至-1V，BLT0及BLC0的电压被设为浮置状态，同时在534将源线SL 113提升至约1.5V。
例如图3及4中所示的MTP单元及阵列配置使非易失性存储器面积密度提升约25％。在储存2位信息的L-H-L配置中所使用的三晶体管配置每两位节约一个晶体管，但保持双单元的编程裕度。不过就编程裕度而言，它好于单晶体管方法。
尽管本文说明各种实施例，但从说明书中将了解，本领域的技术人员可在其中作各种元件组合、变更或改进，且其落入本发明的范围内。另外，可作许多修改以使特定的情形或材料适应本发明的教导而不背离其基本范围。因此，本发明并非意图限于拟作为执行本发明的最佳模式而揭示的特定实施例，相反，本发明将包括落入所附权利要求的范围内的所有实施例。

Claims (16)

1.一种多次可编程(multi-time programmable；MTP)位单元，包括：第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值HVT以及该第三FET晶体管呈现低于HVT的阈值LVT。
2.如权利要求1所述的MTP位单元，其中，当编程单元中的位值时，将该第二FET晶体管(HVT)用作该第一FET(LTV)晶体管及第三FET(LVT)晶体管的局部参考电压。
3.如权利要求2所述的MTP位单元，其中，各该第一、第二及第三FET晶体管具有相应的栅极终端以与为激活该单元而配置的字线导体元件连接。
4.如权利要求3所述的MTP位单元，其中：
该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线导体连接，
该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线导体连接；
该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端之间的连接形成，第三列写入开关装置用以将该第二共同连接选择性连接至第一补位线导体；以及
该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端之间的连接形成，且第二列写入开关装置用以将该第一共同连接选择性连接至第二补位线导体。
5.如权利要求4所述的MTP位单元，其中，各该第一开关、第二开关、第三开关及第四开关装置提供与感测放大器的相应切换连接，以感测该位单元的位值，
该第一开关及第三开关分别将该第一(真)位线导体及第一补位线导体选择性连接至该感测放大器，以感测该单元的第一储存位值；或者
该第四开关及第二开关分别将该第二(真)位线导体及第二补位线导体选择性连接至该感测放大器，以感测该单元的第二储存位值。
6.如权利要求4所述的MTP位单元，还包括：
另一开关装置，用以通过第一源线(source line；SL)导体将该第二共同连接选择性连接至供应电压源，该供应电压源用以在该第一FET晶体管及第二FET晶体管中写入该第一储存位时偏置该第二共同连接；以及
另一开关，通过第二源线导体连接该第一共同连接与该供应电压源，该供应电压源用以在该第二FET晶体管及该第三FET晶体管中写入该第二储存位时偏置该第一共同连接。
7.如权利要求5所述的MTP位单元，其中，至少两个单元与该字线导体元件连接以形成MTP位单元阵列，该阵列包括：
多路复用器装置，分别自各该两个MTP单元接收作为输入：
该第一(真)位线导体及该第一补位线导体，或者
该第二(真)位线导体及该第二补位线导体；
该感测放大器感测在单元第一(真)位线导体及该第一补位线导体所储存的电压值；或者
该感测放大器感测在单元第二(真)位线导体及在相应第二补位线导体所储存的电压值。
8.如权利要求2所述的MTP位单元，其中，该第一位及第二位分别具有将要储存于该单元中的默认第一值，其中，在单元中，通过提升该LVT晶体管的阈值电压值高于该HVT的阈值电压值可独立编程各第一及第二位以储存相反的位值。
9.一种存储器系统，包括：
多次可编程(multi-time programmable；MTP)位单元阵列，该阵列的各多次可编程位单元包括：
第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET晶体管与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值(HVT)以及该第三FET晶体管呈现低于HVT的本征阈值LVT，其中，各MTP位单元还包括：
该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线(BLT0)导体连接；
该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线(BLT1)导体连接；
该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体(BLC0)，以及另一开关用以通过第一源线(SL)导体将该第二共同连接选择性连接至供应电压源；
该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体(BLC1)，以及另一开关通过第二源线导体连接该第一共同连接与该供应电压源；
字线导体(WL)，可编程以激活MTP位存储器单元，各该MTP位存储器单元的各该第一、第二及第三FET晶体管包括相应的栅极终端以与该字线导体(WL)元件连接；
感测放大器，用以感测接收信号；
多路复用器，用以自许多数据输出信号中选出一个，该多路复用器响应控制信号以激活该第一开关装置及第三开关装置，从而能够通过该感测放大器感测表示该第一(真)位线导体及第一补位线导体上的第一储存信息位的电压值，或者响应控制信号以激活该第二开关及第四开关装置，从而能够通过该感测放大器感测表示该第二(真)位线导体及第二补位线导体上的第二储存信息位的电压值。
10.如权利要求9所述的系统，其中，该第一位及第二位分别具有将要储存于该单元中的默认第一值，通过提升该LVT晶体管的阈值高于该HVT的阈值可独立编程各第一及第二位以储存相反的位值。
11.一种操作多次可编程(multi-time programmable；MTP)位单元的方法，包括：
选择MTP位单元来写入初始位值以储存于所选择的位单元，该MTP位单元包括：
第一FET晶体管与第二FET晶体管具有第一共同连接，且该第二FET晶体管与第三FET晶体管具有第二共同连接，该第一与第二相连的FET晶体管可编程以储存第一位值，且该第二FET与该第三相连的FET晶体管可编程以储存第二位值，其中，该第一FET晶体管呈现低阈值电压值(LVT)，该第二FET晶体管呈现高阈值电压值(HVT)以及该第三FET晶体管呈现低于HVT的低阈值LVT，
其中，该第一FET晶体管的第一终端与通过第一列写入开关装置耦接的第一(真)位线导体连接，
该第三FET晶体管的第二终端与通过第四列写入开关装置耦接的第二(真)位线导体连接；
该第二共同连接由该第二FET晶体管的第二终端与该第三FET晶体管的第一终端之间的连接形成，第三开关装置用以将该第二共同连接选择性连接至第一补位线导体；以及
该第一共同连接由该第一FET晶体管的第二终端与该第二FET晶体管的第一终端之间的连接形成，且第二开关装置用以将该第一共同连接选择性连接至第二补位线导体；以及
另一开关装置，用以通过第一源线(SL)导体将该第二共同连接选择性连接至供应电压源，该供应电压源用以在该第一FET晶体管及第二FET晶体管中写入该第一储存位时偏置该第二共同连接；以及
通过以下方式写入第一位信息以储存于所选择MTP单元的该第一FET晶体管及第二FET晶体管：
激活该另一开关以利用该SL供应电压源偏置该第二共同连接；以及
激活编程开关装置以在该第一(真)位线导体上切换编程位电压供应连接，同时该第一列写入开关装置失活；以及
利用该编程位电压供应在该第一(真)位线导体施加编程电压于该第一FET晶体管及第二FET晶体管装置，以在其处储存位值。
12.如权利要求11所述的方法，其中，各该MTP位存储器单元的各该第一、第二及第三FET晶体管包括相应的栅极终端以与为激活该单元而配置的字线导体(WL)元件连接，该选择包括：
在该WL导体置入(assert)信号以访问该MTP单元。
13.如权利要求12所述的方法，其中，该MTP位单元还包括：
另一开关，通过第二源线导体连接该第一共同连接与该供应电压源，该供应电压源用以在该第二FET晶体管及该第三FET晶体管中写入第二位值时偏置该第一共同连接；
其中，所述写入该第二位值以储存于所选择MTP单元的该第二FET晶体管及第三FET晶体管包括：
激活该另一开关以利用该SL供应电压源偏置该第一共同连接；以及
激活编程开关装置以在该第二(真)位线导体上切换编程位电压供应连接，同时该第四列写入开关装置失活；以及
利用该编程位电压供应在该第二(真)位线导体施加编程电压于该第二FET晶体管及第三FET晶体管装置，以在其处储存位值。
14.如权利要求13所述的方法，还包括：
通过以下方式利用感测放大器自该MTP位存储器单元读取第一位信息：
激活该第一列开关装置以在该第一(真)位线导体上切换该储存编程位连接，同时该编程开关装置失活；以及
同时激活该第三开关，以将该第二共同连接选择性连接至该第一补位线导体，
该感测放大器通过该第一(真)位线导体及该第一补位线导体读取所储存的第一编程位。
15.如权利要求13所述的方法，还包括：
通过以下方式利用感测放大器自该MTP位存储器单元读取第二位信息：
激活该第四开关装置以在该第二(真)位线导体上切换该储存编程位连接，同时该编程开关装置失活；以及
同时激活该第二开关装置，以将该第一共同连接选择性连接至该第二补位线导体，
该感测放大器通过该第二(真)位线导体及该第二补位线导体读取所储存的第二编程位。
16.如权利要求13所述的方法，其中，该第一位及第二位分别具有将要储存于该单元中的默认第一值，针对特定位，通过提升该LVT晶体管的其中一个的阈值高于该HVT的阈值，可独立编程各第一及第二位以储存相反的位值。
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