KR100926676B1 - 2-트랜지스터 ｏｔｐ 메모리 셀을 포함하는 ｏｔｐ 메모리장치 - Google Patents

2-트랜지스터 ｏｔｐ 메모리 셀을 포함하는 ｏｔｐ 메모리장치 Download PDF

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Abstract

본 발명은, 디스플레이 구동 회로의 발진 주기에 대한 조정 데이터를 저장하기 위한, 2-트랜지스터 OTP 메모리 셀을 포함하는 OTP 메모리 장치에 대하여 개시된다. OTP 메모리 장치는, 엑세스 트랜지스터와 안티퓨즈 형태 NMOS 커패시터로 구성된 OTP 메모리 셀을 이용하여, 프로그램 모드 시에는 지정된 어드레스에 따라 1-bit씩 프로그램하며, 읽기 모드 시에는 10-bit의 DOUT<9:0> 출력 데이터를 한꺼번에 독출한다. 입력 데이터와 동작 모드에 따라 안티 퓨즈 형태 NMOS 커패시터의 게이트에 인가되는 전압은 달라진다. 입력 데이터 "0"을 프로그램 할 경우, 어드레스에 의해 선택된 셀은 안티 퓨즈 형태 NMOS 커패시터의 게이트에 VPPE(=5.5V)레벨 고전압이 인가되어 게이트 산화물이 파괴되면서 프로그램되고, 비선택된 나머지 셀에는 VDD(=1.5V)레벨의 저전압이 인가된다. 입력 데이터 "1"을 프로그램 할 경우, 모든 셀의 안티 퓨즈 형태 NMOS 커패시터의 게이트에 VDD 레벨의 전압이 인가됨으로써, 기존의 3-Tr. OTP 셀을 사용한 메모리에서의 고전압을 저지하기 위한 추가적인 트랜지스터를 제거하고, 프로그램 시 누설 전류가 발생하는 것을 방지한다.
OTP 메모리 장치, 2-Tr. OTP 셀, 엑세스 트랜지스터와 안티퓨즈 형태 NMOS 커패시터, 프로그램 및 독출 방법

Description

2-트랜지스터 ＯＴＰ 메모리 셀을 포함하는 ＯＴＰ 메모리 장치{OTP memory device having 2-transistors OTP memory cell}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 디스플레이 구동 회로의 발진 주기에 대한 조정 데이터를 저장하기 위한 OTP 메모리 장치에 관한 것이다.
메모리는 정보(Data)를 저장하기 위해 만들어진 장치로써 현재 사용되고 있는 메모리의 종류는 매우 다양하다. 그 중 반도체 메모리는 도 1에서 보는 바와 같이 크게 휘발성(Volatile) 메모리와 비휘발성(Nonvolatile) 메모리 두 가지 종류로 나눌 수 있다. 휘발성 메모리는 전원이 공급된 상태에서는 저장된 데이터는 유지되고 전원공급이 차단되면 데이터가 지워지는 특징을 가진다. 반면에 비휘발성 메모리는 전원공급이 차단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 유지되는 특징을 가지고 있다.
대표적인 휘발성 메모리에는 전원공급이 계속 되는 동안 기억된 데이터를 계속 유지할 수 있는 SRAM(Static Random Access Memory)과 전원공급 외에도 주기적으로 재충전을 해주어야 데이터를 기억하는 DRAM(Dynamic Random Access Memory)이 있다.
비휘발성 메모리에는 ROM(Read-Only Memory)이 대표적이다. ROM은 한 차례만 프로그램이 가능한 롬(Once-Programmable ROM)과 반복하여 프로그램이 가능한 롬(Reprogrammable ROM)으로 분류할 수 있다. 한 차례만 프로그램이 가능한 롬은 소자 생산단계인 금속층 형성 공정(metalization)의 마스크(mask)에 적합한 정보를 담은 회로를 작성하여 제작하는 마스크 롬(Mask ROM)과 사용자의 요구에 따라 금속 퓨즈(metal fuse)를 선택적으로 끊거나 안티퓨즈(Anti-fuse)를 선택적으로 연결함으로써 정보를 입력하는 OTP 롬(One-Time Programmable ROM)으로 나눌 수 있다.
반복하여 프로그램이 가능한 롬은 일반적으로 플로팅 게이트(floating gate)에 저장된 전하 상태에 따라서 정보를 저장하는 방식을 취하며, 전기적인 방식으로 프로그램하고 자외선(Ultra violet light)을 이용하여 플로팅 게이트에 축적된 전하량을 변화시켜 기억된 내용을 지우는 EPROM(Erasable Programmable ROM)이 있으며, 전기적인 방식을 이용하여 프로그램하고 지우는 EEPROM(Electrically Erasable Programmable ROM)이 있다. 그리고 현재 가장 대표적인 비휘발성 메모리라고 할 수 있는 플래쉬 메모리(Flash memory)가 있다. 플래쉬 메모리는 셀이 1개의 트랜지스터로 이루어져 셀 면적이 작은 EPROM과 전기적 소거가 가능한 반면 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 가지고 있는 EEPROM의 장점을 조합하여 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 작고 전기적인 방식을 이용하여 내용을 프로그램하고 지우는 소자이다.
그리고 현재 활발하게 연구가 진행되고 있는 차세대 반도체 메모리로는 강유전체 분극 특성을 이용하여 데이터를 저장하는 FeRAM(Ferroelectric RAM), 자성재 료를 이용하여 전원이 없어도 남아있는 자화(Magnetization)를 응용하여 정보를 저장하는 MRAM(Magnetic RAM), 결정이 무정형(amorphous)상태와 결정 상태에서 전기적 저항이 변하는 점을 응용한 것으로 가변저항의 상태에 따라서 정보 저장 상태를 정의하는 PRAM(Phase Change RAM)등이 있다.
게이트 산화물 절연 파괴(Gate Oxide Breakdown)를 기초로 하는 안티퓨즈를 사용한 OTP 메모리의 구조에는, 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 고전압 저지 트랜지스터(High Voltage Blocking Transistor), 엑세스 트랜지스터(Access Transistor)로 구성된 3-Tr. OTP 셀을 가지는 메모리와 고전압 저지 트랜지스터를 제외한 2-Tr. OTP 셀을 가지는 메모리가 있다.
도 2에 나타나 있는 것과 같은 3-Tr. OTP 메모리는 선택하고자 하는 셀과 상관없이 프로그램 모드 시 안티퓨즈 형태 NMOS 커패시터의 게이트(Gate) 전압이 항상 VPP(=6.5V)의 고전압이 인가된다. 그리고 선택된 셀에 프로그램하기 위해서는, 고전압 저지 트랜지스터의 게이트 노드(VG-BT)와 WL(Word Line)의 전압을 VDD(=1.8V) 레벨로 인가하고 BL(Bit Line) 전압을 0V로 인가하면, 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물(Gate-Oxide)이 파괴된다.
프로그램 되어 지지 않는 셀의 경우에는 VG-BT 노드와 WL의 전압이 VDD 레벨로 인가되고 BL의 전압을 VDD 레벨의 전압으로 인가하여 엑세스 트랜지스터의 동작을 차단(OFF)하거나, WL의 전압을 0V로 인가하게 되면 엑세스 트랜지스터의 동작이 차단되어 안티퓨즈 형태의 NMOS 커패시터가 파괴되지 않는다.
읽기 모드 시에는 안티퓨즈 형태 NMOS 커패시터의 게이트 전압이 VDD 레벨의 전압으로 인가된다. 프로그램 되어 진 셀의 경우에는, 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되어 저항 성분으로 변하게 되고 VPP 노드와 BL 사이에 전류 패스(Current Path)를 형성한다. BL을 통해 흐르는 전류는 BL 감지 증폭기를 통해 Low 상태의 정보가 출력된다.
프로그램 되어 지지 않은 셀의 경우에는 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 기존의 NMOS 커패시터 형태를 유지함으로써 VPP 노드와 BL 사이에 전류가 흐르지 않음으로써 High 상태의 정보가 출력된다.
도 3에서 보는 것과 같이 현재 선택되어 프로그램 하고자 하는 셀 이외에, 이전에 프로그램 되어 게이트 산화물이 파괴된 안티퓨즈를 가지는 현재 선택되지 않은 셀이 존재할 경우, VPP 레벨의 고전압이 고전압 저지 트랜지스터의 드레인(Drain) 노드에 인가되면서 GIDL(Gate-Induced Drain Leakage) 현상이 발생하게 되어 누설 전류가 흐르게 된다.
GIDL에 의한 누설전류를 감소시키기 위해 도 4에서 보는 바와 같이 VPP 레벨의 고전압을 저항에 의해 분배하여 고전압 저지 트랜지스터의 게이트 전압인 VG-BT로 인가하여 고전압 저지 트랜지스터의 게이트와 드레인의 전압차를 줄여줌으로써 누설전류를 1㎂이하로 감소시킬 수 있다. 메모리의 용량(Density)이 적을 경우에는 고전압 저지 트랜지스터에서 발생하는 누설전류가 수 ㎂정도로 프로그램 모드 시에 크게 문제가 되지 않는다.
그러나 메모리의 용량이 증가하게 되면 고전압 저지 트랜지스터에서 발생하 는 누설 전류가 수 ㎃정도로 증가하여 프로그램 시 인가되는 VPP 레벨의 고전압이 누설 전류와 전원 저항으로 인해 감소함으로써 프로그램 시 파괴되어야 할 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않아 잘못된 데이터를 저장하는 문제가 발생 할 수 있다.
도 5는 기존의 2-Tr. OTP 메모리의 셀 어레이(Cell array)를 나타낸다. 표 1은 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스를 나타낸다.
Figure 112008027717231-pat00001
프로그램 모드 시, 도 2d의 셀A(Cell A)와 같이 선택되어진 안티퓨즈의 GL(Gate Line)에 VPP(=7V)의 전압을 인가하고 프로그램 하고자 하는 셀의 BL에 0V를 인가함으로써 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물을 파괴하여 GL과 BL에 전류 패스를 형성하여 프로그램되어 진다. BL을 제외한 노드의 바이어스가 동일한 상태에서 셀B(Cell B)와 같이 BL을 플로팅(Floating) 상태로 두게 되면 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램되어 지지 않는다.
셀C(Cell C), 셀D(Cell D)와 같이 선택되어지진 않은 안티퓨즈 형태 NMOS 커패시터의 GL에는 VPP/2(=3.5V)의 전압이 인가되고 WL에는 0V의 전압이 인가되면 OTP 셀의 엑세스 트랜지스터가 차단 상태에 있어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램 되어 지지 않는다.
읽기 모드 시, 프로그램 되어 진 셀A와 같은 경우, GL과 WL에 VDD(=1.8V)전압을 인가하고 BL에 0V의 전압을 인가하면 프로그램 되어 진 셀을 통해 전류가 흐름으로써 BL 감지 회로(Sensing Circuit)에서 전류를 감지하여 데이터를 출력하게 된다.
셀B, 셀C, 셀D와 같은 경우에는 프로그램 시 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 NMOS 커패시터 형태를 유지함으로써 셀을 통한 전류 패스가 형성되지 않아 전류가 흐르지 않는다.
도 6은 기존의 2-Tr. OTP 셀을 사용한 메모리의 게이트 라인 바이어스 스위치(Gate Line Bias Switch) 회로이다. 프로그램 모드 시에는 선택되어진 안티퓨즈 형태 NMOS 커패시터의 게이트 전압인 GL 전압을 VPP(=7V) 레벨로 인가하고 선택되어 지지 않은 GL의 전압은 VPP/2(=3.5V) 레벨로 인가한다. 읽기 모드 시에는 GL의 전압을 VDD(=1.8V) 레벨로 인가한다. 기존의 2-Tr. OTP 셀을 사용한 메모리에서는 게이트 바이어스 스위치를 구동하기 위해 공급되는 전압으로 VPP, VPP/2, VDD의 세 종류의 전압이 필요하다.
기존의 3-Tr. OTP 메모리 셀을 사용한 메모리와 2-Tr. OTP 메모리 셀을 사용한 메모리의 경우, 데이터 센싱 방식을 도 7에서 보는 바와 같이 기존의 비휘발성 메모리에 사용되는 전류 센싱(Current Sensing) 방식의 감지 증폭기를 사용한다. 전류 센싱 방식의 감지 증폭기는 BL에 흐르는 전류를 Vbias를 통해 만들어준 기준 전류와 비교하여 정보를 저장하는 방식으로 기준 전류를 만들어 주기 위한 추가적인 Vbias 공급 회로를 필요로 한다.
본 발명의 목적은, 두 개의 트랜지스터로 구성되는 OTP 메모리 셀을 제공하는 데 있다.
본 발명의 다른 목적은 상기 OTP 메모리 셀로 구성되는 OTP 메모리 셀 어레이를 포함하는 OTP 메모리 장치를 제공하는 데 있다.
본 발명의 또다른 목적은 상기 OTP 메모리 장치의 프로그램 방법을 제공하는 데 있다.
본 발명의 또다른 목적은 상기 OTP 메모리 장치의 독출 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 OTP 메모리 셀은, 그 일단이 소스 라인에 연결되는 NMOS 커패시터와, NMOS 커패시터의 다른 일단이 그 소스에 연결되고 워드라인이 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 NMOS 억세스 트랜지스터를 포함한다.
본 발명의 실시예들에 따라, NMOS 커패시터는 항복 전압이 1.5V 정도인 저전압 NMOS 트랜지스터로 구성될 수 있고, NMOS 억세스 트랜지스터는 항복 전압이 5V 정도의 NMOS 트랜지스터로 구성될 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 OTP 메모리 장치는 OTP 메모리 셀 어레이를 포함하고, OTP 메모리 셀 어레이는 적어도 둘 이상의 소스 라인들, 워드라인, 적어도 둘 이상의 비트라인들, 그리고 소스 라인들 각각과 비트라인들 각각 사이에 연결되고 워드라인에 연결되는 적어도 둘 이상의 OTP 메모리 셀들을 포함한다. OTP 메모리 셀 각각은 그 일단이 소스 라인에 연결되는 NMOS 커패시터와, NMOS 커패시터의 다른 일단이 그 소스에 연결되고 워드라인이 그 게이트에 연결되고 비트라인이 그 드레인에 연결되는 NMOS 억세스 트랜지스터를 포함한다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 OTP 메모리 장치의 프로그램 방법은, 비트라인들에 접지 전압을 인가하는 단계, 워드라인에 제2 전압보다 높은 제1 전압을 인가하는 단계, OTP 메모리 셀들 중 선택된 셀의 소스 라인에 제1 전압을 인가하고 비선택된 셀의 소스 라인에 제2 전압을 인가하여 선택된 셀에 데이터 "0"을 프로그램하는 단계, 그리고 OTP 메모리 셀의 소스 라인에 제2 전압을 인가하여 OTP 메모리 셀 하나씩에 데이터 "1"을 프로그램하는 단계를 포함한다.
상기 또다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 OTP 메모리 장치의 독출 방법은, 소스 라인들에 접지 전압을 인가하는 단계, 워드라인에 제2 전압보다 높고 제1 전압보다 낮은 제3 전압을 인가하는 단계, 그리고 OTP 메모리 셀들의 비트라인들의 데이터를 한꺼번에 독출하는 단계를 포함한다.
상술한 본 발명의 OTP 메모리 장치에 의하면, 2-Tr. OTP 셀의 안티퓨즈 형태 NMOS 커패시터의 게이트 전압을 프로그램 모드와 읽기 모드 그리고 입력 데이터에 따라 VPPE(=5.5V) 레벨의 전압 또는 VDD(=1.5V) 레벨의 전압을 인가함으로써, 기존의 3-Tr. OTP 셀을 사용한 메모리에서와 같이 추가적인 고전압 저지 트랜지스터를 사용하지 않고 프로그램 시 누설전류가 발생하는 것을 방지한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 8은 본 발명의 일실시예에 따른 10-bit 동기식 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다. 도 8을 참조하면, 10-bit 동기식 OTP 메모리 장치(800)는, 1 row ㅧ 10 columns의 OTP 셀 어레이(810), 동작 모드에 따라 제어 신호(control signal)를 발생시키는 제어 로직부(820), 열 디코더(Column Decoder, 830), Data를 읽어내기 위한 감지 증폭기(미도시), 메모리 셀의 엑세스 트랜지스터의 게이트 전압을 제어하는 WL 스위치와 WL 구동 회로(840), 안티 퓨즈 형태 NMOS 커패시터의 게이트 전압을 구동하는 SL 구동 회로 및 출력 신호를 제어하는 RD(Read Data) 스위치와 RD 감지 증폭기(850)로 구성되어 있다.
인터페이스(Interface) 신호는 크게 클록 제어 신호(Clock control signal), 명령어 제어 신호(Command control signal), 어드레스 신호(Address signal), 입력 데이터(Input data)와 출력 데이터(Output data)가 있다. 클록 제어 신호는 CLK(Clock)와 CKE(Clock Enable) 신호가 있고, 명령어 제어 신호는 REb(Read Enable), WEb(Write Enable), PGMb(Program), RSTb(Reset) 신호가 있다. 어드레스는 ADD[3:0]의 4 비트(bit)의 어드레스에 의해 16 비트 중의 10 비트가 선택되며, 독립 I/O(Separate I/O)로 DIN과 DOUT[9:0]이 분리되어 있다. 10-bit 동기식 OTP 메모리의 주요 특징은 표 2과 같다.
Figure 112008027717231-pat00002
도 9는 도 8의 10-bit 동기식 OTP 메모리 장치(800)의 프로그램 모드에 대한 타이밍 다이어그램을 나타낸 것이다. 도 9를 참조하면, PGMb 신호와 WEb 신호가 0V로 활성화(activation)되고 REb 신호는 VDD로 비활성화 될 때, 클록의 상승 에지(Rising edge)에 동기화 되어 선택된 번지에 정보를 프로그램 한다. 그리고 PGMb 신호와 WEb 신호가 다시 VDD로 비활성화 되면 프로그램 모드에서 빠져나온다.
도 10은 도 8의 10-bit 동기식 OTP 메모리 장치(800)의 읽기 모드 시 동작 타이밍 다이어그램을 나타낸 것이다. 도 10을 참조하면, REb 신호가 0V로 활성화되고 PGMb 신호와 WEb 신호가 VDD로 비활성화 될 때, 클록의 상승 에지에 동기화 되어 선택된 번지에 저장된 정보를 읽어낸다. 그리고 REb 신호가 다시 VDD로 비활성화 되면 읽기 모드에서 빠져나온다.
표 3은 도 8의 10-bit 동기식 OTP 메모리에 사용된 저전압 트랜지스터와 5V 트랜지스터의 게이트 산화물 두께와 항복 전압(Breakdown Voltage) 레벨을 나타낸 것이다.
Figure 112008027717231-pat00003
저전압 트랜지스터는 게이트 산화물의 두께가 얇고 항복 전압이 낮아 높은 공급 전압(VPPE=5.5V)이 인가 될 경우, 소자가 파괴될 위험성이 크다. 반면 5V 트랜지스터는 게이트 산화물의 두께가 저전압 트랜지스터에 비해 두껍고, 항복 전압 또한 높아서 높은 공급 전압이 인가되더라도 소자의 안정성에는 크게 문제가 발생하지 않는다.
도 8의 10-bit 동기식 OTP 메모리 장치(800)에 사용된 셀은 2Tr. 안티퓨즈 형태의 NMOS 커패시터이며, 1 비트(bit)의 셀 회로는 도 11과 같다. 도 11을 참조하면, OTP 메모리 셀(10)은 안티퓨즈 형태의 저전압(Low Voltage) NMOS 커패시터(11)와 5V NMOS 엑세스 트랜지스터(12)로 구성되어 있다. 도 11의 OTP 메모리 셀(10)은, 도 2의 3-Tr. OTP 셀과 도 5의 2-Tr. OTP 셀과는 달리, 프로그램 모드에서 입력 데이터가 "0"일 때, SL 전압이 어드레스 신호에 의해 선택된 셀에 승압 전압(VPPE)이 인가되어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되면서 프로그램된다.
도 11의 2-Tr. OTP 셀은 입력 데이터가 "1"일 때는 SL이 어드레스 신호에 의해 선택된 셀에 VDD 전압이 인가되어 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 프로그램되지 않는다. 프로그램 모드 시 BL 전압은 항상 0V가 인가된다. 도 11의 2-Tr. OTP 셀은 입력 데이터가 "0"이고 어드레스 신호에 의해 선택되어진 셀의 SL(Source Line)에만 VPPE 레벨의 고전압이 인가되고 그 외 나머지 셀에는 전원 전압(VDD) 레벨의 저전압이 인가되기 때문에, 도 2의 3-Tr. OTP 셀에서 같이 고전압 저지 트랜지스터를 사용하지 않아도 되며 프로그램 모드 시 누설전류가 거의 발생하지 않는다. 읽기 모드 시에는 프로그램 된 셀의 경우, SL과 BL 사이에 전류 패스가 형성되어 BL에 0V의 전압이 인가되고 DOUT으로 "0"의 데이터가 출력 된다. 프로그램 되지 않은 셀의 경우, BL에 VDD의 전압이 프리차지되고 DOUT으로 "1ㅍ의 데이터가 출력된다. 대기(Stand-by) 모드 시에는 프로그램 되어 진 셀의 경우에는 DOUT 출력 단에 "0"의 데이터가 그대로 유지되어 있으며, 프로그램 되지 않은 셀의 경우에는 "1"의 데이터가 유지되어 있다. 표 4는 도 11의 2-Tr. OTP 셀의 동작 모드에 따른 노드별 바이어스 전압(Bias voltage) 조건을 보여준다.
Figure 112008027717231-pat00004
도 8의 10-bit 동기식 OTP 메모리 장치(800)의 프로그램 모드 시 셀 배열(cell array) 동작은 도 12 및 도 13과 같다. OTP 메모리 셀의 한 비트의 데이터를 저장하기 위해 각 SL과 BL에 인가되는 전압은 달라지게 된다. 우선 입력 데이터가 "0"일 경우, 도 12에 도시된 바와 같이, 선택된 셀을 프로그램 하기 위해서 SL에는 VPPE 전압을 인가하고 BL에는 0V전압을 인가하지만 그 외의 셀에는 안티 퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되는 것을 방지하기 위해 SL에 VDD 전압을 인가한다.
입력 데이터가 "1"일 경우, 도 13에 도시된 바와 같이, 모든 셀의 SL에 VDD 전압을 인가하고 BL에는 0V의 전압을 인가하여 프로그램 한다. 프로그램 모드 시에는 10 비트의 어드레스 중에서 한 비트 씩 프로그램 한다.
도 14는 읽기 모드 시 셀 어레이(cell array) 동작을 나타낸다. 도 14를 참조하면, 입력 데이터가 "0"으로 프로그램 되었을 경우, 선택된 셀은 SL과 BL이 단락되어 BL에 걸리는 0V 전압이 출력 데이터로 출력된다. 입력 데이터가 "1"로 프로그램 되었을 경우, 출력 데이터는 안티퓨즈 형태 NMOS 커패시터에 저장되어 있는 VDD전압이 출력된다. 읽기 모드 시에는 10 비트 어드레스의 데이터 정보를 한꺼번에 읽는다.
도 8의 10-bit 동기식 OTP 메모리 장치(800)의 동작 모드는 프로그램(Program), 읽기(Read), 대기(Stand-by) 모드로 구분되며, 클록에 동기화 되도록 설계된다. 프로그램 모드의 경우에는 바이어스 전압으로 VPPE 레벨의 고전압이 사용되므로, 표 3에서 보는 바와 같이 고전압이 인가되는 노드에 항복 전압이 낮은 저전압 트랜지스터가 연결되면 신뢰성에 문제가 발생한다. 그래서 고전압에 견디도록 5V 트랜지스터를 사용하여 설계된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 반도체 메모리 장치들의 종류를 설명하는 도면이다.
도 2는 종래의 1 비트 3-Tr. OTP 메모리 셀을 설명하는 도면이다.
도 3은 도 2의 OTP 메모리 셀의 프로그램 동작을 설명하는 도면이다.
도 4는 도 3의 프로그램 방법에서 누설 전류를 줄이기 위한 VG_BT 바이어스 회로를 설명하는 도면이다.
도 5는 종래의 2-Tr. OTP 메모리의 셀 어레이를 설명하는 도면이다.
도 6은 도 5의 2-Tr. OTP 셀을 사용한 메모리 장치의 게이트 라인 바이어스 스위치 회로를 나타내는 도면이다.
도 7은 종래의 비휘발성 메모리 장치에 사용되는 전류 센싱 방식의 감지 증폭기를 나타내는 도면이다.
도 8은 본 발명의 일실시예에 따른 10-bit 동기식 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.
도 9는 도 8의 10-bit 동기식 OTP 메모리 장치의 프로그램 모드에 대한 타이밍 다이어그램을 나타낸 것이다.
도 10은 도 8의 10-bit 동기식 OTP 메모리 장치의 읽기 모드 시 동작 타이밍 다이어그램을 나타낸 것이다.
도 11은 도 8의 OTP 메모리 장치에 사용되는 1 비트 2Tr. OTP 메모리 셀을 설명하는 도면이다.
도 12 및 도 13은 도 8의 OTP 메모리 장치의 프로그램 모드 시 OTP 메모리 셀 어레이 동작을 설명하는 도면이다.
도 14는 도 8의 OTP 메모리 장치의 읽기 모드 시 OTP 메모리 셀 어레이 동작을 설명하는 도면이다.

Claims (9)

  1. 그 일단이 소스 라인에 연결되는 NMOS 커패시터; 및
    상기 NMOS 커패시터의 다른 일단이 그 소스에 연결되고, 워드라인이 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 NMOS 억세스 트랜지스터를 구비하는 것을 특징으로 하는 OTP 메모리 셀.
  2. 제1항에 있어서, 상기 NMOS 커패시터는
    항복 전압이 1.5V 정도인 저전압 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 OTP 메모리 셀.
  3. 제1항에 있어서, 상기 NMOS 억세스 트랜지스터는
    항복 전압이 5V 정도의 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 OTP 메모리 셀.
  4. OTP 메모리 셀 어레이를 포함하는 OTP 메모리 장치에 있어서,
    상기 OTP 메모리 셀 어레이는
    적어도 둘 이상의 소스 라인들;
    워드라인;
    적어도 둘 이상의 비트라인들; 및
    상기 소스 라인들 각각과 상기 비트라인들 각각 사이에 연결되고, 상기 워드라인에 연결되는 적어도 둘 이상의 OTP 메모리 셀들을 구비하고,
    상기 OTP 메모리 셀 각각은
    그 일단이 상기 소스 라인에 연결되는 NMOS 커패시터; 및
    상기 NMOS 커패시터의 다른 일단이 그 소스에 연결되고, 상기 워드라인이 그 게이트에 연결되고, 상기 비트라인이 그 드레인에 연결되는 NMOS 억세스 트랜지스터를 구비하는 것을 특징으로 하는 OTP 메모리 장치.
  5. 제4항의 OTP 메모리 장치의 프로그램 방법에 있어서,
    상기 비트라인들에 접지 전압을 인가하는 단계;
    상기 워드라인에 제2 전압보다 높은 제1 전압을 인가하는 단계; 및
    상기 OTP 메모리 셀들 중 선택된 셀의 상기 소스 라인에 상기 제1 전압을 인가하고, 비선택된 셀의 상기 소스 라인에 상기 제2 전압을 인가하여 상기 선택된 셀에 데이터 "0"을 프로그램하는 단계를 구비하는 것을 특징으로 하는 OTP 메모리 장치의 프로그램 방법.
  6. 제4항의 OTP 메모리 장치의 프로그램 방법에 있어서,
    상기 비트라인들에 접지 전압을 인가하는 단계;
    상기 워드라인에 제2 전압보다 높은 제1 전압을 인가하는 단계; 및
    상기 OTP 메모리 셀의 상기 소스 라인에 상기 제2 전압을 인가하여, 상기 OTP 메모리 셀 하나씩에 데이터 "1"을 프로그램하는 단계를 구비하는 것을 특징으로 하는 OTP 메모리 장치의 프로그램 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 전압은 1.5V 정도이고, 상기 제2 전압은 5.5V 정도인 것을 특징으로 하는 OTP 메모리 장치의 프로그램 방법.
  8. 제4항의 OTP 메모리 장치의 독출 방법에 있어서,
    상기 소스 라인들에 접지 전압을 인가하는 단계;
    상기 워드라인에 제2 전압보다 높고 제1 전압보다 낮은 제3 전압을 인가하는 단계; 및
    상기 OTP 메모리 셀들의 상기 비트라인들의 데이터를 한꺼번에 독출하는 단계를 구비하는 것을 특징으로 하는 OTP 메모리 장치의 독출 방법.
  9. 제8항에 있어서,
    상기 제1 전압은 1.5V 정도이고, 상기 제2 전압은 5.5V 정도이고, 상기 제3 전압은 2.8V 정도인 것을 특징으로 하는 OTP 메모리 장치의 독출 방법.
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