KR101508089B1 - 액정표시장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 게이트의 절연부에 강유전성 물질을 구비한 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 적어도 1쌍으로 구비한 복수의 화소; 상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 구동회로를 포함하는 것을 특징으로 한다.

Description

액정표시장치 및 그 구동방법{Liquid crystal display and the method of driving the same}
본 발명은 액정표시장치 및 구동 방법에 관한 것으로, 더욱 상세하게는 메모리형 박막트랜지스터(Thin-Film Transistor; TFT), 즉, 게이트의 절연부에 강유전성 물질(ferroelectric)을 구비한 박막트랜지스터(TFT)의 이력현상(hysteresis)을 이용하여, 재충전(refresh) 없어도 오랜 시간 동안 화소의 정보를 유지할 수 있는 저전력 액정표시장치 및 그 구동방법에 관한 것이다.
TV 및 컴퓨터 모니터용을 비롯한 각종 전자제품의 디스플레이로 사용되는 액정표시장치는 박막 트랜지스터(TFT)가 각 화소에 대한 스위칭 소자의 역할을 수행하는 액티브 매트릭스형 방식에 따라 주로 구동된다. 이러한 액티브 매트릭스형 액정표시장치의 각 화소는 ① 게이트 전극이 주사선에 접속되고, 소스 전극과 드레인 전극 중의 하나가 신호선에 접속되며, 소스 전극과 드레인 전극 중의 다른 하나가 화소 전극에 접속되는 박막트랜지스터, ② 화소 전극 및 접지부 간에 형성된 커패시터, ③ 화소 전극과 대향 전극 간에 삽입된 액정을 포함하여 구성된다. 상기와 같이 구성되는 액티브 매트릭스형 액정표시장치는 개개의 화소 전극들을 독립적으로 구동해야 하고, 동일 영상에 대해서도 프레임마다 신호를 재충전해야 하기 때문에 구동 전력이 많이 소모되는 문제점이 있다.
따라서, 본 발명은 상술한 문제점들을 해결하기 위하여, 메모리형 박막트랜지스터(Thin-Film Transistor; TFT), 즉, 게이트의 절연부에 강유전성 물질(ferroelectric)을 구비한 박막트랜지스터(TFT)의 이력현상(hysteresis)을 이용하여, 재충전(refresh) 없어도 오랜 시간 동안 화소의 정보를 유지할 수 있는 저전력 액정표시장치 및 그 구동방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명에 따른 액정표시장치의 제1실시예는 (1) 게이트의 절연부에 강유전성 물질을 구비한 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 적어도 1쌍으로 구비한 복수의 화소, (2) 상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 구동회로를 포함한다.
이때, 각 화소는 상기 일반형 박막트랜지스터로서 제1 및 제2박막트랜지스터, 상기 메모리형 박막트랜지스터로서 제3 및 제4박막트랜지스터를 포함하되, 상기 제1박막트랜지스터의 드레인은 상기 제3박막트랜지스터의 게이트에, 상기 제2박막트랜지스터의 드레인은 제4 박막트랜지스터의 게이트에 각각 연결되고, 상기 제3 및 제4박막트랜지스터의 드레인은 화소 전극에 연결되며, (2) 상기 구동회로는 각 화소에 제1스캔신호를 공급하는 제1스캔라인, 제2스캔신호를 공급하는 제2스캔라인, 데이터신호를 공급하는 데이터라인, 제1화소신호를 공급하는 제1화소라인, 제2화소신호를 공급하는 제2화소라인을 포함하되, 상기 제1스캔라인은 각 화소의 제1박막트랜지스터의 게이트에, 제2스캔라인은 각 화소의 제2박막트랜지스터의 게이트에 각각 연결되고, 상기 데이터라인은 상기 제1 및 제2박막트랜지스터의 소스에 연결되며, 상기 제1화소라인은 상기 제3박막트랜지스터의 소스에, 상기 제2화소라인은 상기 제4박막트랜지스터의 소스에 각각 연결되는 것을 특징으로 한다.
또한, 상기 제1박막트랜지스터의 드레인과 접지부 사이에 연결된 제1커패시터, 상기 제2박막트랜지스터의 드레인과 접지부 사이에 연결된 제2커패시터를 더 포함할 수 있다.
또한, 상기 제1커패시터는 상기 제1박막트랜지스터의 드레인과 화소 전극 사이에 연결되고, 상기 제2커패시터는 상기 제2박막트랜지스터의 드레인과 화소 전극 사이에 연결될 수 있다.
한편, 상기 각 화소는 상기 일반형 박막트랜지스터로서 제1박막트랜지스터, 상기 메모리형 박막트랜지스터로서 제2박막트랜지스터 및 상기 제2박막트랜지스터의 드레인에 일측이 연결된 저항(R)을 포함하되, 상기 제1박막트랜지스터의 드레인과 상기 제2박막트랜지스터의 게이트는 연결되고, 상기 제2박막트랜지스터의 드레인은 화소 전극에 연결되며, 상기 저항(R)의 크기는 상기 제2박막트랜지스터가 켜졌을 때의 저항(RT2 , on)보다 크고 상기 제2박막트랜지스터가 꺼졌을 때의 저항(RT2 , off)보다 작으며, (2) 상기 구동회로는 각 화소에 스캔신호를 공급하는 스캔라인, 데이터신호를 공급하는 데이터라인, 제1화소신호를 공급하는 제1화소라인, 제2화소신호를 공급하는 제2화소라인을 포함하되, 상기 스캔라인은 상기 제1박막트랜지스터의 게이트에 연결되고, 상기 데이터라인은 상기 제1박막트랜지스터의 소스에 연결되며, 상기 제1화소라인은 상기 제2박막트랜지스터의 소스에 연결되고, 상기 제2 화소라인은 상기 저항(R)의 타측에 연결된다.
또한, 상기 제1박막트랜지스터의 드레인과 접지부 사이에 연결된 커패시터를 더 포함할 수 있다.
또한, 상기 커패시터는 상기 제1박막트랜지스터의 드레인과 화소 전극 사이에 연결될 수 있다.
특히, 상기 제1실시예와 제2실시예에서 상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급한다.
또한, 상기 R, RT2,on 및 RT2,off 사이에는 100×RT2,on < R < 100×RT2,off의 관계식을 만족한다.
한편, 게이트의 절연부에 강유전성 물질을 구비한 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 1쌍으로 구비한 복수의 화소와 구동회로를 포함하되, 상기 구동회로는 상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 액티브 매트릭스형 액정 표시 장치의 구동방법으로서, (1) 데이터신호와 스캔신호를 공급하여 각 화소의 메모리형 박막트랜지스터에 이력현상을 유도하는 프로그래밍 단계, (2) 화소신호와 스캔신호를 공급하여 각 화소에 화소정보를 표시하는 디스플레이 단계를 포함한다.
구체적으로 상기 프로그래밍 단계는 상기 디스플레이 단계에서 표시될 화소정보에 따라 상기 메모리형 박막트랜지스터의 문턱전압을 음 또는 양의 방향으로 이동시킨다.
또한, 각 화소는 상기 메모리형 박막트랜지스터와 일반형 박막트랜지스터를 2쌍 구비하고, 이에 따라 상기 프로그래밍 단계는 (1) 어느 한 메모리형 박막트랜지스터의 문턱전압을 음의 방향으로 이동시키는 제1단계, (2) 다른 메모리형 박막트랜지스터의 문턱전압을 양의 방향으로 이동시키는 제2단계를 더 포함한다.
또한, 상기 액정표시장치는 상기 제1실시예 따라 구성되고, 이에 따라 상기 프로그래밍 단계는, (1) 상기 제1단계에서 상기 제1스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터를 온(on)시키고, 상기 제2단계에서 상기 제2스캔신호로 하이 (high) 레벨의 전압을 공급하여 상기 제2박막트랜지스터를 온(on)시키며, 상기 제1스캔신호 및 제2스캔신호와 동시에 데이터신호로 양의 전압 V+와 음의 전압 V-(단, V+와 V-의 절대크기는 동일)를 각각 공급하되, (2) 상기 제1단계에서 데이터신호로 상기 전압 V+를 공급하여 상기 제3박막트랜지스터의 문턱전압을 음으로 이동시키면 상기 제2단계에서 데이터신호로 상기 전압 V-를 공급하여 상기 제4박막트랜지스터의 문턱전압을 양으로 이동시키고, 상기 제1단계에서 데이터신호로 상기 전압 V-를 공급하여 상기 제3박막트랜지스터의 문턱전압을 양으로 이동시키면 상기 제2단계에서 데이터신호로 상기 전압 V+를 공급하여 상기 제4박막트랜지스터의 문턱전압을 음으로 이동시키는 단계를 더 포함한다.
또한, 상기 제1화소라인은 화이트신호를 공급하고, 상기 제2화소라인은 블랙신호를 공급할 경우, 상기 프로그래밍 단계는 (1) 상기 디스플레이 단계에서 화이트신호를 화소에 표시할 경우, 상기 제1단계에서 데이터신호로 상기 전압 V+를 공급하고, (2) 상기 디스플레이 단계에서 블랙신호를 화소에 표시할 경우, 상기 제1단계에서 데이터신호로 상기 전압 V-를 공급하는 단계를 더 포함한다.
특히, 상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급할 경우, 상기 디스플레이 단계는, (1) 상기 제1스캔신호와 제2스캔신호로 각각 하이(high) 레벨의 전압을 공급하는 제3단계; (2)상기 제1스캔신호와 제2스캔신호로 각각 로(low) 레벨의 전압을 공급하면서 동시에 상기 블랙신호 및 화이트신호를 공급하되, 상기 블랙신호로는 양의 전압 V+2과 상기 V+2 전압을 반전한 음의 전압 V-2를 차례로 공급하고, 상기 화이트신호로는 양의 전압 V+3과 상기 V+3 전압을 반전한 음의 전압 V-3를 차례로 공급하는 제4단계를 더 포함한다.
한편, 상기 액정표시장치는 상기 제2실시예에 따라 구성되고, 이에 따라, 상기 프로그래밍 단계는, (1) 스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터를 온(on)시키고, (2) 상기 스캔신호와 동시에 데이터신호로 양의 전압 V+을 공급하여 상기 제2박막트랜지스터의 문턱전압을 음의 방향으로 이동시키거나, 음의 전압 V-를 공급하여 상기 제2박막트랜지스터의 문턱전압을 양의 방향으로 이동시키는 단계를 더 포함한다.
상기와 같이 구성되는 본 발명에 따른 액정표시장치 및 구동 방법은 재충전(refresh) 없어도 오랜 시간 동안 화소의 정보를 유지할 수 있도록 함으로써 저전력 액정표시장치 및 그 구동방법을 구현할 수 있다.
도 1은 메모리 기능을 갖는 박막트랜지스터의 이력현상(hysteresis)을 나타낸 도면.
도 2는 본 발명의 제1실시예에 따른 액정표시장치의 한 화소를 나타낸 도면.
도 3은 본 발명의 제2실시예에 따른 액정표시장치의 한 화소를 나타낸 도면.
도 4는 본 발명의 제3실시예에 따른 액정표시장치의 한 화소를 나타낸 도면.
도 5는 본 발명의 제4실시예에 따른 액정표시장치의 한 화소를 나타낸 도면.
도 6은 본 발명의 제1실시예에 따른 액정표시장치의 한 화소에서 화이트 신호가 표시되는 구동원리를 나타낸 도면.
도 7은 본 발명의 제1실시예에 따른 액정표시장치의 한 화소에서 블랙 신호가 표시되는 구동원리를 나타낸 도면.
도 8은 본 발명의 제1실시예에 따른 액정표시장치의 2×2 화소에서 화이트 신호 또는 블랙 신호가 표시되기 위한 구동신호를 나타낸 도면.
도 9는 본 발명의 제2실시예에 따른 액정표시장치의 한 화소에서 화이트 신호가 표시되는 구동원리를 나타낸 도면.
도 10은 본 발명의 제2실시예에 따른 액정표시장치의 한 화소에서 블랙 신호가 표시되는 구동원리를 나타낸 도면.
도 11은 본 발명의 제2실시예에 따른 액정표시장치의 2×2 화소에서 화이트 신호 또는 블랙 신호가 표시되기 위한 구동신호를 나타낸 도면.
도 12 내지 15는 본 발명의 제3실시예에 따른 액정표시장치의 한 화소의 구동원리를 나타낸 도면.
도 16 내지 18은 본 발명의 제4실시예에 따른 액정표시장치의 한 화소의 구동원리를 나타낸 도면.
본 발명의 상기 목적과 수단 및 그에 따른 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다.
또한, 본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 경우에 따라 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외의 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 상세히 설명하도록 한다.
도 1은 게이트(gate)의 절연부(insulator)에 강유전성 물질(ferroelectric)을 구비한 메모리 기능을 갖는 박막트랜지스터(이하 "메모리형 박막트랜지스터"라고 함)의 이력현상(hysteresis)을 나타낸 것이다. 즉, 도 1에 도시된 바와 같이, 상기 메모리형 박막트랜지스터의 게이트에 일정시간 동안 양의 전압을 인가할 경우, 상기 메모리형 박막트랜지스터의 문턱전압은 음의 방향으로 이동하게 되며, 이때 상기 메모리형 박막트랜지스터의 게이트에 0 V(volt)를 인가하면 상기 메모리형 박막트랜지스터는 켜져 있는(on) 상태를 일정시간 동안 유지하게 된다. 반대로, 상기 메모리형 박막트랜지스터의 게이트에 음의 전압을 일정시간 동안 인가할 경우, 상기 메모리형 박막트랜지스터의 문턱전압은 양의 방향으로 이동하게 되며, 이때 상기 메모리형 박막트랜지스터의 게이트에 0 V를 인가하면 상기 메모리형 박막트랜지스터는 꺼져 있는(off) 상태를 일정시간 동안 유지하게 된다. 이와 같이 상기 메모리형 박막트랜지스터의 문턱전압을 양이나 음의 전압으로 이동시킨 뒤 0 V를 인가하면, 추가적인 재충전이 없어도 박막트랜지스터의 on 또는 off의 상태를 일정 시간 동안 유지할 수 있다. 이하, 이와 같은 메모리형 박막트랜지스터를 구비한 액정표시장치에 대해서 설명하도록 한다.
본 발명에 따른 액정표시장치는 액티브 매트릭스형 액정표시장치로서, 복수의 화소와 구동회로를 포함하여 구성된다.
먼저, 도 2에 본 발명의 제1실시예에 따른 액정표시장치의 한 화소에 포함되는 구성을 나타냈다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 액정표시장치의 각 화소는 제1, 제2, 제3 및 제4박막트랜지스터(10, 20, 30, 40), 상기 제1박막트랜지스터(10)의 드레인(drain)과 접지부 사이에 연결된 제1커패시터(50), 상기 제2박막트랜지스터(20)의 드레인(drain)과 접지부 사이에 연결된 제2커패시터(60)를 포함하여 구성된다. 상기 접지부는 외부에서 접지되며, 화소 전극의 충전특성을 향상시켜 전압손실을 저감시키는 역할을 한다. 특히, 상기 제1 및 제2박막트랜지스터(10, 20)는 통상적으로 사용되는 일반형 박막트랜지스터이고, 상기 제3 및 제4박막트랜지스터(30, 40)는 상기 메모리형 박막트랜지스터이다.
구체적으로, 상기 제1박막트랜지스터(10)의 드레인(drain)은 상기 제3박막트랜지스터(30)의 게이트(gate)에, 상기 제2박막트랜지스터(20)의 드레인(drain)은 제4박막트랜지스터(40)의 게이트(gate)에 각각 연결되고, 상기 제3및 제4박막트랜지스터(30, 40)의 드레인(drain)은 화소 전극에 연결된다.
상기 구동회로는 각 화소에 제1스캔신호를 공급하는 제1스캔라인(110), 제2스캔신호를 공급하는 제2스캔라인(120), 데이터신호를 공급하는 데이터라인(130), 제1화소신호를 공급하는 제1화소라인(140), 제2화소신호를 공급하는 제2화소라인(150)을 포함하여 구성된다.
구체적으로, 제1스캔신호와 제2스캔신호는 각 화소의 제1박막트랜지스터(10)와 제2박막트랜지스터(20)를 켜거나 끄는 신호로서, 통상적으로 사용되는 액정표시장치에서는 "게이트 신호"라고도 한다. 이에 따라, 상기 제1스캔라인(110)은 각 화소의 제1박막트랜지스터(10)의 게이트(gate)에, 제2스캔라인(120)은 각 화소의 제2박막트랜지스터(20)의 게이트(gate)에 각각 연결된다.
또한, 데이터신호는 상기 제1스캔신호와 제2스캔신호에 의해 켜진 제1박막트랜지스터(10)와 제2박막트랜지스터(20)를 통과하여 메모리형 박막트랜지스터, 즉, 상기 제3박막트랜지스터(30)와 제4박막트랜지스터(40)를 켜거나 끄는 신호이다. 이에 따라, 상기 데이터라인(130)은 상기 제1 및 제2박막트랜지스터(10, 20)의 소스(source)에 연결된다. 이에 따라, 상기 제1커패시터(50)는 상기 제3박막트랜지스터(30)에. 상기 제2커패시터(60)는 상기 제4박막트랜지스터(40)에 각각 상기 데이터라인(130)을 통해 공급되는 데이터신호를 일정시간 동안 유지시켜준다.
한편, 제1화소신호와 제2화소신호는 각 화소에 표시하기를 원하는 정보를 담은 신호로서, 통상적으로 사용되는 액정표시장치에서는 "화소정보 신호"라고도 한다. 구체적으로, 제1화소신호는 상기 데이터신호에 의해 켜진 제3박막트랜지스터(30)에, 제2화소신호는 상기 데이터신호에 의해 켜진 제4박막트랜지스터(40)에 각각 공급되며, 켜지는 제3박막트랜지스터(30) 또는 제4박막트랜지스터(40)에 따라 화소 전극에 제1화소신호나 제2화소신호가 공급된다. 이에 따라, 상기 제1화소라인(140)은 상기 제3박막트랜지스터(30)의 소스(source)에, 상기 제2화소라인(150)은 상기 제4박막트랜지스터(40)의 소스(source)에 각각 연결된다.
또한, 상기 제1실시예에 따른 따른 액정표시장치는 통상적인 액티브 매트릭스형 액정표시장치와 마찬가지로 화소 전극에 대향하는 대향 전극, 상기 화소 전극과 대향 전극 사이에 삽입되는 액정(Liquid crystal), 상기 대향 전극에 공통전압(VCOM)을 공급하는 공통전압라인(160)을 포함하여 구성된다. 본 발명에 따른 액정표시장치는 통상적인 액정표시장치와 마찬가지로 상기 액정의 투과율을 상기 화소 전극과 대향 전극 사이의 전압으로 변화시켜 표시를 가능하게 한다.
한편, 도 3에 본 발명의 제2실시예에 따른 액정표시장치의 한 화소에 포함되는 구성을 나타냈다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 액정표시장치의 각 화소는 제1박막트랜지스터(210), 상기 메모리형 박막트랜지스터인 제2박막트랜지스터(220), 상기 제1박막트랜지스터(210)의 드레인(drain)과 접지부 사이에 연결된 커패시터(230), 상기 제2박막트랜지스터(220)의 드레인(drain)에 일측이 연결된 저항(R, 240)을 포함하여 구성된다. 상기 접지부는 외부에서 접지되며, 화소 전극의 충전특성을 향상시켜 전압손실을 저감시키는 역할을 한다.
구체적으로, 상기 제1박막트랜지스터(210)의 드레인(drain)과 상기 제2박막트랜지스터(220)의 게이트(gate)는 연결되고, 상기 제2박막트랜지스터(220)의 드레인(drain)은 화소 전극에 연결된다.
특히, 상기 저항(R)의 크기는 상기 제2박막트랜지스터(220)가 켜졌을 때(on) 상기 제2박막트랜지스터(220)가 갖는 저항값(RT2,on)보다 크되, 바람직하게는 100배 이상 커야한다. 또한, 상기 저항(R)의 크기는 상기 제2박막트랜지스터(220)가 꺼졌을 때(off) 상기 제2박막트랜지스터(220)가 갖는 저항값(RT2,off)보다 작되, 100배 이상 작아야한다. 이에 따라, 상기 R이 RT2,on 또는 RT2,off와 100배 이상 차이가 나면 VW 또는 VB를 1% 오차 이내로 화소 전극에 인가할 수 있게 된다.
또한, 상기 구동회로는 각 화소에 스캔신호를 공급하는 스캔라인(310), 데이터신호를 공급하는 데이터라인(320), 제1화소신호를 공급하는 제1화소라인(330), 제2화소신호를 공급하는 제2화소라인(340)을 포함하여 구성된다.
상기 스캔신호는 각 화소의 제1박막트랜지스터(210)를 키거나 끄는 신호로서, 통상적으로 사용되는 액정표시장치에서는 "게이트 신호"라고도 한다. 이에 따라, 상기 스캔라인(310)은 상기 제1박막트랜지스터(210)의 게이트(gate)에 연결된다.
데이터신호는 상기 스캔신호에 의해 켜진 제1박막트랜지스터(210)를 통과하여 메모리형 박막트랜지스터, 즉, 상기 제2박막트랜지스터(220)를 키거나 끄는 신호이다. 이에 따라, 상기 데이터라인(320)은 상기 제1박막트랜지스터(210)의 소스(source)에 연결된다.
상기 제1화소라인(330)은 상기 제2박막트랜지스터(220)의 소스(source)에 연결되고, 상기 제2화소라인(340)은 상기 저항(R)의 타측에 연결된다. 상기 제1화소신호와 제2화소신호는 상기 제1실시예에 따라 설명한 것과 동일하므로 이하 설명을 생략하도록 한다.
상기 제2실시예에 따른 액정표시장치는 상기 제1실시예와 마찬가지로 대향 전극, 상기 화소 전극과 대향 전극 사이에 삽입되는 액정(Liquid crystal), 상기 대향 전극에 공통전압(VCOM)을 공급하는 공통전압라인(350)을 포함하여 구성된다.
한편, 본 발명의 제1실시예와 제2실시예에 따른 액정표시장치의 각 화소는 상기 제1화소라인(140, 330)을 통해서 제1화소신호로 화이트신호(VW, 화소에 화이트를 표시하는 신호)가 공급되고, 제2화소라인(150, 340)을 통해서 제2화소신호로 블랙신호(VB, 화소에 블랙을 표시하는 신호)가 공급되는 것이 바람직하다. 반대로, 제1화소신호로 블랙신호(VB)가 공급되고, 제2화소신호로 화이트신호(VW)가 공급될 수도 있으며, 상기 제1화소신호와 제2화소신호로 블랙신호(VB)와 화이트신호(VW)가 교대로 공급될 수도 있다. 또한, 액정 내의 잔류 이온에 의한 잔상 현상을 막기 위하여 반전 구동을 해야 할 경우, 화이트신호(VW)와 블랙신호(VB)는 공통전압보다 커졌다 작아지는 형태의 교류전압으로 공급될 수도 있다. 이때, 화이트신호(VW)와 블랙신호(VB)는 서로 같은 극성이면서, 매 frame 마다 두 전압이 같이 양/음으로 바뀌는 것이 바람직하다. 이에 따라, 상기 교류 전압의 주기는 2f(단, f는 1 프레임의 시간)에 해당하며, 매 프레임(frame)마다 공통전압라인(160, 350)을 통해서 공급되는 공통전압(VCOM)보다 높거나 낮은 전압이 인가된다. 통상적으로 사용되는 액정표시장치와 마찬가지로, Normally white mode, Normally black mode에 따라 적합한 크기의 전압을 인가하여 액정이 움직이는 정도를 조절할 수 있다.
또한, 상기 제1실시예와 제2실시예의 상기 접지부는 도 2와 도 3에 도시된 바와 같이, 접지되어 기준 전압점이 된다.
한편, 도 4에 본 발명의 제3실시예에 따른 액정표시장치의 한 화소에 포함되는 구성을 나타냈다.
도 4에 도시된 바와 같이, 본 발명의 제3실시예에 따른 액정표시장치의 각 화소는 일반형 박막트랜지스터인 제1 및 제2박막트랜지스터(410, 420), 메모리형 박막트랜지스터인 제3 및 제4박막트랜지스터(430, 440), 상기 제1박막트랜지스터(410)의 드레인(drain)과 화소 전극 사이에 연결된 제1커패시터(450), 상기 제2박막트랜지스터(420)의 드레인(drain)과 화소 전극 사이에 연결된 제2커패시터(460)를 포함하여 구성된다. 또한, 상기 구동회로는 각 화소에 제1스캔신호를 공급하는 제1스캔라인(510), 제2스캔신호를 공급하는 제2스캔라인(520), 데이터신호를 공급하는 데이터라인(530), 제1화소신호를 공급하는 제1화소라인(540), 제2화소신호를 공급하는 제2화소라인(550), 대향 전극에 공통전압(VCOM)을 공급하는 공통전압라인(560)을 포함하여 구성된다. 본 발명의 제3실시예에 따른 액정표시장치는 상기 도 2에 따라 설명한 본 발명의 제1실시예에 따른 액정표시장치에서 제1 및 제2커패시터(50, 60)가 연결된 위치를 제외하고는 동일하므로, 이하 각 구성에 대한 설명은 생략하도록 한다.
한편, 도 5에 본 발명의 제4실시예에 따른 액정표시장치의 한 화소에 포함되는 구성을 나타냈다.
도 5에 도시된 바와 같이, 본 발명의 제4실시예에 따른 액정표시장치의 각 화소는 일반형 박막트랜지스터인 제1박막트랜지스터(610), 메모리형 박막트랜지스터인 제2박막트랜지스터(620), 상기 제1박막트랜지스터(610)의 드레인(drain)과 화소 전극 사이에 연결된 커패시터(630), 상기 제2박막트랜지스터(620)의 드레인(drain)에 일측이 연결된 저항(R, 640)을 포함하여 구성된다. 또한, 상기 구동회로는 각 화소에 스캔신호를 공급하는 스캔라인(710), 데이터신호를 공급하는 데이터라인(720), 제1화소신호를 공급하는 제1화소라인(730), 제2화소신호를 공급하는 제2화소라인(740), 대향 전극에 공통전압(VCOM)을 공급하는 공통전압라인(750)을 포함하여 구성된다. 본 발명의 제4실시예에 따른 액정표시장치는 상기 도 3에 따라 설명한 본 발명의 제2실시예에 따른 액정표시장치에서 커패시터(230)가 연결된 위치를 제외하고는 동일하므로, 이하 각 구성에 대한 설명은 생략하도록 한다.
이하, 발명의 제1 내지 제4실시예에 따라 구성되는 액정표시장치의 각 화소를 구동하는 방법에 대해서 상세히 설명하도록 한다.
본 발명에 따른 액정표시장치의 구동방법은, 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 1쌍으로 구비한 복수의 화소와 구동회로를 포함하되, 상기 구동회로는 상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 액티브 매트릭스형 액정표시장치를 구동하는 방법에 관한 것이다.
구체적으로, 본 발명에 따른 액정표시장치의 각 화소를 구동하기 위한 방법은, 데이터신호와 스캔신호를 공급하여 각 화소의 메모리형 박막트랜지스터에 이력현상을 유도하는 프로그래밍 단계(S100)와 화소신호와 스캔신호를 공급하여 각 화소에 화소정보를 표시하는 디스플레이 단계(S200)를 포함한다.
즉, 상기 프로그래밍 단계(S100)는 상기 디스플레이 단계(S200)에서 표시될 화소정보에 따라 상기 메모리형 박막트랜지스터의 문턱전압을 음 또는 양의 방향으로 이동시키는 단계이다. 이에 따라, 도 6 내지 도 18에는 본 발명에 따른 액정표시장치의 각 화소에 공급되는 신호를 상기 프로그래밍 단계(S100)와 디스플레이 단계(S200)에 따라 나누어 표시하였다.
특히, 본 발명에 따른 액정표시장치의 각 화소가 상기 메모리형 박막트랜지스터와 일반형 박막트랜지스터를 2쌍 구비할 경우, 즉, 상기 제1실시예 및 제3실시예에 따라 구성된 경우, 상기 프로그래밍 단계(S100)는 어느 한 메모리형 박막트랜지스터의 문턱전압을 음의 방향으로 이동시키는 제1단계(S110)와, 다른 메모리형 박막트랜지스터의 문턱전압을 양의 방향으로 이동시키는 제2단계(S120)를 포함한다.
구체적으로, 도 6, 도 7 및 도 12 내지 도 15에 도시된 바와 같이, 상기 제1실시예 및 제3실시예에 따라 구성되는 액정표시장치에 있어서, 상기 프로그래밍 단계(S100)는 상기 제1단계(S110)에서 상기 제1스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터(10)를 온(on)시키고, 상기 제2단계(S120)에서 상기 제2스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제2박막트랜지스터(20)를 온(on)시키며, 상기 제1스캔신호 및 제2스캔신호와 동시에 상기 데이터신호로 양의 전압 V+와 음의 전압 V-(단, V+와 V-의 절대크기는 동일)를 각각 공급한다. 이때 상기 제1단계(S110)에서 데이터신호로 상기 전압 V+를 공급하여 상기 제3박막트랜지스터(30)의 문턱전압을 음으로 이동시키면 상기 제2단계(S120)에서는 데이터신호로 상기 전압 V-를 공급하여 상기 제4박막트랜지스터의 문턱전압을 양으로 이동시킨다. 반대로 상기 제1단계(S110)에서 데이터신호로 상기 전압 V-를 공급하여 상기 제3박막트랜지스터(30)의 문턱전압을 양으로 이동시키면 상기 제2단계(S120)에서 데이터신호로 상기 전압 V+를 공급하여 상기 제4박막트랜지스터(40)의 문턱전압을 음으로 이동시킨다.
특히, 상기 제1화소라인에 화이트신호가 공급되고 상기 제2화소라인에 블랙신호가 공급되면, 상기 프로그래밍 단계(S100)는, 상기 디스플레이 단계(S200)에서 화이트신호를 화소에 표시할 경우, 상기 제1단계(S110)에서는 데이터신호로 상기 전압 V+를 공급하고, 상기 디스플레이 단계(S200)에서 블랙신호를 화소에 표시할 경우, 상기 제1단계(S110)에서 데이터신호로 상기 전압 V-를 공급한다.
이에 따라, 도 6 및 도 7에 도시된 바와 같이, 상기 제1실시예 따라 구성되는 액정표시장치의 경우, 상기 디스플레이 단계(S200)는 상기 제1스캔신호와 제2스캔신호로 각각 하이(high) 레벨의 전압을 공급하고, 데이터신호로 O V(volt)를 공급한다.
한편, 도 12 내지 도 15에 도시된 바와 같이, 상기 제3실시예에 따라 구성되는 액정표시장치의 경우, 상기 디스플레이 단계(S200)는 상기 제1스캔신호와 제2스캔신호로 각각 하이(high) 레벨의 전압을 공급하는 제3단계(S210)와, 상기 제3단계(S210) 이후에 상기 제1스캔신호와 제2스캔신호로 각각 로(low) 레벨의 전압을 공급하면서 동시에 상기 블랙신호 및 화이트신호를 공급하되, 상기 블랙신호로는 양의 전압 V+2과 상기 V+2 전압을 반전한 음의 전압 V-2를 차례로 공급하고, 상기 화이트신호로는 양의 전압 V+3과 상기 V+3 전압을 반전한 음의 전압 V-3를 차례로 공급하는 제4단계(S220)를 더 포함한다.
이하, 본 발명의 제1실시예에 따라 구성된 액정표시장치의 한 화소에 블랙신호를 표시할 경우와 화이트신호를 표시할 경우로 나누어 설명하도록 한다.
먼저, 한 화소에 화이트신호를 표시할 경우, 도 6에 도시된 바와 같이, 프로그래밍 단계(S100)의 제1단계(S110) 동안에 제1스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 양의 전압 V+가 공급되며, 이에 따라 제1박막트랜지스터(10)가 켜지면서 제3박막트랜지스터(30)의 문턱전압이 음의 방향으로 이동하게 된다. 이때 제2스캔신호는 로(low) 레벨의 전압이 공급되므로, 제2박막트랜지스터(20)는 꺼져 있는 상태를 유지한다. 다음으로, 프로그래밍 단계(S100)의 제2단계(S110) 동안에 제1스캔신호로 로(low) 레벨의 전압이 공급되어 제1박막트랜지스터(10)는 꺼지고, 제2스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 음의 전압 V-가 공급되며, 이에 따라 제2박막트랜지스터(20)가 켜지면서 제4박막트랜지스터(40)의 문턱전압이 양의 방향으로 이동하게 된다.
이와 같이, 상기 프로그래밍 단계(S100)를 통해 제3박막트랜지스터(30)의 문턱전압은 음의 방향으로, 제4박막트랜지스터(40)의 문턱전압은 양의 방향으로 이동된 상태에서, 디스플레이 단계(S200)를 통해 화이트신호를 화소에 표시하게 된다. 즉, 도 6에 도시된 바와 같이, 디스플레이 단계(S200) 동안에 제1스캔신호와 제2스캔신호로 하이(high) 레벨의 전압을 공급하여 제1박막트랜지스터(10)와 제2박막트랜지스터(20)를 켜고, 동시에 데이터신호로 0 V를 공급한다. 이때 제4박막트랜지스터(40)의 문턱전압이 양의 방향으로 이동된 상태이므로 제4박막트랜지스터(40)는 켜지지 않는다. 또한, 제3박막트랜지스터(30)의 문턱전압이 음의 방향으로 이동된 상태이므로 제3박막트랜지스터(30)는 켜지며, 이에 따라 제3박막트랜지스터(30)의 소스(source)에 연결된 제1화소라인(140)을 통해 화이트신호(VW)가 화소 전극에 공급되면서 액정에 표시된다.
다음으로, 한 화소에 블랙신호를 표시할 경우, 프로그래밍 단계(S100)에서는 상기 도 6의 경우(화이트신호를 표시할 경우)와 반대의 데이터신호를 공급한다. 즉, 도 7에 도시된 바와 같이, 제1단계(S110) 동안에 제1스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 음의 전압 V-가 공급되며, 이에 따라 제1박막트랜지스터(10)가 켜지면서 제3박막트랜지스터(30)의 문턱전압이 양의 방향으로 이동한다. 이때 제2스캔신호는 로(low) 레벨의 전압이 공급되므로, 제2박막트랜지스터(20)는 꺼져 있는 상태를 유지한다. 이어서, 제2단계(S110) 동안에 제1스캔신호로 로(low) 레벨의 전압이 공급되어 제1박막트랜지스터(10)는 꺼지고, 제2스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 양의 전압 V+가 공급되며, 이에 따라 제2박막트랜지스터(20)가 켜지면서 제4박막트랜지스터(40)의 문턱전압이 음의 방향으로 이동한다.
이후, 도 6의 경우와 마찬가지로 디스플레이 단계(S200) 동안에 제1스캔신호와 제2스캔신호로 하이(high) 레벨의 전압을 공급하여 제1박막트랜지스터(10)와 제2박막트랜지스터(20)를 켜고, 동시에 데이터신호로 0 V를 공급한다. 이때, 문턱전압에 따라, 제3박막트랜지스터(30)는 켜지지 않고, 반대로 제4박막트랜지스터(40)는 켜지며, 이에 따라 제4박막트랜지스터(40)의 소스(source)에 연결된 제2화소라인(150)을 통해 블랙신호(VB)가 화소 전극에 공급되면서 액정에 표시된다.
한편, 도 8은 본 발명의 제1실시예에 따라 2X2의 화소로 구성된 액정표시장치의 화소와 그 구동신호를 나타낸다. 각 화소에 두 개씩 포함된 메모리형 박막트랜지스터의 문턱전압을 양 또는 음의 방향으로 이동시킬 수 있도록 한 화소 당 두 개의 스캔신호가 필요하다. 각 화소는 화이트(white)와 블랙(black)의 1비트만을 나타낼 수 있고, 프로그래밍 단계(S100)에서 메모리형 박막트랜지스터의 문턱전압이 양으로 이동되었는지 음으로 이동되었는지에 따라 각 화소가 화이트(white)를 표시할지 블랙(black)을 표시할지를 결정한다. 도 8(a)와 같은 화면을 표시하기 위해서는 프로그래밍 단계(S100) 동안에 각 화소에 동일한 스캔신호를 공급하되, 스캔신호와 함께 적절한 데이터신호를 공급하여 메모리형 박막트랜지스터의 문턱전압을 이동시켜야 한다. 이에 해당하는 데이터신호와 스캔신호를 도 8(b)에 나타냈다.
본 발명에 따른 액정표시장치의 각 화소가 상기 제2실시예 및 제4실시예에 따라 구성된 경우, 도 9, 도 10 및 도 16 내지 도 18에 도시된 바와 같이, 상기 프로그래밍 단계(S100)는 스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터(210)를 온(on)시키고, 상기 스캔신호와 동시에 데이터신호로 양의 전압 V+을 공급하여 상기 제2박막트랜지스터(220)의 문턱전압을 음의 방향으로 이동시키거나, 음의 전압 V-를 공급하여 상기 제2박막트랜지스터의 문턱전압을 양의 방향으로 이동시킨다.
특히, 상기 제1화소라인에 화이트신호가 공급되고 상기 제2화소라인에 블랙신호가 공급되면, 상기 프로그래밍 단계(S100)는 상기 디스플레이 단계(S200)에서 화이트신호를 화소에 표시할 경우, 데이터신호로 상기 전압 V+를 공급하며, 반대로 상기 디스플레이 단계(S200)에서 블랙신호를 화소에 표시할 경우, 데이터신호로 상기 전압 V-를 공급한다.
이에 따라, 도 9 및 도 10에 도시된 바와 같이, 상기 제2실시예 따라 구성되는 액정표시장치의 경우, 상기 디스플레이 단계(S200)는 스캔신호로 양의 전압을 공급하고, 데이터신호로 O V(volt)를 공급한다.
한편, 도 16 내지 도 18에 도시된 바와 같이, 상기 제4실시예에 따라 구성되는 액정표시장치의 경우, 상기 디스플레이 단계(S200)는 상기 스캔신호로 하이(high) 레벨의 전압을 공급하는 제3단계(S210)와, 상기 제3단계(S210) 이후에 상기 스캔신호로 로(low) 레벨의 전압을 공급하면서 동시에 상기 블랙신호 및 화이트신호를 공급하되, 상기 블랙신호로는 양의 전압 V+2과 상기 V+2 전압을 반전한 음의 전압 V-2를 차례로 공급하고, 상기 화이트신호로는 양의 전압 V+3과 상기 V+3 전압을 반전한 음의 전압 V-3를 차례로 공급하는 제4단계(S220)를 더 포함한다.
이하, 본 발명의 제2실시예에 따라 구성된 액정표시장치의 한 화소에 블랙신호를 표시할 경우와 화이트신호를 표시할 경우로 나누어 설명하도록 한다.
먼저, 한 화소에 화이트신호를 표시할 경우, 도 9에 도시된 바와 같이, 프로그래밍 단계(S100)에서 스캔신호로 하이(high) 레벨의 전압을, 데이터신호로 양의 전압을 각각 공급하여 제1박막트랜지스터(210)를 키면서 제2박막트랜지스터(220)의 문턱전압을 음의 방향으로 이동시킨다. 이어서, 디스플레이 단계(S200)에서 데이터신호로 0 V를 공급하면서 제2박막트랜지스터(220)를 켜진 상태로 유지한다. 이때, 켜진 제2박막트랜지스터(220)의 저항값(RT2,on)이 저항 R(240)의 저항값보다 작기 때문에 제1화소라인(330)을 통해 공급되는 화이트신호(VW)가 화소 전극에 전달되면서 액정에 표시된다.
다음으로, 한 화소에 블랙신호를 표시할 경우, 도 10에 도시된 바와 같이, 프로그래밍 단계(S100)에서 스캔신호로 하이(high) 레벨의 전압을, 데이터신호로 음의 전압을 각각 공급하여 제1박막트랜지스터(210)를 키면서 제2박막트랜지스터(220)의 문턱전압을 양의 방향으로 이동시킨다. 이어서, 디스플레이 단계(S200)에서 데이터신호로 0 V를 공급하면서 제2박막트랜지스터(220)는 꺼진 상태를 유지한다. 이때, 꺼진 제2박막트랜지스터(220)의 저항값(RT2,off)이 저항 R(240)의 저항값보다 크기 때문에 제2화소라인(340)을 통해 공급되는 블랙신호(VB)가 화소 전극에 전달되면서 액정에 표시된다.
한편, 도 11은 본 발명의 제2실시예에 따라 2X2의 화소로 구성된 액정표시장치의 화소와 그 구동신호를 나타낸다. 도 11에 도시된 바와 같이, 각 화소에 한 개가 포함된 메모리형 박막트랜지스터의 문턱전압을 양 또는 음의 방향으로 이동시킬 수 있도록 화소 당 한 개의 스캔 신호가 필요하다. 각 화소는 화이트(white)와 블랙(black)의 1비트만을 나타낼 수 있고, 메모리형 박막트랜지스터의 문턱전압이 양으로 이동되었는지 음으로 이동되었는지에 따라 각 화소가 화이트(white)를 표시할지 블랙(black)을 표시할지를 결정한다. 도 11(a)와 같은 화면을 표시하기 위해서는 프로그래밍 단계(S100) 동안에 각 화소에 동일한 스캔신호를 공급하되, 스캔신호와 함께 적절한 데이터신호를 공급하여 메모리형 박막트랜지스터의 문턱전압을 이동시켜야 한다. 이에 해당하는 데이터신호와 스캔신호를 도 11(b)에 나타냈다.
한편, 상기 제1실시예와 제2실시예에 따라 구성된 액정표시장치의 구동방법에서, 상기 디스플레이 단계(S200)는 상기 화이트와 블랙신호로 공통전압보다 커졌다 작아지는 형태의 교류전압을 공급하되, 상기 교류 전압의 주기는 2f(단, f는 1 프레임의 시간)인 것이 바람직하다.
이하, 본 발명의 제3실시예에 따라 구성된 액정표시장치의 한 화소에 블랙신호를 표시할 경우를 설명하도록 한다. 도 12에 도시된 바와 같이, 프로그래밍 단계(S100)의 제1단계(S110) 동안에 제1스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 양의 전압 V+가 공급되며, 이에 따라 제1박막트랜지스터(410)가 켜지면서 제3박막트랜지스터(430)의 문턱전압이 음의 방향으로 이동하게 된다. 이때 제2스캔신호는 로(low) 레벨의 전압이 공급되므로, 제2박막트랜지스터(420)는 꺼져 있는 상태를 유지한다.
다음으로, 도 13에 도시된 바와 같이, 프로그래밍 단계(S100)의 제2단계(S110) 동안에 제1스캔신호로 로(low) 레벨의 전압이 공급되어 제1박막트랜지스터(410)는 꺼지고, 제2스캔신호로 하이(high) 레벨의 전압이, 데이터신호로 음의 전압 V-가 공급되며, 이에 따라 제2박막트랜지스터(420)가 켜지면서 제4박막트랜지스터(440)의 문턱전압이 양의 방향으로 이동하게 된다.
이와 같이, 상기 프로그래밍 단계(S100)를 통해 제3박막트랜지스터(430)의 문턱전압은 음의 방향으로, 제4박막트랜지스터(440)의 문턱전압은 양의 방향으로 이동된 상태에서, 디스플레이 단계(S200)를 통해 블랙신호를 화소에 표시하게 된다. 즉, 도 14에 도시된 바와 같이, 디스플레이 단계(S200)의 제3단계(S210) 동안에 제1스캔신호와 제2스캔신호로 하이(high) 레벨의 전압을 공급하여 제1박막트랜지스터(410)와 제2박막트랜지스터(420)를 켜고, 동시에 데이터신호로 0 V를 공급한다. 이때 제4박막트랜지스터(440)의 문턱전압이 양의 방향으로 이동된 상태이므로 제4박막트랜지스터(440)는 켜지지 않는다. 또한, 제3박막트랜지스터(430)의 문턱전압이 음의 방향으로 이동된 상태이므로 제3박막트랜지스터(430)는 켜지며, 이에 따라 제3박막트랜지스터(430)의 소스에 연결된 제1화소라인(540)을 통해 블랙신호(VB)가 화소 전극에 공급되면서 액정에 표시된다.
다음으로, 도 15에 도시된 바와 같이, 디스플레이 단계(S200)의 제4단계(S220) 동안에 제1스캔신호와 제2스캔신호는 로우(low) 레벨의 전압을 공급하여 제1박막트랜지스터(410)와 제2박막트랜지스터를(420)를 끈다. 또한 블랙신호로 V+2를 공급하고, 화이트신호로 V+3을 차례로 공급하면, 제3박막트랜지스터(430)는 켜져 있고 제4박막트랜지스터(440)는 꺼져 있으므로 제1화소라인(540)을 통해 공급되는 블랙신호(V+2)가 화소 전극에 전달되면서 액정에 표시된다. 이때 제1박막트랜지스터(410)와 제2박막트랜지스터(420)는 꺼져 있으므로 제3박막트랜지스터(430)와 제4박막트랜지스터(440)의 게이트는 모두 전하가 빠져나갈 수 있는 경로가 없는 플로팅(floating) 상태가 된다. 상기 플로팅 상태에서는 [전하량 = 커패시터 X 전압]의 관계식에 따라 전하량과 커패시터의 값은 일정하고 화소전극의 전압이 V+2만큼 상승하였으므로, 제1커패시터(450)와 제2커패시터(460)의 부트스트랩(bootstrap) 동작이 일어나 제3박막트랜지스터(430)와 제4박막트랜지스터(440)의 게이트 전압이 V+2만큼 상승하게 된다. 이에 따라 제3박막트랜지스터(430)의 게이트와 소스 사이의 전압 차는 디스플레이 단계(S200)의 제3단계(S210)의 경우와 동일하게 유지된다.
이하, 본 발명의 제4실시예에 따라 구성된 액정표시장치의 한 화소에 블랙신호를 표시할 경우를 설명하도록 한다. 도 16에 도시된 바와 같이, 프로그래밍 단계(S100)에서 스캔신호로 하이(high) 레벨의 전압을, 데이터신호로 양의 전압을 각각 공급하여 제1박막트랜지스터(610)를 켜면서 제2박막트랜지스터(620)의 문턱전압을 음의 방향으로 이동시킨다. 이어서, 도 17에 도시된 바와 같이, 디스플레이 단계(S200)에서 데이터신호로 0 V를 공급하면서 제2박막트랜지스터(620)를 켜진 상태로 유지한다. 이때, 켜진 제2박막트랜지스터(620)의 저항값(RT2,on)이 저항 R(640)의 저항값보다 작기 때문에 제1화소라인(730)을 통해 공급되는 블랙신호(VB)가 화소 전극에 전달되면서 액정에 표시된다. 다음으로, 도 18에 도시된 바와 같이, 디스플레이 단계(S200)의 제3단계(S220) 동안에 제1스캔신호는 로우(low) 레벨의 전압을 공급하여 제1박막트랜지스터(610)를 끈다. 또한 블랙신호로 V+2를 공급하고, 화이트신호로 V+3을 차례로 공급하면, 켜진 제2박막트랜지스터(620)의 저항값(RT2,on)이 저항 R(640)의 저항값보다 작기 때문에 제1화소라인(730)을 통해 공급되는 블랙신호(V+2)가 화소 전극에 전달되면서 액정에 표시된다. 이때 제1박막트랜지스터(610)는 꺼져 있으므로 제2박막트랜지스터(620)의 게이트는 전하가 빠져나갈 수 있는 경로가 없는 플로팅(floating) 상태가 되므로, 제1커패시터(630)를 통해 부트스트랩(bootstrap) 동작이 일어나 제2박막트랜지스터(620)의 게이트 전압이 V+2만큼 상승하게 된다. 이에 따라 제2박막트랜지스터(620)의 게이트와 소스 사이의 전압 차는 디스플레이 단계(S200)의 제3단계(S220)의 경우와 동일하게 유지된다.
이상과 같이 본 발명을 도면에 도시한 실시예를 참고하여 설명하였으나, 이는 발명을 설명하기 위한 것일 뿐이며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 고안의 상세한 설명으로부터 다양한 변형 또는 균등한 실시예가 가능하다는 것을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 권리범위는 특허청구범위의 기술적 사상에 의해 결정되어야 한다.
10, 210, 410, 610 : 제1박막트랜지스터
20, 220, 420, 620 : 제2박막트랜지스터
30, 430 : 제3박막트랜지스터 40, 440 : 제4박막트랜지스터
50, 450 : 제1커패시터 60, 460 : 제2커패시터
110, 510, 710 : 제1스캔라인 120, 520 : 제2스캔라인
130, 320, 530, 720 : 데이터라인 140, 330, 540, 730 : 제1화소라인
150, 340, 550, 740 : 제2화소라인 160, 350, 560, 750 : 공통전압라인
230, 630 : 커패시터 240, 640 : 저항(R)
RT2,on : 제2박막트랜지스터가 켜졌을 때의 저항
RT2,off : 제2박막트랜지스터가 꺼졌을 때의 저항

Claims (19)

  1. 게이트의 절연부에 강유전성 물질을 구비한 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 적어도 1쌍으로 구비한 복수의 화소; 및
    상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 구동회로를 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1항에 있어서,
    각 화소는 상기 일반형 박막트랜지스터로서 제1 및 제2박막트랜지스터 및 상기 메모리형 박막트랜지스터로서 제3 및 제4박막트랜지스터를 포함하되,
    상기 제1박막트랜지스터의 드레인은 상기 제3박막트랜지스터의 게이트에, 상기 제2박막트랜지스터의 드레인은 제4 박막트랜지스터의 게이트에 각각 연결되고, 상기 제3 및 제4박막트랜지스터의 드레인은 화소 전극에 연결되며,
    상기 구동회로는 각 화소에 제1스캔신호를 공급하는 제1스캔라인, 제2스캔신호를 공급하는 제2스캔라인, 데이터신호를 공급하는 데이터라인, 제1화소신호를 공급하는 제1화소라인, 제2화소신호를 공급하는 제2화소라인을 포함하되,
    상기 제1스캔라인은 각 화소의 제1박막트랜지스터의 게이트에, 제2스캔라인은 각 화소의 제2박막트랜지스터의 게이트에 각각 연결되고, 상기 데이터라인은 상기 제1 및 제2박막트랜지스터의 소스에 연결되며, 상기 제1화소라인은 상기 제3박막트랜지스터의 소스에, 상기 제2화소라인은 상기 제4박막트랜지스터의 소스에 각각 연결되는 것을 특징으로 하는 액정표시장치.
  3. 제2항에 있어서,
    상기 제1박막트랜지스터의 드레인과 접지부 사이에 연결된 제1커패시터, 상기 제2박막트랜지스터의 드레인과 접지부 사이에 연결된 제2커패시터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  4. 제2항에 있어서,
    상기 제1박막트랜지스터의 드레인과 화소 전극 사이에 연결된 제1커패시터, 상기 제2박막트랜지스터의 드레인과 화소 전극 사이에 연결된 제2커패시터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  5. 제2항에 있어서,
    상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급하는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    각 화소는 상기 일반형 박막트랜지스터로서 제1박막트랜지스터, 상기 메모리형 박막트랜지스터로서 제2박막트랜지스터 및 상기 제2박막트랜지스터의 드레인에 일측이 연결된 저항(R)을 포함하되,
    상기 제1박막트랜지스터의 드레인과 상기 제2박막트랜지스터의 게이트가 연결되고, 상기 제2박막트랜지스터의 드레인은 화소 전극에 연결되며,
    상기 저항(R)의 크기는 상기 제2박막트랜지스터가 켜졌을 때의 저항(RT2,on)보다 크고 상기 제2박막트랜지스터가 꺼졌을 때의 저항(RT2,off)보다 작으며,
    상기 구동회로는 각 화소에 스캔신호를 공급하는 스캔라인, 데이터신호를 공급하는 데이터라인, 제1화소신호를 공급하는 제1화소라인, 제2화소신호를 공급하는 제2화소라인을 포함하되,
    상기 스캔라인은 상기 제1박막트랜지스터의 게이트에 연결되고, 상기 데이터라인은 상기 제1박막트랜지스터의 소스에 연결되며,
    상기 제1화소라인은 상기 제2박막트랜지스터의 소스에 연결되고, 상기 제2 화소라인은 상기 저항(R)의 타측에 연결되는 것을 특징으로 하는 액정표시장치.
  7. 제6항에 있어서,
    상기 제1박막트랜지스터의 드레인과 접지부 사이에 연결된 커패시터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  8. 제6항에 있어서,
    상기 제1박막트랜지스터의 드레인과 화소 전극 사이에 연결된 커패시터를 더 포함하는 것을 특징으로 하는 액정표시장치.
  9. 제6항에 있어서,
    상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급하는 것을 특징으로 하는 액정표시장치.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 R, RT2,on 및 RT2,off 사이에는 100×RT2,on < R < 100×RT2,off의 관계식을 만족하는 것을 특징으로 하는 액정표시장치.
  11. 게이트의 절연부에 강유전성 물질을 구비한 메모리형 박막트랜지스터와 상기 메모리형 박막트랜지스터의 게이트에 드레인이 연결된 일반형 박막트랜지스터를 1쌍으로 구비한 복수의 화소와 구동회로를 포함하되, 상기 구동회로는 상기 일반형 박막트랜지스터의 소스에 데이터신호를, 상기 일반형 박막트랜지스터의 게이트에 스캔신호를, 상기 메모리형 박막트랜지스터의 소스에 화소신호를 각각 공급하는 액티브 매트릭스형 액정 표시 장치의 구동방법으로서,
    데이터신호와 스캔신호를 공급하여 각 화소의 메모리형 박막트랜지스터에 이력현상을 유도하는 프로그래밍 단계;
    화소신호와 스캔신호를 공급하여 각 화소에 화소정보를 표시하는 디스플레이 단계;
    를 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  12. 제11항에 있어서,
    상기 프로그래밍 단계는,
    상기 디스플레이 단계에서 표시될 화소정보에 따라 상기 메모리형 박막트랜지스터의 문턱전압을 음 또는 양의 방향으로 이동시키는 것을 특징으로 하는 액정표시장치의 구동방법.
  13. 제11항에 있어서,
    각 화소는 상기 메모리형 박막트랜지스터와 일반형 박막트랜지스터를 2쌍 구비하고,
    상기 프로그래밍 단계는,
    어느 한 메모리형 박막트랜지스터의 문턱전압을 음의 방향으로 이동시키는 제1단계;
    다른 메모리형 박막트랜지스터의 문턱전압을 양의 방향으로 이동시키는 제2단계;
    를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법
  14. 제13항에 있어서,
    상기 액정표시장치는 제2항에 따라 구성되고,
    상기 프로그래밍 단계는,
    상기 제1단계에서 상기 제1스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터를 온(on)시키고, 상기 제2단계에서 상기 제2스캔신호로 하이 (high) 레벨의 전압을 공급하여 상기 제2박막트랜지스터를 온(on)시키며, 상기 제1스캔신호 및 제2스캔신호와 동시에 데이터신호로 양의 전압 V+와 음의 전압 V-을 각각 공급하되,
    상기 제1단계에서 데이터신호로 상기 전압 V+를 공급하여 상기 제3박막트랜지스터의 문턱전압을 음으로 이동시키면 상기 제2단계에서 데이터신호로 상기 전압 V-를 공급하여 상기 제4박막트랜지스터의 문턱전압을 양으로 이동시키고,
    상기 제1단계에서 데이터신호로 상기 전압 V-를 공급하여 상기 제3박막트랜지스터의 문턱전압을 양으로 이동시키면 상기 제2단계에서 데이터신호로 상기 전압 V+를 공급하여 상기 제4박막트랜지스터의 문턱전압을 음으로 이동시키는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  15. 제14항에 있어서,
    상기 제1화소라인은 화이트신호를 공급하고, 상기 제2화소라인은 블랙신호를 공급하며,
    상기 프로그래밍 단계는,
    상기 디스플레이 단계에서 화이트신호를 화소에 표시할 경우, 상기 제1단계에서 데이터신호로 상기 전압 V+를 공급하고,
    상기 디스플레이 단계에서 블랙신호를 화소에 표시할 경우, 상기 제1단계에서 데이터신호로 상기 전압 V-를 공급하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  16. 제14항에 있어서,
    상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급하며,
    상기 디스플레이 단계는,
    상기 제1스캔신호와 제2스캔신호로 각각 하이(high) 레벨의 전압을 공급하는 제3단계;
    상기 제1스캔신호와 제2스캔신호로 각각 로(low) 레벨의 전압을 공급하면서 동시에 상기 블랙신호 및 화이트신호를 공급하되, 상기 블랙신호로는 양의 전압 V+2과 상기 V+2 전압을 반전한 음의 전압 V-2를 차례로 공급하고, 상기 화이트신호로는 양의 전압 V+3과 상기 V+3 전압을 반전한 음의 전압 V-3를 차례로 공급하는 제4단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  17. 제11항에 있어서,
    상기 액정표시장치는 제6항에 따라 구성되고,
    상기 프로그래밍 단계는,
    스캔신호로 하이(high) 레벨의 전압을 공급하여 상기 제1박막트랜지스터를 온(on)시키고,
    상기 스캔신호와 동시에 데이터신호로 양의 전압 V+을 공급하여 상기 제2박막트랜지스터의 문턱전압을 음의 방향으로 이동시키거나, 음의 전압 V-를 공급하여 상기 제2박막트랜지스터의 문턱전압을 양의 방향으로 이동시키는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  18. 제17항에 있어서,
    상기 제1화소라인은 화이트신호를 공급하고, 상기 제2화소라인은 블랙신호를 공급하며,
    상기 프로그래밍 단계는,
    상기 디스플레이 단계에서 화이트신호를 화소에 표시할 경우, 데이터신호로 상기 전압 V+를 공급하고,
    상기 디스플레이 단계에서 블랙신호를 화소에 표시할 경우, 데이터신호로 상기 전압 V-를 공급하는 단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
  19. 제17항에 있어서,
    상기 제1화소라인 및 제2화소라인 중 어느 하나는 화이트신호를 공급하고, 다른 하나는 블랙신호를 공급하며,
    상기 디스플레이 단계는,
    상기 스캔신호로 하이(high) 레벨의 전압을 공급하는 제3단계;
    상기 스캔신호로 로(low) 레벨의 전압을 공급하면서 동시에 상기 블랙신호 및 화이트신호를 공급하되, 상기 블랙신호로는 양의 전압 V+2과 상기 V+2 전압을 반전한 음의 전압 V-2를 차례로 공급하고, 상기 화이트신호로는 양의 전압 V+3과 상기 V+3 전압을 반전한 음의 전압 V-3를 차례로 공급하는 제4단계를 더 포함하는 것을 특징으로 하는 액정표시장치의 구동방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080080117A (ko) * 2005-11-16 2008-09-02 폴리머 비젼 리미티드 강유전성 박막 트랜지스터 기반의 픽셀들을 가지는 액티브메트릭스 디스플레이들을 어드레싱하기 위한 방법
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080080117A (ko) * 2005-11-16 2008-09-02 폴리머 비젼 리미티드 강유전성 박막 트랜지스터 기반의 픽셀들을 가지는 액티브메트릭스 디스플레이들을 어드레싱하기 위한 방법
KR20090110524A (ko) * 2008-04-18 2009-10-22 창원대학교 산학협력단 2-트랜지스터 ｏｔｐ 메모리 셀을 포함하는 ｏｔｐ 메모리장치

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