WO2011055572A1

WO2011055572A1 - 表示装置

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Publication number: WO2011055572A1
Application number: PCT/JP2010/062318
Authority: WO
Inventors: 山内　祥光
Original assignee: シャープ株式会社
Priority date: 2009-11-06
Filing date: 2010-07-22
Publication date: 2011-05-12
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Abstract

閾値電圧のバラツキの影響を受けることなく、低消費電力で画素電圧が保持できる表示装置を提供する。液晶容量素子（Ｃｌｃ）は画素電極（２０）と対向電極（８０）に挟まれることで形成される。対向電極（８０）には対向電圧（Ｖｃｏｍ）が印加される。画素電極（２０）、第１スイッチ回路（２２）の一端、第２スイッチ回路（２３）の一端、第２トランジスタ（Ｔ２）の第１端子が内部ノード（Ｎ１）を形成する。第１スイッチ回路（２２）の他端はソース線（ＳＬ）に接続する。第２スイッチ回路（２３）は、他端を電圧供給線（ＶＳＬ）に接続し、トランジスタ（Ｔ１）とトランジスタ（Ｔ３）の直列回路で構成され、トランジスタ（Ｔ１）の制御端子、トランジスタ（Ｔ２）の第２端子、及びブースト容量素子（Ｃｂｓｔ）の一端で出力ノード（Ｎ２）を形成する。ブースト容量素子（Ｃｓｂｔ）の他端はブースト線（ＢＳＴ）に、トランジスタ（Ｔ２）の制御端子はリファレンス線（ＲＥＦ）に、トランジスタ（Ｔ３）の制御端子は選択線（ＳＥＬ）に接続される。

Description

表示装置

　本発明は、画素回路及びこれを備えた表示装置に関し、特にアクティブマトリクス型の表示装置に関する。

　携帯電話や携帯型ゲーム機等の携帯用端末は、その表示手段として液晶表示装置を用いるのが一般的である。また、携帯電話等は、バッテリで駆動されることから、消費電力の低減が強く要請される。このため、時刻や電池残量といった常時表示を必要とする情報については、反射型サブパネルに表示している。また、最近では、同一メインパネルにて、フルカラー表示による通常表示と反射型での常時表示との両立が要求されるようになってきている。

　図２６に、一般的なアクティブマトリクス型の液晶表示装置の画素回路の等価回路を示す。また、図２７に、ｍ×ｎ画素のアクティブマトリクス型の液晶表示装置の回路配置例を示す。なお、ｍ，ｎはいずれも２以上の整数である。

　図２７に示すように、ｍ本のソース線ＳＬ１，ＳＬ２，……，ＳＬｍと、ｎ本の走査線ＧＬ１，ＧＬ２，……，ＧＬｎの各交点に、薄膜トランジスタ（ＴＦＴ）からなるスイッチ素子を設ける。図２６では、各ソース線ＳＬ１，ＳＬ２，……，ＳＬｍを、ソース線ＳＬで代表し、同様に、各走査線ＧＬ１，ＧＬ２，……，ＧＬｎを代表してＧＬと符号を付している。

　図２６に示すように、ＴＦＴを介して液晶容量素子Ｃｌｃと補助容量素子Ｃｓが並列に接続されている。液晶容量素子Ｃｌｃは画素電極２０と対向電極８０の間に液晶層を設けた積層構造で構成される。対向電極は共通（コモン）電極とも呼ばれる。

　なお、図２７では、各画素回路については、簡略的にＴＦＴと画素電極（黒色の矩形部分）だけを表示している。

　補助容量Ｃｓは、一端（一方の電極）が画素電極２０に、他端（他方の電極）が補助容量線ＣＳＬに接続しており、画素電極２０に保持される画素データの電圧を安定化する。補助容量Ｃｓは、ＴＦＴのリーク電流、液晶分子の有する誘電率異方性により黒表示と白表示で液晶容量素子Ｃｌｃの電気容量が変動すること、及び、画素電極と周辺配線間の寄生容量を介して生じる電圧変動等に起因して、画素電極に保持する画素データの電圧が変動するのを抑制する効果がある。走査線の電圧を順次制御することで、１本の走査線に接続するＴＦＴが導通状態となり、走査線単位で各ソース線に供給される画素データの電圧が対応する画素電極に書き込まれる。

　フルカラー表示による通常表示では、表示内容が静止画の場合でも、１フレーム毎に、同じ画素に同じ表示内容が繰り返し書き込まれる。このように、画素電極に保持する画素データの電圧が更新されることで、画素データの電圧変動が最小限に抑制され、高品質な静止画の表示が担保される。

　液晶表示装置を駆動するための消費電力は、ソースドライバによるソース線駆動のための消費電力にほぼ支配され、概ね、以下の数１に示す関係式によって表される。なお、数１において、Ｐは消費電力，ｆはリフレッシュレート（単位時間当たりの１フレーム分のリフレッシュ動作回数），Ｃはソースドライバによって駆動される負荷容量，Ｖはソースドライバの駆動電圧，ｎは走査線数，ｍはソース線数をそれぞれ示す。ここで、リフレッシュ動作とは、表示内容を保持しながらソース線を介して画素電極に対して電圧を印加する動作を指す。

　（数１）
　Ｐ∝ｆ・Ｃ・Ｖ^２・ｎ・ｍ

　ところで、常時表示の場合は、表示内容が静止画であることから、必ずしも画素データの電圧を１フレーム毎に更新する必要はない。このため、液晶表示装置の消費電力を更に低減するために、この常時表示時のリフレッシュ周波数を下げることが行われている。しかし、リフレッシュ周波数を下げると、ＴＦＴのリーク電流により、画素電極に保持されている画素データ電圧が変動する。当該電圧変動が、各画素の表示輝度（液晶の透過率）の変動となり、フリッカとして観測されるようになる。また、各フレーム期間における平均電位も低下するので、十分なコントラストを得られない等の表示品位の低下を招くおそれもある。

　ここで、電池残量や時刻表示等の静止画の常時表示において、リフレッシュ周波数の低下により表示品質が低下する問題の解決と低消費電力化とを同時に実現する方法として、例えば、下記特許文献１に記載の構成が開示されている。特許文献１に開示の構成では、透過型と反射型の両機能による液晶表示が可能であり、更に、反射型による液晶表示が可能な画素領域内の画素回路にはメモリ部を有している。このメモリ部は、反射型液晶の表示部において表示すべき情報を電圧信号として保持している。反射型による液晶表示時には、画素回路がメモリ部内に保持された電圧を読み出すことで、当該電圧に応じた情報を表示する。

　特許文献１では、上記メモリ部がＳＲＡＭで構成されており、上記電圧信号が静的に保持されるため、リフレッシュ動作が不要となり、表示品質の維持と低消費電力化が同時に実現できる。

特開２００７－３３４２２４号公報

　しかし、携帯電話等で使用される液晶表示装置において、上記のような構成を採用した場合には、通常動作時にアナログ情報としての各画素データの電圧を保持するための補助容量素子に加えて、画素データを記憶するためのメモリ部を画素毎或いは画素群毎に備える必要がある。これにより、液晶表示装置における表示部を構成するアレイ基板（アクティブマトリクス基板）に形成すべき素子数や信号線数が増えるため、透過モードでの開口率が低下する。また、液晶を交流駆動するための極性反転駆動回路を上記メモリ部と共に設ける場合には、更に開口率の低下を招く。このように素子数や信号線数の増加によって開口率が低下すると通常表示モードでの表示画像の輝度が低下する。

　また、各画素回路を構成するトランジスタ素子は、そのプロセスにおいてある程度の閾値のバラツキを有する。この閾値のバラツキに起因して、画素電圧に影響を及ぼすおそれもある。

　本発明は、上記の問題点に鑑みてなされたもので、その目的は、開口率の低下を招くことなく低消費電力で液晶の劣化及び表示品質の低下を防止できる表示装置を提供する点にある。特に、閾値のバラツキに起因して当該閾値が小さいトランジスタ素子を含む画素回路においても、書き込み後の画素電圧を維持することが可能な表示装置を提供することを目的とする。

　上記の目的を達成すべく、本発明に係る表示装置は、
　画素回路を複数配置してなる画素回路群を有する表示装置であって、
　前記画素回路は、
　　単位表示素子を含む表示素子部と、
　　前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
　　少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
　　所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
　　前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
　　第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１～第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
　　前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
　　前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
　　前記第１スイッチ回路の一端が前記データ信号線に接続し、
　　前記第２スイッチ回路の一端が前記電圧供給線に接続し、
　　前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
　　前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
　　前記第２トランジスタ素子の制御端子が第１制御線に接続し、
　　前記第３トランジスタ素子の制御端子が第２制御線に接続し、
　　前記第１容量素子の他端が前記第３制御線に接続し、
　　前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
　前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第１及び第２制御線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
　複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
　前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
　前記制御線駆動回路が、
　　前記第２制御線に対して前記第３トランジスタ素子を非導通状態とする所定の電圧を印加すると共に、前記第１制御線に対して、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする第１制御電圧を印加し、
　　その後に、前記第３制御線に対して第１ブースト電圧を印加することにより、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とし、
　　その後に、前記第１制御線に対する印加電圧を第２制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断し、
　　その後に、前記第３制御線に対する印加電圧を前記第１ブースト電圧よりも接地電圧に近い第２ブースト電圧に変更して、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えて前記出力ノードの電位を接地電位の方向にシフトさせることで、前記内部ノードの電圧が前記第１電圧状態の場合には引き続き前記第１トランジスタ素子を導通状態とする一方、前記第２電圧状態の場合には前記第１トランジスタ素子を非導通状態とし、
　　その後に、前記第２制御線に対する印加電圧を変更して前記第３トランジスタ素子を導通状態とし、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を供給することを特徴とする。

　このとき、電圧供給線は、データ信号線と兼用しても構わない。また、画素回路が、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を更に備える場合には、前記電圧供給線を前記第４制御線と兼用することも可能である。

　本発明の構成により、通常の書き込み動作の他、書き込み動作によることなく表示素子部両端間の電圧の絶対値を直前の書き込み動作時の値に復帰させる動作（セルフリフレッシュ動作）を実行することができる。特に、本発明によれば、１回のパルス電圧の印加によって、複数の画素回路の中から対象となる階調の電圧状態に復帰させるべき内部ノードを備えた画素回路のみを自動的にリフレッシュさせることができ、内部ノードに多値レベルの電圧状態が保持される状況下でのセルフリフレッシュ動作が可能となる。

　画素回路が複数配列されている場合において、通常の書き込み動作は、一般的に行毎に実行される。このため、最大で、配列された画素回路の行数分だけドライバ回路を駆動させる必要がある。これに対し、本発明の画素回路によれば、セルフリフレッシュ動作を行うことにより、配置された複数の画素に対して、保持されている電圧状態毎に一括してリフレッシュ動作を実行することができる。このため、リフレッシュ動作の開始から終了までに必要なドライバ回路の駆動回数を大きく削減することができ、低消費電力を実現できる。そして、画素回路内にＳＲＡＭ等のメモリ部を別途備える必要がないため、従来技術のように開口率を大きく低下させるということがない。

　そして、特に本発明の構成によれば、画素回路内のトランジスタ素子が、その閾値が低い素子であっても、そのことに影響されずに書き込み直後の画素電圧を維持することが可能である。この理由は以下の点にある。

　本発明の表示装置が行うセルフリフレッシュ動作においては、内部ノードが第１電圧状態（高レベル電圧）の場合にのみ、電圧供給線から第１電圧状態の電圧を供給する一方、第２電圧状態（低レベル電圧）の場合には前記電圧が供給されないような構成とする。これにより、書き込み直後の内部ノードが第１電圧状態である画素回路に対してのみ自動選択的にリフレッシュ動作が実行される。しかし、この動作が確実に行われるためには、書き込み直後の内部ノードが第２電圧状態である画素回路の場合に、電圧供給線から供給される第１電圧状態の電圧が内部ノードに供給されないような回路構成である必要がある。この制御を第２スイッチ回路の導通制御により実現している。

　第２スイッチ回路は第３トランジスタ素子と第１トランジスタ素子を有して構成される。セルフリフレッシュ動作時においては、内部ノードの電圧状態にかかわらず第３トランジスタ素子を導通させた後に、電圧供給線から第１電圧状態の電圧を供給するので、前述した第２スイッチ回路の導通制御は、実質的に第１トランジスタ素子の導通制御によって行われる。

　第１トランジスタ素子の導通制御は、第３制御線への電圧印加により出力ノードの電位を変動することによって行う。内部ノードが第１電圧状態の場合には、第２トランジスタを遮断した状態で第３制御線に対して電圧を印加させることで出力ノードの電位を接地電位から離れる方向にシフトさせ、これによって第１トランジスタ素子を導通させる。なお、第１トランジスタ素子がＮチャネル型であれば、出力ノードの電位を正方向に突き上げるよう正の第１ブースト電圧を印加し、Ｐチャネル型であれば負方向に突き下げるよう負の第１ブースト電圧を印加すれば良い。

　一方、内部ノードが第２電圧状態の場合には、第２トランジスタ素子を出力ノードから内部ノードに向かう方向に導通させた状態で第３制御線に対する電圧印加を行うことで、出力ノードの電位をあまり変更させないようにし、これによって第１トランジスタ素子を非導通とする。

　しかしながら、内部ノードが第２電圧状態であっても、第１トランジスタ素子の閾値電圧が低い場合には、電圧供給線から内部ノードに向かうリーク電流が生じ、これによって内部ノードの電位が変化してしまうおそれがある。

　このため、本発明の構成では、第３トランジスタ素子を導通する前段階で、第３制御線の印加電圧を第１ブースト電圧よりも接地電圧に近い第２ブースト電圧に変更し、出力ノードの電位、すなわち第１トランジスタ素子の制御端子の電位を接地電位側にシフトさせ、これによって内部ノードが第２電圧状態の場合に第１トランジスタ素子を確実に非導通にしている。このとき、内部ノードが第１電圧状態の場合にも出力ノードの電位が接地電位側にシフトするが、第１ブースト電圧の印加時点において出力ノードの電位が接地電位から離れる方向（Ｎチャネル型であれば正方向）に大きくシフトしているため、その電位が多少接地電位側にシフトしても依然として第１トランジスタ素子の導通状態を継続できる。つまり、第２ブースト電圧としては、内部ノードが第２電圧状態の場合には第２トランジスタ素子を確実に非導通にし、第１電圧状態の場合には第２トランジスタ素子を引き続き導通させるような値である必要がある。

　このような構成とすることで、万一第１トランジスタ素子の閾値電圧が低い場合においても、電圧供給線に第１電圧状態の電圧を印加することで、内部ノードが第２電圧状態の画素回路に対して内部ノードの電位変化を招くことなく、内部ノードが第１電圧状態の画素回路に対してのみ自動選択的にリフレッシュ動作を実行することができる。

本発明の表示装置の概略構成の一例を示すブロック図液晶表示装置の一部断面概略構造図本発明の表示装置の概略構成の一例を示すブロック図画素回路の基本回路構成を示す回路図第１類型の回路構成例を示す回路図第１類型の別の回路構成例を示す回路図第１類型の別の回路構成例を示す回路図第２類型の回路構成例を示す回路図第３類型の回路構成例を示す回路図第４類型の回路構成例を示す回路図第４類型の別の回路構成例を示す回路図第４類型の別の回路構成例を示す回路図第５類型の回路構成例を示す回路図第６類型の回路構成例を示す回路図第６類型の回路構成例を示す回路図第６類型の回路構成例を示す回路図第１，第４類型の画素回路によるセルフリフレッシュ動作のタイミング図第２，第５類型の画素回路によるセルフリフレッシュ動作のタイミング図第３，第６類型の画素回路によるセルフリフレッシュ動作のタイミング図第１類型の画素回路による常時表示モード時の書き込み動作のタイミング図第４類型の画素回路による常時表示モード時の書き込み動作のタイミング図常時表示モードにおける書き込み動作とセルフリフレッシュ動作の実行手順を示すフローチャート第１類型の画素回路による通常表示モード時の書き込み動作のタイミング図本発明の画素回路の更に別の基本回路構成を示す回路図本発明の画素回路の更に別の基本回路構成を示す回路図一般的なアクティブマトリックス型の液晶表示装置の画素回路の等価回路図ｍ×ｎ画素のアクティブマトリックス型の液晶表示装置の回路配置例を示すブロック図

　本発明の画素回路及び表示装置の各実施形態につき、以下において図面を参照して説明する。なお、図２６及び図２７と同一の構成要素については、同一の符号を付している。

　［第１実施形態］
　第１実施形態では、本発明の表示装置（以下、単に「表示装置」という）、並びにこれに含まれる画素回路の構成について説明する。

　《表示装置》
　図１に、表示装置１の概略構成を示す。表示装置１は、アクティブマトリクス基板１０、対向電極８０、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４、及び後述する種々の信号線を備える。アクティブマトリクス基板１０上には、画素回路２が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。

　なお、図１では、図面が煩雑になるのを避けるため、画素回路２はブロック化して表示している。また、アクティブマトリクス基板１０上に各種の信号線が形成されていることを明確化するために、便宜的に、アクティブマトリクス基板１０を対向電極８０の上側に図示している。

　本実施形態では、表示装置１は、同じ画素回路２を用いて、通常表示モードと常時表示モードの２つの表示モードで画面表示を行うことができる構成である。通常表示モードは、動画若しくは静止画をフルカラー表示で表示する表示モードで、バックライトを利用した透過型液晶表示を利用する。一方、本実施形態の常時表示モードは、画素回路単位で２階調（白黒）表示し、３つの隣接する画素回路２を３原色（Ｒ，Ｇ，Ｂ）の各色に割り当てて、８色を表示する表示モードである。更に、常時表示モードでは、隣接する３つの画素回路を更に複数セット組み合わせて、面積階調により表示色の数を増やすことも可能である。なお、本実施形態の常時表示モードは、透過型液晶表示でも反射型液晶表示でも利用可能な技術である。

　以下の説明では、便宜的に、１つの画素回路２に対応する最小表示単位を「画素」と呼び、各画素回路に書き込む「画素データ」は、３原色（Ｒ，Ｇ，Ｂ）によるカラー表示の場合には各色の階調データとなる。３原色に加えて白黒の輝度データを含めてカラー表示する場合には、当該輝度データも画素データに含まれる。

　図２は、アクティブマトリクス基板１０と対向電極８０の関係を示す概略断面構造図であり、画素回路２の構成要素である表示素子部２１（図４参照）の構造を示している。アクティブマトリクス基板１０は、光透過性の透明基板であり、例えばガラスやプラスチックからなる。

　図１に図示したように、アクティブマトリクス基板１０上には各信号線を含む画素回路２が形成されている。図２では、画素回路２の構成要素を代表して画素電極２０を図示している。画素電極２０は、光透過性の透明導電材料、例えばＩＴＯ（インジウムスズ酸化物）からなる。

　アクティブマトリクス基板１０に対向するように、光透過性の対向基板８１が配置されており、これら両基板の間隙には液晶層７５が保持される。両基板の外表面には偏光板（不図示）が貼り付けられている。

　液晶層７５は、両基板の周辺部分においてはシール材７４によって封止されている。対向基板８１には、ＩＴＯ等の光透過性の透明導電材料からなる対向電極８０が、画素電極２０と対向するように形成されている。この対向電極８０は、対向基板８１上をほぼ一面に広がるように単一膜として形成されている。ここで、１つの画素電極２０と対向電極８０とその間に挟持された液晶層７５によって単位液晶表示素子Ｃｌｃ（図４参照）が形成される。

　また、バックライト装置（不図示）がアクティブマトリクス基板１０の背面側に配置されており、アクティブマトリクス基板１０から対向基板８１に向かう方向に光を放射することができる。

　図１に示すように、アクティブマトリクス基板１０上には複数の信号線が縦横方向に形成されている。そして、縦方向（列方向）に延伸するｍ本のソース線（ＳＬ１，ＳＬ２，……，ＳＬｍ）と、横方向（行方向）に延伸するｎ本のゲート線（ＧＬ１，ＧＬ２，……，ＧＬｎ）が交差する箇所において、画素回路２がマトリクス状に複数形成されている。ｍ，ｎはいずれも２以上の自然数である。また、各ソース線を「ソース線ＳＬ」で代表し、各ゲート線を「ゲート線ＧＬ」で代表する。

　ここで、ソース線ＳＬが「データ信号線」に対応し、ゲート線ＧＬが「走査信号線」に対応する。また、ソースドライバ１３が「データ信号線駆動回路」に対応し、ゲートドライバ１４が「走査信号線駆動回路」に対応し、対向電極駆動回路１２が「対向電極電圧供給回路」に対応し、表示制御回路１１の一部が「制御線駆動回路」に対応する。

　なお、図１では、表示制御回路１１，対向電極駆動回路１２が、それぞれソースドライバ１３やゲートドライバ１４とは別個独立して存在するように図示されているが、これらのドライバ内に表示制御回路１１や対向電極駆動回路１２が含まれる構成であっても構わない。

　本実施形態では、画素回路２を駆動する信号線として、上述のソース線ＳＬとゲート線ＧＬ以外に、リファレンス線ＲＥＦ、選択線ＳＥＬ、補助容量線ＣＳＬ、電圧供給線ＶＳＬ、及びブースト線ＢＳＴを備える。

　電圧供給線ＶＳＬは、図１のように独立した信号線とすることもできるし、補助容量線ＣＳＬ，或いはソース線ＳＬと共通化することも可能である。図１の構成において、電圧供給線ＶＳＬが補助容量線ＣＳＬ或いはソース線ＳＬと共通化された場合の構成を図３に示す。図３のように電圧供給線ＶＳＬを補助容量線ＣＳＬ或いはソース線ＳＬと共通化させることで、アクティブマトリクス基板１０上に配置すべき信号線の本数を低減でき、各画素の開口率を向上できる。

　リファレンス線ＲＥＦ，選択線ＳＥＬ，ブースト線ＢＳＴは、それぞれ「第１制御線」，「第２制御線」，「第３制御線」に対応し、表示制御回路１１によって駆動される。また、補助容量線ＣＳＬは、「第４制御線」に対応し、一例として表示制御回路１１によって駆動される。

　図１及び図３において、リファレンス線ＲＥＦ，選択線ＳＥＬ，ブースト線ＢＳＴ及び補助容量線ＣＳＬは、いずれも行方向に延伸するように各行に設けられており、画素回路アレイの周辺部で各行の配線が相互に接続して一本化されているが、各行の配線は個別に駆動され、動作モードに応じて共通の電圧が印加可能に構成されても良い。また、後述する画素回路２の回路構成の類型によっては、リファレンス線ＲＥＦ、選択線ＳＥＬ、及び、補助容量線ＣＳＬの一部又は全てを、列方向に延伸するように各列に設けることもできる。基本的に、リファレンス線ＲＥＦ、選択線ＳＥＬ、ブースト線ＢＳＴ及び補助容量線ＣＳＬのそれぞれは、複数の画素回路２で共通に使用される構成となっている。

　表示制御回路１１は、後述する通常表示モード及び常時表示モードにおける各書き込み動作と、常時表示モードにおけるセルフリフレッシュ動作を制御する回路である。

　書き込み動作時には、表示制御回路１１は、外部の信号源から表示すべき画像を表すデータ信号Ｄｖとタイミング信号Ｃｔを受け取り、当該信号Ｄｖ，Ｃｔに基づき、画像を画素回路アレイの表示素子部２１（図４参照）に表示させるための信号として、ソースドライバ１３に与えるディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃと、ゲートドライバ１４に与える走査側タイミング制御信号Ｇｔｃと、対向電極駆動回路１２に与える対向電圧制御信号Ｓｅｃと、リファレンス線ＲＥＦ，選択線ＳＥＬ，補助容量線ＣＳＬ，ブースト線ＢＳＴ，及び電圧供給線ＶＳＬにそれぞれ印加する各信号電圧を生成する。

　ソースドライバ１３は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作時に、各ソース線ＳＬに対して所定のタイミングで所定の電圧振幅のソース信号を印加する回路である。

　書き込み動作時、ソースドライバ１３は、ディジタル画像信号ＤＡ及びデータ側タイミング制御信号Ｓｔｃに基づき、ディジタル信号ＤＡの表わす１表示ライン分の画素値に相当する、対向電圧Ｖｃｏｍの電圧レベルに適合した電圧をソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍとして１水平期間（「１Ｈ期間」ともいう）毎に生成する。当該電圧は、通常表示モードでは多階調のアナログ電圧であり、常時表示モードでは、２階調（２値）の電圧となる。そして、これらのソース信号を、それぞれ対応するソース線ＳＬ１，ＳＬ２，……，ＳＬｍに印加する。

　また、セルフリフレッシュ動作時には、ソースドライバ１３は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのソース線ＳＬに対して、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。

　ゲートドライバ１４は、表示制御回路１１からの制御により、書き込み動作、セルフリフレッシュ動作時に、各ゲート線ＧＬに対して所定のタイミングで所定の電圧振幅のゲート信号を印加する回路である。なお、このゲートドライバ１４は、画素回路２と同様に、アクティブマトリクス基板１０上に形成されても構わない。

　書き込み動作時、ゲートドライバ１４は、走査側タイミング制御信号Ｇｔｃに基づき、ソース信号Ｓｃ１，Ｓｃ２，……，Ｓｃｍを各画素回路２に書き込むために、ディジタル画像信号ＤＡの各フレーム期間において、ゲート線ＧＬ１，ＧＬ２，……，ＧＬｎをほぼ１水平期間ずつ順次選択する。

　また、セルフリフレッシュ動作時には、ゲートドライバ１４は、表示制御回路１１からの制御により、対象となる画素回路２に接続する全てのゲート線ＧＬに、同一のタイミングで同一の電圧印加を行う（詳細は後述する）。

　対向電極駆動回路１２は、対向電極８０に対して対向電極配線ＣＭＬを介して対向電圧Ｖｃｏｍを印加する。本実施形態では、対向電極駆動回路１２は、通常表示モード及び常時表示モードにおいて、対向電圧Ｖｃｏｍを所定の高レベル（５Ｖ）と所定の低レベル（０Ｖ）の間で交互に切り換えて出力する。このように、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換えながら対向電極８０を駆動することを「対向ＡＣ駆動」と呼ぶ。

　通常表示モードにおける「対向ＡＣ駆動」は、１水平期間毎及び１フレーム期間毎に、対向電圧Ｖｃｏｍを高レベルと低レベルの間で切り換える。つまり、ある１フレーム期間では、相前後する２つの水平期間で、対向電極８０と画素電極２０間の電圧極性が変化する。また、同じ１水平期間においても、相前後する２つのフレーム期間では、対向電極８０と画素電極２０間の電圧極性が変化する。

　一方、常時表示モードでは、１フレーム期間中は、同じ電圧レベルが維持されるが、相前後する２つの書き込み動作で対向電極８０と画素電極２０間の電圧極性が変化する。

　対向電極８０と画素電極２０間に同一極性の電圧を印加し続けると、表示画面の焼き付き（面焼き付き）が発生するため、極性反転動作が必要となるが、「対向ＡＣ駆動」を採用することで、極性反転動作における画素電極２０に印加する電圧振幅が低減できる。

　《画素回路》
　次に、画素回路２の構成について図４～図１６の各図を参照して説明する。

　図４に、本発明の画素回路２の基本回路構成を示す。画素回路２は、全ての回路構成に共通して、単位液晶表示素子Ｃｌｃを含む表示素子部２１，第１スイッチ回路２２，第２スイッチ回路２３，制御回路２４，及び補助容量素子Ｃｓを備える構成である。補助容量素子Ｃｓは「第２容量素子」に対応する。

　画素電極２０は、第１スイッチ回路２２、第２スイッチ回路２３、及び制御回路２４の各一端に接続して、内部ノードＮ１を形成している。内部ノードＮ１は、書き込み動作時にソース線ＳＬから供給される画素データの電圧を保持する。

　補助容量素子Ｃｓは、一端が内部ノードＮ１に、他端が補助容量線ＣＳＬに接続する。この補助容量素子Ｃｓは、内部ノードＮ１が画素データの電圧を安定的に保持できるように追加的に設けられたものである。

　第１スイッチ回路２２は、内部ノードＮ１を構成しない側の一端が、ソース線ＳＬと接続する。第１スイッチ回路２２は、スイッチ素子として機能するトランジスタＴ４を備えている。トランジスタＴ４は、制御端子がゲート線に接続するトランジスタを指し、「第４トランジスタ」に対応する。少なくともトランジスタＴ４のオフ時には、第１スイッチ回路２２は非導通状態となり、ソース線ＳＬと内部ノードＮ１間の導通が遮断される。

　第２スイッチ回路２３は、内部ノードＮ１を構成しない側の一端が、電圧供給線ＶＳＬと接続する。第２スイッチ回路２３は、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。なお、トランジスタＴ１は、制御端子が制御回路２４の出力ノードＮ２に接続するトランジスタを指し、「第１トランジスタ素子」に対応する。また、トランジスタＴ３は、制御端子が選択線ＳＥＬに接続するトランジスタを指し、「第３トランジスタ素子」に対応する。トランジスタＴ１とトランジスタＴ３の両方がオン時に、第２スイッチ回路２１は導通状態となり、電圧供給線ＶＳＬと内部ノードＮ１間が導通状態となる。

　制御回路２４は、トランジスタＴ２とブースト容量素子Ｃｂｓｔの直列回路で構成される。トランジスタＴ２の第１端子が内部ノードＮ１に接続し、制御端子がリファレンス線ＲＥＦに接続する。また、トランジスタＴ２の第２端子は、ブースト容量素子Ｃｂｓｔの第１端子、及びトランジスタＴ１の制御端子と接続して出力ノードＮ２を形成する。ブースト容量素子Ｃｂｓｔの第２端子は、図４に示すようにブースト線ＢＳＴに接続される。

　ところで、内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されている。符号の煩雑化を避けるべく、補助容量素子の静電容量（「補助容量」と呼ぶ）をＣｓ、液晶容量素子の静電容量（「液晶容量」と呼ぶ）をＣｌｃと表す。このとき、内部ノードＮ１に寄生する全容量、すなわち画素データを書き込んで保持すべき画素容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされる（Ｃｐ≒Ｃｌｃ＋Ｃｓ）。

　このとき、ブースト容量素子Ｃｂｓｔは、当該素子の静電容量（「ブースト容量」と呼ぶ）をＣｂｓｔと記載すれば、Ｃｂｓｔ＜＜Ｃｐが成立するように設定されている。

　出力ノードＮ２は、トランジスタＴ２がオン時に、内部ノードＮ１の電圧レベルに応じた電圧を保持し、トランジスタＴ２がオフ時には、内部ノードＮ１の電圧レベルが変化しても当初の保持電圧を維持する。出力ノードＮ２の保持電圧によって、第２スイッチ回路２３のトランジスタＴ１のオンオフが制御される構成となっている。

　上記４種類のトランジスタＴ１～Ｔ４は、いずれもアクティブマトリクス基板１０上に形成される、ポリシリコンＴＦＴやアモルファスシリコンＴＦＴ等の薄膜トランジスタであり、第１及び第２端子の一方がドレイン電極、他方がソース電極、制御端子がゲート電極に相当する。更に、各トランジスタＴ１～Ｔ４は、それぞれ単体のトランジスタ素子で構成されても良いが、オフ時のリーク電流を抑制する要請が高い場合は、複数のトランジスタを直列に接続し、制御端子を共通化して構成されても良い。以下の画素回路２の動作説明では、トランジスタＴ１～Ｔ４が、全てＮチャネル型のポリシリコンＴＦＴで、閾値電圧が２Ｖ程度のものを想定する。

　実際のところ、トランジスタの閾値電圧はプロセス工程に起因してバラツキを生じることが予想される。本発明の構成は、特にトランジスタＴ１の閾値電圧が低下した場合に、後述するセルフリフレッシュ動作時に生じ得る問題を解消することができる点が一つの特徴であるため、トランジスタＴ１の閾値電圧が２Ｖよりも十分低い場合についても適宜説明する。

　画素回路２は、後述するように多様な回路構成が可能であるが、これらは以下のようにパターン化することができる。

　１）第１スイッチ回路２２の構成についてみれば、トランジスタＴ４だけで構成される場合、トランジスタＴ４と他のトランジスタ素子の直列回路で構成される場合、の２通りが可能である。後者の場合、直列回路を構成する他のトランジスタ素子としては、第２スイッチ回路２３内のトランジスタＴ３を用いることもできるし、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続している別のトランジスタ素子とすることもできる。

　２）電圧供給線ＶＳＬについてみれば、独立した信号線とするか、補助容量線ＣＳＬと兼用して共通化させるか、ソース線ＳＬと兼用して共通化させるか、の３通りが可能である。

　以下では、上記１）～２）に基づいて、画素回路２を第１スイッチ回路２２の構成並びに電圧供給線ＶＳＬの構成の組み合わせについて、６つの類型に分ける。

　すなわち、第１スイッチ回路２２がトランジスタＴ４だけで構成されている場合を第１～第３類型、第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子の直列回路で構成されている場合を第４～第６類型とする。このうち、第１及び第４類型は、電圧供給線ＶＳＬが独立した信号線で構成されている場合であり、第２及び第５類型は、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化した構成であり、第３及び第６類型は、電圧供給線ＶＳＬがソース線ＳＬと共通化した構成である。

　なお、同一グループ内で同一類型の画素回路であっても、第２スイッチ回路２３内のトランジスタＴ３の配置箇所の相違に応じて複数の変形パターンが考えられる。

　（第１～第３類型）
　まず、第１スイッチ回路２２がトランジスタＴ４だけで構成されている画素回路の各類型について説明する。

　図５に示す第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬが独立した信号線で構成されている。リファレンス線ＲＥＦ及び電圧供給線ＶＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。

　ここで、図５では、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成され、一例として、トランジスタＴ１の第１端子が内部ノードＮ１に接続し、トランジスタＴ１の第２端子がトランジスタＴ３の第１端子に接続し、トランジスタＴ３の第２端子がソース線ＳＬに接続する構成例を示している。しかし、当該直列回路のトランジスタＴ１とトランジスタＴ３の配置は入れ替わっても良く、また、２つのトランジスタＴ３の間にトランジスタＴ１を挟んだ回路構成でも構わない。当該２つの変形回路構成例を、図６及び図７に示す。

　図８に示す第２類型の画素回路２Ｂは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化している。補助容量線ＣＳＬは、一例としてゲート線ＧＬと平行に横方向（行方向）に延伸しているが、ソース線ＳＬと平行に縦方向（列方向）に延伸しても良い。

　図９に示す第３類型の画素回路２Ｃは、第１スイッチ回路２２がトランジスタＴ４だけで構成され、電圧供給線ＶＳＬがソース線ＳＬと共通化している。

　なお、第２～第３類型においても、第１類型の場合と同様、図６や図７に示したような、第２スイッチ回路２３の構成に応じた変形回路の実現が可能である。

　（第４～第６類型）
　次に、第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子の直列回路で構成されている画素回路の各類型について説明する。

　図１０に示す第４類型の画素回路２Ｄは、第１スイッチ回路２２がトランジスタＴ４と他のトランジスタ素子の直列回路で構成される点を除けば、図６に示す第１類型の画素回路２Ａと共通である。

　ここで、図１０では、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタを兼用する構成が示されている。すなわち、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成され、第２スイッチ回路２３が、トランジスタＴ１とトランジスタＴ３の直列回路で構成される。そして、トランジスタＴ３の第１端子が内部ノードＮ１に接続し、トランジスタＴ３の第２端子がトランジスタＴ１の第１端子とトランジスタＴ４の第１端子に接続し、トランジスタＴ４の第２端子がソース線ＳＬに接続し、トランジスタＴ１の第２端子が電圧供給線ＶＳＬに接続している。

　つまり、第４類型の画素回路２Ｄでは、第１スイッチ回路２２が、ゲート線ＧＬに加えて、選択線ＳＥＬによって導通制御がなされる構成である。

　この第４類型の変形例として、図１１に示すように、第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子として、第２スイッチ回路２３内のトランジスタＴ３と制御端子同士が接続するトランジスタＴ５を用いる構成を実現することもできる。このトランジスタＴ５は、「第５トランジスタ素子」に対応する。

　図１１に示す画素回路２Ｄにおいて、トランジスタＴ５とトランジスタＴ３の制御端子同士が接続するため、トランジスタＴ５は、トランジスタＴ３と同様に選択線ＳＥＬによってオンオフ制御がされる。第１スイッチ回路２２を構成するトランジスタＴ４以外のトランジスタ素子が、選択線ＳＥＬによってオンオフ制御がされるという点で、図１０の構成と共通する。

　なお、第４類型では、トランジスタＴ３が第１スイッチ回路２２と第２スイッチ回路２３とで共有されている。このため、図１０のように、第２スイッチ回路２３内のトランジスタＴ３は内部ノードＮ１側に、トランジスタＴ１は電圧供給線ＶＳＬ側にそれぞれ位置する必要がある。つまり、トランジスタＴ１とＴ３の位置関係を図５のようにすることはできない。一方、図７のようにトランジスタＴ１をトランジスタＴ３で挟むことは可能である。この場合の変形例を図１２に示す。

　図１３に示す第５類型の画素回路２Ｅは、第２類型の画素回路２Ｂにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。図１０に示す第４類型の画素回路２Ｄと同様、第２スイッチ回路２３内においてトランジスタＴ３を内部ノードＮ１側に配置する必要があるため、図８からＴ１とＴ３の配置を入れ替えている。

　図１４及び図１５に示す第６類型の画素回路２Ｆは、第３類型の画素回路２Ｃにおいて、第１スイッチ回路２２をトランジスタＴ４とトランジスタＴ３の直列回路で構成したものである。第６類型の場合、第１スイッチ回路２２と第２スイッチ回路２３は、共に一方を内部ノードＮ１に、他方をソース線ＳＬに接続する構成であるため、図１４及び図１５に示すように、第２スイッチ回路２３内のトランジスタ素子Ｔ１及びＴ３の配置は入れ替えることが可能である。更には、図１６のような変形回路も可能である。

　なお、第５～第６類型においても、第４類型の図１１及び図１２に示すような変形回路の実現が可能である。

　［第２実施形態］
　第２実施形態では、第１～第６類型の画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。

　セルフリフレッシュ動作とは、常時表示モードにおける動作で、複数の画素回路２に対して、第１スイッチ回路２２と第２スイッチ回路２３と制御回路２４を所定のシーケンスで作動させ、画素電極２０の電位（これは内部ノードＮ１の電位でもある）を直前の書き込み動作で書き込まれた電位に同時に一括して復元させる動作である。セルフリフレッシュ動作は、上記各画素回路による本発明に特有の動作であり、従来のように通常の書き込み動作を行って画素電極２０の電位を復元させる「外部リフレッシュ動作」に対して大幅な低消費電力化を可能とするものである。なお、上記「同時に一括して」の「同時」とは、一連のセルフリフレッシュ動作の時間幅を有する「同時」である。

　ところで、従来においては、書き込み動作を行って、画素電極２０と対向電極８０の間の印加される液晶電圧Ｖｃｌの絶対値を維持しながら極性のみを反転させる動作（外部極性反転動作）が行われていた。この外部極性反転動作が行われると、極性が反転すると共に、液晶電圧Ｖｃｌの絶対値も直前の書き込み時の状態に更新される。つまり、極性反転とリフレッシュが同時に行われることとなる。このため、書き込み動作によって、極性を反転させずに液晶電圧Ｖｃｌの絶対値のみを更新させる目的でリフレッシュ動作を実行するということは通常はあまり行われないが、以下では、説明の都合上、セルフリフレッシュ動作と比較する観点から、このようなリフレッシュ動作のことを「外部リフレッシュ動作」と呼ぶこととする。

　なお、外部極性反転動作によってリフレッシュ動作を実行する場合においても、書き込み動作が行われることには変わりない。つまり、この従来方法と比較した場合においても、本実施形態のセルフリフレッシュ動作によって大幅な低消費電力化が可能となるものである。

　セルフリフレッシュ動作の対象となる画素回路２に接続する全てのゲート線ＧＬ、ソース線ＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴ、及び対向電極８０には、全て同じタイミングで電圧印加が行われる。電圧供給線ＶＳＬが独立した信号線として設けられている場合には、この電圧供給線ＶＳＬに対しても同じタイミングで電圧印加が行われる。そして、同一タイミング下では、全てのゲート線ＧＬに対して同一電圧が印加され、全てのリファレンス線ＲＥＦに対して同一電圧が印加され、全ての補助容量線ＣＳＬに対して同一電圧が印加され、全てのブースト線ＢＳＴに対して同一電圧が印加され、電圧供給線ＶＳＬが独立した信号線として設けられている場合には、全ての電圧供給線ＶＳＬに対して同一電圧が印加される。これらの電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。

　本実施形態の常時表示モードは、画素回路単位で２階調（２値）の画素データを保持するため、画素電極２０（内部ノードＮ１）に保持されている電位ＶＮ１は、第１電圧状態と第２電圧状態の２つの電圧状態を示す。本実施形態では、上述の対向電圧Ｖｃｏｍと同様に、第１電圧状態を高レベル（５Ｖ)、第２電圧状態を低レベル（０Ｖ)として説明する。

　セルフリフレッシュ動作の実行直前の状態において、画素電極２０が高レベル電圧に書き込まれている画素と、低レベル電圧に書き込まれている画素の双方が混在することが想定される。しかしながら、本実施形態のセルフリフレッシュ動作によれば、画素電極２０が高低いずれの電圧に書き込まれていても、同一のシーケンスに基づく電圧印加処理を行うことで、全ての画素回路に対するリフレッシュ動作を実行することができる。この内容につき、タイミング図及び回路図を参照して説明する。

　なお、以下では、直前の書き込み動作で第１電圧状態の電圧（高レベル電圧）が書き込まれており、当該高レベル電圧を復元させる場合を「ケースＨ」と呼び、直前の書き込み動作で第２電圧状態（低レベル電圧）が書き込まれており、当該低レベル電圧を復元させる場合を「ケースＬ」と呼ぶ。

　（第１類型）
　図１７に、第１類型の画素回路２Ａにおけるセルフリフレッシュ動作のタイミング図を示す。図１７に示すように、セルフリフレッシュ動作は、ブースト線ＢＳＴに対して電圧が印加されているか否かによって、２つのフェーズＰ１，Ｐ２に分解される。

　以下では、ブースト線ＢＳＴに対して高レベル電圧（１０Ｖ）の印加を開始する時刻をｔ１、リファレンス線ＲＥＦへの印加電圧を低下させる時刻をｔ２、ブースト線ＢＳＴへの印加電圧を少し低下させる時刻をｔ３、選択線ＳＥＬに対して高レベル電圧の印加を開始する時刻をｔ４、ブースト線ＢＳＴに対する電圧印加を停止する時刻をｔ５とする。時刻ｔ５は、フェーズＰ２の開始時刻にも相当する。

　図１７では、セルフリフレッシュ動作の対象となる画素回路２Ａに接続する全てのゲート線ＧＬ，ソース線ＳＬ，選択線ＳＥＬ，リファレンス線ＲＥＦ，補助容量線ＣＳＬ，電圧供給線ＶＳＬ，ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。なお、本実施形態では、画素回路アレイの全画素回路が、セルフリフレッシュ動作の対象とする。

　更に、図１７では、ケースＨ，Ｌそれぞれにおける内部ノードＮ１の電位（画素電圧）ＶＮ１、及び出力ノードＮ２の電位ＶＮ２の変化を示す波形、並びにトランジスタＴ１～Ｔ４のオンオフ状態を示している。なお、図１７では、どのケースに該当するかを括弧付きで明記している。例えば、ＶＮ１（Ｈ）は、ケースＨにおける電位ＶＮ１の変化を示す波形である。

　なお、セルフリフレッシュ動作を開始する時刻（ｔ１）より前の時点で、ケースＨでは高レベル書き込みがなされており、ケースＬでは低レベル書き込みがなされているものとする。

　書き込み動作が実行された後、時間が経過すると、画素回路内の各トランジスタのリーク電流の発生に伴い、内部ノードＮ１の電位ＶＮ１は変動する。ケースＨの場合、書き込み動作直後においてはＶＮ１が５Ｖであったが、この値は時間が経過することで当初よりも低い値を示す。これは、主としてオフ状態のトランジスタを介してリーク電流が低電位（例えば接地線）に向かって流れることによる。

　また、ケースＬの場合においては、書き込み動作直後においては、電位ＶＮ１は０Ｖであったが、時間経過と共に少し上昇することがある。これは、例えば他の画素回路への書き込み動作時においてソース線ＳＬに書込電圧が印加されることにより、非選択の画素回路であっても、非導通のトランジスタを介してソース線ＳＬから内部ノードＮ１に向けてリーク電流が流れることによる。

　図１７では、時刻ｔ１において、ＶＮ１（Ｈ）が５Ｖより少し低く、ＶＮ１（Ｌ）が０Ｖより少し高く表示されている。これらは上記の電位変動を考慮したものである。

　以下、各フェーズ毎に各線に印加する電圧レベルにつき、説明する。

　《フェーズＰ１》
　時刻ｔ１より開始されるフェーズＰ１では、ゲート線ＧＬ１にトランジスタＴ４が完全にオフ状態となるような電圧を印加する。ここでは－５Ｖとする。

　また、リファレンス線ＲＥＦには、第１電圧状態に対応する電圧（５Ｖ）を印加する。この電圧は、内部ノードＮ１の電圧状態が高レベル（ケースＨ）の場合にはトランジスタＴ２が非導通状態となり、低レベル（ケースＬ）の場合にはトランジスタＴ２が導通状態となるような電圧値でもある。なお時刻ｔ１におけるリファレンス線ＲＥＦへの印加電圧が、「第１制御電圧」に対応する。

　ソース線ＳＬには、第２電圧状態に対応する電圧（０Ｖ）を印加する。

　対向電極８０に印加する対向電圧Ｖｃｏｍ、及び補助容量線ＣＳＬに印加する電圧は、０Ｖとする。これは０Ｖに限る趣旨ではなく、時刻ｔ１より前の時点における電圧値をそのまま維持するものとして良い。

　第３実施形態で後述するように、書き込み動作時にはトランジスタＴ２は導通しているため、高レベル書き込みがなされるケースＨでは、ノードＮ１及びＮ２が高レベル電位（５Ｖ）となり、低レベル書き込みがなされるケースＬでは、ノードＮ１及びＮ２が低レベル電位（０Ｖ）となる。

　書き込み動作が完了すると、トランジスタＴ２は非導通状態となるが、ノードＮ１はソース線ＳＬとは遮断されるため、引き続きノードＮ１及びＮ２の電位は保持される。すなわち、時刻ｔ１の直前におけるノードＮ１及びＮ２の電位は、ケースＨではほぼ５Ｖであり、ケースＬではほぼ０Ｖである。「ほぼ」というのは、リーク電流が発生したことによる電位の変動を考慮した記載である。

　そして、時刻ｔ１でリファレンス線ＲＥＦに５Ｖを印加すると、ケースＨでは、ノードＮ１及びＮ２がほぼ５Ｖであるため、トランジスタＴ２のゲート－ソース間電圧Ｖｇｓがほぼ０Ｖとなって閾値電圧の２Ｖを下回り、非導通状態となる。これに対し、ケースＬでは、トランジスタＴ２のドレイン又はソースを構成するノードＮ１及びＮ２がほぼ０Ｖであるため、トランジスタＴ２のゲート－ソース間電圧Ｖｇｓがほぼ５Ｖとなって閾値電圧の２Ｖを上回り、導通状態となる。

　なお、厳密にいえば、ケースＨの場合、トランジスタＴ２は完全に非導通である必要はなく、少なくともノードＮ２からＮ１に向かって導通しないような状態であれば良い。

　ブースト線ＢＳＴには、ノードＮ１の電圧状態が高レベル（ケースＨ）の場合にはトランジスタＴ１が導通状態となるような高レベル電圧を印加する。ケースＬの場合におけるトランジスタＴ１の導通状態については後述する。

　ブースト線ＢＳＴは、ブースト容量素子Ｃｂｓｔの一端に接続されている。このため、ブースト線ＢＳＴに高レベル電圧を印加すると、ブースト容量素子Ｃｂｓｔの他端の電位、すなわち出力ノードＮ２の電位が突き上げられる。このように、ブースト線ＢＳＴに印加する電圧を上昇させることで出力ノードＮ２の電位を突き上げることを、以下では、「ブースト突き上げ」と呼ぶ。

　上述したように、ケースＨの場合、時刻ｔ１においてトランジスタＴ２が非導通である。このため、ブースト突き上げによるノードＮ２の電位変動量は、ノードＮ２に寄生する全容量に対するブースト容量Ｃｂｓｔの比率によって決定する。一例として、この比率を０．７とすると、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極すなわちノードＮ２は、ほぼ０．７ΔＶｂｓｔだけ上昇することとなる。

　ケースＨの場合、時刻ｔ１において内部ノード電位ＶＮ１（Ｈ）はほぼ５Ｖを示すため、トランジスタＴ１のゲート、すなわち出力ノードＮ２に、ＶＮ１（Ｈ）よりも閾値電圧２Ｖ以上高い電位を与えればトランジスタＴ１は導通する。本実施例では、時刻ｔ１においてブースト線ＢＳＴに印加する電圧を１０Ｖとする。この場合、出力ノードＮ２の電位ＶＮ２（Ｈ）は７Ｖ上昇することとなる。時刻ｔ１の直前の時点でノードＮ２は、ノードＮ１とほぼ同電位（５Ｖ）を示すため、ブースト突き上げによって当該ノードＮ２の電位ＶＮ２（Ｈ）は１２Ｖ程度を示す。よって、トランジスタＴ１にはゲートとノードＮ１の間に閾値電圧以上の電位差が生じるため、当該トランジスタＴ１が導通する。

　このとき、ケースＬでは、時刻ｔ１においてトランジスタＴ２は導通している。つまり、ケースＨとは異なり、出力ノードＮ２と内部ノードＮ１が電気的に接続している。この場合、ブースト突き上げによる出力ノードＮ２の電位変動量は、ブースト容量Ｃｂｓｔ及びノードＮ２の全寄生容量に加えて、内部ノードＮ１の全寄生容量の影響を受ける。

　内部ノードＮ１には、補助容量素子Ｃｓの一端、並びに液晶容量素子Ｃｌｃの一端が接続されており、この内部ノードＮ１に寄生する全容量Ｃｐは、ほぼ液晶容量Ｃｌｃと補助容量Ｃｓの和で表わされることは上述した通りである。そして、ブースト容量Ｃｂｓｔは液晶容量Ｃｐと比べてはるかに小さい値である。従って、これらの総容量に対するブースト容量の比率は極めて小さく、例えば０．０１以下程度の値となる。この場合、ブースト容量素子の一方の電極がΔＶｂｓｔ上昇すれば、他方の電極、すなわち出力ノードＮ２は、高々０．０１ΔＶｂｓｔ程度しか上昇しない。つまり、ケースＢの場合、ΔＶｂｓｔ＝１０Ｖとしても、出力ノードＮ２の電位ＶＮ２（Ｌ）はほとんど上昇しないこととなる。

　ケースＬの場合、直前の書き込み動作で低レベル書き込みがされているため、出力ノードＮ２は時刻ｔ１の直前においてはほぼ０Ｖを示している。従って、時刻ｔ１においてブースト線ＢＳＴに高電圧を印加しても、出力ノードＮ２の電位ＶＮ２（Ｌ）は依然としてほぼ０Ｖ程度を示す。なお、ノードＮ１及びＮ２に寄生する全容量に対するブースト容量の比率が仮に０．１程度であっても、ＶＮ２（Ｌ）は１Ｖ程度しか上昇せず、トランジスタＴ１の閾値が２Ｖ程度あれば、やはりこのトランジスタＴ１は非導通状態となる。

　ところで、トランジスタの閾値電圧は、プロセス過程においてバラツキが生じることは周知の事実であり、トランジスタＴ１においても例外ではない。設計時において各トランジスタＴ１～Ｔ４の閾値電圧が２Ｖ程度となるように工程を設計していたとしても、完成された表示装置内において、トランジスタＴ１の閾値電圧が２Ｖよりも十分低い値を示す画素回路が含まれる可能性は考えられる。トランジスタＴ１の閾値電圧が十分低い場合には、ケースＬであっても、時刻ｔ１～ｔ２の間にトランジスタＴ１を介したリーク電流が発生することで、トランジスタＴ１が導通することが想定される。

　このように、ケースＬにおいても、時刻ｔ１～ｔ２の間にわたってトランジスタＴ１が継続して非導通を示すとは限らないことを示唆すべく、図１７では、Ｔ１（Ｌ）を括弧付きで「（ＯＦＦ）」と記載し、単に「ＯＦＦ」と記載したものと区別している。なお、この時刻ｔ１におけるブースト線に対する印加電圧が「第１ブースト電圧」に対応する。

　次に、時刻ｔ２において、リファレンス線ＲＥＦに対する印加電圧を低下させ、ケースＨ，ＬにかかわらずトランジスタＴ２を非導通とする。これにより、ノードＮ１とＮ２は電気的に遮断される。このときのリファレンス線ＲＥＦへの印加電圧が「第２制御電圧」に対応する。ここでは０Ｖとした。

　次に、時刻ｔ３において、ブースト線ＢＳＴへの印加電圧を少し低下させる。具体的には、ケースＨにおいてトランジスタＴ１の導通状態に影響がない範囲内でブースト線ＢＳＴへの印加電圧を低下する。なお、この時刻ｔ３におけるブースト線に対する印加電圧が「第２ブースト電圧」に対応する。ここでは７Ｖとした。

　時刻ｔ３においてブースト線ＢＳＴに対する印加電圧を低下させたとき、ケースＨ及びＬの双方共にノードＮ２がＮ１から電気的に遮断されているため、両ケースにおいて、ノードＮ２の電位ＶＮ２がブースト線ＢＳＴの電位降下に伴って降下する。

　トランジスタＴ１の閾値電圧が２Ｖ程度となるように設計していた場合、表示装置内の多くの画素回路２Ａは、トランジスタＴ１の閾値電圧が２Ｖ程度を示している。このため、ケースＨにおいて、ノードＮ２の電位が７Ｖ以下程度になると、トランジスタＴ１が非導通状態となってしまう。これを避けるべく、時刻ｔ３においてブースト線ＢＳＴへの印加電圧を低下させる変動幅は、ノードＮ２の電位ＶＮ２が、少なくともケースＨにおいてトランジスタＴ１の導通状態が維持できる範囲を逸脱しないように設定する。ここでは、３Ｖ低下させるものとした。

　上述したように、トランジスタＴ２が非導通の場合、ブースト線ＢＳＴの電位変動に伴うノードＮ２の電位変動量は、ノードＮ２に寄生する全容量に対するブースト容量Ｃｂｓｔの比率によって決定する。ここでは前記比率を０．７としていたため、ブースト線ＢＳＴへの印加電圧を３Ｖ低下させると、ノードＮ２の電位は約２Ｖ程度低下することとなる。なお、時刻ｔ２においてリファレンス線ＲＥＦへの印加電圧を０Ｖとしているため、ケースＨのみならずケースＬにおいても、ノードＮ２の電位が約２Ｖ程度低下する。すなわち、ケースＨにおけるＶＮ２（Ｈ）は約１０Ｖ、ケースＬにおけるＶＮ２（Ｌ）は約－２Ｖを示すこととなる。ケースＨにおけるノードＮ２の電位ＶＮ２（Ｈ）が約１０Ｖに低下しても、トランジスタＴ１は依然として導通状態を維持できるので問題ない。

　このように、予めケースＬのノードＮ２の電位ＶＮ２（Ｌ）を負電位に低下させた状態で、時刻ｔ４において選択線ＳＥＬに高レベル電圧を印加してトランジスタＴ３を導通させると共に、電圧供給線ＶＳＬに対して第１電圧状態（５Ｖ）の電圧を印加する。

　上述したように、ケースＨではトランジスタＴ１が既に導通しているため、Ｔ３が導通することで第２スイッチ回路２３が導通し、電圧供給線ＶＳＬに印加された第１電圧状態の電圧（５Ｖ）が、この第２スイッチ回路２３を介して内部ノードＮ１に与えられる。つまり、これにより第１電圧状態にリフレッシュされる。

　一方、ケースＬでは、ノードＮ２の電位が負電位（約－２Ｖ）であるため、トランジスタＴ１は非導通であり、第２スイッチ回路２３が非導通となる。これにより、電圧供給線ＶＳＬに印加された第１電圧状態の電圧（５Ｖ）が第２スイッチ回路２３を介して内部ノードＮ１に与えられることはない。

　特に、トランジスタＴ３を導通する直前において、ケースＬにおけるノードＮ２の電位ＶＮ２（Ｌ）を負電位に設定しておくことで、トランジスタＴ１の閾値電圧が設計時の２Ｖよりも大きく下回った場合であっても十分に非導通とすることができる。これにより、閾値電圧がバラついた場合であっても、ケースＬで電圧供給線ＶＳＬに印加された第１電圧状態の電圧（５Ｖ）が内部ノードＮ１に与えられるという事態を回避することができ、画素電極２０の電位を直前の書き込み状態のまま保持することが可能となる。

　以上のように、フェーズＰ１では、第１電圧状態に書き込まれていた内部ノードＮ１（Ｈ）に対して自動選択的にリフレッシュ動作が行われる。

　なお、図１７では、電圧供給線ＶＳＬに第１電圧状態（５Ｖ）の電圧を印加するタイミングを、トランジスタＴ３が導通するタイミング（時刻ｔ４～ｔ５）と同期させたが、時刻ｔ１～ｔ５にかけて電圧供給線ＶＳＬに５Ｖを印加するものとしても構わない。このようにしても、トランジスタＴ３が導通するのは時刻ｔ４～ｔ５の間のみであるため、図１７と同様の理由により、第１電圧状態に書き込まれていた内部ノードＮ１（Ｈ）に対してのみ自動選択的にリフレッシュ動作が行われる。

　《フェーズＰ２》
　時刻ｔ２より開始されるフェーズＰ２では、ゲート線ＧＬ、ソース線ＳＬ、補助容量線ＣＳＬに印加する電圧、並びに対向電圧Ｖｃｏｍを、フェーズＰ１と引き続き同じ値とする。

　選択線ＳＥＬには、トランジスタＴ３が非導通状態となるような電圧を印加する。ここでは－５Ｖとする。これにより、第２スイッチ回路２３は非導通となる。

　リファレンス線ＲＥＦに印加する電圧を時刻ｔ１の時点（５Ｖ）に復帰させる。これにより、ケースＬにおいてはトランジスタＴ２が導通し、ノードＮ２の電位ＶＮ２（Ｌ）はノードＮ１の電位ＶＮ１（Ｌ）と等しくなる（ほぼ０Ｖに復帰する）。一方、ケースＨにおいては、依然としてトランジスタＴ２は非導通である。

　ブースト線ＢＳＴに印加する電圧を、ブースト突き上げを行う時刻ｔ１より前の状態に低下させる。ここでは０Ｖとする。ブースト線ＢＳＴの電圧が低下することで、ノードＮ１の電位は突き下げされる。時刻ｔ４の時点における印加電圧が７Ｖであったため、時刻ｔ５においてブースト線ＢＳＴへの印加電圧を７Ｖ低下させることとなる。

　ここで、ケースＬの場合にはトランジスタＴ２が導通状態であるため、ブースト線ＢＳＴの電圧が変化しても、ノードＮ２の電位にはほとんど影響しない。一方、ケースＨの場合は、トランジスタＴ２が非導通であるため、ブースト線ＢＳＴの印加電圧の低下に伴って出力ノードＮ２の電位ＶＮ２（Ｈ）も低下する。時刻ｔ４からｔ５にかけてブースト線ＢＳＴへの印加電圧が７Ｖ低下しており、時刻ｔ５直前の時点でＶＮ２（Ｈ）は前述の通り約１０Ｖを示しているため、時刻ｔ５においてＶＮ２（Ｈ）は約５Ｖに低下する。これにより、ノードＮ１の電位時刻ｔ１の時点におけるＶＮ２（Ｈ）のレベルに復帰する。なお、トランジスタＴ２が非導通であるため、ノードＮ１の電位ＶＮ１（Ｈ）は、このノードＮ２の電位変動の影響を受けず、５Ｖが保持される。

　フェーズＰ２では、フェーズＰ１よりもはるかに長い時間同一の電圧状態が維持される。この間、ソース線ＳＬには低レベル電圧（０Ｖ）が印加されている。このため、この間に発生するトランジスタＴ４を介したリーク電流により、ケースＬの内部ノード電位ＶＮ１（Ｌ）は、０Ｖに接近する方向に経時的に変化する。つまり、時刻ｔ１の直前の時点において、ケースＬにおける内部ノードＮ１の電位ＶＮ１（Ｌ）が０Ｖより高い電位であっても、フェーズＰ２の期間にこの電位が０Ｖに向かう方向に変化する。

　一方で、ケースＨの場合、フェーズＰ１によって内部ノード電位ＶＮ１（Ｈ）は５Ｖに復帰したが、その後のリーク電流の存在によって、時間経過と共に徐々に減少する。

　以上のように、フェーズＰ２では、第２電圧状態に書き込まれていた内部ノードＮ１の電位を、徐々に０Ｖに近づける動作が行われる。いわば第２電圧状態に書き込まれていた内部ノードＮ１に対する間接的なリフレッシュ動作が行われる。

　その後は、このフェーズＰ１とＰ２を繰り返すことで、ケースＨ及びＬの双方の内部ノードＮ１の電位、すなわち画素電圧を直前の書き込み状態に復帰させることができる。

　従来のように、ソース線ＳＬを介した電圧印加による書き込みによってリフレッシュ動作を行う場合、ゲート線ＧＬを１本ずつ垂直方向に走査する必要がある。このため、ゲート線ＧＬに対しゲート線の数（ｎ）だけ高レベル電圧を印加する必要がある。また、直前の書き込み動作において書き込まれた電位レベルと同一の電位レベルを、各ソース線ＳＬに印加する必要があるため、各ソース線ＳＬに対してもそれぞれ最大ｎ回の充放電動作を必要とする。

　これに対し、本実施形態によれば、時刻ｔ１～ｔ５においてブースト線ＢＳＴ，選択線ＳＥＬ，リファレンス線ＲＥＦのそれぞれに対して、図１７に示したような電圧印加制御を実行すると共に、その後は各線の電位を一定に保持しておくことで、全ての画素に対し、内部ノード電位ＶＮ１（画素電極２０の電位）を書き込み動作時の電位状態に復帰することが可能となる。なお、セルフリフレッシュ動作が行われる期間中（フェーズＰ１，Ｐ２を通して）、全てのゲート線ＧＬ及びソース線ＳＬには低レベル電圧を印加し続けるのみで良い。

　よって、本実施形態のセルフリフレッシュ動作によれば、通常の外部リフレッシュ動作と比べ、ゲート線ＧＬに対する電圧印加、及びソース線ＳＬに対する電圧印加の回数を大幅に削減でき、更には、その制御内容も簡素化できる。このため、ゲートドライバ１４及びソースドライバ１３の消費電力量を大きく削減することができる。

　なお、ケースＬの場合、フェーズＰ２（時刻ｔ５～ｔ６）間のノードＮ２の電位ＶＮ２は、フェーズＰ１の時刻ｔ１～ｔ２におけるＶＮ２とほぼ同等である。このため、トランジスタＴ１の閾値電圧がバラつき、著しく低い閾値電圧を示している場合には、時刻ｔ１～ｔ２において上述したのと同様の理由により、同トランジスタＴ１を介したリーク電流が発生している可能性がある。よって、この間におけるトランジスタＴ１の導通状態も、時刻ｔ１～ｔ２と同様、括弧付きで「（ＯＦＦ）」と記載している。

　（第２類型）
　図８に示す第２類型の画素回路２Ｂは、電圧供給線ＶＳＬが補助容量線ＣＳＬと共通化した構成である。このため、第１類型と比較した場合、フェーズＰ１において補助容量線ＣＳＬに第１電圧状態の高レベル電圧（５Ｖ）を印加する点が異なる。第２類型の画素回路のセルフリフレッシュ動作時のタイミング図を図１８に示す。

　第２類型の場合、後述するように、常時表示モード時における書き込み動作では、補助容量線ＣＳＬに印加する電圧は、第１電圧状態（５Ｖ）か第２電圧状態（０Ｖ）のいずれかに固定される。そして、この類型は、書き込み時に補助容量線ＣＳＬに対して５Ｖが印加されている場合において、セルフリフレッシュ動作の実行が可能である。このとき、セルフリフレッシュ動作時においても、この補助容量線ＣＳＬへの印加電圧（５Ｖ）を固定しておく。その他は、図１７に示す第１類型の場合と共通である。図１８では、補助容量線ＣＳＬへの印加電圧として０Ｖを採用できないことを明示すべく、補助容量線ＣＳＬの印加電圧の欄に「５Ｖ（限定）」と表記している。

　このように構成することで、ケースＨの場合、時刻ｔ４～ｔ５にわたってトランジスタＴ１及びＴ３の双方が導通するため、第１電圧状態の電圧（５Ｖ）が補助容量線ＣＳＬから第２スイッチ回路２３を介して内部ノードＮ１に与えられ、リフレッシュ動作が行われる。ケースＬの場合、時刻ｔ４～ｔ５にわたってトランジスタＴ１が非導通であるため、第２スイッチ回路２３が非導通であり、これによって内部ノードＮ１が低レベル電圧が維持される。

　（第３類型）
　図９に示す第３類型の画素回路２Ｃは、電圧供給線ＶＳＬがソース線ＳＬと共通化した構成である。このため、第１類型と比較した場合、時刻ｔ４～ｔ５にわたってソース線ＳＬに第１電圧状態の高レベル電圧（５Ｖ）を供給する点が異なる。第３類型の画素回路のセルフリフレッシュ動作時のタイミング図を図１９に示す。

　なお、図１９では、時刻ｔ４～ｔ５にのみソース線ＳＬに５Ｖを供給したが、ｔ１～ｔ５にかけて５Ｖを与えても良い。

　ケースＨの場合、時刻ｔ４～ｔ５にわたってトランジスタＴ１及びＴ３の双方が導通するため、第１電圧状態の電圧（５Ｖ）がソース線ＳＬから第２スイッチ回路２３を介して内部ノードＮ１に与えられ、リフレッシュ動作が行われる。ケースＬの場合、時刻ｔ４～ｔ５にわたってトランジスタＴ１が非導通であるため、第２スイッチ回路２３が非導通であり、これによって内部ノードＮ１が低レベル電圧が維持される。

　（第４類型）
　図１０に示す第４類型の画素回路２Ｄは、電圧供給線ＶＳＬが独立した信号線で構成されている点において、第１類型の画素回路２Ａと共通する。すなわち、フェーズＰ１の時刻ｔ４～ｔ５の間において、ケースＨの場合に第２スイッチ回路２３を介して電圧供給線ＶＳＬら内部ノードＮ１に５Ｖを与えてリフレッシュ動作を実行する。一方、ケースＬの場合は、時刻ｔ４～ｔ５の間において、トランジスタＴ１を非導通とすることで第２スイッチ回路２３を非導通とし、リファレンス線ＲＥＦから内部ノードＮ１に５Ｖが供給されないようにする。

　第４類型の場合、トランジスタＴ３は、第１スイッチ回路２２の一素子をも構成している。しかしながら、フェーズＰ１ではトランジスタＴ４を非導通としておくことで、第１スイッチ回路２２を非導通とすることができるため、この間にトランジスタＴ３を導通しても内部ノードＮ１に対してソース線ＳＬの印加電圧が与えられることはない。このことは、図１１及び図１２に示した第４類型の画素回路の変形例においても同様である。

　以上を踏まえると、第４類型の画素回路２Ｄは、図１７のタイミング図に示した第１類型の画素回路２Ａと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。

　（第５類型）
　図１３に示す第５類型の画素回路２Ｅは、補助容量線ＣＳＬが電圧供給線ＶＳＬを兼ねている点において、第２類型の画素回路２Ｂと共通する。そして、第２類型と第６類型の画素回路の相違点は、第１類型と第４類型の画素回路の相違点と同じである。

　従って、第４類型の場合と同様の理屈により、第５類型の画素回路２Ｅは、図１８のタイミング図に示した第２類型の画素回路２Ｂと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。

　（第６類型）
　図１４に示す第６類型の画素回路２Ｆは、ソース線ＳＬが電圧供給線ＶＳＬを兼ねている点において、第３類型の画素回路２Ｃと共通する。そして、第３類型と第６類型の画素回路の相違点は、第１類型と第４類型の画素回路の相違点と同じである。

　従って、第４類型の場合と同様の理屈により、第６類型の画素回路２Ｅは、図１９のタイミング図に示した第３類型の画素回路２Ｃと同じ電圧印加方法によって、セルフリフレッシュ動作の実行が可能である。図１５及び図１６の回路構成においても同じである。

　［第３実施形態］
　第３実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。

　常時表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した２値の電圧、すなわち高レベル電圧（５Ｖ）又は低レベル電圧（０Ｖ）を印加する。そして、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する。

　選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧－５Ｖを印加する。なお、以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。

　（第１類型）
　図２０に、第１類型の画素回路２Ａ（図８）を使用した書き込み動作のタイミング図を示す。図２０では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、電圧供給線ＶＳＬ、選択線ＳＥＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。更に、図２０では、２つの画素回路２Ａの内部ノードＮ１の電位ＶＮ１の変動波形を併せて表示している。２つの画素回路２Ａの一方は、ゲート線ＧＬ１とソース線ＳＬ１で選択される画素回路２Ａ（ａ）で、他方は、ゲート線ＧＬ１とソース線ＳＬ２で選択される画素回路２Ａ（ｂ）で、図中のＶＮ１の後ろに、それぞれ（ａ）と（ｂ）を付して区別している。

　１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１～ＧＬｎが順番に割り当てられている。図２０では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧－５Ｖが印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧－５Ｖが印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２に非選択行電圧－５Ｖが印加される。

　各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した電圧（５Ｖ，０Ｖ）が印加されている。図２０では、各ソース線ＳＬを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。なお、図２０に示す例では、内部ノード電位ＶＮ１の変化を説明するため、最初の１水平期間の２本のソース線ＳＬ１，ＳＬ２の電圧を５Ｖと０Ｖに分けて設定している。

　第１類型の画素回路２Ａは、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止するために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧－５Ｖ（０Ｖでも良い）を印加する。なお、ブースト線ＢＳＴにも選択線ＳＥＬと同一の電圧を印加する。また、第２スイッチ回路２３が非導通であるため、電圧供給線ＶＳＬには電圧を印加する必要がなく、ここでは０Ｖとしている。

　また、リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とするために、高レベルの電圧（５Ｖ）より閾値電圧（２Ｖ程度）以上高い８Ｖを印加する。これにより、出力ノードＮ２と内部ノードＮ１が電気的に接続され、内部ノードＮ１に接続する補助容量素子Ｃｓを内部ノードの電位ＶＮ１の保持に利用することができ、この安定化に資する。また、補助容量線ＣＳＬは所定の固定電圧（例えば、０Ｖ）に固定する。対向電圧Ｖｃｏｍは、上述した対向ＡＣ駆動がなされるが、１フレーム期間の間は０Ｖ又は５Ｖに固定される。図２０では、対向電圧Ｖｃｏｍは０Ｖに固定されている。

　（第２～第３類型）
　図２０に示した、第１類型の画素回路２Ａにおける書き込み動作のタイミング図を見れば、１フレーム期間にわたって選択線ＳＥＬには常に低レベル電圧が印加されている。つまり、第２スイッチ回路２３は常に非導通である。

　従って、第２スイッチ回路２３の一端が補助容量線ＣＳＬに接続する第２類型の画素回路２Ｂや、ソース線ＳＬに接続する第３類型の画素回路２Ｃにおいても、第１類型のタイミング図と同様の電圧印加により書き込み動作が可能である。なお、第２～第３類型の場合には電圧供給線ＶＳＬが独立した信号線としては存在しないため、実際のタイミング図は、図２０のタイミング図からＶＳＬに関する記載を削除したものに対応する。

　（第４類型）
　図１０に示す第４類型の画素回路２Ｄは、第１スイッチ回路２２がトランジスタＴ４とトランジスタＴ３の直列回路で構成されるため、書き込み時には、トランジスタＴ４のみならずＴ３をも導通させる必要がある。この点で、第１類型の画素回路２Ａとは異なるシーケンスとなる。

　図２１に、第４類型の画素回路２Ｄを使用した書き込み動作のタイミング図を示す。図２１では、２本の選択線ＳＥＬ１，ＳＥＬ２を図示している点以外は、図２０と図示している項目は共通する。

　ゲート線ＧＬ（ＧＬ１，ＧＬ２）、及び、ソース線ＳＬ（ＳＬ１，ＳＬ２）の電圧印加タイミング及び電圧振幅は、図２０と全く同じである。

　画素回路２Ｅでは、第１スイッチ回路２２が、トランジスタＴ４とトランジスタＴ３の直列回路で構成されているので、第１スイッチ回路２２の導通／非導通を制御するに際しては、トランジスタＴ４のオンオフ制御に加え、トランジスタＴ３のオンオフ制御が必要となる。従って、本類型では、全ての選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１～ＧＬｎと同数設けられ、ゲート線ＧＬ１～ＧＬｎと同様に順番に選択される。

　図２１では、最初の２水平期間における２本の選択線ＳＥＬ１，ＳＥＬ２の電圧変化を図示している。第１水平期間では、選択線ＳＥＬ１に選択用電圧８Ｖが、選択線ＳＥＬ２に非選択用電圧－５Ｖが印加され、第２水平期間では、選択線ＳＥＬ２に選択用電圧８Ｖが、選択線ＳＥＬ１に非選択用電圧－５Ｖが印加され、それ以後の水平期間では、両選択線ＳＥＬ１，ＳＥＬ２に非選択用電圧－５Ｖが印加される。

　電圧供給線ＶＳＬ、リファレンス線ＲＥＦ、補助容量線ＣＳＬ、ブースト線ＢＳＴへの印加電圧、並びに対向電圧Ｖｃｏｍについては、図２０に示す第１類型と同じである。なお、非選択行において、第１スイッチ回路２２を非導通状態とする場合、トランジスタＴ４が完全にオフ状態となっているので、トランジスタＴ３をオフにするための選択線ＳＥＬの非選択用電圧は、－５Ｖでなく０Ｖでも良い。

　なお、本類型の画素回路の場合、書き込み時にトランジスタＴ３が導通するが、リファレンス線ＲＥＦに８Ｖが印加されているため、内部ノードＮ１が第１電圧状態であってもトランジスタＴ１がリファレンス線ＲＥＦからトランジスタＴ３に向かう方向に導通することはない。このため、リファレンス線ＲＥＦに印加された８Ｖが、第２スイッチ回路２３を介して内部ノードＮ１に与えられるということはなく、ノードＮ１にはソース線ＳＬに与えられた正しい書き込み電圧が与えられる。

　（第５類型）
　図１３に示す第５類型の画素回路２Ｅにおいても、第４類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１～ＧＬｎと同数設けられ、ゲート線ＧＬ１～ＧＬｎと同様に順番に選択される。

　そして、本類型の構成の場合、書き込み時にトランジスタＴ３が導通するため、第２スイッチ回路２３が導通することで内部ノードＮ１の電位ＶＮ１が変動しないように、補助容量線ＣＳＬには５Ｖを与えておく必要がある。その他は、電圧供給線ＶＳＬに関する記述が不要である点を除けば、図１９に示す第４類型の画素回路２Ｄと同様の電圧印加方法によって書き込み動作が可能である。

　（第６類型）
　図１４に示す第６類型の画素回路２Ｆにおいても、第４類型の場合と同様、選択線ＳＥＬを一括して制御するのではなく、ゲート線ＧＬと同様に、行単位に個別に制御する必要がある。つまり、選択線ＳＥＬは行毎に１本ずつ、ゲート線ＧＬ１～ＧＬｎと同数設けられ、ゲート線ＧＬ１～ＧＬｎと同様に順番に選択される。

　なお、本類型の構成の場合、第２スイッチ回路２３は第１スイッチ回路２２と共にソース線ＳＬに接続する構成であるため、書き込み時にトランジスタＴ３が導通しても内部ノードの電位ＶＮ１が変動することがないため、そのことへの手当ては特段必要ない。すなわち、電圧供給線ＶＳＬに関する記述が不要である点を除けば、図１９に示す第４類型の画素回路２Ｄと同様の電圧印加方法によって書き込み動作が可能である。

　［第４実施形態］
　第４実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。

　常時表示モードでは、１フレーム分の画像データに対して書き込み動作を実行した後、一定期間は書き込み動作を行わずに、直前に行われた書き込み動作によって得られる表示内容を維持させる。

　書き込み動作によって、ソース線ＳＬを介して各画素内の画素電極２０に電圧が与えられる。その後、ゲート線ＧＬが低レベルとなり、トランジスタＴ４が非導通状態となる。しかし、直前の書き込み動作によって画素電極２０に蓄積された電荷の存在により画素電極２０の電位が保持される。すなわち、画素電極２０と対向電極８０との間には電圧Ｖｌｃが維持される。これにより、書き込み動作が完了した後においても、液晶容量Ｃｌｃ両端に対して画像データの表示に必要な電圧が印加された状態が継続する。

　対向電極８０の電位が固定されている場合、液晶電圧Ｖｌｃは画素電極２０の電位に依存する。この電位は、画素回路２内のトランジスタのリーク電流の発生に伴って、時間経過と共に変動する。例えば、ソース線ＳＬの電位が内部ノードＮ１の電位より低い場合には、内部ノードＮ１からソース線ＳＬに向かうリーク電流が生じ、内部ノード電位ＶＮ１は経時的に減少する。逆に、ソース線ＳＬの電位が内部ノードＮ１の電位より高い場合には、ソース線ＳＬから内部ノードＮ１に向かうリーク電流が生じ、画素電極２０の電位が経時的に増加する。つまり、外部からの書き込み動作を行うことなく時間が経過すると、液晶電圧Ｖｌｃが徐々に変化していき、この結果、表示画像も変化してしまう。

　通常表示モードの場合、静止画像であっても１フレーム毎に全ての画素回路２に対して書き込み動作を実行する。従って、画素電極２０に蓄積された電荷量は１フレーム期間だけ維持できれば良い。高々１フレーム期間内における画素電極２０の電位変動量はごくわずかであるため、この間の電位変動は、表示される画像データに対して視覚的に確認できる程度の影響を与えるものではない。このため、通常表示モードでは、画素電極２０の電位変動はあまり問題とはならない。

　これに対し、常時表示モードでは、１フレーム毎に書き込み動作を実行する構成ではない。従って、対向電極８０の電位が固定されている間、場合によって数フレームにわたって画素電極２０の電位を保持する必要がある。しかし、数フレーム期間にわたって書き込み動作を行わずに放置しておくと、前述したリーク電流の発生によって画素電極２０の電位は断続的に変動する。この結果、表示される画像データが、視覚的に確認できる程度に変化するおそれもある。

　このような現象が生じるのを避けるべく、常時表示モードでは、図２２のフローチャートに示す要領で、セルフリフレッシュ動作と書き込み動作を組み合わせて実行することで、画素電極の電位変動を抑制しながらも大幅な電力消費の低減を図る。

　まず、常時表示モードにおける１フレーム分の画素データの書き込み動作を、第５実施形態で上述した要領で実行する（ステップ＃１）。

　ステップ＃１の書き込み動作後、第２実施形態で上述した要領によりセルフリフレッシュ動作を実行する（ステップ＃２）。セルフリフレッシュ動作は、パルス電圧を印加するフェーズＰ１と、待機するフェーズＰ２で実現される。

　ここで、セルフリフレッシュ動作期間のフェーズＰ２の期間中に、新たな画素データの書き込み動作（データ書き換え）、外部リフレッシュ動作、又は外部極性反転動作の要求を受け取ると（ステップ＃３のＹＥＳ）、ステップ＃１に戻り、新たな画素データ又は従前の画素データの書き込み動作を実行する。上記フェーズＰ２の期間中に、当該要求を受け取らない場合（ステップ＃３のＮＯ）は、ステップ＃２に戻り再びセルフリフレッシュ動作を実行する。これにより、リーク電流の影響による表示画像の変化を抑制することができる。

　セルフリフレッシュ動作を行なわずに、書き込み動作によってリフレッシュ動作を行うとすると、上述の数１に示す関係式で表わされる消費電力となるが、同じリフレッシュレートでセルフリフレッシュ動作を繰り返す場合は、全てのソース線電圧の駆動回数が１回であるため、数１中の変数ｍが１となり、表示解像度（画素数）としてＶＧＡを想定すると、ｍ＝１９２０、ｎ＝４８０であるので、１９２０分の１程度の消費電力の低減が期待される。

　本実施形態において、セルフリフレッシュ動作と、外部リフレッシュ動作又は外部極性反転動作を併用する理由は、仮に、当初正常に動作していた画素回路２であっても、経年変化により、第２スイッチ回路２３又は制御回路２４に不具合が生じ、書き込み動作は支障なく実施できるが、セルフリフレッシュ動作を正常に実行できない状態が、一部の画素回路２に発生する場合に対処するためである。つまり、セルフリフレッシュ動作だけに依存すると、当該一部の画素回路２の表示に劣化が現れ、それが固定されるが、外部極性反転動作を併用することで、当該表示欠陥の固定化を防止することができる。

　なお、第２及び第５類型の画素回路（２Ｂ，２Ｅ）の場合、本実施形態のフローを実現するためには、ステップ＃１において補助容量線ＣＳＬを５Ｖにして書き込み動作を実行する必要がある点は第２実施形態で上述した。

　［第５実施形態］
　第５実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。

　通常表示モードにおける書き込み動作では、１フレーム分の画素データを水平方向（行方向）の表示ライン毎に分割し、１水平期間毎に、各列のソース線ＳＬに１表示ライン分の各画素データに対応した多階調のアナログ電圧を印加すると共に、選択された表示ライン（選択行）のゲート線ＧＬに選択行電圧８Ｖを印加して、当該選択行の全ての画素回路２の第１スイッチ回路２２を導通状態にして、各列のソース線ＳＬの電圧を、選択行の各画素回路２の内部ノードＮ１に転送する動作である。選択された表示ライン以外（非選択行）のゲート線ＧＬには、当該選択行の全ての画素回路２の第１スイッチ回路２２を非導通状態にするため、非選択行電圧－５Ｖを印加する。

　以下に説明する書き込み動作における各信号線の電圧印加のタイミング制御は、表示制御回路１１によって行われ、個々の電圧印加は、表示制御回路１１、対向電極駆動回路１２、ソースドライバ１３、ゲートドライバ１４によって行われる。

　図２３に、第１類型の画素回路２Ａを使用した書き込み動作のタイミング図を示す。図２３では、１フレーム期間における２本のゲート線ＧＬ１，ＧＬ２、２本のソース線ＳＬ１，ＳＬ２、選択線ＳＥＬ、リファレンス線ＲＥＦ、電圧供給線ＶＳＬ、補助容量線ＣＳＬ、及びブースト線ＢＳＴの各電圧波形と、対向電圧Ｖｃｏｍの電圧波形を図示している。

　１フレーム期間は、ゲート線ＧＬの本数分の水平期間に分割され、各水平期間に選択されるゲート線ＧＬ１～ＧＬｎが順番に割り当てられている。図２３では、最初の２水平期間における２本のゲート線ＧＬ１，ＧＬ２の電圧変化を図示している。第１水平期間では、ゲート線ＧＬ１に選択行電圧８Ｖが、ゲート線ＧＬ２に非選択行電圧－５Ｖがそれぞれ印加され、第２水平期間では、ゲート線ＧＬ２に選択行電圧８Ｖが、ゲート線ＧＬ１に非選択行電圧－５Ｖがそれぞれ印加され、それ以後の水平期間では、両ゲート線ＧＬ１，ＧＬ２には非選択行電圧－５Ｖが印加される。

　各列のソース線ＳＬには、水平期間毎に対応する表示ラインの画素データに対応した多階調のアナログ電圧が印加されている。なお、通常表示モードではアナログ表示ラインの画素データに対応した多階調のアナログ電圧が印加され、印加電圧が一義的には特定されないため、図２３では斜線により塗りつぶすことでこれを表現している。なお、図２３では、各ソース線ＳＬ１，ＳＬ２，……ＳＬｍを代表して２本のソース線ＳＬ１，ＳＬ２を図示している。

　対向電圧Ｖｃｏｍは、１水平期間毎に変化するため（対向ＡＣ駆動）、当該アナログ電圧は、同じ水平期間中の対向電圧Ｖｃｏｍに対応した電圧値となっている。つまり、対向電圧Ｖｃｏｍが５Ｖか０Ｖかによって、数２で与えられる液晶電圧Ｖｌｃの絶対値は変わらず極性のみが変わるように、ソース線ＳＬに印加されるアナログ電圧が設定される。

　第１～第３類型の画素回路は、第１スイッチ回路２２がトランジスタＴ４だけで構成されているので、第１スイッチ回路２２の導通非導通の制御は、トランジスタＴ４だけのオンオフ制御で十分である。また、第２スイッチ回路２３は、書き込み動作では導通状態にする必要がなく、非選択行の画素回路２Ａで第２スイッチ回路２３が導通状態となるのを防止するために、１フレーム期間の間、全ての画素回路２Ａに接続する選択線ＳＥＬに非選択用電圧－５Ｖを印加する。この非選択用電圧は負電圧に限られるものではなく、０Ｖでも良い。

　リファレンス線ＲＥＦには、１フレーム期間の間、トランジスタＴ２を内部ノードＮ１の電圧状態に関係なく常時オン状態とする電圧を印加する。この電圧値は、多階調のアナログ電圧としてソース線ＳＬから与えられる電圧値の中での最大値よりも、トランジスタＴ２の閾値電圧以上高い電圧であれば良い。図２３では、前記最大値を５Ｖとし、閾値電圧を２Ｖとして、それらの和よりも大きい８Ｖを印加している。また、電圧供給線ＶＳＬには、図２０と同様に０Ｖを印加している。

　対向電圧Ｖｃｏｍは１水平期間毎に対向ＡＣ駆動されるため、補助容量線ＣＳＬは、対向電圧Ｖｃｏｍと同電圧となるように駆動される。画素電極２０は、対向電極８０と液晶層を介して容量結合していると共に、補助容量素子Ｃｓを介して補助容量線ＣＳＬとも容量結合している。このため、補助容量素子Ｃ２の補助容量線ＣＳＬ側の電圧を固定すると、対向電圧Ｖｃｏｍの変化が、補助容量線ＣＳＬと補助容量素子Ｃ２間で分配されて画素電極２０に現れ、非選択行の画素回路２の液晶電圧Ｖｌｃが変動してしまう。従って、全ての補助容量線ＣＳＬを対向電圧Ｖｃｏｍと同電圧に駆動することで、対向電極８０と画素電極２０の電圧が同じ電圧方向に変化し、上記非選択行の画素回路２の液晶電圧Ｖｌｃの変動を抑制することができる。

　第３実施形態で説明したように、常時表示モードの書き込み動作の場合と同様の理由により、第２～第３類型の画素回路においても、第１類型と同様の電圧印加方法によって書き込み動作が実現できる。また、第４～第６類型の画素回路においては、常時表示モードの書き込み動作と同様に、選択線ＳＥＬを行単位に個別に制御すれば良く、他は第１類型と同様の電圧印加方法によって書き込み動作が実現できる。

　なお、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法として、上述の「対向ＡＣ駆動」以外に、対向電圧Ｖｃｏｍとして所定の固定電圧を対向電極８０に印加する方法がある。この方法によれば、画素電極２０に印加される電圧は、対向電圧Ｖｃｏｍを基準として正電圧となる場合と負電圧となる場合が１水平期間毎に交替する。

　この場合、当該画素電圧を、ソース線ＳＬを介して直接書き込む方法と、対向電圧Ｖｃｏｍを中心とした電圧範囲の電圧を書き込んだ後に、補助容量素子Ｃｓを用いた容量結合により、対向電圧Ｖｃｏｍを基準として正電圧又は負電圧のいずれか一方となるように電圧調整する方法もある。この場合、補助容量線ＣＳＬは対向電圧Ｖｃｏｍとは同電圧に駆動せずに、行単位で個別にパルス駆動することになる。

　また、本実施形態では、通常表示モードにおける書き込み動作において、１水平期間毎に各表示ラインの極性を反転させる方法を採用したが、これは、１フレーム単位で極性反転した場合に発生する以下に示す不都合を解消するためである。なお、このような不都合を解消する方法としては、列毎に極性反転駆動する方法や、行及び列方向同時に画素単位で極性反転駆動する方法もある。

　あるフレームＦ１で全ての画素において正極性の液晶電圧Ｖｌｃを印加し、次のフレームＦ２で全ての画素において負極性の液晶電圧Ｖｌｃを印加した場合を想定する。液晶層７５に対して同一絶対値の電圧が印加された場合であっても、正極性か負極性によって光の透過率に微少な差異が生じる場合がある。高画質の静止画を表示している場合、この微少な差異の存在が、フレームＦ１とフレームＦ２で表示態様に微細な変化を生む可能性がある。また、動画表示時においても、フレーム間で同一内容の表示内容となるべき表示領域内において、その表示態様に微細な変化を生む可能性がある。高画質の静止画や動画の表示時には、このような微細な変化でも視覚的に認識することができる場合が想定される。

　そして、通常表示モードは、このような高画質の静止画や動画を表示するモードであるため、上述のような微細な変化が視覚的に認識される可能性がある。このような現象を回避すべく、本実施形態では、同一フレーム内において表示ライン毎に極性を反転させている。これにより、同一フレーム内でも表示ライン間で異なる極性の液晶電圧Ｖｌｃが印加されているため、液晶電圧Ｖｌｃの極性に基づく表示画像データへの影響を抑制できる。

　［別実施形態］
　以下、別実施形態につき説明する。

　〈１〉　各画素回路２Ａ～２Ｆにおいて、通常表示モード及び常時表示モードの書き込み動作時に、リファレンス線ＲＥＦに低レベル電圧を与え、トランジスタＴ２をオフ状態としても良い。このようにすることで、内部ノードＮ１と出力ノードＮ２が電気的に分離される結果、画素電極２０の電位が書き込み動作前の出力ノードＮ２の電圧の影響を受けなくなる。これにより、内部ノードＮ１の電位ＶＮ１は、ソース線ＳＬの印加電圧を正しく反映し、画像データを誤差なく表示することができる。

　ただし、上述したように、ノードＮ１の総寄生容量は、ノードＮ２に比べて遙かに大きく、ノードＮ２の初期状態の電位がＶＮ１に影響を与えることはほとんどないため、トランジスタＴ２は常時オン状態にしておくのも好ましい。

　〈２〉　上記実施形態では、アクティブマトリクス基板１０上に構成される全ての画素回路２に対し、第２スイッチ回路２３と制御回路２４を備える構成とした。これに対し、アクティブマトリクス基板１０上において、透過液晶表示を行う透過画素部と反射液晶表示を行う反射画素部の２種類の画素部を備える構成の場合には、反射画素部の画素回路にのみ第２スイッチ回路２３と制御回路２４を備え、透過表示部の画素回路には第２スイッチ回路２３と制御回路２４を備えない構成としても良い。

　この場合、通常表示モード時には透過画素部によって画像表示がなされ、常時表示モード時には反射画素部によって画像表示がなされることとなる。このように構成することで、アクティブマトリクス基板１０全体に形成される素子数を削減することができる。

　〈３〉　上記実施形態では、各画素回路２は、補助容量素子Ｃｓを備える構成であったが、補助容量素子Ｃｓを備えない構成であっても良い。ただし、内部ノードＮ１の電位をより安定化させ、表示画像の確実な安定化を図るためには、この補助容量素子Ｃｓを備える方が好ましい。

　〈４〉　上記実施形態では、各画素回路２の表示素子部２１は、単位液晶表示素子Ｃｌｃだけで構成される場合を想定したが、図２４に示すように、内部ノードＮ１と画素電極２０の間にアナログアンプＡｍｐ（電圧増幅器）を備える構成としても良い。図２４では一例として、アナログアンプＡｍｐの電源用ラインとして、補助容量線ＣＳＬと電源線Ｖｃｃが入力される構成とした。

　この場合、内部ノードＮ１に与えられた電圧は、アナログアンプＡｍｐによって設定された増幅率ηによって増幅され、増幅後の電圧が画素電極２０に供給される。よって、内部ノードＮ１の微少な電圧変化を表示画像に反映することができる構成である。

　〈５〉　上記実施形態では、画素回路２内のトランジスタＴ１～Ｔ４を、Ｎチャネル型の多結晶シリコンＴＦＴを想定したが、Ｐチャネル型のＴＦＴを使用した構成や、非晶質シリコンＴＦＴを使用した構成とすることも可能である。Ｐチャネル型のＴＦＴを使用する構成の表示装置においても、電源電圧及び既述の動作条件として示された電圧値の正負を反転させる、ケースＡとケースＢにおける印加電圧を逆転させる、常時表示モードにおける書き込み動作において、第１電圧状態（５Ｖ）及び第２電圧状態（０Ｖ）とあるのを、第１電圧状態（０Ｖ）及び第２電圧状態（５Ｖ）に置き換える、等により上記各実施形態と同様に画素回路２を動作させることが可能であり、同様の効果が得られる。

　〈６〉　上記実施形態では、常時表示モードにおける内部ノード電位ＶＮ１及び対向電圧Ｖｃｏｍの第１及び第２電圧状態の電圧値として、０Ｖと５Ｖを想定し、各信号線に印加する電圧値も、それに応じて、－５Ｖ，０Ｖ，５Ｖ，７Ｖ，８Ｖ，１０Ｖと設定したが、これらの電圧値は、使用する液晶素子及びトランジスタ素子の特性（閾値電圧等）に応じて、適宜変更可能である。

　〈７〉　上記実施形態では、液晶表示装置を例に挙げて説明したが、本発明はこれに限定されるものではなく、画素データを保持するための画素容量Ｃｐに対応する容量を有し、当該容量に保持される電圧に基づき画像を表示する表示装置であれば、本発明を適用することができる。

　例えば、画素容量に相当する容量に画素データに相当する電圧を保持させて画像表示する有機ＥＬ（Electroluminescenece）表示装置の場合、特にセルフリフレッシュ動作に関して本発明を適用することができる。図２５は、このような有機ＥＬ表示装置の画素回路の一例を示す回路図である。この画素回路では、画素データとして補助容量Ｃｓに保持された電圧が、ＴＦＴで構成された駆動用トランジスタＴｄｖのゲート端子に与えられ、その電圧に応じた電流が駆動用トランジスタＴｄｖを介して発光素子ＯＬＥＤに流れる。従って、この補助容量Ｃｓが上記各実施形態における画素容量Ｃｐに相当する。

　　１：　液晶表示装置
　　２：　画素回路
　　２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ：　画素回路
　　１０：　アクティブマトリクス基板
　　１１：　表示制御回路
　　１２：　対向電極駆動回路
　　１３：　ソースドライバ
　　１４：　ゲートドライバ
　　２０：　画素電極
　　２１：　表示素子部
　　２２：　第１スイッチ回路
　　２３：　第２スイッチ回路
　　２４：　制御回路
　　３１：　遅延回路
　　７４：　シール材
　　７５：　液晶層
　　８０：　対向電極
　　８１：　対向基板
　　Ａｍｐ：　アナログアンプ
　　ＢＳＴ：　ブースト線
　　Ｃｂｓｔ：　ブースト容量素子
　　Ｃｌｃ：　液晶表示素子
　　ＣＭＬ：　対向電極配線
　　ＣＳＬ：　補助容量線
　　Ｃｓ：　補助容量素子
　　Ｃｔ：　タイミング信号
　　ＤＡ：　ディジタル画像信号
　　Ｄｖ：　データ信号
　　ＧＬ（ＧＬ１，ＧＬ２，……，ＧＬｎ）：　ゲート線
　　Ｇｔｃ：　走査側タイミング制御信号
　　Ｎ１：　内部ノード
　　Ｎ２：　出力ノード
　　ＯＬＥＤ：　発光素子
　　Ｐ１，Ｐ２：　フェーズ
　　Ｐ１０，Ｐ１１，……，Ｐ１８：　フェーズ
　　Ｐ２０，Ｐ２１，……，Ｐ２７：　フェーズ
　　ＲＥＦ：　リファレンス線
　　Ｓｃ１，Ｓｃ２，……，Ｓｃｍ：　ソース信号
　　ＳＥＬ：　選択線
　　ＳＬ（ＳＬ１，ＳＬ２，……，ＳＬｍ）：　ソース線
　　Ｓｔｃ：　データ側タイミング制御信号
　　Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５：　トランジスタ
　　ＴＤ：　遅延用トランジスタ
　　Ｔｄｖ：　駆動用トランジスタ
　　Ｖｃｏｍ：　対向電圧
　　Ｖｌｃ：　液晶電圧
　　ＶＮ１：　内部ノード電位
　　ＶＮ２：　出力ノード電位

Claims

　画素回路を複数配置してなる画素回路群を有する表示装置であって、
　前記画素回路は、
　　単位表示素子を含む表示素子部と、
　　前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
　　少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第１スイッチ回路と、
　　所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第２スイッチ回路と、
　　前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第１容量素子の一端に保持すると共に、前記第２スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
　　第１端子、第２端子、並びに、前記第１及び第２端子間の導通を制御する制御端子を有する第１～第３トランジスタ素子のうち、前記第１及び第３トランジスタ素子を前記第２スイッチ回路が、前記第２トランジスタ素子を前記制御回路がそれぞれ有し、
　　前記第２スイッチ回路は、前記第１トランジスタ素子と前記第３トランジスタ素子の直列回路で構成され、
　　前記制御回路は、前記第２トランジスタ素子と前記第１容量素子の直列回路で構成され、
　　前記第１スイッチ回路の一端が前記データ信号線に接続し、
　　前記第２スイッチ回路の一端が前記電圧供給線に接続し、
　　前記第１及び第２スイッチ回路の各他端、及び前記第２トランジスタ素子の第１端子が前記内部ノードに接続し、
　　前記第１トランジスタ素子の制御端子、前記第２トランジスタ素子の第２端子、及び前記第１容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
　　前記第２トランジスタ素子の制御端子が第１制御線に接続し、
　　前記第３トランジスタ素子の制御端子が第２制御線に接続し、
　　前記第１容量素子の他端が前記第３制御線に接続し、
　　前記所定のスイッチ素子は、第１端子、第２端子、並びに前記第１及び第２端子間の導通を制御する制御端子を有する第４トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
　前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第１及び第２制御線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
　複数の前記画素回路に対して、前記第２スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
　前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第４トランジスタ素子を非導通状態とし、
　前記制御線駆動回路が、
　　前記第２制御線に対して前記第３トランジスタ素子を非導通状態とする所定の電圧を印加すると共に、前記第１制御線に対して、前記内部ノードが保持する２値の画素データの電圧状態が第１電圧状態の場合には前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流が遮断され、第２電圧状態の場合には前記第２トランジスタ素子を導通状態とする第１制御電圧を印加し、
　　その後に、前記第３制御線に対して第１ブースト電圧を印加することにより、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第１電圧状態の場合には前記電圧変化が抑制されずに前記第１トランジスタ素子を導通状態とし、
　　その後に、前記第１制御線に対する印加電圧を第２制御電圧に変更することにより、前記内部ノードの電圧状態が前記第１電圧状態か前記第２電圧状態に関係なく前記第２トランジスタ素子によって前記第１容量素子の一端から前記内部ノードに向けての電流を遮断し、
　　その後に、前記第３制御線に対する印加電圧を前記第１ブースト電圧よりも接地電圧に近い第２ブースト電圧に変更して、前記第１容量素子の一端に前記第１容量素子を介した容量結合による電圧変化を与えて前記出力ノードの電位を接地電位の方向にシフトさせることで、前記内部ノードの電圧が前記第１電圧状態の場合には引き続き前記第１トランジスタ素子を導通状態とする一方、前記第２電圧状態の場合には前記第１トランジスタ素子を非導通状態とし、
　　その後に、前記第２制御線に対する印加電圧を変更して前記第３トランジスタ素子を導通状態とし、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第１電圧状態の前記画素データの電圧を供給することを特徴とする表示装置。
　前記データ信号線が前記電圧供給線として兼用される構成であり、
　前記制御線駆動回路が、前記第２制御線に対する印加電圧を変更して前記第３トランジスタ素子を導通状態とした後、前記制御線駆動回路に代えて前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項１に記載の表示装置。
　前記画素回路は、一端を前記内部ノードに接続し、他端を第４制御線に接続する第２容量素子を更に備えており、
　前記第４制御線が前記電圧供給線として兼用される構成であり、
　前記制御線駆動回路が、前記第２制御線に対する印加電圧を変更して前記第３トランジスタ素子を導通状態とした後、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記第４制御線に、前記第１電圧状態の前記画素データの電圧を供給することを特徴とする請求項１に記載の表示装置。
　前記画素回路は、
　前記第１スイッチ回路が前記第４トランジスタ素子以外のスイッチ素子を含まず、前記第４トランジスタ素子の第１端子が前記内部ノードに、第２端子が前記データ信号線に接続する構成であることを特徴とする請求項１に記載の表示装置。
　前記画素回路は、
　前記第１スイッチ回路が、前記第２スイッチ回路内の前記第３トランジスタ素子と前記第４トランジスタ素子との直列回路、又は前記第２スイッチ回路内の前記第３トランジスタ素子の制御端子に制御端子が接続する第５トランジスタと前記第４トランジスタ素子との直列回路で構成されていることを特徴とする請求項１に記載の表示装置。
　前記画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
　前記列毎に前記データ信号線を１本ずつ備え、
　前記行毎に前記走査信号線を１本ずつ備え、
　同一列に配置される前記画素回路は、前記第１スイッチ回路の一端が共通の前記データ信号線に接続し、
　同一行又は同一列に配置される前記画素回路は、前記第２トランジスタ素子の制御端子が共通の前記第１制御線に接続し、
　同一行又は同一列に配置される前記画素回路は、前記第３トランジスタ素子の制御端子が共通の前記第２制御線に接続し、
　同一行又は同一列に配置される前記画素回路は、前記第１容量素子の前記他端が共通の前記第３制御線に接続する構成であることを特徴とする請求項１に記載の表示装置。