JPWO2011055572A1 - 表示装置 - Google Patents
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Abstract
Description
P∝f・C・V2・n・m
画素回路を複数配置してなる画素回路群を有する表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第1スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第2スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第1容量素子の一端に保持すると共に、前記第2スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第1端子、第2端子、並びに、前記第1及び第2端子間の導通を制御する制御端子を有する第1〜第3トランジスタ素子のうち、前記第1及び第3トランジスタ素子を前記第2スイッチ回路が、前記第2トランジスタ素子を前記制御回路がそれぞれ有し、
前記第2スイッチ回路は、前記第1トランジスタ素子と前記第3トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第2トランジスタ素子と前記第1容量素子の直列回路で構成され、
前記第1スイッチ回路の一端が前記データ信号線に接続し、
前記第2スイッチ回路の一端が前記電圧供給線に接続し、
前記第1及び第2スイッチ回路の各他端、及び前記第2トランジスタ素子の第1端子が前記内部ノードに接続し、
前記第1トランジスタ素子の制御端子、前記第2トランジスタ素子の第2端子、及び前記第1容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
前記第2トランジスタ素子の制御端子が第1制御線に接続し、
前記第3トランジスタ素子の制御端子が第2制御線に接続し、
前記第1容量素子の他端が前記第3制御線に接続し、
前記所定のスイッチ素子は、第1端子、第2端子、並びに前記第1及び第2端子間の導通を制御する制御端子を有する第4トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第1及び第2制御線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
複数の前記画素回路に対して、前記第2スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第4トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第2制御線に対して前記第3トランジスタ素子を非導通状態とする所定の電圧を印加すると共に、前記第1制御線に対して、前記内部ノードが保持する2値の画素データの電圧状態が第1電圧状態の場合には前記第2トランジスタ素子によって前記第1容量素子の一端から前記内部ノードに向けての電流が遮断され、第2電圧状態の場合には前記第2トランジスタ素子を導通状態とする第1制御電圧を印加し、
その後に、前記第3制御線に対して第1ブースト電圧を印加することにより、前記第1容量素子の一端に前記第1容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第1電圧状態の場合には前記電圧変化が抑制されずに前記第1トランジスタ素子を導通状態とし、
その後に、前記第1制御線に対する印加電圧を第2制御電圧に変更することにより、前記内部ノードの電圧状態が前記第1電圧状態か前記第2電圧状態に関係なく前記第2トランジスタ素子によって前記第1容量素子の一端から前記内部ノードに向けての電流が遮断し、
その後に、前記第3制御線に対する印加電圧を前記第1ブースト電圧よりも接地電圧に近い第2ブースト電圧に変更して、前記第1容量素子の一端に前記第1容量素子を介した容量結合による電圧変化を与えて前記出力ノードの電位を接地電位の方向にシフトさせることで、前記内部ノードの電圧が前記第1電圧状態の場合には引き続き前記第1トランジスタ素子を導通状態とする一方、前記第2電圧状態の場合には前記第1トランジスタ素子を非導通状態とし、
その後に、前記第2制御線に対する印加電圧を変更して前記第3トランジスタ素子を導通状態とし、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第1電圧状態の前記画素データの電圧を供給することを特徴とする。
第1実施形態では、本発明の表示装置(以下、単に「表示装置」という)、並びにこれに含まれる画素回路の構成について説明する。
図1に、表示装置1の概略構成を示す。表示装置1は、アクティブマトリクス基板10、対向電極80、表示制御回路11、対向電極駆動回路12、ソースドライバ13、ゲートドライバ14、及び後述する種々の信号線を備える。アクティブマトリクス基板10上には、画素回路2が、行及び列方向にそれぞれ複数配置され、画素回路アレイが形成されている。
次に、画素回路2の構成について図4〜図16の各図を参照して説明する。
まず、第1スイッチ回路22がトランジスタT4だけで構成されている画素回路の各類型について説明する。
次に、第1スイッチ回路22がトランジスタT4と他のトランジスタ素子の直列回路で構成されている画素回路の各類型について説明する。
第2実施形態では、第1〜第6類型の画素回路によるセルフリフレッシュ動作につき、図面を参照して説明する。
図17に、第1類型の画素回路2Aにおけるセルフリフレッシュ動作のタイミング図を示す。図17に示すように、セルフリフレッシュ動作は、ブースト線BSTに対して電圧が印加されているか否かによって、2つのフェーズP1,P2に分解される。
時刻t1より開始されるフェーズP1では、ゲート線GL1にトランジスタT4が完全にオフ状態となるような電圧を印加する。ここでは−5Vとする。
時刻t2より開始されるフェーズP2では、ゲート線GL、ソース線SL、補助容量線CSLに印加する電圧、並びに対向電圧Vcomを、フェーズP1と引き続き同じ値とする。
図8に示す第2類型の画素回路2Bは、電圧供給線VSLが補助容量線CSLと共通化した構成である。このため、第1類型と比較した場合、フェーズP1において補助容量線CSLに第1電圧状態の高レベル電圧(5V)を印加する点が異なる。第2類型の画素回路のセルフリフレッシュ動作時のタイミング図を図18に示す。
図9に示す第3類型の画素回路2Cは、電圧供給線VSLがソース線SLと共通化した構成である。このため、第1類型と比較した場合、時刻t4〜t5にわたってソース線SLに第1電圧状態の高レベル電圧(5V)を供給する点が異なる。第3類型の画素回路のセルフリフレッシュ動作時のタイミング図を図19に示す。
図10に示す第4類型の画素回路2Dは、電圧供給線VSLが独立した信号線で構成されている点において、第1類型の画素回路2Aと共通する。すなわち、フェーズP1の時刻t4〜t5の間において、ケースHの場合に第2スイッチ回路23を介して電圧供給線VSLら内部ノードN1に5Vを与えてリフレッシュ動作を実行する。一方、ケースLの場合は、時刻t4〜t5の間において、トランジスタT1を非導通とすることで第2スイッチ回路23を非導通とし、リファレンス線REFから内部ノードN1に5Vが供給されないようにする。
図13に示す第5類型の画素回路2Eは、補助容量線CSLが電圧供給線VSLを兼ねている点において、第2類型の画素回路2Bと共通する。そして、第2類型と第6類型の画素回路の相違点は、第1類型と第4類型の画素回路の相違点と同じである。
図14に示す第6類型の画素回路2Fは、ソース線SLが電圧供給線VSLを兼ねている点において、第3類型の画素回路2Cと共通する。そして、第3類型と第6類型の画素回路の相違点は、第1類型と第4類型の画素回路の相違点と同じである。
第3実施形態では、常時表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
図20に、第1類型の画素回路2A(図8)を使用した書き込み動作のタイミング図を示す。図20では、1フレーム期間における2本のゲート線GL1,GL2、2本のソース線SL1,SL2、電圧供給線VSL、選択線SEL、リファレンス線REF、補助容量線CSL、ブースト線BSTの各電圧波形と、対向電圧Vcomの電圧波形を図示している。更に、図20では、2つの画素回路2Aの内部ノードN1の電位VN1の変動波形を併せて表示している。2つの画素回路2Aの一方は、ゲート線GL1とソース線SL1で選択される画素回路2A(a)で、他方は、ゲート線GL1とソース線SL2で選択される画素回路2A(b)で、図中のVN1の後ろに、それぞれ(a)と(b)を付して区別している。
図20に示した、第1類型の画素回路2Aにおける書き込み動作のタイミング図を見れば、1フレーム期間にわたって選択線SELには常に低レベル電圧が印加されている。つまり、第2スイッチ回路23は常に非導通である。
図10に示す第4類型の画素回路2Dは、第1スイッチ回路22がトランジスタT4とトランジスタT3の直列回路で構成されるため、書き込み時には、トランジスタT4のみならずT3をも導通させる必要がある。この点で、第1類型の画素回路2Aとは異なるシーケンスとなる。
図13に示す第5類型の画素回路2Eにおいても、第4類型の場合と同様、選択線SELを一括して制御するのではなく、ゲート線GLと同様に、行単位に個別に制御する必要がある。つまり、選択線SELは行毎に1本ずつ、ゲート線GL1〜GLnと同数設けられ、ゲート線GL1〜GLnと同様に順番に選択される。
図14に示す第6類型の画素回路2Fにおいても、第4類型の場合と同様、選択線SELを一括して制御するのではなく、ゲート線GLと同様に、行単位に個別に制御する必要がある。つまり、選択線SELは行毎に1本ずつ、ゲート線GL1〜GLnと同数設けられ、ゲート線GL1〜GLnと同様に順番に選択される。
第4実施形態では、常時表示モードにおけるセルフリフレッシュ動作と書き込み動作の関係について説明する。
第5実施形態では、通常表示モードにおける書き込み動作につき、各類型毎に図面を参照して説明する。
以下、別実施形態につき説明する。
2: 画素回路
2A,2B,2C,2D,2E,2F: 画素回路
10: アクティブマトリクス基板
11: 表示制御回路
12: 対向電極駆動回路
13: ソースドライバ
14: ゲートドライバ
20: 画素電極
21: 表示素子部
22: 第1スイッチ回路
23: 第2スイッチ回路
24: 制御回路
31: 遅延回路
74: シール材
75: 液晶層
80: 対向電極
81: 対向基板
Amp: アナログアンプ
BST: ブースト線
Cbst: ブースト容量素子
Clc: 液晶表示素子
CML: 対向電極配線
CSL: 補助容量線
Cs: 補助容量素子
Ct: タイミング信号
DA: ディジタル画像信号
Dv: データ信号
GL(GL1,GL2,……,GLn): ゲート線
Gtc: 走査側タイミング制御信号
N1: 内部ノード
N2: 出力ノード
OLED: 発光素子
P1,P2: フェーズ
P10,P11,……,P18: フェーズ
P20,P21,……,P27: フェーズ
REF: リファレンス線
Sc1,Sc2,……,Scm: ソース信号
SEL: 選択線
SL(SL1,SL2,……,SLm): ソース線
Stc: データ側タイミング制御信号
T1,T2,T3,T4,T5: トランジスタ
TD: 遅延用トランジスタ
Tdv: 駆動用トランジスタ
Vcom: 対向電圧
Vlc: 液晶電圧
VN1: 内部ノード電位
VN2: 出力ノード電位
Claims (6)
- 画素回路を複数配置してなる画素回路群を有する表示装置であって、
前記画素回路は、
単位表示素子を含む表示素子部と、
前記表示素子部の一部を構成し、前記表示素子部に印加される画素データの電圧を保持する内部ノードと、
少なくとも所定のスイッチ素子を経由して、データ信号線から供給される前記画素データの電圧を前記内部ノードに転送する第1スイッチ回路と、
所定の電圧供給線に供給される電圧を、前記所定のスイッチ素子を経由せずに前記内部ノードに転送する第2スイッチ回路と、
前記内部ノードが保持する前記画素データの電圧に応じた所定の電圧を第1容量素子の一端に保持すると共に、前記第2スイッチ回路の導通非導通を制御する制御回路と、を備えてなり、
第1端子、第2端子、並びに、前記第1及び第2端子間の導通を制御する制御端子を有する第1〜第3トランジスタ素子のうち、前記第1及び第3トランジスタ素子を前記第2スイッチ回路が、前記第2トランジスタ素子を前記制御回路がそれぞれ有し、
前記第2スイッチ回路は、前記第1トランジスタ素子と前記第3トランジスタ素子の直列回路で構成され、
前記制御回路は、前記第2トランジスタ素子と前記第1容量素子の直列回路で構成され、
前記第1スイッチ回路の一端が前記データ信号線に接続し、
前記第2スイッチ回路の一端が前記電圧供給線に接続し、
前記第1及び第2スイッチ回路の各他端、及び前記第2トランジスタ素子の第1端子が前記内部ノードに接続し、
前記第1トランジスタ素子の制御端子、前記第2トランジスタ素子の第2端子、及び前記第1容量素子の一端が相互に接続して前記制御回路の出力ノードを形成し、
前記第2トランジスタ素子の制御端子が第1制御線に接続し、
前記第3トランジスタ素子の制御端子が第2制御線に接続し、
前記第1容量素子の他端が前記第3制御線に接続し、
前記所定のスイッチ素子は、第1端子、第2端子、並びに前記第1及び第2端子間の導通を制御する制御端子を有する第4トランジスタ素子であって、前記制御端子が走査信号線に接続する構成であり、
前記データ信号線を各別に駆動するデータ信号線駆動回路、前記第1及び第2制御線を各別に駆動する制御線駆動回路、並びに前記走査信号線を駆動する走査信号線駆動回路を備え、
複数の前記画素回路に対して、前記第2スイッチ回路と前記制御回路を作動させて前記内部ノードの電圧変動を同時に補償するセルフリフレッシュ動作時に、
前記走査信号線駆動回路が、前記画素回路群に含まれる全部の前記画素回路に接続する前記走査信号線に所定の電圧を印加して前記第4トランジスタ素子を非導通状態とし、
前記制御線駆動回路が、
前記第2制御線に対して前記第3トランジスタ素子を非導通状態とする所定の電圧を印加すると共に、前記第1制御線に対して、前記内部ノードが保持する2値の画素データの電圧状態が第1電圧状態の場合には前記第2トランジスタ素子によって前記第1容量素子の一端から前記内部ノードに向けての電流が遮断され、第2電圧状態の場合には前記第2トランジスタ素子を導通状態とする第1制御電圧を印加し、
その後に、前記第3制御線に対して第1ブースト電圧を印加することにより、前記第1容量素子の一端に前記第1容量素子を介した容量結合による電圧変化を与えることで、前記内部ノードの電圧が前記第1電圧状態の場合には前記電圧変化が抑制されずに前記第1トランジスタ素子を導通状態とし、
その後に、前記第1制御線に対する印加電圧を第2制御電圧に変更することにより、前記内部ノードの電圧状態が前記第1電圧状態か前記第2電圧状態に関係なく前記第2トランジスタ素子によって前記第1容量素子の一端から前記内部ノードに向けての電流を遮断し、
その後に、前記第3制御線に対する印加電圧を前記第1ブースト電圧よりも接地電圧に近い第2ブースト電圧に変更して、前記第1容量素子の一端に前記第1容量素子を介した容量結合による電圧変化を与えて前記出力ノードの電位を接地電位の方向にシフトさせることで、前記内部ノードの電圧が前記第1電圧状態の場合には引き続き前記第1トランジスタ素子を導通状態とする一方、前記第2電圧状態の場合には前記第1トランジスタ素子を非導通状態とし、
その後に、前記第2制御線に対する印加電圧を変更して前記第3トランジスタ素子を導通状態とし、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記電圧供給線に前記第1電圧状態の前記画素データの電圧を供給することを特徴とする表示装置。 - 前記データ信号線が前記電圧供給線として兼用される構成であり、
前記制御線駆動回路が、前記第2制御線に対する印加電圧を変更して前記第3トランジスタ素子を導通状態とした後、前記制御線駆動回路に代えて前記データ信号線駆動回路が、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記データ信号線に前記第1電圧状態の前記画素データの電圧を供給することを特徴とする請求項1に記載の表示装置。 - 前記画素回路は、一端を前記内部ノードに接続し、他端を第4制御線に接続する第2容量素子を更に備えており、
前記第4制御線が前記電圧供給線として兼用される構成であり、
前記制御線駆動回路が、前記第2制御線に対する印加電圧を変更して前記第3トランジスタ素子を導通状態とした後、前記セルフリフレッシュ動作の対象である複数の前記画素回路に接続する全部の前記第4制御線に、前記第1電圧状態の前記画素データの電圧を供給することを特徴とする請求項1に記載の表示装置。 - 前記画素回路は、
前記第1スイッチ回路が前記第4トランジスタ素子以外のスイッチ素子を含まず、前記第4トランジスタ素子の第1端子が前記内部ノードに、第2端子が前記データ信号線に接続する構成であることを特徴とする請求項1に記載の表示装置。 - 前記画素回路は、
前記第1スイッチ回路が、前記第2スイッチ回路内の前記第3トランジスタ素子と前記第4トランジスタ素子との直列回路、又は前記第2スイッチ回路内の前記第3トランジスタ素子の制御端子に制御端子が接続する第5トランジスタと前記第4トランジスタ素子との直列回路で構成されていることを特徴とする請求項1に記載の表示装置。 - 前記画素回路を行方向及び列方向にそれぞれ複数配置して画素回路アレイを構成し、
前記列毎に前記データ信号線を1本ずつ備え、
前記行毎に前記走査信号線を1本ずつ備え、
同一列に配置される前記画素回路は、前記第1スイッチ回路の一端が共通の前記データ信号線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第2トランジスタ素子の制御端子が共通の前記第1制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第3トランジスタ素子の制御端子が共通の前記第2制御線に接続し、
同一行又は同一列に配置される前記画素回路は、前記第1容量素子の前記他端が共通の前記第3制御線に接続する構成であることを特徴とする請求項1に記載の表示装置。
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