JP2014521985A - 蓄積画素の反転に適したアクティブ型のディスプレイデバイス、およびその駆動方法 - Google Patents

Abstract

ディスプレイ用の画素回路は、画素電圧を保持し画素表示素子に画素電圧を与える画素蓄積ノードと、画素蓄積ノードのデータを保持するセル蓄積ノードと、第１および第２の電極をそれぞれ有する第１および第２の蓄積キャパシタとを備える。第１の蓄積キャパシタの第１の電極は、画素蓄積ノードと動作的に接続され、第２の蓄積キャパシタの第１の電極は、セル蓄積ノードと動作的に接続される。第１の蓄積キャパシタおよび第２の蓄積キャパシタの第２の電極は、それぞれ、相異なる独立な第１の電圧信号線および第２の電圧信号線のうちの１つと接続されている。画素回路は、データ書き込み周期に亘り画素蓄積ノードに画素電圧を書き込み、独立な第１の電圧信号線および第２の電圧信号線に対して個別の電圧信号を供給する画素書き込み回路をさらに備える。個別の電圧信号は、それぞれ、画素電圧を上昇または低下させるために、データ書き込み周期に亘り変化する。

Description

本発明は、アクティブマトリクス型のディスプレイデバイスに関し、特に、非常に低い更新レートを備えたアクティブマトリクス型のディスプレイデバイスに関する。当該ディスプレイデバイスの画素は、長期間に亘りデータを保持する手段を有している。

さらに、本発明の別の実施形態は、これらのディスプレイデバイスを駆動する方法に関する。

本出願は、２０１１年８月４日に出願された米国特許出願番号１３／１９８，３４５に基づく優先権を主張している。

図１に示されるように、標準的なアクティブマトリクス型の液晶ディスプレイ（ＬＣＤ）は、画素のアレイを有している。各画素は、２つのトランジスタ８およびトランジスタ１０、蓄積キャパシタ１６、ならびに液晶（ＬＣ）セル１４を有している。

画素にデータ電圧を書き込むために、ＧＬの入力は「高」（high）状態に設定され、データ電圧はＳＬの入力に与えられる。データ電圧は、トランジスタ８および１０を介して、画素に流入する。続いて、ＧＬの入力が「低」（low）状態に設定された時に、データ電圧は、画素蓄積ノード１２に保持される。

画素蓄積ノードに保持された電圧は、画素電圧と称される。当該電圧は、ＬＣセルの状態を制御する。それゆえ、当該電圧は、画素の輝度を制御する。

しかしながら、これらの画素は、完璧なものではない。トランジスタ８および１０は、オフ状態において漏れ電流を生じさせる。この漏れ電流によって、時間経過に伴い、画素電圧の低下が引き起こされる。

この問題に対処すべく、画像の劣化を最小限とするために、ディスプレイのデータは、保持時間に亘って、画素に再び書き込まれる。標準的なフレームのリフレッシュレートは、６０Ｈｚである。

ディスプレイにおけるこのような一定のリフレッシュは、かなりの電力消費を生じさせる。電力消費の主な理由は、各画素のＳＬの入力にデータを接続する列電極は、反復的に充電される必要があるためである。

こうした電力消費を低減するための１つの方法は、フレームリフレッシュレートを低減させることである。画素電極の電圧低下が抑制される場合にのみ、フレームレートの低減は可能である。蓄積キャパシタのサイズを増加させること、または、漏れ電流を低減させることのいずれかによって、画素電圧の低下が抑制され得る。

蓄積キャパシタのサイズを増加させることは、画素領域の増大を引き起こし、データ書き込み時に画素に電圧を印加するために要する時間を増加させる可能性があるため、好ましくない。

このため、フレームリフレッシュレートを低減させるための好ましい方法は、漏れ電流を低減させることである。

日本国公開特許公報５−１４２７５３号（Ｓａｔｏ，１９９１年１１月２２日）、米国特許６０６４３６２号（Ｂｒｏｗｎｌｏｗ，２０００年３月１６日）、および米国特許７５７３４５１号（Ｔｏｂｉｔａ，２００９年８月１１日）には、画素電圧の低下を抑制する技術の様々な実現例が開示されている。

この技術は、「ブートストラップ」を含んでいる。すなわち、単一のゲインを有する電圧ゲイン増幅器の入力は、画素蓄積ノード１２と接続されており、当該増幅器の出力は、トランジスタ８とトランジスタ１０との間の節点（junction）と接続されている。これにより、画素電極の電圧は、トランジスタ８とトランジスタ１０との間の節点において、トランジスタ８およびトランジスタ１０と直列に接続される。

バッファの増幅器が理想的なものであり、画素蓄積ノードからの電荷が流入しないものであれば、トランジスタ１０のドレイン−ソース間の電圧は０Ｖに低減され得るので、画素蓄積電極からの漏れ電流が低減され得る。

ＬＣＤにおいては、液晶１４間に印加される電圧の極性が、周期的に反転される必要がある。これにより、液晶材料の劣化が抑制される。通常、６０Ｈｚのディスプレイにおいて、データドライバは、各画素に電圧が書き込まれるたびに、電圧を反転する。

電圧の反転は、コモン電極（ＶＣＯＭ）の電圧を一定に保持し、かつ、画素蓄積ノードに書き込まれる電圧を変化されることによって実現されてもよい。この方法は、直流ＶＣＯＭ駆動として周知である。

また、電圧の反転は、ＶＣＯＭに印可される電圧を変化させ、かつ、画素蓄積ノードに書き込まれる電圧を、さらに小さな値だけ変化されることによって実現されてもよい。この方法は、交流ＶＣＯＭ駆動として周知である。

いずれの場合においても、画素蓄積ノードとＶＣＯＭとの間の電位差は、交互の反転周期において、同じ絶対値を有し、かつ、反対の極性を有するものとなるべきである。

ＬＣ電圧の反転は、画素の内部において行われることが好ましい。ドライバからのデータを反転させるためには、列電極が画素のキャパシタンスと同様に充電されることが必要である。このため、画素内での反転により、さらに多くの電力消費が生じる。従って、画素内での反転は、バッテリ型のシステムには好ましくない。

いずれの従来技術においても、画素内に保持されたデータを反転するための構成については開示されていない。その代わりに、従来技術において、データドライバは、液晶の劣化を防止するために、適切なレートによって、反転された新規のデータを書き込んでいる。

米国特許６８９７８４３号（Ａｙｒｅｓ，２００５年５月２４日）、米国特許２００９／０００２５８２Ａ１号明細書（Ｓａｎｏ，２００９年１月１１日）、および米国特許２００７／０１８２６８９Ａ１号明細書（Ｍｉｙａｚａｗａ，２００７年８月９日）には、新規なデータがドライバ回路から書き込まれることなしに、保持されたデータを反転することが可能な画素回路が開示されている。

反転操作は、画素電圧をリフレッシュするためにも有用である。いずれの回路も、反転操作における画素電圧の低下を抑制するための構成を有していない。それゆえ、反転の周波数は、画素の漏れ電流によって定められる。このため、画素による消費電力を低減するために、反転の周波数を下げることはできない。

「Polarizer-free Reflective LCD Combined with Ultra Low-power Driving Technology」（Ｙ．Ａｓａｏｋａ等，SID 09 pp395-8，２００９年５月３１日から６月５日までの会議）、および米国特許６８４０４８３号（Ｍａｅｄａ，２００５年９月６日）の両方において、個別のメモリ部および反転部を有する画素回路が説明されている。

メモリ部は、ＳＲＡＭ（static random access memory）によって形成されており、漏れ電流が生じない公知のタイプの電子的なメモリである。

米国特許２００７／０１８２６８９Ａ１号明細書（Ｍｉｙａｚａｗａ，２００７年８月９日）に示されているように、保持されたデータを反転することなく、液晶の電圧が反転される。

この回路の利点は、格納されたデータが、漏れが生じることなく無期限に保持される点である。従って、液晶材料に許容される範囲に亘り、反転レートを低減させることができ、電力消費を低減させることが可能となる。

しかしながら、ＳＲＡＭのセルは、かなり多数のトランジスタによって形成されるため、かなり広範囲のレイアウト領域を占有する。このため、当該方法によって実現され得る最大のディスプレイの解像度は制限される。

さらに、ＬＣＤを駆動するための方法としてのコモンキャパシタ駆動が、米国特許５２９６８４７号（Ｔａｋｅｄａ，１９９４年３月２２日）に開示されている。当該方法において、電圧は、従来の画素と同様に、画素蓄積ノードに書き込まれる。

ＶＣＯＭは、一定のレベルに保持されている。ＧＬの入力が「低」状態に設定されると、画素蓄積ノードが隔離され、ＶＣＳの入力に印加された電圧は、上昇または低下する。これにより、画素蓄積ノードの電圧が上昇または低下するという効果が得られる。

液晶に印加される最終的な電圧が、黒電圧と白電圧との間の値となるように、画素に書き込まれる電圧の範囲、およびＶＣＳの入力における電圧の変化のレベルが設定される。

一度のリフレッシュにおいてＶＣＳを上昇させ、次のリフレッシュにおいてＶＣＳを低下させることにより、ＬＣに印加される電圧は、他のＶＣＯＭ駆動方法と同様に、交互の周期によって反転する。

この方法を適用することにより、ディスプレイは直流ＶＣＯＭによって駆動されてよい。直流ＶＣＯＭは、交流ＶＣＯＭに比べて、電気的なノイズがさらに低い。また、直流ＶＣＯＭでは、より低い電力での動作を可能とする、列電圧および画素電圧の狭い範囲を用いている。

従来技術では、３つのタイプの画素回路が開示されている。１つ目の画素回路は、漏れ電流を低減し、低減されたレートによって新規のデータが書き込まれ得るものである。

２つ目の画素回路は、画素内のデータを反転し、表示された画像が変更される必要がある場合にのみ、データが書き込まれることが必要とされるものである。

３つ目の画素回路は、ＳＲＡＭにデータを保持し、保持されたデータを用いて外部の参照電圧の接続状態を制御するものである。そして、液晶電圧の反転を実現するために、参照電圧が交互に変化する。

しかしながら、これらの方法には、不利な点がある。すなわち、漏れ電流を低減するのみの画素回路は、液晶の特性によって決定されたレートによって、反転された新規のデータを、ドライバ回路から受け入れる必要がある。このため、列電極の充電をかなり頻繁に行う必要があり、ディスプレイの電力消費が増大する。

また、画素内のデータを反転するのみの画素回路は、漏れ電流によって以前のデータが有意に劣化しないように、かなり高い周波数によって反転を行う必要がある。このため、電力消費が増大する。また、ＳＲＡＭの画素は大きく、高解像度のディスプレイに利用することができない。

本発明の一態様に係るデバイスおよび方法は、画素からの電荷の漏れを最小限に抑制し、かつ、画素データ電圧を内部的に反転させる画素回路を利用したディスプレイを提供する。

液晶材料に許容される範囲に亘り、ＬＣの反転レートを減少させることができ、列電極を充電することなくＬＣの反転操作を行うことができ、かつ、画像が静止している場合にはドライブ回路の動作を停止させることができるため、このようなディスプレイは、最低限の電力消費によって動作可能である。

本発明の一態様に係るデバイスおよび方法は、最小限の回路素子の数によって、上述の機能を果たす。さらに、本発明の一態様に係るデバイスおよび方法は、コモンキャパシタドライブの方法と両立可能な方法によって動作する。

本発明の基本的な態様によれば、画素からの電荷の漏れを最小限に抑制する回路素子と、画素電圧を反転する回路素子とをさらに含んだ画素回路を利用したディスプレイが提供される。

本発明の別の態様によれば、こうした画素を特徴点としたディスプレイを駆動する方法が提供される。

本発明の別の態様によれば、画素は、異なる段階において切り替えられる信号によって駆動される２つの蓄積キャパシタを有している。

本発明の一態様によれば、ディスプレイ用の画素回路は、画素蓄積ノードと、セル蓄積ノードと、第１の蓄積キャパシタおよび第２の蓄積キャパシタと、画素書き込み回路と、を備えており、上記画素蓄積ノードは、画素電圧を保持し、かつ、画素表示素子に上記画素電圧を供給し、上記セル蓄積ノードは、上記画素蓄積ノードのデータを保持し、上記第１の蓄積キャパシタおよび上記第２の蓄積キャパシタは、それぞれ、第１の電極および第２の電極を有しており、上記第１の蓄積キャパシタの上記第１の電極は、上記画素蓄積ノードと動作的に接続され、上記第２の蓄積キャパシタの上記第１の電極は、上記セル蓄積ノードと動作的に接続され、上記第１の蓄積キャパシタの上記第２の電極、および上記第２の蓄積キャパシタの上記第２の電極は、それぞれ、相異なる第１の独立な電圧信号線および第２の独立な電圧信号線のうちの１つと接続され、上記画素書き込み回路は、データ書き込み周期に亘って上記画素蓄積ノードに上記画素電圧を書き込み、かつ、上記第１の独立な電圧信号線および上記第２の独立な電圧信号線に対して、個別の電圧信号を供給し、上記個別の電圧信号は、それぞれ、上記画素電圧を上昇または低下させるために、上記データ書き込み周期に亘って変化する。

本発明の一態様によれば、当該画素回路は、上記画素書き込み回路と動作的に接続された保持回路をさらに備え、上記保持回路は、上記書き込み回路を介しての上記画素蓄積ノードからの電荷の漏れを最小限に抑制する。

本発明の一態様によれば、当該画素回路は、上記保持回路と上記画素蓄積ノードとに動作的に接続された内部反転回路をさらに備え、上記内部反転回路は、上記画素蓄積ノードに保持され、かつ、上記画素表示素子に供給される上記画素電圧を反転させる。

本発明の一態様によれば、当該画素回路は、上記画素表示素子をさらに備え、上記画素表示素子は、第１の電極および第２の電極を有しており、上記第１の電極は、上記画素蓄積ノードと電気的に接続されており、上記第２の電極は、第３の電圧信号線と電気的に接続されている。

本発明の一態様によれば、上記画素書き込み回路は、入力ノードと、出力ノードと、上記入力ノードと上記出力ノードとの間に電気的に接続された中間ノードと、を備えており、上記出力ノードは、上記画素蓄積ノードに電気的に接続されており、上記保持回路は、上記中間ノードを第４の電圧信号線と選択的に接続するスイッチングデバイスを備えており、上記画素回路がメモリモードによって動作している場合に、上記スイッチングデバイスは、上記中間ノードの電圧を、上記画素蓄積ノードの電圧と同一のレベルに維持する。

本発明の一態様によれば、上記画素書き込み回路は、上記画素書き込み回路は、ソースおよびドレインをそれぞれ有する、第１の入力トランジスタおよび第２の入力トランジスタを備えており、上記保持回路は、上記第１の入力トランジスタをさらに備えており、上記第１の入力トランジスタのドレインと上記第２の入力トランジスタのソースとは、上記中間ノードを形成するために、互いに電気的に接続されており、上記第２の入力トランジスタのドレインは、上記出力ノードを有している。

本発明の一態様によれば、上記スイッチングデバイスは、ソースおよびドレインを有する給電トランジスタを備えており、上記給電トランジスタのドレインは、上記第４の電圧信号線と電気的に接続されており、上記給電トランジスタのソースは、上記中間ノードと電気的に接続されている。

本発明の一態様によれば、上記第１の入力トランジスタと上記給電トランジスタとに、ほぼ同一の電流が流入する。

本発明の一態様によれば、上記内部反転回路は、給電トランジスタと、セル蓄積ノードと、反転トランジスタと、プリチャージトランジスタと、を備えており、上記セル蓄積ノードは、上記画素蓄積ノードに蓄積されたデータを保持し、上記反転トランジスタは、ソースおよびドレインを有しており、上記反転トランジスタのソースは、上記画素蓄積ノードと電気的に接続されており、上記反転トランジスタのドレインは、上記給電トランジスタのソースと電気的に接続されており、上記プリチャージトランジスタは、ソースおよびドレインを有しており、上記プリチャージトランジスタのソースは、上記画素蓄積ノードと電気的に接続されており、上記プリチャージトランジスタのドレインは、上記セル蓄積ノードを上記画素蓄積ノードに選択的に接続可能とするために、上記セル蓄積ノードと電気的に接続されている。

本発明の一態様によれば、上記内部反転回路は、上記第２の蓄積キャパシタをさらに備えており、上記第２の蓄積キャパシタの上記第１の電極は、上記プリチャージトランジスタのドレインと電気的に接続されている。

本発明の一態様によれば、上記第１の入力トランジスタおよび上記第２の入力トランジスタは、それぞれ、行選択電極と電気的に接続されたゲートを有しており、上記第１の入力トランジスタのソースは、列書き込み電極と電気的に接続されている。

本発明の一態様によれば、当該複数の画素回路は、行列形式に配列されている。

本発明の一態様によれば、ディスプレイデバイスは、上述のディスプレイ回路を備えており、当該ディスプレイデバイスは、複数の画素を有しており、上記画素のそれぞれは、上記複数の画素回路のうちの１つと、動作的に接続されている。

本発明の一態様によれば、画素回路を駆動する方法において、上記画素回路は、画素蓄積ノードと、セル蓄積ノードと、を備えており、上記画素蓄積ノードは、画素表示素子に画素電圧を供給し、かつ、第１の蓄積キャパシタを備えており、上記第１の蓄積キャパシタは、上記画素蓄積ノードと電気的に接続された第１の電極と、第１の電圧信号線と電気的に接続された第２の電極と、を有しており、上記セル蓄積ノードは、上記画素蓄積ノードのデータを保持し、かつ、第２の蓄積キャパシタを備えており、上記第２の蓄積キャパシタは、上記セル蓄積ノードと電気的に接続された第１の電極と、上記第１の電圧信号線とは異なる第２の電圧信号線と電気的に接続された第２の電極と、を有しており、当該方法は、上位画素電圧を上昇または低下させるために、上記画素回路のデータ書き込み周期に亘って、上記第１の電圧信号線から供給される電圧および上記第２の電圧信号線から供給される電圧を、「高」状態または「低」状態へと、独立に駆動する工程を含んでいる。

本発明の一態様によれば、上記電圧を独立に駆動する工程は、上記画素蓄積ノードに保持されている上記画素電圧が反転される反転操作に先立ち、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの一方に印加される電圧を変化させる工程と、上記反転操作の後に、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの他方に印加される電圧を変化させる工程と、を含んでいる。

本発明の一態様によれば、上記電圧を独立に駆動する工程は、上記画素回路に少なくとも１つのデータが再書き込みされた時点、または、上記画素回路内において反転がなされた時点において、当該電圧を独立に駆動する工程を含んでいる。

本発明の一態様によれば、上記電圧を独立に駆動する工程は、上記画素蓄積ノードの電圧を、上記画素蓄積ノードにデータの書き込みが最後になされた時点において保持された電圧に戻すために、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの一方に印加される電圧を変化させる工程を含んでいる。

本発明の一態様によれば、上記電圧を変化させる工程は、同一の変化のレベルを用いる工程を含んでいる。

本発明の一態様によれば、当該方法において、上記画素回路は、上記画素蓄積ノードにデータを書き込む画素書き込み回路をさらに備えており、上記画素書き込み回路は、データを受信する列書き込み電極と、上記列書き込み電極のデータを上記画素蓄積ノードに書き込む行選択電極と、を有しており、当該方法は、ビデオモードにおいて上記画素回路を設定する工程を含んでおり、上記ビデオモードにおいて上記画素回路を設定する工程は、上記列書き込み電極から上記画素蓄積ノードにデータを書き込むために、上記行選択電極に印加される電圧を、第１の状態から第２の状態へと切り替える工程と、上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程に先立ち、または、当該工程に亘って、セル蓄積キャパシタの第２の電極に印加される電圧を逆の状態へと切り替える工程と、上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程の後に、上記行選択電極に印加される電圧を、上記第２の状態から上記第１の状態へと切り替える工程と、上記行選択電極に印加される電圧を、上記第２の状態から上記第１の状態へと切り替える工程の後に、画素蓄積キャパシタの第２の電極に印加される電圧を逆の状態へと切り替える工程と、を含んでいる。

本発明の一態様によれば、当該方法において、上記画素回路は、上記画素書き込み回路と動作的に接続された保持回路と、上記保持回路と動作的に接続された内部反転回路と、をさらに備えており、上記保持回路は、上記書き込み回路を介しての上記画素蓄積ノードからの電荷の漏れを最小限に抑制し、上記保持回路は、電圧を受電する第４の電圧信号線を備えており、上記内部反転回路は、セルノードと、プリチャージ電極と、反転電極と、を備えており、上記プリチャージ電極に印加された電圧は、上記画素蓄積ノードを上記セルノードに選択的に接続するために作用し、上記反転電極に印加された電圧は、上記画素蓄積ノードに保持された電圧、および、上記画素蓄積ノードに保持されたデータを受信する表示素子に印加されるディスプレイ電圧を反転させるために作用し、上記ビデオモードにおいて上記画素回路を設定する工程は、上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程に先立ち、上記プリチャージ電極および上記第４の信号線に印加される電圧を、第２の状態へと切り替える工程と、上記反転電極に印加される電圧を、上記プリチャージ電極および上記第４の電圧信号線に印加される上記第１の状態とは異なる、第２の状態へと切り替える工程と、をさらに含んでいる。

本発明の一態様によれば、当該方法は、反転モードにおいて上記画素回路を設定する工程をさらに含んでおり、上記反転モードにおいて上記画素回路を設定する工程は、上記画素蓄積ノードから上記セルノードを隔離する工程と、上記セル蓄積キャパシタの上記第２の電極に印加される電圧を逆の状態へと切り替える工程と、上記画素蓄積ノードを第１の状態まで充電する工程と、上記画素蓄積ノードの電圧が、上記セルノードに保持された電圧の論理値の補数となるように、上記セルノードに保持された上記データに基づいて、上記画素蓄積ノードを選択的に放電する工程と、を含んでおり、上記セル蓄積キャパシタに保持された上記データが上記第１の状態に対応する場合には、上画素蓄積ノードの電圧は、第２の状態まで放電され、上記セル蓄積キャパシタに保持された上記データが上記第２の状態に対応する場合には、上画素蓄積ノードの上記プリチャージ電圧が維持される。

本発明の一態様によれば、上記セルノードを隔離する工程は、上記セルノードを上記画素蓄積ノードから隔離するために、上記プリチャージ電極に印加される電圧を切り替える工程を含んでいる。

本発明の一態様によれば、メモリモードにおいて上記画素回路を設定する工程をさらに含んでおり、上記メモリモードにおいて上記画素回路を設定する工程は、上記第４の電圧信号線および上記プリチャージ電極に印加される電圧を、上記第１の状態へと切り替える工程と、上記反転電極に印加される電圧を、上記第２の状態へと切り替える工程と、以前の状態において上記画素蓄積キャパシタの上記第２の電極およびセルキャパシタの第２の電極に印加された電圧を維持する工程と、を含んでいる。

本発明の一態様によれば、上記メモリモードにおいて上記画素回路を設定する工程は、上記列書き込み電極および行選択電極に印加された複数の電圧を、上記第２の状態へと切り替える工程をさらに含んでいる。

本発明の一態様によれば、上記メモリモードにおいて上記画素回路を設定する工程は、上記行選択電極および上記反転電極に印加された上記複数の電圧を、上記第２の状態へと切り替える工程と、上記第４の電圧信号線および上記プリチャージ電極に印加された上記複数の電圧を、上記第１の状態へと切り替える工程と、をさらに含んでいる。

上述の目的、および関連する目的を実現するために、本発明の一態様は、以下に十分に記載され、特に特許請求の範囲に示された特徴を備えている。以下の記載および添付図面は、本発明の例示的な実施形態を詳細に示している。

しかしながら、これらの実施形態は、本発明の原則が用いられる様々な方法のうちの少数の例のみを示すものである。これらの実施形態に対して、様々な変更および組み合わせがなされてもよい。

本発明の他の目的、利点、および新規的な特徴は、図面と合わせて考慮すれば、以下の本発明の詳細な説明から明らかとなるであろう。

従来技術に係る画素回路を概略的に示す図である。 本発明の第１の実施形態に係る、例示的な画素の構成を含んだアクティブマトリクス型のディスプレイを概略的に示す図である。 図２における画素の構成を概略的に示す図である。 ビデオモードにおいて、図３の画素を操作する方法を示すタイミング図である。 反転モードにおいて、図３の画素を操作する方法を示すタイミング図である。

本発明の一実施形態に係る画素回路は、（ｉ）画素表示素子と、（ｉｉ）画素電圧を保持し、かつ、画素表示素子に画素電圧を供給する画素蓄積ノードと、（ｉｉｉ）画素蓄積ノードにデータを格納するセル蓄積ノードと、（ｉｖ）第１の電極および第２の電極のそれぞれを備えた、第１の蓄積キャパシタおよび第２の蓄積キャパシタと、を有している。

第１の蓄積キャパシタの第１の電極は、画素蓄積ノードと動作的に接続されている。第２の蓄積キャパシタの第１の電極は、セル蓄積ノードと動作的に接続されている。

第１の蓄積キャパシタの第２の電極、および第２の蓄積キャパシタの第２の電極は、それぞれ異なる独立な第１の電圧信号線および第２の電圧信号線のうちの１つと動作的に接続されている。

当該画素回路は、画素書き込み回路をさらに備えている。画素書き込み回路は、データ書き込み周期に亘って、画素蓄積ノードに画素電極を書き込む。また、画素書き込み回路は、独立な第１の電圧信号線および第２の電圧信号線に、電圧信号をそれぞれ供給する。画素電圧を上昇または低下させるために、データ書き込み周期に亘って、それぞれの電圧信号が変更されている。

様々な実施形態において、当該画素回路は、画素書き込み回路と動作的に接続された、保持回路を有していてもよい。保持回路は、画素書き込み回路を介しての画素蓄積ノードからの電荷の漏れを最小限に抑制する。また、保持回路は、電圧を受電するための電力端子を有している。

また、当該画素回路は、保持回路と動作的に接続され、かつ、セルノードと、プリチャージ端子と、反転端子とを備えた内部反転回路を有していてもよい。

プリチャージ端子は、画素蓄積ノードとセルノードとを動作的かつ選択的に接続する。反転端子は、動作的に、（ｉ）画素蓄積ノードに保持されたデータの電圧、および、（ｉｉ）画素蓄積ノードに保持されたデータを受信する表示素子に印加される電圧を、反転させる。

本発明の一態様によれば、画素回路を駆動する方法が提供される。画素回路は、画素表示素子に供給される画素電圧を保持する画素蓄積ノードを有している。

また、画素回路は、第１の電極および第２の電極を備えた第１の蓄積キャパシタを有している。第１の電極は、画素蓄積ノードと電気的に接続されている。第２の電極は、第１の電圧信号線と、画素蓄積ノードのデータを保持するセル蓄積ノードとに、電気的に接続されている。

また、画素回路は、第１の電極および第２の電極を備えた第２の蓄積キャパシタを有している。第１の電極は、セル蓄積ノードと電気的に接続されている。第２の電極は、第１の電圧信号線とは異なる第２の電圧信号線と電気的に接続されている。

当該方法によれば、第１の電圧源によって供給された電圧と、第２の電圧源によって供給された電圧とは、画素回路のデータ書き込み周期に亘って、画素電圧を上昇または低下させるための、「高」状態または「低」状態に、独立して用いられる。

さらに、第１の蓄積キャパシタまたは第２の蓄積キャパシタのうちの一方に印加される電圧は、反転操作に先立ち変化する。そして、第１の蓄積キャパシタまたは第２の蓄積キャパシタのうちの他方に印加される電圧は、反転操作の後に変化する。

画素蓄積ノードの電圧を、データ書き込みが画素蓄積ノードに対して最後に行われた時に保持された電圧に戻すために、第１の蓄積キャパシタまたは第２の蓄積キャパシタのうちの一方に印加される電圧は、独立して変化してよい。

電圧の変化を行わせる場合、同じレベルの変化が、各蓄積キャパシタに対して適用されてもよい。

様々な実施形態において、画素回路は、画素蓄積ノードにデータを書き込む画素書き込み回路を有していてもよい。画素書き込み回路は、（ｉ）データを受信する列書き込み電極と、（ｉｉ）列書き込み電極のデータを画素蓄積ノードに書き込む行選択電極と、有している。

画素回路は、ビデオモードに設定されてもよい。ビデオモードは、データを列書き込み回路から画素蓄積ノードに書き込むために、行選択電極に印加される電圧を、第１の状態から第２の状態へと切り替える工程を含んでいてもよい。

行選択電極に印加される電圧を、第１の状態から第２の状態へと切り替える前に、または当該切り替えの時間間隔に亘って、セル蓄積ノードの第２の電極に印加される電圧は、逆の状態へと切り替えられる。

行選択電極に印加される電圧を、第１の状態から第２の状態へと切り替えた後に、行選択電極に印加される電圧は、第２の状態から第１の状態へと切り替えられる。そして、行選択電極に印加される電圧が第２の状態から第１の状態へと切り替えられた後に、画素蓄積キャパシタの第２の電極に印加される電圧は、逆の状態へと切り替えられる。

図２には、本発明の第１の実施形態に係るディスプレイデバイスが示されている。ピクチャエレメント（画素）のマトリクス２２は、Ｍ行Ｎ列として配列されている。画素の行のそれぞれは、行電極と接続されており、画素の列のそれぞれは、列電極と接続されている。

列電極は、データドライバ２４のＮ個の出力と接続されている。また、行電極は、スキャンドライバ２６のＭ個の出力と接続されている。

図３には、第１の実施形態に係る画素回路が示されている。当該画素回路は、（ｉ）ｎチャネルトランジスタ８、１０、３０、３２、および３６と、（ｉｉ）キャパシタ１６および３４と、（ｉｉｉ）液晶セル等の画素素子１４と、から構成されている。

トランジスタ８のゲートおよびトランジスタ１０のゲート（トランジスタ８およびトランジスタ１０は、それぞれ、第１の入力トランジスタおよび第２の入力トランジスタである）は、ＧＬの入力（行選択電極）と接続されている。トランジスタ８のソースは、ＳＬの入力（列書き込み電極）と接続されている。

トランジスタ８のドレインは、トランジスタ１０のソース、トランジスタ３６（反転トランジスタ）のドレイン、およびトランジスタ３０（給電トランジスタ）のソースと接続されている。

トランジスタ１０のドレインは、第１の蓄積キャパシタ１６（画素蓄積キャパシタ）、液晶セル１４の第１の電極、トランジスタ３２のソース、およびトランジスタ３６のソースと接続されている。

トランジスタ３２のゲートは、ＳＭＰの入力（プリチャージ電極）と接続されている。トランジスタ３２（プリチャージトランジスタ）のドレインは、トランジスタ３０のゲートと、第２の蓄積キャパシタ３４（セル蓄積キャパシタ）の第１の電極とに接続されている。トランジスタ３６のゲートは、ＩＮＶの入力（反転電極）と接続されている。

液晶セル１４の第２の電極は、ＶＣＯＭの入力（第３の電圧信号線とも称される）と接続されている。トランジスタ３０のドレインは、Ｖｄｄの入力（第４の電圧信号線とも称される）と接続されている。

キャパシタ１６の第２の電極は、ＶＣＳ１の入力（第１の電圧信号線とも称される）と接続されている。キャパシタ３４の第２の電極は、ＶＣＳ２の入力（第２の電圧信号線とも称される）と接続されている。

ＶＣＯＭの入力は、全ての画素に対して共通であってよい。また、ＶＣＯＭの入力は、ＬＣＤの対向する基板上の電極であってよい。ＶＣＳ１の入力およびＶＣＳ２の入力は、同じ行の全ての画素のＶＣＳ１の入力とＶＣＳ２の入力とにそれぞれ接続されてもよい。

トランジスタ８およびトランジスタ１０は、データを受信し、かつ、当該データを画素蓄積ノードおよび液晶セル１４に供給する、例示的な画素書き込み回路１１を形成する。画素書き込み回路１１は、入力ノード１１ａ、出力ノード１１ｂ、および、当該入力ノードと出力ノードとの間に電気的に配置された中間ノード１１ｃを有している。

トランジスタ８およびトランジスタ３０は、画素書き込み回路１１を介しての液晶セル／画素蓄積ノード１２からの電荷の漏れを最小限に抑制する、例示的な保持回路３１を形成する。

特に、後述するように、スイッチングデバイスとして機能することが可能なトランジスタ３０は、画素書き込み回路１１のトランジスタ８とともに、中間ノード１１ｃの電圧値を、画素蓄積ノード１２の電圧とほぼ同一のレベルに維持する。

このようにして、画素書き込み回路１１を介しての画素蓄積ノード１２からの電荷の漏れは、最小限に抑制される。

トランジスタ３６、トランジスタ３２、およびトランジスタ３０は、画素蓄積ノード１２に保持されたデータの電圧とともに、液晶セル１４の電圧をも反転する反転回路３７を形成する。画素蓄積セルおよび液晶セルの電圧を反転する操作は、「論理的な」反転（例えば、「高」状態から「低」状態への反転、または、「低」状態から「高」状態への反転）と称される。反転回路３７の動作について、以下にさらに詳述する。

図３の回路における数々のトランジスタは、理解される通り、２つの役割を担っている。つまり、数々のトランジスタは、異なる回路の一部である。例えば、トランジスタ８は、書き込み回路１１の一部であるだけでなく、保持回路３１の一部でもある。

同様に、トランジスタ３０、トランジスタ３２、およびトランジスタ３６は、反転回路３７の中心的な部分を形成しているが、図３の全てのトランジスタが、反転プロセスの少なくとも一部を担ってもよい。

しかしながら、他の構成においては、トランジスタは、２つの役割を担っていなくてもよい。本発明の一態様に係るデバイスおよび方法は、（ｉ）トランジスタを特定の動作のみに専念させる実施形態と、（ｉｉ）トランジスタが複数の役割を担う実施形態（例えば、トランジスタが回路の２つ以上の異なる部分において用いられる）と、を含んでいる。

ピクセルは、ビデオモード、メモリモード、および反転モードの３つの動作モードを有している。ビデオモードでは、フルフレームレート（標準的には６０Ｈｚ）によって、データがドライバから書き込まれる。メモリモードでは、画素は自身のデータを維持する。反転モードでは、画素は格納されたデータを反転させる。

図４には、ビデオモードにおける駆動方法が示されている。ＶｄｄおよびＳＭＰに印加される電圧は、「高」に切り替えられる（保持される）。ＩＮＶに印加される電圧は、「低」に切り替えられる（保持される）。

そして、ＧＬ信号およびＳＬ信号に印加される電圧は、従来のアクティブマトリクス型のディスプレイと同様に機能する。このため、ＧＬが「高」に切り替えられる一方で、画像データは、ＳＬの入力に与えられ、画素蓄積ノード１２にサンプリングされる。

ＶＣＯＭの入力に印加される電圧は、直流のレベルにおいて保持される。ＶＣＳ１およびＶＣＳ２のタイミングは、反転モードのタイミングに合致するように設定されてもよい。

このように、コモンキャパシタドライブに適用されるブーストのレベルは、両方のモードにおいて同一である。また、同一の電圧レベルが、画像データおよびＶＣＳの配線に適用されてもよい。これにより、システム設計が単純化される。

正のフレームにおいて、ＧＬのパルスに先立ち、またはＧＬのパルスの期間に亘り、ＶＣＳ２に印加される電圧は、「低」から「高」へ切り替えられる。他方、ＧＬの立下りの後に、ＶＣＳ１に印加される電圧は、「低」から「高」へ切り替えられる。

ＧＬの立下りの直前における画素蓄積ノード１２の電圧が、ＳＬの入力において保持されている画像データ電圧にほぼ等しくなるように、ＶＣＳ２の変化のタイミングが選択される。

従来技術において説明されているように、ＶＣＳ１の変化によって、画素蓄積ノード１２の電圧が上昇する。負のフレームにおけるタイミングは、正のフレームにおけるタイミングと同一であるが、「低」の状態と「高」の状態とが入れ替わる。

メモリモードにおいて、Ｖｄｄに印加される電圧、およびＳＭＰに印加される電圧は、「高」に切り替えられる（保持される）。ＩＮＶに入力されている電圧は、「低」に切り替えられる（保持される）。

ＶＣＳ１に印加される電圧、およびＶＣＳ２に印加される電圧は、それぞれの以前の状態を保持する。ＳＬの入力に印加される電圧、およびＧＬの入力に印加される電圧は、ほぼ同一の「低」レベルに保持される。ＶＣＯＭの入力は、直流レベルに保持される。

トランジスタ８およびトランジスタ３０は、トランジスタ８のドレイン、およびトランジスタ１０のソースにおける電圧を、画素蓄積ノード１２の電圧と同様のレベルに維持するために動作する。

「同様のレベル」とは、トランジスタの性能および電圧レンジ等に依存するが、標準的には１００ｍＶのオーダである。従って、トランジスタ１０において、ドレイン−ソース間電圧は非常に低く、画素からの漏れ電流が最小限に抑制される。

画素における直流電流の唯一の経路は、トランジスタ８およびトランジスタ３０の導電的な経路を介しての、ＶｄｄからＳＬの入力までの経路である。従って、トランジスタ８およびトランジスタ３０には、ほぼ同一の電流が通過する。

これに関連して、ノード１１ｃに至る経路は、３通り存在している。具体的には、トランジスタ３０を経由する経路、トランジスタ８を経由する経路、およびトランジスタ１０を経由する経路の、３通りの経路である。

トランジスタ１０を経由する電流は、画素からの漏れ電流であり、最小限に抑制されるべきである。トランジスタ１０を経由する電流もまた、回路の性能に依存するが、標準的にはトランジスタ３０を経由する電流に比べて、約１００倍の小ささである。

複数のトランジスタのサイズがほぼ同一であれば、これらのトランジスタは、この電流を通過させるためのほぼ同一のバイアス条件を維持するであろう。バイアス条件は、画素電圧（データ）に依存する。

複数のトランジスタが同一のバイアス条件を有する場合もある。他方、これらのトランジスタにおいて、ゲート−ソース間電圧が０（１００ｍＶ）だけ異なるが、ドレイン−ソース間電圧が数Ｖ異なる場合もある。

ＧＬの入力およびＳＬの入力が、ほぼ同一の低電圧に保持されている場合には、トランジスタ８におけるゲート−ソース間電圧は、ほぼ０である。

なお、ＧＬの入力およびＳＬの入力は、理想的には同一の電圧である。ＧＬの入力およびＳＬの入力が異なる回路によって制御されていることにより、唯一の変化が生じる。このため、瞬間的なノイズ等を原因として、ＧＬの入力およびＳＬの入力は、瞬間的にわずかに異なる電圧となり得る。

なお、トランジスタ８におけるゲート−ソース間電圧は、理想的には０である。しかし、ノイズにより（ちょうど上述の説明のように）、トランジスタ８におけるゲート−ソース間電圧は、実際にはほぼ０である。

画素蓄積ノード１２の電圧が、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬの入力およびＳＬの入力に印加される電圧とのちょうど中間値である場合には、トランジスタ３０のソース電圧が、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬの入力およびＳＬの入力に印加される電圧とのちょうど中間値であれば、トランジスタ８およびトランジスタ３０は、同一のバイアス条件（同一のドレイン−ソース間電圧、および同一のゲート−ソース間電圧）を有する。

この場合には、トランジスタ１０のドレイン−ソース間電圧は０であり、画素蓄積ノード１２から、漏れ電流は流出しない。

画素蓄積ノード１２の電圧が、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬの入力およびＳＬの入力に印加される電圧との中間値よりも大きい場合には、トランジスタ３０のソース電圧が、画素蓄積ノード１２の電圧よりもわずかに低ければ、トランジスタ８およびトランジスタ３０には、同一の電流が流入する。

この場合には、トランジスタ８のゲート−ソース間電圧はほぼ０であるが、トランジスタ８のドレイン−ソース間電圧は、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬおよびＳＬに印加される電圧と、の差の値の半分よりも高い。このため、トランジスタには、電圧が当該中間値の場合に比べて、わずかに多くの電流が流入する。

トランジスタ３０には、トランジスタ８に流入する電流とほぼ同一の電流が流入することが好ましい。しかし、トランジスタ３０のドレイン−ソース間電圧は、トランジスタ８のドレイン−ソース間電圧よりも低い。この差の値は、トランジスタ３０のわずかに高いゲート−ソース間電圧によって補償される。

上述の説明では、回路の動作が示されている。トランジスタ８のバイアス条件は、ＧＬの入力およびＳＬの入力に印加される電圧のレベル、および画素電圧によって固定されている。

トランジスタ３０は、（キルヒホッフの法則に基づき）電流の大部分を供給しなければならない（電流の残りの部分が、トランジスタ１０を経由する画素の漏れ電流である。漏れ電流は、上述の電流の大部分に比べて、約１００倍小さい）。このため、バイアス条件が実現される。

このように、ドレイン−ソース間電圧の大きな差の値は、ゲート−ソース間電圧の小さな差の値によって補償され得る。従って、ノード１１ｃは、画素電圧に非常に近い値に保持される。

逆に、画素蓄積ノード１２の電圧が、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬの入力およびＳＬの入力に印加される電圧との中間値よりも小さい場合には、トランジスタ３０のソース電圧が、画素蓄積ノード１２の電圧よりもわずかに高ければ、トランジスタ８およびトランジスタ３０には、同一の電流が流入する。

前述のように、トランジスタ８のゲート−ソース間電圧はほぼ０であるが、トランジスタ８のドレイン−ソース間電圧は、（ｉ）電圧Ｖｄｄと、（ｉｉ）ＧＬおよびＳＬに印加される電圧と、の差の値の半分よりも低い。さらに、トランジスタには、電圧が中間値の場合に比べて、わずかに少ない電流が流入する。

トランジスタ３０には、トランジスタ８に流入する電流とほぼ同一の電流が流入することが好ましい。しかし、トランジスタ３０のドレイン−ソース間電圧は、トランジスタ８のドレイン−ソース間電圧よりも高い。この差の値は、トランジスタ３０のわずかに低い（すなわち負の）ゲート−ソース間電圧によって補償される。

トランジスタに流れる電流は、トランジスタのドレイン−ソース間電圧に比べて、トランジスタのゲート−ソース間電圧に、より強く依存する。

トランジスタ８のドレイン−ソース間電圧と、トランジスタ３０のドレイン−ソース間電圧との間の差の値は、これらのトランジスタのゲート−ソース間電圧の小さな差の値によって補償され得る。通常、ドレイン−ソース間電圧の１Ｖの差の値は、ゲート−ソース間電圧の数１０ｍＶの差の値によって補償され得る。

このため、トランジスタ３０のソース電圧は、画素蓄積ノード１２の電圧に非常に近い値のままに維持され、画素電圧の範囲に亘り、トランジスタ１０を流れる漏れ電流が最小限に抑制される。ディスプレイは、交流電流または直流電流によるＶＣＯＭ駆動によって動作してよい。

図５には、反転操作のタイミングが示されている。当該タイミングには、３つの段階が含まれている。第１に、現在の画素電圧は、キャパシタ上に隔離されており、キャパシタの対向するプレートは、逆の電圧レベルへと切り替えられる。第２に、画素のノードは「高」レベルにプリチャージされる。

最終的に、保持されたデータの値に応じて、プリチャージされたノードは、「低」レベルまで放電されるか、または、プリチャージ電圧を維持することが許容されるかのいずれかとなるように、選択的に放電される。

電圧を隔離する段階を実現するために、ＳＭＰに印加される電圧が降圧される。これにより、トランジスタ３２がオフに切り替えられ、キャパシタ３４の第１の電極上の電圧が隔離される。

この電圧は、ＳＬの入力からデータがサンプリングされ、続いてＶＣＳ１の変化が固定された後の、画素蓄積ノードの最終的な電圧を表し得る。また、この電圧は、反転操作の終了時点におけるＶＣＳ１の変化の固定を含んだ、画素蓄積ノードの最終的な電圧を表し得る。

両方の場合において、当該電圧は、当初に書き込まれた電圧よりも高い電圧となるか、または低い電圧となるかのいずれかである。なお、当初に書き込まれた電圧とは、ＶＣＳ１の入力の最終的な変化の前における、画素蓄積ノード１２の電圧である。

ＶＣＳ２の変化が固定されることによって、当該電圧は、ほぼ当初のレベルへと戻る。キャパシタ３４の的確なサイズを選定すること、および／または、変化時に亘って電圧を変動させることによって、最終的な電圧の精密なレベルが最適化され得る。

プリチャージの段階を実現するために、ＧＬに印加される電圧は、「高」レベルへと切り替えられる。これにより、トランジスタ８およびトランジスタ１０が、オンに切り替えられ、ＳＬに印加される電圧が、「高」レベルへと切り替えられる。

ＧＬに印加される電圧は、ＳＬに印加される電圧よりも高い電圧へと昇圧される。これにより、トランジスタ８およびトランジスタ１０は、ＳＬの電圧を十分に導通させ、第１のキャパシタ１６の第１の電極、およびＬＣセル１４を、ＳＬの経路の電圧まで充電させる。

そして、ＧＬに印加される電圧は、以前の「低」レベルに戻り、トランジスタ８およびトランジスタ１０がオフに切り替えられ、プリチャージされたノードが隔離される。

選択的な放電の段階において、ＩＮＶに印加される電圧は、「高」レベルへと切り替えられる。これにより、トランジスタ３６がオンに切り替えられ、Ｖｄｄに印可される電圧は、「低」レベルへと切り替えられる。

第１のキャパシタ３４に保持されているデータが「高」である場合には、トランジスタ３０がオンに切り替えられ、第１のキャパシタ１６の第１の電極、およびＬＣセル１４は、トランジスタ３６およびトランジスタ３０を介して、Ｖｄｄの「低」レベルまで放電される。

第１のキャパシタ３４に保持されているデータが「低」である場合には、トランジスタ３０はオフ状態を継続し、第１のキャパシタ１６の第１の電極、およびＬＣセル１４は、プリチャージ電圧を維持する。

それぞれの場合において、第１のキャパシタ１６の第１の電極、およびＬＣセル１４の最終的な電圧は、キャパシタ３４の第１の電極に保持されたデータ電圧の論理値の補数であり、ＬＣに印加される電圧は反転される。

操作の最終的な段階は、所定の時間間隔の後に、画素をメモリモードに戻すことを目的としている。ＳＭＰに印加される電圧、およびＶｄｄに印加される電圧は、当初の「高」レベルに切り替えられ、ＩＮＶに印加される電圧は、当初の「低」レベルに切り替えられる。

キャパシタおよびＬＣセルの両方に保持された電荷が共有され、最終的な電圧が与えられる。最終的な電圧は、Ｖｄｄの「低」レベルよりもわずかに高い電圧であるか、または、プリチャージ電圧よりもわずかに低い電圧であるかのいずれかである。

第２のキャパシタ５４の静電容量は、電圧の変化を最小限に抑制するために、より大きいキャパシタ６の静電容量とＬＣ１４の静電容量との和に比べて、有意に小さくなるように定められてもよい。

ＶＣＳ１の入力に印加される電圧は、ビデオモードの場合と同様に、画素蓄積ノードの電圧の変化、上昇、および低下を生じさせる。最終的な画素電圧が、ＬＣの黒電圧および白電圧と等しくなるように、Ｖｄｄの値、プリチャージ電圧の値、およびＶＣＳ１の電圧変動は、最適化されてよい。

なお、（ｉ）最終的な画素電圧が、より広い電圧範囲に対応するように、（ｉｉ）より高いＬＣの黒電圧および白電圧を上回るように、画素電圧を高くするように、および／または、（ｉｉｉ）より低いＬＣの黒電圧および白電圧を下回るように、画素電圧を低くするように、Ｖｄｄの値およびプリチャージ電圧の値は、最適化されてよい。

別の実施形態において、ビデオモードと反転モードにおいて、タイミングおよびＶＣＳの入力に印加される電圧は、異なっていてもよい。

ビデオモードにおいて、両方のＶＣＳの入力は、同時に変化してもよい。これにより、画素は公知のコモンキャパシタ駆動画素として動作する。

反転モードにおいて、ＶＣＳの入力は、上述のように、独立して切り替えられてもよい。この場合には、異なるモードにおいてＶＣＳの入力に印加される電圧の変動を調整することが望ましい。

別の実施形態において、ＶＣＳ２の変動は、ＶＣＳ１の変動と異なっていてもよい。例えば、メモリモードにおいて、画素蓄積ノードの電圧が、Ｖｄｄの入力に印加される電圧およびＳＬの入力に印加される電圧の範囲の中央に近い傾向がある場合には、ＶＣＳ２に印加される変動のレベルを低減することが望ましい。

これにより、メモリモードにおける電圧の低下と、ＶＣＳ２の変化における静電結合との組み合わせにより、キャパシタ３４のトッププレートの電圧は、当初のレベルに戻る。

上述の回路において、多くの変形がなされてもよい。例えば、トランジスタ１０、トランジスタ５０、およびトランジスタ５２の一部または全ては、漏れを減少させるために、ダブルゲートトランジスタに変更されてもよい（より多くの数のゲートを用いることも可能であるが、データの書き込み、および／または反転に費やされる時間に不利な影響を及ぼす可能性がある）。

別の例として、漏れを減少させるための回路であるトランジスタ８およびトランジスタ３０は、ダブルゲートトランジスタに変更されてもよい（同様に、より多くの数のゲートを用いることも可能であるが、動作に不利な影響を及ぼす可能性がある）。

別の例として、上述のｎチャネルトランジスタは、ｐチャネルトランジスタに置き換えられ、全ての信号が反転されてもよい。

別の例として、ＬＣセルは、有機発光ダイオード（ＯＬＥＤ）、電気泳動素子、またはエレクトロウェッティング素子等の、別の電圧駆動型の光学的な層に置き換えられてもよい。

上述の目的、および関連する目的を実現するために、本発明の一態様は、以下に十分に記載され、特に特許請求の範囲に示された特徴を備えている。上述の記載および添付図面は、本発明の例示的な実施形態を詳細に示している。

しかしながら、これらの実施形態は、本発明の原則が用いられる様々な方法のうちの少数の例のみを示すものである。本発明の他の目的、利点、および新規的な特徴は、図面と合わせて考慮すれば、上述の本発明の詳細な説明から明らかとなるであろう。

本発明は、特定の実施形態に関して図示され、かつ、説明されているが、同等の変更および修正がなされてもよい。特に、上述の素子（部材、アセンブリ、デバイス、構成等）によって実行される様々な動作、および、これらの素子を説明するために用いられる用語（「手段」という呼称を含む）は、特に示されていなければ、上述の素子の特定の機能を実行する任意の素子（すなわち、機能的に等価な素子）に対応するものとして意図されている。また当該機能的に等価な素子が、本発明の実施形態において説明された動作を実行する、開示された構造と構造的に等価でない場合であっても、同様に意図される。

さらに、本発明の特定の特徴は、上述の１つ以上の実施形態において説明されている。しかし、こうした特徴は、任意のまたは所定の用途に好適かつ有利であるように、他の実施形態の１つ以上の特徴と組み合わせられてもよい。

本発明の一態様は、ポータブル型のデバイス、およびバッテリ型のデバイスに用いられるディスプレイに、低電力および高解像度をもたらすために利用され得る。こうしたディスプレイは、高品質な画像を表示させつつ、デバイスが一回のバッテリの充電によって動作する時間を増加させることができるという効果を奏する。

８ トランジスタ
１０ トランジスタ
１１ 画素書き込み回路
１１ａ 入力ノード
１１ｂ 出力ノード
１１ｃ 中間ノード
１２ 画素蓄積ノード
１４ 液晶セル
１６ キャパシタ
２２ ピクチャエレメント（画素）のマトリクス
２４ データドライバ
２６ スキャンドライバ
３０ トランジスタ
３１ 保持回路
３２ トランジスタ
３４ セルノードキャパシタ
３６ トランジスタ
３７ 反転回路
５４ トランジスタ
５６ トランジスタ

Claims (25)

1. ディスプレイ用の画素回路であって、
   画素蓄積ノード（１２）と、
   セル蓄積ノードと、
   第１の蓄積キャパシタ（１６）および第２の蓄積キャパシタ（３２）と、
   画素書き込み回路（ＧＬ，ＳＬ，８，１０）と、を備えており、
   上記画素蓄積ノードは、画素電圧を保持し、かつ、画素表示素子（１４）に上記画素電圧を供給し、
   上記セル蓄積ノードは、上記画素蓄積ノードのデータを保持し、
   上記第１の蓄積キャパシタおよび上記第２の蓄積キャパシタは、それぞれ、第１の電極および第２の電極を有しており、
   上記第１の蓄積キャパシタの上記第１の電極は、上記画素蓄積ノード（１２）と動作的に接続され、
   上記第２の蓄積キャパシタの上記第１の電極は、上記セル蓄積ノードと動作的に接続され、
   上記第１の蓄積キャパシタの上記第２の電極、および上記第２の蓄積キャパシタの上記第２の電極は、それぞれ、相異なる第１の独立な電圧信号線および第２の独立な電圧信号線のうちの１つと接続され、
   上記画素書き込み回路は、データ書き込み周期に亘って上記画素蓄積ノード（１２）に上記画素電圧を書き込み、かつ、上記第１の独立な電圧信号線および上記第２の独立な電圧信号線に対して、個別の電圧信号（ＶＣＳ１，ＶＣＳ２）を供給し、
   上記個別の電圧信号は、それぞれ、上記画素電圧を上昇または低下させるために、上記データ書き込み周期に亘って変化することを特徴とする画素回路。
2. 上記画素書き込み回路と動作的に接続された保持回路をさらに備え、
   上記保持回路は、上記書き込み回路を介しての上記画素蓄積ノードからの電荷の漏れを最小限に抑制することを特徴とする請求項１に記載の画素回路。
3. 上記保持回路と上記画素蓄積ノードとに動作的に接続された内部反転回路をさらに備え、
   上記内部反転回路は、上記画素蓄積ノードに保持され、かつ、上記画素表示素子に供給される上記画素電圧を反転させることを特徴とする請求項３に記載の画素回路。
4. 上記画素表示素子をさらに備え、
   上記画素表示素子は、第１の電極および第２の電極を有しており、
   上記第１の電極は、上記画素蓄積ノードと電気的に接続されており、
   上記第２の電極は、第３の電圧信号線と電気的に接続されていることを特徴とする請求項１から３のいずれか１項に記載の画素回路。
5. 上記画素書き込み回路は、
   入力ノードと、
   出力ノードと、
   上記入力ノードと上記出力ノードとの間に電気的に接続された中間ノードと、を備えており、
   上記出力ノードは、上記画素蓄積ノードに電気的に接続されており、
   上記保持回路は、上記中間ノードを第４の電圧信号線と選択的に接続するスイッチングデバイスを備えており、
   上記画素回路がメモリモードによって動作している場合に、上記スイッチングデバイスは、上記中間ノードの電圧を、上記画素蓄積ノードの電圧と同一のレベルに維持することを特徴とする請求項２から４のいずれか１項に記載の画素回路。
6. 上記画素書き込み回路は、ソースおよびドレインをそれぞれ有する、第１の入力トランジスタおよび第２の入力トランジスタを備えており、
   上記保持回路は、上記第１の入力トランジスタをさらに備えており、
   上記第１の入力トランジスタのドレインと上記第２の入力トランジスタのソースとは、上記中間ノードを形成するために、互いに電気的に接続されており、
   上記第２の入力トランジスタのドレインは、上記出力ノードを有していることを特徴とする請求項５に記載の画素回路。
7. 上記スイッチングデバイスは、ソースおよびドレインを有する給電トランジスタを備えており、
   上記給電トランジスタのドレインは、上記第４の電圧信号線と電気的に接続されており、
   上記給電トランジスタのソースは、上記中間ノードと電気的に接続されていることを特徴とする請求項５または６に記載の画素回路。
8. 上記第１の入力トランジスタと上記給電トランジスタとに、ほぼ同一の電流が流入することを特徴とする請求項７に記載の画素回路。
9. 上記内部反転回路は、
   給電トランジスタと、
   セル蓄積ノードと、
   反転トランジスタと、
   プリチャージトランジスタと、を備えており、
   上記セル蓄積ノードは、上記画素蓄積ノードに蓄積されたデータを保持し、
   上記反転トランジスタは、ソースおよびドレインを有しており、
   上記反転トランジスタのソースは、上記画素蓄積ノードと電気的に接続されており、
   上記反転トランジスタのドレインは、上記給電トランジスタのソースと電気的に接続されており、
   上記プリチャージトランジスタは、ソースおよびドレインを有しており、
   上記プリチャージトランジスタのソースは、上記画素蓄積ノードと電気的に接続されており、
   上記プリチャージトランジスタのドレインは、上記セル蓄積ノードを上記画素蓄積ノードに選択的に接続可能とするために、上記セル蓄積ノードと電気的に接続されていることを特徴とする請求項３または４に記載の画素回路。
10. 上記内部反転回路は、上記第２の蓄積キャパシタをさらに備えており、
    上記第２の蓄積キャパシタの上記第１の電極は、上記プリチャージトランジスタのドレインと電気的に接続されていることを特徴とする請求項９に記載の画素回路。
11. 上記第１の入力トランジスタおよび上記第２の入力トランジスタは、それぞれ、行選択電極と電気的に接続されたゲートを有しており、
    上記第１の入力トランジスタのソースは、列書き込み電極と電気的に接続されていることを特徴とする請求項９または１０に記載の画素回路。
12. 請求項１から１１のいずれか１項に記載の画素回路を複数備えており、
    当該複数の画素回路は、行列形式に配列されていることを特徴とするディスプレイ回路。
13. 請求項１２に記載のディスプレイ回路を備えたディスプレイデバイスであって、
    当該ディスプレイデバイスは、複数の画素を有しており、
    上記画素のそれぞれは、上記複数の画素回路のうちの１つと、動作的に接続されていることを特徴とするディスプレイデバイス。
14. 画素回路を駆動する方法であって、
    上記画素回路は、
    画素蓄積ノードと、
    セル蓄積ノードと、を備えており、
    上記画素蓄積ノードは、画素表示素子に画素電圧を供給し、かつ、第１の蓄積キャパシタを備えており、
    上記第１の蓄積キャパシタは、
    上記画素蓄積ノードと電気的に接続された第１の電極と、
    第１の電圧信号線と電気的に接続された第２の電極と、を有しており、
    上記セル蓄積ノードは、上記画素蓄積ノードのデータを保持し、かつ、第２の蓄積キャパシタを備えており、
    上記第２の蓄積キャパシタは、
    上記セル蓄積ノードと電気的に接続された第１の電極と、
    上記第１の電圧信号線とは異なる第２の電圧信号線と電気的に接続された第２の電極と、を有しており、
    当該方法は、
    上位画素電圧を上昇または低下させるために、上記画素回路のデータ書き込み周期に亘って、上記第１の電圧信号線から供給される電圧および上記第２の電圧信号線から供給される電圧を、「高」状態または「低」状態へと、独立に駆動する工程を含んでいることを特徴とする方法。
15. 上記電圧を独立に駆動する工程は、
    上記画素蓄積ノードに保持されている上記画素電圧が反転される反転操作に先立ち、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの一方に印加される電圧を変化させる工程と、
    上記反転操作の後に、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの他方に印加される電圧を変化させる工程と、を含んでいることを特徴とする請求項１４に記載の方法。
16. 上記電圧を独立に駆動する工程は、
    上記画素回路に少なくとも１つのデータが再書き込みされた時点、または、上記画素回路内において反転がなされた時点において、当該電圧を独立に駆動する工程を含んでいることを特徴とする請求項１５に記載の方法。
17. 上記電圧を独立に駆動する工程は、
    上記画素蓄積ノードの電圧を、上記画素蓄積ノードにデータの書き込みが最後になされた時点において保持された電圧に戻すために、上記第１の蓄積キャパシタまたは上記第２の蓄積キャパシタのうちの一方に印加される電圧を変化させる工程を含んでいることを特徴とする請求項１４に記載の方法。
18. 上記電圧を変化させる工程は、同一の変化のレベルを用いる工程を含んでいることを特徴とする請求項１５に記載の方法。
19. 上記画素回路は、上記画素蓄積ノードにデータを書き込む画素書き込み回路をさらに備えており、
    上記画素書き込み回路は、データを受信する列書き込み電極と、
    上記列書き込み電極のデータを上記画素蓄積ノードに書き込む行選択電極と、を有しており、
    当該方法は、ビデオモードにおいて上記画素回路を設定する工程を含んでおり、
    上記ビデオモードにおいて上記画素回路を設定する工程は、
    上記列書き込み電極から上記画素蓄積ノードにデータを書き込むために、上記行選択電極に印加される電圧を、第１の状態から第２の状態へと切り替える工程と、
    上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程に先立ち、または、当該工程に亘って、セル蓄積キャパシタの第２の電極に印加される電圧を逆の状態へと切り替える工程と、
    上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程の後に、上記行選択電極に印加される電圧を、上記第２の状態から上記第１の状態へと切り替える工程と、
    上記行選択電極に印加される電圧を、上記第２の状態から上記第１の状態へと切り替える工程の後に、画素蓄積キャパシタの第２の電極に印加される電圧を逆の状態へと切り替える工程と、を含んでいることを特徴とする請求項１４に記載の方法。
20. 上記画素回路は、
    上記画素書き込み回路と動作的に接続された保持回路と、
    上記保持回路と動作的に接続された内部反転回路と、をさらに備えており、
    上記保持回路は、上記書き込み回路を介しての上記画素蓄積ノードからの電荷の漏れを最小限に抑制し、
    上記保持回路は、電圧を受電する第４の電圧信号線を備えており、
    上記内部反転回路は、
    セルノードと、
    プリチャージ電極と、
    反転電極と、を備えており、
    上記プリチャージ電極に印加された電圧は、上記画素蓄積ノードを上記セルノードに選択的に接続するために作用し、
    上記反転電極に印加された電圧は、上記画素蓄積ノードに保持された電圧、および、上記画素蓄積ノードに保持されたデータを受信する表示素子に印加されるディスプレイ電圧を反転させるために作用し、
    上記ビデオモードにおいて上記画素回路を設定する工程は、
    上記行選択電極に印加される電圧を、上記第１の状態から上記第２の状態へと切り替える工程に先立ち、上記プリチャージ電極および上記第４の信号線に印加される電圧を、第２の状態へと切り替える工程と、
    上記反転電極に印加される電圧を、上記プリチャージ電極および上記第４の電圧信号線に印加される上記第１の状態とは異なる、第２の状態へと切り替える工程と、をさらに含んでいることを特徴とする請求項１９に記載の方法。
21. 反転モードにおいて上記画素回路を設定する工程をさらに含んでおり、
    上記反転モードにおいて上記画素回路を設定する工程は、
    上記画素蓄積ノードから上記セルノードを隔離する工程と、
    上記セル蓄積キャパシタの上記第２の電極に印加される電圧を逆の状態へと切り替える工程と、
    上記画素蓄積ノードを第１の状態まで充電する工程と、
    上記画素蓄積ノードの電圧が、上記セルノードに保持された電圧の論理値の補数となるように、上記セルノードに保持された上記データに基づいて、上記画素蓄積ノードを選択的に放電する工程と、を含んでおり、
    上記セル蓄積キャパシタに保持された上記データが上記第１の状態に対応する場合には、上画素蓄積ノードの電圧は、第２の状態まで放電され、
    上記セル蓄積キャパシタに保持された上記データが上記第２の状態に対応する場合には、上画素蓄積ノードの上記プリチャージ電圧が維持されることを特徴とする請求項１４から１８のいずれか１項に記載の方法。
22. 上記セルノードを隔離する工程は、
    上記セルノードを上記画素蓄積ノードから隔離するために、上記プリチャージ電極に印加される電圧を切り替える工程を含んでいることを特徴とする請求項２１に記載の方法。
23. メモリモードにおいて上記画素回路を設定する工程をさらに含んでおり、
    上記メモリモードにおいて上記画素回路を設定する工程は、
    上記第４の電圧信号線および上記プリチャージ電極に印加される電圧を、上記第１の状態へと切り替える工程と、
    上記反転電極に印加される電圧を、上記第２の状態へと切り替える工程と、
    以前の状態において上記画素蓄積キャパシタの上記第２の電極およびセルキャパシタの第２の電極に印加された電圧を維持する工程と、を含んでいることを特徴とする請求項１４から１８のいずれか１項に記載の方法。
24. 上記メモリモードにおいて上記画素回路を設定する工程は、上記列書き込み電極および行選択電極に印加された複数の電圧を、上記第２の状態へと切り替える工程をさらに含んでいることを特徴とする請求項２３に記載の方法。
25. 上記メモリモードにおいて上記画素回路を設定する工程は、
    上記行選択電極および上記反転電極に印加された上記複数の電圧を、上記第２の状態へと切り替える工程と、
    上記第４の電圧信号線および上記プリチャージ電極に印加された上記複数の電圧を、上記第１の状態へと切り替える工程と、をさらに含んでいることを特徴とする請求項２３に記載の方法。

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