JP3053276B2 - 液晶表示装置 - Google Patents
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- JP3053276B2 JP3053276B2 JP30731391A JP30731391A JP3053276B2 JP 3053276 B2 JP3053276 B2 JP 3053276B2 JP 30731391 A JP30731391 A JP 30731391A JP 30731391 A JP30731391 A JP 30731391A JP 3053276 B2 JP3053276 B2 JP 3053276B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＯＡ機器の画像表示部
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
や家庭用テレビなどに使用されるアクティブマトリクス
方式の液晶表示装置に関し、特に駆動回路部が多結晶シ
リコン等の薄膜トランジスタで基板上に一体形成されて
いる液晶表示装置に関する。
【０００２】
【従来の技術】多結晶シリコン薄膜トランジスタを用い
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからＯＡ機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
たアクティブマトリクス方式の液晶表示装置は、大画面
が得られやすいこと、製造に従来の半導体製造技術が応
用できることなどからＯＡ機器の画像表示部や家庭用テ
レビなどに多く使用されている。このため、この方式の
液晶表示装置の高速化、高品位化が望まれている。
【０００３】駆動回路部と画素部とを有する従来のアク
ティブマトリクス方式の液晶表示装置の等価回路図を図
８に示す。
ティブマトリクス方式の液晶表示装置の等価回路図を図
８に示す。
【０００４】駆動回路部は多結晶シリコン薄膜トランジ
スタによるＣＭＯＳ回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ１とゲ
ート駆動用のバッファ２とから、水平駆動回路はシフト
レジスタ３、信号線選択用のアナログスイッチ４および
信号電位保持用容量５とからなっている。
スタによるＣＭＯＳ回路で垂直駆動回路と水平駆動回路
よりなっている。垂直駆動回路はシフトレジスタ１とゲ
ート駆動用のバッファ２とから、水平駆動回路はシフト
レジスタ３、信号線選択用のアナログスイッチ４および
信号電位保持用容量５とからなっている。
【０００５】画素部は各画素についてスイッチ素子であ
る 2個の薄膜トランジスタ６ａ，６ｂを直列に接続した
アナログスイッチ、画素電極となる液晶セル７および蓄
積容量８を有している。なお、９はゲート線を、１１は
信号線を、１２は信号入力端子を表す。
る 2個の薄膜トランジスタ６ａ，６ｂを直列に接続した
アナログスイッチ、画素電極となる液晶セル７および蓄
積容量８を有している。なお、９はゲート線を、１１は
信号線を、１２は信号入力端子を表す。
【０００６】上記構成において、駆動回路部のトランジ
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはＯＮ時に画素部の容量を充電するための十
分大きな電流駆動能力と、ＯＦＦ時に画素電位を保持す
るための十分小さなＯＦＦ電流が必要となる。
スタについては必要な動作速度で回路を動作させるため
に十分大きな電流駆動能力が、画素部のアナログスイッ
チについてはＯＮ時に画素部の容量を充電するための十
分大きな電流駆動能力と、ＯＦＦ時に画素電位を保持す
るための十分小さなＯＦＦ電流が必要となる。
【０００７】ＯＦＦ電流の値としては、たとえばＮＴＳ
Ｃ方式のテレビの場合を考えると、中間調表示の階調数
によって異なってくるが、たとえば書き込み周期 1／60
ｓｅｃ、画素容量 0.2ｐＦとして、スイッチ素子のＯＦ
Ｆ抵抗が1012Ω程度必要となり、ＯＦＦ電流としても10
-12 Ａ台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 Ｖ、ゲート電
圧が -5 〜5 Ｖ程度の範囲で動くことが必要となる。
Ｃ方式のテレビの場合を考えると、中間調表示の階調数
によって異なってくるが、たとえば書き込み周期 1／60
ｓｅｃ、画素容量 0.2ｐＦとして、スイッチ素子のＯＦ
Ｆ抵抗が1012Ω程度必要となり、ＯＦＦ電流としても10
-12 Ａ台が要求される。なお、この時の液晶セルを駆動
するための駆動条件は、駆動方法や液晶、薄膜トランジ
スタの特性等によって変わるが、緩い条件を考えた場合
でも、ソースとドレイン間の電圧が 0〜5 Ｖ、ゲート電
圧が -5 〜5 Ｖ程度の範囲で動くことが必要となる。
【０００８】このような多結晶シリコン薄膜トランジス
タの電流電圧特性の一例を図７に示す。図７はチャンネ
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ）が 10
／ 10 、酸化物層の厚さ（ｔｏｘ）が 450（オングスト
ローム）のＮＭＯＳについて、ドレイン電圧（ＶD ）を
パラメータとして、ドレイン電流（ＩD ）のゲート電圧
（ＶG ）依存性を発明者等が測定した実験結果である。
タの電流電圧特性の一例を図７に示す。図７はチャンネ
ル幅（Ｗ）とチャンネル長（Ｌ）の比（Ｗ／Ｌ）が 10
／ 10 、酸化物層の厚さ（ｔｏｘ）が 450（オングスト
ローム）のＮＭＯＳについて、ドレイン電圧（ＶD ）を
パラメータとして、ドレイン電流（ＩD ）のゲート電圧
（ＶG ）依存性を発明者等が測定した実験結果である。
【０００９】アモルファスシリコンと比べて 1〜2 桁移
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
動度が高い多結晶シリコンは高いＯＮ電流が得られる一
方、ゲート逆バイアス時にはゲート電圧に対して指数関
数的に増加するリーク電流が見られる。多結晶シリコン
にみられるこのリーク電流はドレイン近傍の高電界部で
結晶内の欠陥準位を介して流れるトンネル電流で、高移
動度で結晶性が良好な場合においても観察される。
【００１０】図７の特性を見るとゲート逆バイアス時に
は明らかにＯＦＦ電流が10-12 Ａ台を越えている。たと
えば、ドレイン電圧 6.05 Ｖの場合にはゲート電圧 -5
ＶでＯＦＦ電流は10-10Ａ台に達している。
は明らかにＯＦＦ電流が10-12 Ａ台を越えている。たと
えば、ドレイン電圧 6.05 Ｖの場合にはゲート電圧 -5
ＶでＯＦＦ電流は10-10Ａ台に達している。
【００１１】液晶の駆動信号としては交流信号が必要で
あるため、信号線に印加される信号電圧の振幅は 10 Ｖ
程度が必要となり、スイッチ素子の両端にも 10 Ｖ程度
の電位差が生ずることになる。この部分を 1個の薄膜ト
ランジスタで受け持たせようとすると上記のようにＯＦ
Ｆ電流が許容値を大きく上回ってしまうため、階調表示
にＯＦＦ電流による誤差が含まれた画像品質の悪い絵に
なってしまう。
あるため、信号線に印加される信号電圧の振幅は 10 Ｖ
程度が必要となり、スイッチ素子の両端にも 10 Ｖ程度
の電位差が生ずることになる。この部分を 1個の薄膜ト
ランジスタで受け持たせようとすると上記のようにＯＦ
Ｆ電流が許容値を大きく上回ってしまうため、階調表示
にＯＦＦ電流による誤差が含まれた画像品質の悪い絵に
なってしまう。
【００１２】これを防ぐために、従来例ではトランジス
タを直列に 2個接続し、各々のトランジスタのドレイン
電圧を小さくすることによってＯＦＦ電流を減らす方法
を取っている。
タを直列に 2個接続し、各々のトランジスタのドレイン
電圧を小さくすることによってＯＦＦ電流を減らす方法
を取っている。
【００１３】
【発明が解決しようとする課題】しかしながら、トラン
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を３個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1／3 になるような効果は得られ
ず、 2個の場合に比べＯＦＦ電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化することによって画像品質が劣化したり、極端な場合
には画像が表示できなくなるという問題が生じていた。
ジスタを直列に 2個接続したとしても、ドレイン電圧は
1個の場合の半分程度までしか減らすことができず、基
本的な解決策とはなっていない。また、トランジスタの
数を３個以上に増やしてもゲート電圧が共通であるため
単純にドレイン電圧が 1／3 になるような効果は得られ
ず、 2個の場合に比べＯＦＦ電流が若干小さくなる程度
の効果しかない。このような薄膜トランジスタを用いて
液晶表示装置を作成すると、画素電位が保持時間中に変
化することによって画像品質が劣化したり、極端な場合
には画像が表示できなくなるという問題が生じていた。
【００１４】本発明は、特にゲートに逆バイアスが印加
された時に大きくなる画素部の薄膜トランジスタのＯＦ
Ｆ電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
された時に大きくなる画素部の薄膜トランジスタのＯＦ
Ｆ電流により、必要とされる保持時間の間、画素電位を
保持することができないという問題を解決するためにな
されたものであり、画素部のスイッチ素子の保持期間中
のリーク電流を大幅に減少させ、リーク電流による画素
電極の電位変化を抑え、良好な画像品質をもつ液晶表示
装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の液晶表示装置
は、基板の同一平面上に、マトリックス状に形成された
複数の画素部と、前記複数の画素部の周辺に形成された
駆動回路部と、前記画素部と前記駆動回路部とを電気的
に接続する信号線とゲート線とが形成されてなる液晶表
示装置において、前記画素部を構成するスイッチ素子が
直列に接続された少なくとも２個の薄膜ＭＯＳトランジ
スタから形成され、前記画素部を構成する画素電極と前
記信号線間に前記スイッチ素子が接続され、前記少なく
とも２個の薄膜ＭＯＳトランジスタのゲート電極が同一
のゲート線に接続されており、前記直列に接続された少
なくとも２個の薄膜ＭＯＳトランジスタどうしの接続部
と前記画素電極との間に、前記画素電極側を入力端子と
し前記少なくとも２個の薄膜ＭＯＳトランジスタがＯＦ
Ｆ状態のときの前記少なくとも２個の薄膜ＭＯＳトラン
ジスタどうしの接続点の電位を前記画素電極側の電位と
ほぼ同電位とするバッファ回路を有していることを特徴
とする。
は、基板の同一平面上に、マトリックス状に形成された
複数の画素部と、前記複数の画素部の周辺に形成された
駆動回路部と、前記画素部と前記駆動回路部とを電気的
に接続する信号線とゲート線とが形成されてなる液晶表
示装置において、前記画素部を構成するスイッチ素子が
直列に接続された少なくとも２個の薄膜ＭＯＳトランジ
スタから形成され、前記画素部を構成する画素電極と前
記信号線間に前記スイッチ素子が接続され、前記少なく
とも２個の薄膜ＭＯＳトランジスタのゲート電極が同一
のゲート線に接続されており、前記直列に接続された少
なくとも２個の薄膜ＭＯＳトランジスタどうしの接続部
と前記画素電極との間に、前記画素電極側を入力端子と
し前記少なくとも２個の薄膜ＭＯＳトランジスタがＯＦ
Ｆ状態のときの前記少なくとも２個の薄膜ＭＯＳトラン
ジスタどうしの接続点の電位を前記画素電極側の電位と
ほぼ同電位とするバッファ回路を有していることを特徴
とする。
【００１６】本発明に使用することのできるバッファ回
路は、スイッチ素子を構成する直列に接続された少なく
とも 2個の薄膜ＭＯＳトランジスタがＯＦＦ状態になる
と、2個の薄膜ＭＯＳトランジスタどうしの接続点の電
位を画素電極の電位とほぼ等しくする回路であればよ
く、特に制限はない。このようなバッファ回路には、た
とえば、ＮＭＯＳ薄膜トランジスタおよびＰＭＯＳ薄膜
トランジスタを組合わせたＣＭＯＳソースフォロア回
路、ＣＭＯＳ２段ソースフォロア回路または演算増幅器
（ＯＰアンプ）を用いたボルテージフォロア回路などが
ある。これらを図４から図６に示す。
路は、スイッチ素子を構成する直列に接続された少なく
とも 2個の薄膜ＭＯＳトランジスタがＯＦＦ状態になる
と、2個の薄膜ＭＯＳトランジスタどうしの接続点の電
位を画素電極の電位とほぼ等しくする回路であればよ
く、特に制限はない。このようなバッファ回路には、た
とえば、ＮＭＯＳ薄膜トランジスタおよびＰＭＯＳ薄膜
トランジスタを組合わせたＣＭＯＳソースフォロア回
路、ＣＭＯＳ２段ソースフォロア回路または演算増幅器
（ＯＰアンプ）を用いたボルテージフォロア回路などが
ある。これらを図４から図６に示す。
【００１７】ＮＭＯＳ薄膜トランジスタおよびＰＭＯＳ
薄膜トランジスタを組合わせた図４に示すＣＭＯＳソー
スフォロア回路は、ＴＦＴのしきい値電圧が高いと入出
力電圧間に極く僅かなオフセット電圧が生じるが、構造
が簡単であり本発明の液晶表示装置にとって好適なバッ
ファ回路である。
薄膜トランジスタを組合わせた図４に示すＣＭＯＳソー
スフォロア回路は、ＴＦＴのしきい値電圧が高いと入出
力電圧間に極く僅かなオフセット電圧が生じるが、構造
が簡単であり本発明の液晶表示装置にとって好適なバッ
ファ回路である。
【００１８】また、構造はやや複雑となるが図５に示す
ＣＭＯＳ２段ソースフォロア回路はＴＦＴのしきい値電
圧が高いとき入出力電圧間に生じる極く僅かなオフセッ
ト電圧をさらに少なくすることができる。
ＣＭＯＳ２段ソースフォロア回路はＴＦＴのしきい値電
圧が高いとき入出力電圧間に生じる極く僅かなオフセッ
ト電圧をさらに少なくすることができる。
【００１９】さらに、構造はより複雑となるがＯＰアン
プを用いた図６に示すボルテージフォロア回路は電流増
幅率が高く、線形性が良好で優れた特性を有している。
プを用いた図６に示すボルテージフォロア回路は電流増
幅率が高く、線形性が良好で優れた特性を有している。
【００２０】本発明においては、バッファ回路は画素電
極側を入力端子とし、直列に接続された少なくとも 2個
の薄膜ＭＯＳトランジスタの接続部を出力端子とするこ
とにより、薄膜トランジスタどうしの接続点の電位と画
素電極の電位とをほぼ等しくすることができる。
極側を入力端子とし、直列に接続された少なくとも 2個
の薄膜ＭＯＳトランジスタの接続部を出力端子とするこ
とにより、薄膜トランジスタどうしの接続点の電位と画
素電極の電位とをほぼ等しくすることができる。
【００２１】なお、薄膜トランジスタの活性層は多結晶
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス（非晶質）シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧ＣＶ
Ｄ法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いることができる。ソース、ドレインの形成はゲート
電極形成後にゲート電極をマスクに使って活性種を打ち
込む（セルファライン方式）ことによって行うことがで
きる。ソース、ドレイン形成後、常圧ＣＶＤ法による酸
化膜等で層間絶縁膜を形成し、コンタクトホールの形
成、Ａl 膜の形成、パターンニングを行なうことによっ
てソース、ドレイン電極を形成することができる。
シリコン膜が好ましく、多結晶シリコン薄膜の成膜は減
圧ＣＶＤ法、プラズマＣＶＤ法、スパッタ法等で行う。
その際最初から多結晶シリコン薄膜を成膜せずに、アモ
ルファス（非晶質）シリコン薄膜を成膜させ、 600℃程
度で固相成長を行い多結晶化する方法、シリコンイオン
をイオン注入した後に固相成長させる方法等を用いるこ
とにより移動度のおおきな半導体薄膜を得ることができ
る。ゲート絶縁膜は熱酸化膜を用いているが、常圧ＣＶ
Ｄ法等で作成した堆積膜を用いることもできる。ゲート
電極は不純物を添加し低抵抗化した多結晶シリコン膜を
用いることができる。ソース、ドレインの形成はゲート
電極形成後にゲート電極をマスクに使って活性種を打ち
込む（セルファライン方式）ことによって行うことがで
きる。ソース、ドレイン形成後、常圧ＣＶＤ法による酸
化膜等で層間絶縁膜を形成し、コンタクトホールの形
成、Ａl 膜の形成、パターンニングを行なうことによっ
てソース、ドレイン電極を形成することができる。
【００２２】本発明の液晶表示装置において、画素電極
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
および対向電極となる透明導電膜はＩＴＯ（Ｉｎｄｉｕ
ｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜、酸化錫（ＳｎＯ2 ）膜な
どが使用できる。
【００２３】
【作用】上記の液晶表示装置において、画素電位を保持
している時の画素部の薄膜トランジスタのＯＦＦ電流を
十分小さくすることができる。
している時の画素部の薄膜トランジスタのＯＦＦ電流を
十分小さくすることができる。
【００２４】すなわち、薄膜トランジスタがＯＦＦ状態
になると、薄膜トランジスタの接続点の電位はバッファ
回路によって画素電極の電位とほぼ等しくなる。そのた
め直列に接続された複数個の薄膜トランジスタのうちの
バッファ出力点から画素電極側の薄膜トランジスタにつ
いてはソース電位とドレイン電位がほぼ等しくなるため
ＯＦＦ電流は十分小さな値となる。この時前段の薄膜ト
ランジスタについては大きなドレイン電圧が印加され、
大きなＯＦＦ電流が流れる場合があるが、この場合のＯ
ＦＦ電流はバッファ回路経由の電流であり、バッファ回
路をＭＯＳ回路等の高入力インピーダンス回路で構成す
ることにより画素電極の電位に影響を及ぼさないように
することができる。
になると、薄膜トランジスタの接続点の電位はバッファ
回路によって画素電極の電位とほぼ等しくなる。そのた
め直列に接続された複数個の薄膜トランジスタのうちの
バッファ出力点から画素電極側の薄膜トランジスタにつ
いてはソース電位とドレイン電位がほぼ等しくなるため
ＯＦＦ電流は十分小さな値となる。この時前段の薄膜ト
ランジスタについては大きなドレイン電圧が印加され、
大きなＯＦＦ電流が流れる場合があるが、この場合のＯ
ＦＦ電流はバッファ回路経由の電流であり、バッファ回
路をＭＯＳ回路等の高入力インピーダンス回路で構成す
ることにより画素電極の電位に影響を及ぼさないように
することができる。
【００２５】一方、薄膜トランジスタがＯＮ状態の時に
は、バッファ回路は画素電極への信号電位の書き込みを
阻害する方向に働くが、スイッチ素子のインピーダンス
をバッファ回路の出力インピーダンスに比べて小さくす
るか、あるいはＯＮ状態にはバッファ回路の動作を止め
てしまうことにより、ＯＮ時の動作について影響を及ぼ
さなくすることができる。
は、バッファ回路は画素電極への信号電位の書き込みを
阻害する方向に働くが、スイッチ素子のインピーダンス
をバッファ回路の出力インピーダンスに比べて小さくす
るか、あるいはＯＮ状態にはバッファ回路の動作を止め
てしまうことにより、ＯＮ時の動作について影響を及ぼ
さなくすることができる。
【００２６】
【実施例】図１に示す等価回路図により本発明の液晶表
示装置を一般的に説明する。駆動回路は多結晶シリコン
薄膜トランジスタによるＣＭＯＳ回路で、垂直駆動回路
はシフトレジスタ１とゲート線駆動用のバッファ２とか
ら、水平駆動回路はシフトレジスタ３、信号線選択用の
アナログスイッチ４および信号電位保持用容量５とから
なっている。画素部は各画素について 2個のＮＭＯＳ薄
膜トランジスタ６ａ，６ｂによるアナログスイッチ、液
晶セル７、蓄積容量８、および 2個の薄膜トランジスタ
６ａ，６ｂの接続点と、画素電極との間に挿入されたバ
ッファ回路１０よりなっている。
示装置を一般的に説明する。駆動回路は多結晶シリコン
薄膜トランジスタによるＣＭＯＳ回路で、垂直駆動回路
はシフトレジスタ１とゲート線駆動用のバッファ２とか
ら、水平駆動回路はシフトレジスタ３、信号線選択用の
アナログスイッチ４および信号電位保持用容量５とから
なっている。画素部は各画素について 2個のＮＭＯＳ薄
膜トランジスタ６ａ，６ｂによるアナログスイッチ、液
晶セル７、蓄積容量８、および 2個の薄膜トランジスタ
６ａ，６ｂの接続点と、画素電極との間に挿入されたバ
ッファ回路１０よりなっている。
【００２７】上記構成による動作を次に説明する。シフ
トレジスタ１によってゲート線が選択され、選択された
ゲート線の電位はＨｉｇｈレベルに、その他のゲート線
の電位はＬｏｗレベルになる。信号線には信号入力端子
１２からの映像信号がシフトレジスタ３で選択されたア
ナログスイッチ４を通して入力される。映像信号の電位
はＬｏｗレベルとＨｉｇｈレベルの間で設定されるの
で、Ｈｉｇｈレベルとなったゲート線９に接続された薄
膜トランジスタはＯＮになり、映像信号が液晶セル７お
よび蓄積容量８に入力される。この時Ｌｏｗレベルとな
ったゲート線９に接続された薄膜トランジスタについて
は、 2個の薄膜トランジスタの接続点の電位がバッファ
回路１０によって画素電極と等電位に保持されるため、
薄膜トランジスタのソースとドレイン間の電位差はほぼ
0となり、良好なカットオフ特性が得られる。
トレジスタ１によってゲート線が選択され、選択された
ゲート線の電位はＨｉｇｈレベルに、その他のゲート線
の電位はＬｏｗレベルになる。信号線には信号入力端子
１２からの映像信号がシフトレジスタ３で選択されたア
ナログスイッチ４を通して入力される。映像信号の電位
はＬｏｗレベルとＨｉｇｈレベルの間で設定されるの
で、Ｈｉｇｈレベルとなったゲート線９に接続された薄
膜トランジスタはＯＮになり、映像信号が液晶セル７お
よび蓄積容量８に入力される。この時Ｌｏｗレベルとな
ったゲート線９に接続された薄膜トランジスタについて
は、 2個の薄膜トランジスタの接続点の電位がバッファ
回路１０によって画素電極と等電位に保持されるため、
薄膜トランジスタのソースとドレイン間の電位差はほぼ
0となり、良好なカットオフ特性が得られる。
【００２８】次に本発明による液晶表示装置の一実施例
の一画素の等価回路図を図２に示す。バッファ回路１０
はＮＭＯＳ薄膜トランジスタ１４およびＰＭＯＳ薄膜ト
ランジスタ１５によるＣＭＯＳソースフォロア回路で、
プラス側の電源はＣｓ線１３に、マイナス側の電源は１
ライン前のゲート線１６に接続されている。この時Ｃｓ
線１３はゲート線のＨｉｇｈレベル電位に設定されてい
る。バッファ回路のＮＭＯＳ薄膜トランジスタ１４およ
びＰＭＯＳ薄膜トランジスタ１５は駆動回路やスイッチ
用のＮＭＯＳ薄膜トランジスタ６ａ，６ｂと同一のプロ
セスで同時に製作する。そのため１４，１５はエンハン
スメント型のトランジスタとなり出力インピーダンスが
高くなるが、カットオフ時の電流レベルは図７に示すよ
うにＯＮレベルに比べれば十分小さいのでバッファ回路
として利用できる。また、画素電極への信号書き込み時
には前述のように出力インピーダンスが大きい方が都合
がよい。 本発明による液晶表示装置の一実施例の画素
部の上面図を図３に示す。直列に接続された 2個のＮＭ
ＯＳ薄膜トランジスタ６ａ，６ｂおよびバッファ回路１
０のＮＭＯＳ薄膜トランジスタ１４、ＰＭＯＳ薄膜トラ
ンジスタ１５は上ゲート、コプラナー構造となってい
る。活性層１８は多結晶シリコン膜である。
の一画素の等価回路図を図２に示す。バッファ回路１０
はＮＭＯＳ薄膜トランジスタ１４およびＰＭＯＳ薄膜ト
ランジスタ１５によるＣＭＯＳソースフォロア回路で、
プラス側の電源はＣｓ線１３に、マイナス側の電源は１
ライン前のゲート線１６に接続されている。この時Ｃｓ
線１３はゲート線のＨｉｇｈレベル電位に設定されてい
る。バッファ回路のＮＭＯＳ薄膜トランジスタ１４およ
びＰＭＯＳ薄膜トランジスタ１５は駆動回路やスイッチ
用のＮＭＯＳ薄膜トランジスタ６ａ，６ｂと同一のプロ
セスで同時に製作する。そのため１４，１５はエンハン
スメント型のトランジスタとなり出力インピーダンスが
高くなるが、カットオフ時の電流レベルは図７に示すよ
うにＯＮレベルに比べれば十分小さいのでバッファ回路
として利用できる。また、画素電極への信号書き込み時
には前述のように出力インピーダンスが大きい方が都合
がよい。 本発明による液晶表示装置の一実施例の画素
部の上面図を図３に示す。直列に接続された 2個のＮＭ
ＯＳ薄膜トランジスタ６ａ，６ｂおよびバッファ回路１
０のＮＭＯＳ薄膜トランジスタ１４、ＰＭＯＳ薄膜トラ
ンジスタ１５は上ゲート、コプラナー構造となってい
る。活性層１８は多結晶シリコン膜である。
【００２９】ゲート絶縁膜（図示せず）は熱酸化膜を用
いているが、常圧ＣＶＤ法等で作製した堆積膜を用いる
こともできる。ゲート電極（図示せず）は不純物を添加
し低抵抗化した多結晶シリコン膜を用いている。ソー
ス、ドレインの形成はゲート電極形成後にゲート電極を
マスクに使って活性種を打ち込む（セルフアライン方
式）ことによって行っている。ソース、ドレイン形成
後、常圧ＣＶＤ法による酸化膜等で層間絶縁膜（図示せ
ず）を形成し、コンタクトホール１９の形成、Ａl 膜２
０の形成、パターニングを行なうことによってソース、
ドレイン電極を形成している。
いているが、常圧ＣＶＤ法等で作製した堆積膜を用いる
こともできる。ゲート電極（図示せず）は不純物を添加
し低抵抗化した多結晶シリコン膜を用いている。ソー
ス、ドレインの形成はゲート電極形成後にゲート電極を
マスクに使って活性種を打ち込む（セルフアライン方
式）ことによって行っている。ソース、ドレイン形成
後、常圧ＣＶＤ法による酸化膜等で層間絶縁膜（図示せ
ず）を形成し、コンタクトホール１９の形成、Ａl 膜２
０の形成、パターニングを行なうことによってソース、
ドレイン電極を形成している。
【００３０】蓄積容量８も薄膜トランジスタと同様にＭ
ＯＳ構造で形成されており、Ｃｓ線１３にバイアス電圧
を印加することによりＭＯＳ容量として用いている。Ｃ
ｓ線１３はゲート線と同様に不純物を添加し低抵抗化し
た多結晶シリコン膜を用いて形成されている。画素電極
１７はＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）に
よる透明電極で、同様に透明電極を形成した対向基板
（図示せず）との間に液晶を封入することにより液晶セ
ルを形成する。信号線１１はＡl 膜により形成されてい
る。
ＯＳ構造で形成されており、Ｃｓ線１３にバイアス電圧
を印加することによりＭＯＳ容量として用いている。Ｃ
ｓ線１３はゲート線と同様に不純物を添加し低抵抗化し
た多結晶シリコン膜を用いて形成されている。画素電極
１７はＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）に
よる透明電極で、同様に透明電極を形成した対向基板
（図示せず）との間に液晶を封入することにより液晶セ
ルを形成する。信号線１１はＡl 膜により形成されてい
る。
【００３１】上記のように、従来例による液晶表示装置
にＣＭＯＳバッファ回路１０を追加するのみでスイッチ
素子のリーク電流を大幅に減らすことができる液晶表示
装置を実現することができる。
にＣＭＯＳバッファ回路１０を追加するのみでスイッチ
素子のリーク電流を大幅に減らすことができる液晶表示
装置を実現することができる。
【００３２】
【発明の効果】本発明による液晶表示装置は、画素電極
と信号線間に少なくとも 2個の薄膜ＭＯＳトランジスタ
が直列に接続されており、この直列に接続された少なく
とも 2個の薄膜ＭＯＳトランジスタどうしの接続部と画
素電極との間に画素電極側を入力端子とするバッファ回
路を有しているので、画素部のスイッチ素子の保持期間
中のリーク電流を大幅に減少させることが可能となり、
リーク電流による画素電極の電位変化を抑え、良好な画
像品質をもつ液晶表示装置が得られる。
と信号線間に少なくとも 2個の薄膜ＭＯＳトランジスタ
が直列に接続されており、この直列に接続された少なく
とも 2個の薄膜ＭＯＳトランジスタどうしの接続部と画
素電極との間に画素電極側を入力端子とするバッファ回
路を有しているので、画素部のスイッチ素子の保持期間
中のリーク電流を大幅に減少させることが可能となり、
リーク電流による画素電極の電位変化を抑え、良好な画
像品質をもつ液晶表示装置が得られる。
【図１】本発明による液晶表示装置の一実施例で、等価
回路を示す図である。
回路を示す図である。
【図２】本発明による液晶表示装置の一実施例で、画素
部の等価回路を示す図である。
部の等価回路を示す図である。
【図３】本発明による液晶表示装置の一実施例で、画素
部の上面を示す図である。
部の上面を示す図である。
【図４】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図５】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図６】本発明による液晶表示装置のバッファ回路の一
例を示す図である。
例を示す図である。
【図７】従来の液晶表示装置に用いられている薄膜トラ
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝10／10（μｍ）、酸化物
層の厚さ；ｔｏｘ＝ 450（オングストローム））のドレ
イン電流のゲート電圧依存性を表わす特性図である。
ンジスタ（ＮＭＯＳ、Ｗ／Ｌ＝10／10（μｍ）、酸化物
層の厚さ；ｔｏｘ＝ 450（オングストローム））のドレ
イン電流のゲート電圧依存性を表わす特性図である。
【図８】従来例による液晶表示装置の等価回路を示す図
である。
である。
１………シフトレジスタ、２………バッファ、３………
シフトレジスタ、４………アナログスイッチ、５………
信号電位保持用容量、６ａ，６ｂ………薄膜トランジス
タ、７………液晶セル、８………蓄積容量、９………ゲ
ート線、１０………バッファ回路、１１………信号線、
１２………信号入力端子、１３………Ｃｓ線、１４……
…ＮＭＯＳ薄膜トランジスタ、１５………ＰＭＯＳ薄膜
トランジスタ、１６………ゲート線、１７………画素電
極、１８………活性層、１９………コンタクトホール、
２０………Ａl 膜。
シフトレジスタ、４………アナログスイッチ、５………
信号電位保持用容量、６ａ，６ｂ………薄膜トランジス
タ、７………液晶セル、８………蓄積容量、９………ゲ
ート線、１０………バッファ回路、１１………信号線、
１２………信号入力端子、１３………Ｃｓ線、１４……
…ＮＭＯＳ薄膜トランジスタ、１５………ＰＭＯＳ薄膜
トランジスタ、１６………ゲート線、１７………画素電
極、１８………活性層、１９………コンタクトホール、
２０………Ａl 膜。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/133 H01L 29/78 G09F 9/30 G09G 3/36
Claims (1)
- 【請求項１】 基板の同一平面上に、マトリックス状に
形成された複数の画素部と、前記複数の画素部の周辺に
形成された駆動回路部と、前記画素部と前記駆動回路部
とを電気的に接続する信号線とゲート線とが形成されて
なる液晶表示装置において、前記画素部を構成するスイ
ッチ素子が直列に接続された少なくとも２個の薄膜ＭＯ
Ｓトランジスタから形成され、前記画素部を構成する画
素電極と前記信号線間に前記スイッチ素子が接続され、
前記少なくとも２個の薄膜ＭＯＳトランジスタのゲート
電極が同一のゲート線に接続されており、前記直列に接
続された少なくとも２個の薄膜ＭＯＳトランジスタどう
しの接続部と前記画素電極との間に、前記画素電極側を
入力端子とし前記少なくとも２個の薄膜ＭＯＳトランジ
スタがＯＦＦ状態のときの前記少なくとも２個の薄膜Ｍ
ＯＳトランジスタどうしの接続点の電位を前記画素電極
側の電位とほぼ同電位とするバッファ回路を有している
ことを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30731391A JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30731391A JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05142573A JPH05142573A (ja) | 1993-06-11 |
| JP3053276B2 true JP3053276B2 (ja) | 2000-06-19 |
Family
ID=17967651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30731391A Expired - Fee Related JP3053276B2 (ja) | 1991-11-22 | 1991-11-22 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053276B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN1230919C (zh) | 1994-06-02 | 2005-12-07 | 株式会社半导体能源研究所 | 有源矩阵显示器和电光元件 |
| GB2312773A (en) * | 1996-05-01 | 1997-11-05 | Sharp Kk | Active matrix display |
| JP3413043B2 (ja) * | 1997-02-13 | 2003-06-03 | 株式会社東芝 | 液晶表示装置 |
| KR100698952B1 (ko) * | 2002-11-06 | 2007-03-23 | 미쓰비시덴키 가부시키가이샤 | 샘플홀드회로 및 그것을 사용한 화상표시장치 |
| WO2011070903A1 (ja) | 2009-12-10 | 2011-06-16 | シャープ株式会社 | 画素回路及び表示装置 |
| WO2011114580A1 (ja) | 2010-03-19 | 2011-09-22 | シャープ株式会社 | 画素回路及び表示装置 |
| GB2481008A (en) * | 2010-06-07 | 2011-12-14 | Sharp Kk | Active storage pixel memory |
| WO2012056496A1 (ja) * | 2010-10-28 | 2012-05-03 | パナソニック株式会社 | 表示装置 |
| CN102656624B (zh) * | 2010-10-28 | 2014-11-26 | 松下电器产业株式会社 | 有源矩阵基板的检查方法 |
| WO2012132630A1 (ja) * | 2011-03-29 | 2012-10-04 | シャープ株式会社 | 液晶表示装置 |
| WO2013008528A1 (ja) * | 2011-07-14 | 2013-01-17 | シャープ株式会社 | 画素回路及び表示装置 |
| US8836680B2 (en) | 2011-08-04 | 2014-09-16 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
| US8896512B2 (en) | 2011-08-04 | 2014-11-25 | Sharp Kabushiki Kaisha | Display device for active storage pixel inversion and method of driving the same |
| CN111462696A (zh) * | 2020-04-24 | 2020-07-28 | 昆山国显光电有限公司 | 像素驱动电路、显示面板及终端设备 |
-
1991
- 1991-11-22 JP JP30731391A patent/JP3053276B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05142573A (ja) | 1993-06-11 |
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