JP4331692B2 - メモリ及びメモリを動作させる方法 - Google Patents

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Description

本発明は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、より特定的には、電荷をリフレッシュすることによるダイナミックな再プログラミング可能性及びトランジスタのゲート酸化物の破壊に基づく不揮発性ワンタイムプログラミング可能性の両方を可能にするＦＰＧＡに関する。
（関連出願に対するクロスリファレンス）
本出願は、各々が本明細書にその全体が参考として組み入れられている、２００４年２月３日付けの米国仮特許出願第６０／５４１，４７０号の利益を享受する２００４年２月１８日付けの米国特許出願第１０／７８２，５６４号の一部継続出願である。
ＦＰＧＡは、論理及び／又は処理素子として増々応用されつつある。ＦＰＧＡの１つのタイプはＳＲＡＭセルを利用し、これには６個のトランジスタが必要である。ＳＲＡＭは、コンフィギュラブル又はプログラマブルなスイッチを提供するために使用される。プログラミングコードは、標準的に、不揮発性メモリー内のチップから離れてビットマップとして記憶される。ＳＲＡＭベースのＦＰＧＡは、不揮発性メモリーをまずプログラミングすることによって、プログラミングされる。その後、不揮発性メモリーからのビットストリームが、不揮発性メモリーからＳＲＡＭにロードされる。ＳＲＡＭは次に、ＦＰＧＡを制御するために使用される。このマルチチップソリューションは、大きなフォームファクタと比較的高いコストという結果をもたらす。
もう１つのタイプのＦＰＧＡは、アンチヒューズ技術に基づいている。広く受入れられているものの、アンチヒューズ技術は、特殊化したヒューズ製造プロセスを必要とする。さらに、アンチヒューズ技術に基づくＦＰＧＡは、一回しかプログラミングできない。
さらにもう１つのタイプのＦＰＧＡは、フラッシュメモリ技術に基づいている。しかしながらフラッシュメモリ技術は、比較的より一層複雑な半導体製造プロセスを必要とし、かくしてコストを増大させる。さらに、フラッシュメモリ技術は、標準的に、最新のＣＭＯＳ論理プロセスよりも１〜２世代遅れている。
漏洩電流レベルを設定するべく破壊（ソフト又はハードの破壊）へと応力付加を受けることのできる超薄型誘電体をもつトランジスタに基づくＦＰＧＡが開示されている。適切な超薄型誘電体は、現在利用可能な最新のＣＭＯＳ論理プロセスから一般に入手できるように、トランジスタ内で使用される約５０Å以下の厚みの高品質ゲート酸化物である。このような酸化物は、一般にデポジション、シリコン活性領域からの酸化物成長、又はそれらの何らかの組合せによって形成される。その他の適切な誘電体としては、酸化物−窒化物−酸化物複合材料、複合酸化物などがある。
以下の記述では、本発明の実施形態を徹底的に理解できるようにするため、数多くの特定的な詳細記述が提供されている。しかしながら当業者であれば、特定的な詳細記述のうちの１つ又は複数のものが無くても、又その他の方法、コンポーネント、材料などを使用してでも本発明を実施できるということを認識することだろう。その他のケースでは、本発明の態様をあいまいにするのを避けるため、周知の構造、材料又は作業は図示されず又詳述されていない。
本明細書全体を通して「１つの実施形態」又は「１実施形態」という語は、該実施形態に関連して記述された特定の特長、構造又は特性が、本発明の少なくとも１つの実施形態の中に含まれていることを意味している。かくして、本明細書全体を通してさまざまな場所で「１つの実施形態においては」又は「１実施形態においては」という語句が現われるものの、全てが必ずしも同じ実施形態に言及しているわけではない。さらに、１つ又は複数の実施形態において、特定の特長、構造又は特性を適切な任意の要領で組合せることが可能である。
本発明は、本発明者によって開発され本発明と同じ譲受人に譲渡されたゲート酸化物破壊に基づくフラッシュメモリの設計に関する。いくつかの例は、各々が本明細書に参考として組み入れられている、「超薄型誘電体内の破壊現象を用いた半導体メモリーセル及びメモリーアレイ」という題の２００１年９月１８日付けの米国特許出願第０９／９５５，６４１号、「超薄型誘電体内の破壊現象を用いた半導体メモリーセル及びメモリーアレイ」という題の２００１年１２月１７日付けの米国特許出願第１０／０２４，３２７号、「論理プロセスから形成された不揮発性メモリーを有するスマートカード」という題の２００１年１０月１７日付けの米国特許出願第０９／９８２，０３４号、「論理プロセスから形成されたリプログラマブル不揮発性酸化物メモリー」という題の２００１年１０月１７日付けの米国特許出願第０９／９８２，３１４号、及び「単一トランジスタを用いた高密度半導体メモリーセル及びメモリーアレイ」という題の２００２年４月２６日付けの米国特許出願第１０／１３３，６０４号に示されている。
図１は、ＦＰＧＡアレイ１００の一例を示す。アレイ１００は、２列×２行のアレイであるが、このアレイが任意のあらゆるサイズのものであり得るということが認識できる。アレイ１００は、各々がセレクトトランジスタ１０４、コンデンサ１０６及びスイッチ１０８を含む４つのメモリーセル１０２を有している。
例えば、第１の行Ｒ1及び第１の列Ｃ1（本明細書では「ビットライン」又は「列ビットライン」とも呼ばれる）の交点においてメモリーセル１０２を検査すると、メモリーセル１０２は、読出しビットライン（ＢＬＲ）のラインに接続されたそのセレクトトランジスタ１０４のゲートを有している。セレクトトランジスタ１０４のドレーンは、行ラインＲ1（本明細書では「ワードライン」又は「行ワードライン」とも呼ばれている）に接続されている。セレクトトランジスタ１０４のソースは、コンデンサ１０６の１つの端子に接続されている。コンデンサのもう１つの端子は、列ビットライン（ＢＬ）に接続されている。
スイッチ１０８のゲートは、また、セレクトトランジスタ１０４のソース、従って、コンデンサ１０６の１つの端子とソースの間に接続されている。この接続点は、スイッチ制御ノードと呼ばれる。スイッチ１０８のソースとドレーンは、その列に共通のその他のスイッチと「デイジーチェーン」の要領で接続される。
以下でわかるように、プログラミング段階中、比較的大きな電圧が、選択された行及び選択された列のコンデンサ１０６を横断して、コンデンサ１０６のゲート酸化物を破壊する。図１に示されているその他のメモリーセル１０２もまた、１つの実施形態においては、列ビットラインＣｘ及び行ワードラインＲｙの交点における同一のセル１０２から形成される。なおここで、ｙ＝１〜ＮであってＮは行の合計数であり、またｘ＝１〜ＭであってＭは列の合計数である。
図１のＦＰＧＡ１００内のプログラミングされた素子としてのメモリーセル１０２の使用は、いかなるマスク段階も付加することなく単一のポリシリコン被着（デポジション）段階のみを用いて数多くの従来のＣＭＯＳプロセスを使用してコンポーネントを製造できることから、有利である。これは、少なくとも２つのポリシリコン層を必要とする「フローティングゲート」タイプのＦＰＧＡフラッシュメモリとは好対照を成す。これは又、特殊なプロセス段階を必要とするアンチヒューズタイプのＦＰＧＡとも好対照を成している。さらに、近代技術の進歩に伴って、コンデンサ及びトランジスタのサイズは非常に小さくすることが可能である。例えば現行の０．１８ミクロン、０．１３ミクロン及びそれより小さいライン幅のプロセスは、ＦＰＧＡの密度を大幅に増大させることだろう。
２×２のＦＰＧＡアレイ１００のみが示されているが、実際には、かかるＦＰＧＡアレイは、例えば最新の０．１３μｍのＣＭＯＳ論理プロセスを用いて製造された場合、何万さらには何百万個ものセルを収納することができる。ＣＭＯＳ論理プロセスがさらに改善するにつれて、さらに一層大きいアレイも、実現されることになる。
図２は、ＦＰＧＡアレイ１００の一部分についての、部分的レイアウト図２００を示している。図２のレイアウト図は、最新のＣＭＯＳ論理プロセスに適している。ＭＯＳという語は、ドープされたポリシリコン及びその他の良導体を含む任意のゲート材料ならびに、二酸化ケイ素に制限されないさまざまな異なるタイプのゲート誘電体に関係するものと一般に理解され、この語は本明細書でもそのように使用されている。例えば、誘電体は、ある期間電圧を印加した時点でハード又はソフト破壊を受ける、酸化物又は窒化物といった、あらゆるタイプの誘電体であり得る。１つの実施形態においては、約５０オングストロームの厚みをもつ（０．２５μｍプロセスについては５０Ａ、０．１８μｍプロセスについては３０Ａ、０．１３μｍプロセスについては２０Ａ）熱成長させられたゲートシリコン酸化物が使用される。
ＦＰＧＡアレイ１００は好ましくは、Ｃ1及びＣ2といったような列ラインがＲ1及びＲ2といったような行ラインと直交している格子の形にレイアウトされている。図２は、１列×２行としてアレイになった２つのセル１０２を示している。図２を見ればわかるように、コンデンサ１０６の１つの端子とスイッチ（ＳＷ）のゲートを接続するためにメタル１（Ｍ１）ラインが用いられている。さらに、セレクトトランジスタ（ＳＴ及び１０４）のドレーンは、ｎ＋拡散コンタクト、メタル１、バイア１及びメタル２（Ｍ２）を通ってワードラインに接続されている。さらに、全てのデバイス（セレクトトランジスタ１０４、コンデンサ１０６及びスイッチ１０８）が低圧（ＬＶ）酸化物上に亘ってポリシリコン層から形成されていることがわかる。
ここで、ＦＰＧＡアレイ１００の動作について、図３に示された例示的電圧を参照して説明する。電圧は例示的なものであり、異なるアプリケーションで、又は異なるプロセス技術が使用される場合には、異なる電圧が用いられる確率が高いことが理解されうる。プログラミング中、ＦＰＧＡアレイ１００内のさまざまなセルは、図３のライン３０１、３０３、３０５及び３０７に示されている４つの可能なプログラミング電圧の組合せのうちの１つに露呈される。ライン３０９、３１１、３１３及び３１５上に、読出し電圧が示されている。ＦＰＧＡセル１０２（図２内のセル１０２は、ＦＰＧＡ１００内のセル全てに対する総称指示であることに留意されたい）が、プログラミングのために選択され、Ｒ1及びＣ1の交点に位置設定されていると仮定する。選択されたメモリーセル１０２は、選択された行及び選択された列（「ＳＲ／ＳＣ」）にあるものとして言及されている。ライン３０１上に示されているように、選択されたワードラインＲ1上の電圧（Ｖw1又は「ワードライン上の電圧」と呼ばれる）は０ボルトであり、ビットラインＣ1上の電圧（Ｖb1又は「ビットライン上の電圧」と呼ばれる）は８ボルトである。さらに、選択された読出しビットライン上の電圧（Ｖb1r又は「読出しビットライン上の電圧」と呼ばれる）は３．３ボルトである。
この電圧セットの結果として、セレクトトランジスタ１０４は「オン」となり、このため、コンデンサ１０６の１端子上に該ワードラインから０ボルトが加えられる。コンデンサ１０６のもう１つの端子は、８ボルトにあるビットライン（Ｖb1）に接続されている。かくして、コンデンサ１０６を横断する電圧は８ボルトである。コンデンサ１０６のゲート酸化物は、この電位差で破壊するように設計されており、かくして以下でさらに記述するようにＦＰＧＡセルがプログラミングされる。コンデンサ１０６の酸化物が破壊した場合、これはコンデンサ１０６を抵抗器に転換する。
印加される電圧の精確な規模は、ゲート酸化物の厚み及びその他の要因によって左右される、ということがわかる。かくして、例えば、０．１３ミクロンのＣＭＯＳプロセスについては、ゲート酸化物は標準的により薄くなり、かくして、コンデンサ１０６を横断してさらに低い電圧差を必要とする。
Ｒ1及びＣ1が選択された行及び列であるものとして、例えばＲ1及びＣ2といった選択された行及び選択されていない列（「ＳＲ／ＵＣ」）の交点におけるＦＰＧＡセル１０２に対するインパクトを考慮する。ライン３０５に示されているように、ワードラインＲ1上の電圧は０ボルトであり、選択されていない読出しビットラインにおける電圧（Ｖb1r）は０であり、選択されていないビットラインＣ2上の電圧は０である。セレクトトランジスタ１０４のゲート上には０ボルトがあることから、ＦＰＧＡセル１０２はこれらの条件下でプログラミングしない。
Ｒ1及びＣ1が選択された行及び列であるものとして、例えばＲ2及びＣ1といった選択された列及び選択されていない行（「ＵＲ／ＳＣ」）の交点におけるＦＰＧＡセル１０２に対するインパクトを考慮する。ライン３０３に示されているように、選択されていないワードラインＲ2上の電圧は３．３ボルトであり、選択された読出しビットラインにおける電圧（Ｖb1r）は３．３ボルトであり、ビットラインＣ1上の電圧は８ボルトである。読出しビットライン電圧は３．３ボルトであることから、これは、セレクトトランジスタ１０４を「オン」条件にさせ、ワードライン上の３．３ボルトをコンデンサ１０６の１つの端子上に加えることができるようにする。コンデンサのもう１つの端子は、ビットライン上の電圧、又はこの場合には８ボルトに結びつけられる。こうして、コンデンサ１０６のゲート酸化物を横断して４．７ボルトの電位差がひき起こされる。メモリーセル１０２は、これらの条件ではプログラミングしないように設計されている。
Ｒ1及びＣ1が選択された行及び列であるものとして、例えばＲ2及びＣ2といった選択されていない列及び選択されていない行（「ＵＲ／ＵＣ」）の交点におけるＦＰＧＡセル１０２に対するインパクトを考慮する。ライン３０７に示されているように、選択されていないワードラインＲ2上の電圧は３．３ボルトであり、選択されていない読出しビットラインにおける電圧（Ｖb1r）は０ボルトであり、選択されていないビットラインＣ2上の電圧は０ボルトである。セレクトトランジスタ１０４のゲート上には０ボルトがあることから、セレクトトランジスタは「オフ」位置にあり、コンデンサ１０６の１端子をフローティング状態のままにする。コンデンサ１０６のもう１つの端子は、それがビットラインに接続されていることから０ボルトにある。ＦＰＧＡセル１０２は、これらの条件下ではプログラミングしない。
ＦＰＧＡセル１０２がコンデンサ１０６のゲート酸化物の破壊によってプログラミングされた後、セル１０２の物理的特性は変更される。特に、コンデンサ１０６は抵抗性素子となる。プログラミングの間、セレクトトランジスタ酸化物を横断する電圧（すなわちセレクトトランジスタ１０４のゲート上で３．３ボルト）は標準より大きいものであるが（０．１８ミクロンのＣＭＯＳについて１．８ボルト）、このさらに高い電圧は、短かいプログラミング時間（通常は数秒未満）のためセレクトトランジスタ１０４のゲート酸化物を破壊することがない、ということに留意されたい。
ＦＰＧＡアレイ１００は、以下の要領で読出される。選択された列ビットライン（「ＳＣ」）上に１．８〜３．３ボルトの読出しセレクト電圧が加えられ、選択された読出しビットライン（Ｖb1r）上に１．８ボルトの読出しセレクト電圧が加えられ、選択された行ワードライン（「ＳＲ」）上に０ボルトの電圧が加えられる。これらの電圧は、標準的な０．１８ミクロンのＣＭＯＳプロセス用であることに留意されたい。より小さくより最新のＣＭＯＳプロセスのためには、より低い電圧が標準的に使用されることになる。例えば、０．１３ミクロンのＣＭＯＳプロセスのためには、選択された列ビットライン上及び選択された読出しビットライン上の読出しセレクト電圧は、約１．２ボルトであり得る。
Ｒ1及びＣ1が選択された行及び列（「ＳＣ／ＳＲ」）であり、その交点におけるＦＰＧＡセル１０２がプログラミングされると仮定する。ライン３０９に示されているように、コンデンサ１０６の１端子に対しビットラインＣ1を介して１．８〜３．３ボルト（読出しセレクト電圧）が印加される。ビットライン電圧がより高くなると、そのビットラインからより高い読出し電流を検知できることになるという点に留意されたい。さらに、セレクトトランジスタ１０４のゲートは、読出しビットラインを介して１．８ボルトを印加し、セレクトトランジスタ１０４のドレーンに対しワードラインＲ1を介し０ボルトが印加される。こうして、セレクトトランジスタ１０４は「オン」にされる。それでも、セレクトトランジスタが「オン」状態にあったとしても、セレクトトランジスタを横断してなお幾分かの量の抵抗が存在する。その上、コンデンサ１０６を横断して１．８〜３．３ボルトが存在し、これは、プログラミングされた場合、選択された列ビットラインから選択された行ワードラインまで漏洩電流（標準的には１０マイクロアンペア以上）を流れさせることになる。実際には、プログラミングされたコンデンサ１０６及びセレクトトランジスタ１０４は、１つの分圧器を形成し、その中央ノードはスイッチ１０８のゲートに接続される。この分圧器の結果、スイッチ１０８をオン切換えするのに充分な電圧がスイッチ１０８のゲート上に加えられることになる。セル１０２が予めプログラミングされていなかった場合、コンデンサ１０６は、セレクトトランジスタ１０４よりはるかに高い抵抗を有する。さらに、セレクトトランジスタ１０４はオン切換えされることから、これは、０ボルトのワードライン電圧をスイッチ１０８上に加えさせ、これによりスイッチ１０８はオフにされる。
Ｒ1及びＣ1が読出し動作のための選択された行及び列であるものとして、例えばＲ2及びＣ1といった選択された列及び選択されていない行（「ＵＲ／ＳＣ」）の交点におけるセル１０２に対するインパクトを考慮する。ライン３１１に示されているように、ビットラインＣ1を介してコンデンサ１０６の１つの端子に、１．８〜３．３ボルト（読出しセレクト電圧）が印加される。さらに、セレクトトランジスタ１０４のゲートは、読出しビットラインを介して１．８ボルトを印加しており、ワードラインＲ1を介してセレクトトランジスタ１０４のソースに対し１．８ボルトが印加される。こうしてセレクトトランジスタ１０４は「オフ」にされる。
Ｒ1及びＣ1が読出し動作のための選択された行及び列であるものとして、例えばＲ1及びＣ2といった選択されていない列及び選択された行（「ＳＲ／ＵＣ」）の交点におけるセル１０２に対するインパクトを考慮する。ライン３１３に示されているように、ビットラインＣ2を介してコンデンサ１０６の１つの端子に、０ボルト（読出しセレクト電圧）が印加される。さらに、セレクトトランジスタ１０４のゲートは、読出しビットラインを介して０ボルトを印加しており、ワードラインＲ1を介してセレクトトランジスタ１０４のドレーン／ソースに対し０ボルトが印加される。これらの状況下では、ワードラインからビットラインへの電流の流れは全く存在しなくなる。
Ｒ1及びＣ1が、読出し動作のための選択された行及び列であるものとして、例えばＲ2及びＣ2といった、選択されていない列及び選択された行（「ＵＲ／ＵＣ」）の交点における、セル１０２に対するインパクトを考慮する。ライン３１５に示されているように、ビットラインＣ2を介してコンデンサ１０６の１つの端子に、０ボルト（読出しセレクト電圧）が印加される。さらに、セレクトトランジスタ１０４のゲートは、読出しビットラインを介して０ボルトを印加しており、ワードラインＲ2を介してセレクトトランジスタ１０４のドレーン／ソースに対し１．８ボルトが印加される。これらの状況下では、選択されたデバイス１０４はオフ状態になることから、ワードラインからビットラインへの電流の流れは全く存在しなくなる。
動作中、以下の電圧が使用される。まず第１に、０ボルトのワードライン電圧が印加される。次に、１．８ボルトのビットライン電圧が印加され、０〜０．８ボルトのビットライン読出し電圧が印加される。０〜０．８ボルトのＶblrは、セレクトトランジスタ１０４を弱いオン状態で動作させるために印加され、従って、最小の漏洩電流（ｎＡのオーダー）しか発生しない。
図１〜３で記述されている実施形態においては、スイッチ１０８のゲート電圧は一般にＶｃｃ（０．１８ミクロンのＣＭＯＳプロセスについては１．８ボルト）以下となる。かくしてスイッチ１０８はＶｃｃ−Ｖｔのみを通過させることができる。こうして、ＦＰＧＡ回路の速度性能に影響を及ぼすことになる。１変形実施形態においては、スイッチ１０８及びセレクトトランジスタ１０４は、入出力デバイスで使用されるもののような、より厚く形成されたゲート酸化物を有している。例えば、スイッチ１０８及びセレクトトランジスタ１０４のためのゲート酸化物の厚みは、６０オングストロームのオーダー以上であり得る。コンデンサ１０６のゲート酸化物は、特定のＣＭＯＳプロセスについて従来の厚み（例えば０．１８のＣＭＯＳプロセスについて３０オングストローム）に維持されるべきである。この変形実施形態のためのプログラミング及び読出し電圧は図４に示されている。
この変形実施形態においては、読出し及びプログラミング動作の間、ビットライン電圧を３．３ボルト（図１〜３の実施形態の場合の１．８ボルトと比較）にバイアスさせることができる。スイッチ１０８はそのゲート上に３．３ボルトを有することになり、従って、それは、追加のドライブゲート電圧でＶｃｃを完全に通過させることができる。かくして、プログラミングされたスイッチは、速度性能を改善させるべく非常に低い抵抗を有することになる。
ＦＰＧＡについての以上の記述は、先行技術に比べて著しい改善を提供するが、図５〜１１の実施形態において示されているようにダイナミックなリプログラミング可能性を含ませるべく、さらなる改善を加えることができる。例えば、図５を見ると、書込みトランジスタ（Ｔｗ）、薄いゲート酸化物の上のゲートポリで作られているプログラミングコンデンサ（Ｃｐ）、及びプログラミング論理を制御するために用いられる制御スイッチデバイス（Ｔｓｗ）を含むＦＰＧＡアレイが示されている。図５の構造は、図１の構造に類似している。しかしながら、メモリーアレイがダイナミックメモリーとして使用される場合、動作は異なっている。不揮発性メモリーオペレーションのための動作は、上述のものと同じである。図５では新しい名称集が用いられ、Ｂｗ（Ｂ１ｒと同等）は書込み用のビットラインであり、Ｂｐ（Ｂ１と同等）は不揮発性プログラミングのためのビットラインであり、ＷＬはワードラインである。Ｖｇ−ｓｗは、スイッチゲート電圧である。
重要なことに、「ハード」不揮発性プログラミング（電圧をＣｐに印加してＧｏｘを破壊する）の前に、不断の書込み又はスイッチゲート及びＣｐ内に蓄積された電荷のリフレッシュにより、ダイナミックメモリーとしてセルを使用することが可能である。この要領で、ＤＲＡＭ型式のメモリーデバイスとしてアレイを使用することもできる。特定的には、図６にセルの動作が詳細に示されている。
書込み又はリフレッシュ（再書込み）は、全てのＷＬ（行ワードライン）ライン及び１本の書込み列ビットライン（Ｂｗ）を選択することによって、列毎に行なわれる。「１」の書込み又はリフレッシュは、Ｖw1をハイ（Ｖｃｃ）に設定することによって行なわれ、「０」については、Ｖw1をロウ（０Ｖ）に設定することによって行なわれる。選択されていない列（Ｖbw）は全て０Ｖにある。従って図６に見られるように、セルが「１」の書込みを受ける場合には、Ｂｗラインはハイ、Ｂｐラインはロウ、そしてＷＬはハイである。セルが「０」の書込みを受ける場合には、Ｂｗラインはハイ、Ｂｐラインはロウ、ＷＬはロウである。
１つの例では、０．１８μｍのプロセスについてＶｃｃ＝１．８Ｖである。（標準的にＮＭＯＳトランジスタとして実現される）書込みトランジスタＴｗについて完全に「１」を通過させるためには、いくつかの実施形態においては、より高い速度及びより低い電力消費のため、ＦＰＧＡ論理回路の中でより低いＶｄｄ（例えば１．８Ｖから１．２Ｖ）を使用することが有利である。
例えば、図５のメモリーアレイがダイナミックメモリーとして使用されダイナミックデータの書込みを受けると仮定する。このような動作においては、特定の列のための「ビットストリーム」（ビットストリームは例えばＦＰＧＡのためのスイッチ制御データであり得る）は、例えば外部の又はオンチップＥＰＲＯＭ又はフラッシュからＷＬシフトレジスタ（図示せず）までロードされる。１０２４のＷＬ（行）が存在する場合には、１０２４ビットのデータが１０２４ビットのシフトレジスタ内に読取られることになる。このとき、選択された列ＢｗはＶｃｃであり、列内の１０２４ビットは、「１」がＶｃｃに「０」が０ボルトにある状態でシフトレジスタにより同時に書込まれる。
第１の列が書込まれた（リフレッシュと同義）後、第２の列のためのビットストリームは、シフトレジスタ内にロードされ、第２の列（Ｂｗ）は選択されリフレッシュされる。この動作は、最後の列が書込まれるか又はリフレッシュされてしまうまで、列毎に反復される。該プロセスは、第１の列から、第２の列…などといったように再度反復される。かくして、列は、つねに連続的にリフレッシュされる。
書込み又はリフレッシュ時間は、１列について約数ｎＳ〜μＳのオーダーである。１０２４の列が存在する場合には、リフレッシュサイクルタイムは、数μＳ〜ｍＳの範囲内である。１つの実施形態においては、スイッチゲート上に蓄積された電荷は、この時間範囲内で１０％より多く低減されない。
書込み又はリフレッシュプロセス中、波形は、制御スイッチＴｓｗのゲート上に記憶されたデータのディスチャージを回避するような形で設計されているＷＬ及びＢｗ上の時間系列を有する。より特定的に言うと、「１」をもつＷＬは、Ｂｗ（Ｖb1r）がＶｃｃとなり、リフレッシュのためにセレクトＮＭＯＳスイッチ（Ｔｗ）をオン切換えする前に、Ｖｃｃにおいてレディー状態にあるべきである。さらに、Ｂｗ（Ｖb1r）は、ＷＬが０ボルトに戻る前に、選択されたＮＭＯＳをオフ切換えするために０ボルトになるべきである。このことは図７に例示されている。「０」の書込み又はリフレッシュも類似であるがＶw1は、Ｖｃｃに代って０Ｖである。さらに、逐次的列リフレッシュ間の期間中、ディープサブミクロンプロセスが使用される場合に一般的であるＴｗソースドレーン漏洩（Ｉｄｏｆｆ）からもたらされる漏洩電流を低減させるため、Ｖw1はＶwb（ロウ）のバイアスに設定される。
書込み又はリフレッシュプロセスは、列毎に行なわれることから、リフレッシュプロセスのために列（ビットライン）用の特殊な復号回路の必要性は全く無いことに留意されたい。その代りに単純なクローズドループシフトレジスタチェインが使用されうる。
本発明のダイナミックメモリーは、読出しの無いリフレッシュ又は再書込みを使用する。本発明のダイナミックメモリーの読出しは、標準的に、記憶されたデータを破壊するか又は、制御されたスイッチゲート電圧を妨害することになる。これは、記憶されたデータ又は電荷がまず読出され次にデータを復元するためのリフレッシュ動作が続く従来のＤＲＡＭとは好対照を成す。こうして「オフ」又は「オン」スイッチを提供するために定常状態を必要とするＦＰＧＡスイッチ制御のためにＤＲＡＭセルを直接使用することが防止される。
以上で記述したメモリーアレイの２重性は、数多くのアプリケーションにおいて有用である。ダイナミックメモリー及び不揮発性メモリーとなる能力を有することによって、これは、プロトタイピングのアプリケーションにおいて一助となる。このようなタイプのアプリケーションでは、ユーザーは、ＦＰＧＡチップを何度もプログラミングする必要があり、設計を完成させた後、ユーザーは上述の通りＦＰＧＡを永続的にプログラミングすることができる。
以上で見てきたように、スイッチメモリーをリフレッシュするために不断の書込みを使用するためには、不揮発性メモリー（外部又は内部）から設計ビットマップを連続的に読出すことが必要である。非常に高密度のコンフィギュレーション不揮発性メモリーを必要とする大型ＦＰＧＡチップにとっては、アクセス速度、データシフトイン速度、リフレッシングサイクリングタイム及びＩ／Ｏエラーなどが、制限的要因となる。
これらの問題を解決するために、本発明のもう１つの実施形態に従うと、図８に示されているように、小型センスデバイス（Ｔｓ）、ダイオード（Ｔｄ）及びセンスビットライン（Ｂｓ）が並列に追加されている。この実施形態は、不揮発性メモリーからつねにリフレッシュする必要性を無くし、その代り自己リフレッシュする。
自己リフレッシュプロセスは、検知とリフレッシュという２つの動作段階を有する。検知動作では、全ての選択されたＷＬは、ハイ（〜Ｖｃｃ）にプリチャージされ、選択されたセンス列（Ｂｓ）は、ロウ（０Ｖ〜Ｖｃｃ／２の間）にプルダウンされる。さらに、全ての選択されていないＢｓは、「１」（蓄積された正の電荷そしてＴｓがオン状態）をもつセルを通してＷＬラインから選択されていないＢＳラインへのあらゆる漏洩電流を防止するため、ハイ（Ｖｃｃ−Ｖｔ〜Ｖｃｃの間）に保たれるか又はプリチャージされることになる。この要領で、１つのＷＬ上の１つのセルのみが選択される。選択されたＦＰＧＡセルが「１」にある場合、センスデバイス（Ｔｓ）はオンとなり、従って、それはセンス電流（Ｉｓｎ）を導くことができ、ＷＬをロウにプルダウンすることになる。ＦＰＧＡセルが「０」（オフ）にある場合、センスデバイスはオフとなり、電流は全くなくなり、ＷＬはハイに保たれることになる。かくして、センス及びリフレッシュ回路は、選択された列上のセルの状態を検知して覚える（データをラッチする）こと、そしてそれらをリフレッシュすることができる。センス、書込み及び不揮発性プログラミングのためのバイアス条件は、図８に例示されている。図９には上部レイアウト図が見られる。
ダイオード（Ｔｄ）を、同じ極性で、センスデバイス（Ｔｓ）のいずれの側にでも置くことができるということに留意すべきである。選択されていない列上の漏洩電流を防止するために適切なバイアス配置でダイオードを反対の極性にすることも可能である。
また、そのゲートがソース又はドレーン端子のいずれかに接続された状態のＭＯＳデバイスを用いたゲート型ダイオードによってか、又はＰ−Ｎ接合を用いて、ダイオードＴｄを作ることができるということも留意すべきである。このＦＰＧＡセルアレイはまた、Ｎ−ウェル内又はＮ型基板上のいずれかに納まったＰＭＯＳデバイスを用いて作ることもできる。
図１０〜１１を見ればわかるように、スイッチデバイスの無いセルアレイもまた、標準的ＣＭＯＳプロセスに基づいてＤＲＡＭメモリーとして使用することができるが、センシング回路は大幅に簡略化される。ここでも又、ダイオードは、選択されていないデバイスからの漏洩を防ぐため、センスデバイスのいずれの側に置くこともでき、ダイオードを、ゲート型ＭＯＳデバイスで作ることが可能である。これをＰＭＯＳデバイスで作ることもできる。
以上で記述した実施形態は、デュアルモードメモリすなわち不揮発性及びダイナミックメモリーのためのさまざまな構造を示している。付加的な実施形態においては、ダイナミックアレイのみを形成することができる。例えば、図１２を参照すると、コンデンサ（Ｃｐ）及びプログラムビットライン（Ｂｐ）を除去することによって、ダイナミックメモリーとして作用する構造が提供される。さらに、コンデンサＣｐを除去することにより、セルのサイズは著しく縮小される。それでも、動作は、上述のものと同じである。図１３は、図１２の回路の上部レイアウト図を示している。
図１２を見ればわかるように、浮動点（ＦＰ）ノードは、Ｔｗデバイスがオフ状態にあるときダイナミックに電荷を蓄積する。さらに、ＦＰは、ダイナミックにプログラミング可能なスイッチをＦＰＧＡチップ内で使用させるため、ＮＭＯＳ又はＰＭＯＳゲートに接続され得る。ＦＰノードはまた、インバータの入力制御部としても使用でき、それはまた、大部分のＳＲＡＭベースのＦＰＧＡの中で使用されるようにルックアップテーブル（ＬＵＴ）の中で使用可能である。これらの拡張されたアプリケーションについて以下でさらに詳述する。
Ｔｓｗ（ＮＭＯＳ又はＰＭＯＳ又はインバータ）、ＴｓならびにＦＰの接合コンデンサのポリシリコンゲートと組合わされたＮＭＯＳ又はＰＭＯＳトランジスタ又はインバータのＦＰ制御されたポリシリコンゲートは、ダイナミックメモリーの「コンデンサ」として役立つ。ＦＰとトランジスタ（ＮＭＯＳ又はＰＭＯＳ又はＴｓ）のポリシリコンゲートの組合せは、標準的に、比較的低い周波数でのみリフレッシュが必要とされるように電荷（信号）を保持するのに充分大きいものである。
図１４（Ａ）、１４（Ｂ）及び１４（Ｃ）は、それぞれＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ及びインバータに接続されたＦＰノードを概略的に示している（すなわちスイッチＴｓｗ）。「ＸＤＭ」という表記は、スーパーダイナミックメモリーを表わし、「Ｘ」はまた、不揮発性メモリーのための破壊又はダイナミックチャージの蓄積のいずれかのため、メモリー素子として薄型ゲート酸化物コンデンサを使用するという意味をも有している。
変形実施形態としては、プログラミングコンデンサＣｐをセル内に残すことができる。これは、図１５（Ａ）〜（Ｃ）に見られる。このコンデンサＣｐは、不揮発性動作のために図５で使用されたものと同じである。ＦＰに加えられたプログラマブルゲートコンデンサＣｐの保持は、セルを不揮発性にする。
図１２のメモリーアレイはさらに、ＦＰＧＡスイッチＴｓｗの除去により修正可能である。結果は、図１６及び１７に見られ、これは実質的に３−トランジスタダイナミックＲＡＭメモリーである。
図１８に見られるように、１つの代替的実現においては、専用読出しセレクトワードライン（ＷＬｒ）が追加されており、書込み及び読出し機能は別々の制御部を有するようになっている。この実現は、電荷を蓄積するために、ノードには専用コンデンサが接続されているという点を除いて初期の３ＴＤＲＡＭセルと類似している。例えばD. A. Hodges及びH. Jackson、デジタル集積回路の分析と設計、半導体メモリー、第２版、ニューヨーク；McGraw Hill, 1988参照。Ｔｓ又はＴｓｗのゲートは、ＦＰの接合と共に、専用コンデンサとして役立つ。
この実現は一般に、ゲート酸化物の厚みの削減（０．２５μｍプロセスについてはＧｏｘは４５〜５０Ａ、０．１８μｍプロセスについては３０〜３５Ａ、０．１３μｍプロセスについては２０〜２３Ａ、９０ｎｍプロセスについては１６〜１９Ａなど）に起因してＴｓのゲートコンデンサを充分大型に作ることのできるディープサブミクロン半導体プロセス技術（＜０．２５μｍ）に適している。さらに、トランジスタＴｒをＴｓとＧＮＤの間に接続することもできるという点に留意されたい。
図１８のセルアレイは、一行ずつ書込みそして読出し、データはビットラインから入力され出力される。ＷＬ及びＢＬの命名が互換可能であることがわかる。いずれの場合でも、データラインは、Ｔｗのドレーンに入力され、トランジスタＴｒのドレーンから出力される。
ＦＰに対しプログラマブルゲートコンデンサＣｐを追加し、プログラマブルスイッチ又はインバータを制御するためにダイナミックメモリーを使用するという類似の考え方に基づいて、それを不揮発性にすることもできる。
本発明のさらにもう１つの実施形態は、図１９及び２０に見ることができる。この実施形態においては、メモリーのセル構造は、サイズがさらに著しく小さくされている。さらに、メモリー及びＦＰＧＡスイッチは、データを検出することなく浮動点（ＦＰ）内にコンフィギュレーションデータを一貫して書込むことによってオンに切換えることができる。コンフィギュレーションは、オンチップ埋込み型メモリー、外部ＳＲＡＭ、フラッシュメモリ、又はワンタイムプログラマブル（ＯＴＰ）メモリーといったようなさまざまなソースに由来し得る。図１９の実施形態においては、各メモリーセルに２つのトランジスタしか必要とされない。「０」（Ｖ1b）又はスタンバイを書込むための行ワードライン上の電圧が、サブ閾値漏洩を提示するためセレクトデバイス（Ｔｗ）の閾値電圧（Ｖｔ）の範囲内にあるバイアスであるという点に留意されたい。
最新のプロセス技術については、コアゲート酸化物は非常に薄い（０．１３μｍについては２０Ａで９０ｎｍについては１７Ａ）。かくして、ゲート誘電体トンネリング電流は、電荷保持時間を非常に短かくすることができる。このため、比較的高周波のリフレッシュが必要とされる。１つの実現は、ゲートトンネリング漏洩を防止するべくスイッチデバイス（Ｔｓｗ）用にＩ／Ｏ型式のデバイス（１．８Ｖについては３０Ａ、２．５Ｖについては５０Ａ、そして３．３Ｖについては７０Ａ）デバイスを使用するというものである。代替的には、ゲート漏洩を低減させるために、ＰＭＯＳ薄型ゲート酸化物デバイスを使用することも可能である。
ＦＰ内に蓄積された電荷はＦＰＧＡチップの動作中検出され得ず、これには、ＦＰが「オン」切換えのためには「１」、「オフ」切換えのためには「０」について比較的安定した電位を有することが必要となるが、これをアレイの正常な機能を検証するために破壊する形で読出すことが可能である。
以上で記述した本発明のさまざまな実施形態に関して、以下の点が考察される。
１．浮動点（ＦＰ）は、Ｔｗをオフ切換えすることによって達成でき、ＣＭＯＳインバータの入力端又はＮＭＯＳ又はＰＭＯＳのポリシリコンゲートを制御するためにそれを使用することができる。
２．電荷蓄積時間を増大させるか又はリフレッシュのサイクルタイムを延長させるべく書込みトランジスタ（Ｔｗ）のサブ閾値漏洩を低減するために、（ＴｓのソースがＴｓのポリゲートに接続されていると仮定して）Ｔｗのドレーンに対し非ゼロバイアスＶｗｂ（〜Ｖｔ）が印加される。
３．データは行ワードラインから書込まれここから読出される。
４．ＷＬ及びＢＬは互換性を有しうる。
５．ＦＰＧＡのアプリケーション用のプログラマブルスイッチを作るべく、スイッチデバイスゲートを制御するためにフローティングノードを使用することができる。
６．論理レベルを完全に通過させスイッチデバイスからの電圧結合効果を低減するために、フローティングノード（Ｖｆｐ）上の電位は、スイッチソース又はドレーン電圧（通常は論理Ｖｃｃ）よりも高くなければならない。１つの実施形態においては、Ｖｆｐは（１＋ＣＲ）＊Ｖｃｃ＋Ｖｔよりも高くなければならない。なお、「ＣＲ」はスイッチゲート対フローティングノードの結合比である。
７．列書込みビットライン電位は、所望のＶｆｇを達成するべくフローティングノードに全ワードライン書込み電圧を通過させるようにより高い電圧にポンピングされる。
８．ポリシリコンゲートとｎ＋Ｓ／Ｄ拡散の間にゲートオーバラップが全くなくなるような形で、インプラントされたＮＬＤＤはＴｄトランジスタ内にブロックされる。Ｃｐがプログラミングされた後、フローティングノードとプログラムビットライン（Ｂｐ）の間に、ダイナミックメモリーまで逆ダイオードが形成され、これは、セルが不揮発性メモリーにプログラミングされた後でさえなお作動している。
９．３つのトランジスタ（Ｔｗ、Ｔｓ、Ｔｄ）、１つのワードライン（ＷＬ）及び２つのビットラインＢＬ（Ｂｗ及びＢｓ）から成るダイナミックセル及びアレイ。セル面積を低減するため、コンデンサＣｐ及びビットラインＢｐは除去される。
１０．純粋なＣＭＯＳ論理プロセスに基づいた純粋ダイナミックメモリー及びメモリーアレイとなるような形で、ＦＰＧＡスイッチはＦＰＧＡセルから除去される。ダイナミック情報データ（チャージ）を記憶するために、正規の薄型ゲート酸化物コンデンサが使用される。記憶されたデータを破壊せずにデータを読出すために、フローティングノード制御トランジスタ及びダイオードが使用される。
１１．Ｗｌｒ、Ｗｌｗ、Ｂ１及びＧＮＤから成るダイナミックメモリセル及び正規の薄型ゲートが、ダイナミック電荷を蓄積するためのコンデンサとして用いられる。
本明細書に記されている通りの本発明及びそのアプリケーションの記述は、例示的なものであり、本発明の範囲を制限することを意図したものではない。本明細書で開示した実施形態の変更及び修正が可能であり、実施形態のさまざまな要素の考えられる実践的代替案又は等価物は、当業者にとって既知である。例えば、所定の電圧範囲内で選択するための精確な電圧に関しては幾分かの自由裁量が与えており電圧はいかなる場合でもデバイスの特性に左右されることから、さまざまな例に記されているさまざまな電圧は、単なる例示にすぎない。行ワードライン及び列ビットラインといった用語は、メモリーで一般に用いられるラインのタイプを記述するために使用されているが、一部のメモリーはその代替案を有することができる。さらに、上述のｎチャネルトランジスタをＰチャネルトランジスタと交換できるように、さまざまなドーピングタイプを逆転させることもできる。本明細書で開示された実施形態のこれらの及びその他の変更及び修正は、本発明の範囲及び精神から逸脱することなく行なうことが可能である。
ＦＰＧＡの一部分の概略的回路図である。 図１により表わされているＦＰＧＡの一部分の部分的レイアウト図である。 図１〜３のＦＰＧＡセルの動作を示す電圧の表である。 ＦＰＧＡセルの一変形実施形態の動作を示す電圧の表である。 本発明のもう１つの形態に従ったＦＰＧＡの一部分の概略的回路図である。 図５のＦＰＧＡセルの動作を示す電圧の表である。 図５のセル上へのデータの記憶を示すタイミング図である。 本発明のもう１つの形態に従ったＦＰＧＡの一部分の一変形実施形態である。 図８の回路の上部レイアウト図である。 本発明に従って形成されたダイナミックメモリーアレイの一部分の概略図である。 図１０の回路の上部レイアウト図である。 本発明に従って形成されたダイナミックメモリーアレイの概略図である。 図１２の回路の上部レイアウト図である。 （Ａ）〜（Ｃ）は、それぞれＮＭＯＳ、ＰＭＯＳ、及びインバータを制御するための浮動点ノードの使用を示す図である。 （Ａ）〜（Ｃ）は、それぞれＮＭＯＳ、ＰＭＯＳ及びインバータを制御するための浮動点ノードおよびキャパシタの使用を示す図である。 本発明の一変形実施形態に従って形成されたダイナミックメモリーアレイの概略図である。 図１６の回路の上部レイアウト図である。 本発明の一変形実施形態に従って形成されたダイナミックメモリーアレイの概略図である。 真にダイナミックなＦＰＧＡスイッチである本発明のもう１つの形態に従ったＦＰＧＡの部分の概略的回路図である。 図１９により表わされたＦＰＧＡのレイアウト図である。

Claims (26)

  1. データを記憶するためのダイナミックメモリセル又はプログラミングのためのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用できるセルであって、第１の列ビットライン、第２の列ビットライン及び行ワードラインを有するアレイの形で有用なセルをそなえたメモリにおいて、前記セルは、
    第１の端子及び第２の端子を有し、前記第１の端子が前記第１の列ビットラインに接続され、前記第２の端子がスイッチ制御ノードに接続されているコンデンサ、
    ゲート、ソース及びドレーンを有し、前記ゲートが前記第２の列ビットラインに接続され、前記ソースが前記スイッチ制御ノードに接続され、前記ドレーンが前記行ワードラインに接続されているセレクトトランジスタ、
    前記スイッチ制御ノードにより制御されるスイッチであって、前記スイッチ制御ノードが１又はゼロを表わす電圧としてデータを記憶するスイッチ、及び
    前記第２の列ビットラインに結合され、前記スイッチ制御ノードに記憶されたデータを周期的にリフレッシュするリフレッシュ装置を有し、
    前記セルが前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用される場合、
    選択された第１の列ビットラインに第１の電圧が印加されると共に、選択された行ワードラインに第２の電圧が印加され、前記第１の電圧及び第２の電圧により、前記コンデンサの前記第１の端子と前記セレクトトランジスタのドレーンとの間に電位差を形成することによって、前記コンデンサの誘電体が破壊されて前記コンデンサが抵抗性デバイスへと転換され、これによって、前記選択された第１の列ビットライン及び前記選択された行ワードラインに接続されている特定のセル内のセレクトトランジスタがオン状態に切換えられ、
    前記セルが前記ダイナミックメモリセルとして使用される場合、
    全ての前記行ワードラインに所定の電圧が印加されると共に、前記第２の列ビットラインの各々に順次所定の電圧が印加され、前記セル内の前記セレクトトランジスタがオン状態又はオフ状態に切換えられ、前記セレクトトランジスタのソースに接続されている前記スイッチ制御ノードに印加される電圧によって、１又はゼロを表わす電圧として前記データが前記スイッチ制御ノードに記憶され、
    全ての前記行ワードラインに所定の電圧を印加し、前記リフレッシュ装置により、前記第２の列ビットラインの各々に順次所定の電圧を印加する動作を周期的に繰り返すことによって、前記データを周期的にリフレッシュすることを特徴とするメモリ。
  2. 前記スイッチがＭＯＳＦＥＴであり、前記ＭＯＳＦＥＴのゲートが前記スイッチ制御ノードに接続されている、請求項１に記載のメモリ。
  3. 前記セレクトトランジスタをオン状態に切換え、前記行ワードライン上にデータをセットすることにより、前記スイッチ制御ノード上にデータがセットされる、請求項１に記載のメモリ。
  4. 前記コンデンサの前記第１の端子、前記セレクトトランジスタの前記ゲート及び前記スイッチのゲートが、同じポリシリコン層から形成されている、請求項１に記載のメモリ。
  5. データを記憶するためのダイナミックメモリセル又はプログラミングのためのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用できるセルであって、第１の列ビットライン、第２の列ビットライン及び行ワードラインを有するアレイの形で有用なセルをそなえたメモリを動作させる方法において、前記セルは、第１の端子及び第２の端子を有し、前記第１の端子が前記第１の列ビットラインに接続され、前記第２の端子がスイッチ制御ノードに接続されているコンデンサ、ゲート、ソース及びドレーンを有し、前記ゲートが前記第２の列ビットラインに接続され、前記ソースが前記スイッチ制御ノードに接続され、前記ドレーンが前記行ワードラインに接続されているセレクトトランジスタ、及び、前記スイッチ制御ノードにより制御されているスイッチを含んでおり、前記方法は、
    前記セルが前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして動作しておりかつプログラミングされようとしている場合には、
    （１） 選択された第１の列ビットラインに第１の電圧を印加する段階、
    （２） 選択された行ワードラインに第２の電圧を印加する段階、及び
    （３） 前記第１の電圧及び第２の電圧により、前記コンデンサの前記第１の端子と前記セレクトトランジスタのドレーンとの間に電位差を形成することによって、前記コンデンサの誘電体が破壊されて前記コンデンサが抵抗性デバイスへと転換され、これによって、前記選択された第１の列ビットライン及び前記選択された行ワードラインに接続されている特定のセル内の前記セレクトトランジスタをオン状態に切換える段階を有しており、
    前記セルがデータを記憶するべく前記ダイナミックメモリセルとして動作している場合には、
    （１） 全ての前記行ワードラインに所定の電圧を印加し、かつ、前記第２の列ビットラインの各々に順次所定の電圧を印加し、前記セル内の前記セレクトトランジスタをオン状態又はオフ状態に切換える段階、
    （２） 前記セレクトトランジスタのソースに接続されている前記スイッチ制御ノードに印加される電圧によって、１又はゼロを表わす電圧として前記データを前記スイッチ制御ノードに記憶する段階、及び
    （３） 全ての前記行ワードラインに所定の電圧を印加し、かつ、前記第２の列ビットラインの各々に順次所定の電圧を印加する動作を周期的に繰り返すことによって、前記データを周期的にリフレッシュする段階を有して成ることを特徴とする、メモリを動作させる方法。
  6. 前記セレクトトランジスタが、前記行ワードライン上のデータが除去される前にオフ状態に切換えられる、請求項５に記載の方法。
  7. データを記憶するためのダイナミックメモリセル又はプログラミングのためのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用できるセルであって、列ビットライン、書込みビットライン及び行ワードラインを有するアレイの形で有用なセルをそなえたメモリにおいて、前記セルは、
    第１の端子及び第２の端子を有し、前記第１の端子が前記列ビットライン（Ｂｐ）に接続され、前記第２の端子がスイッチ制御ノードに接続されているコンデンサ、
    ゲート、ソース及びドレーンを有し、前記ゲートが前記書込みビットライン（Ｂｗ）に接続され、前記ソースが前記スイッチ制御ノードに接続され、前記ドレーンが前記行ワードライン（ＷＬ）に接続されているセレクトトランジスタ、
    前記スイッチ制御ノードにより制御されるスイッチであって、前記スイッチ制御ノードが１又はゼロを表わす電圧としてデータを記憶するスイッチ、及び
    前記スイッチ制御ノード上の電圧を決定するためのセンスデバイスを有し、
    前記セルが前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用される場合、
    選択された列ビットラインに第１の電圧が印加されると共に、選択された行ワードラインに第２の電圧が印加され、前記第１の電圧及び第２の電圧により、前記コンデンサの前記第１の端子と前記セレクトトランジスタのドレーンとの間に電位差を形成することによって、前記コンデンサの誘電体が破壊されて前記コンデンサが抵抗性デバイスへと転換され、これによって、前記選択された列ビットライン及び前記選択された行ワードラインに接続されている特定のセル内のセレクトトランジスタがオン状態に切換えられ、
    前記セルが前記ダイナミックメモリセルとして使用される場合、
    全ての前記行ワードラインに所定の電圧が印加されると共に、前記書込みビットラインの各々に順次所定の電圧が印加され、前記セル内の前記セレクトトランジスタがオン状態又はオフ状態に切換えられ、前記セレクトトランジスタのソースに接続されている前記スイッチ制御ノードに印加される電圧によって、１又はゼロを表わす電圧として前記データが前記スイッチ制御ノードに記憶され、
    全ての前記行ワードラインに所定の電圧を印加し、前記リフレッシュ装置により、前記書込みビットラインの各々に順次所定の電圧を印加する動作を周期的に繰り返すことによって、前記データを周期的にリフレッシュすることを特徴とするメモリ。
  8. 前記スイッチがＭＯＳＦＥＴであり、前記ＭＯＳＦＥＴのゲートが前記スイッチ制御ノードに接続されている、請求項７に記載のメモリ。
  9. 前記セレクトトランジスタをオン状態に切換え、前記行ワードライン上にデータをセットすることにより、前記スイッチ制御ノード上にデータがセットされる、請求項７に記載のメモリ。
  10. 前記コンデンサの前記第１の端子、前記セレクトトランジスタの前記ゲート及び前記スイッチのゲートが、同じポリシリコン層から形成されている、請求項７に記載のメモリ。
  11. 前記センスデバイスが、前記スイッチ制御ノードに接続されたゲート及びセンスビットライン（Ｂｓ）に接続されたドレーン及び前記行ワードライン（ＷＬ）に接続されたソースをもつトランジスタである、請求項７に記載のメモリ。
  12. 前記行ワードラインと前記センスビットラインの間で前記センスデバイスに直列接続されたダイオードをさらに含む、請求項１１に記載のメモリ。
  13. データを記憶するためのダイナミックメモリセル又はプログラミングのためのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用できるセルであって、列ビットライン、書込みビットライン及び行ワードラインを有するアレイの形で有用なセルをそなえたメモリにおいて、前記セルは、
    第１の端子及び第２の端子を有し、前記第１の端子が前記列ビットライン（Ｂｐ）に接続され、前記第２の端子がスイッチ制御ノードに接続されており、前記スイッチ制御ノードが前記データを記憶しているコンデンサ、
    ゲート、ソース及びドレーンを有し、前記ゲートが前記書込みビットライン（Ｂｗ）に接続され、前記ソースが前記スイッチ制御ノードに接続され、前記ドレーンが前記行ワードラインに接続されているセレクトトランジスタ（Ｔｗ）、及び
    前記スイッチ制御ノード上の電圧を決定するためのセンスデバイスを有し、
    前記セルが前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）セルとして使用される場合、
    選択された列ビットラインに第１の電圧が印加されると共に、選択された行ワードラインに第２の電圧が印加され、前記第１の電圧及び第２の電圧により、前記コンデンサの前記第１の端子と前記セレクトトランジスタのドレーンとの間に電位差を形成することによって、前記コンデンサの誘電体が破壊されて前記コンデンサが抵抗性デバイスへと転換され、これによって、前記選択された列ビットライン及び前記選択された行ワードラインに接続されている特定のセル内のセレクトトランジスタがオン状態に切換えられ、
    前記セルが前記ダイナミックメモリセルとして使用される場合、
    全ての前記行ワードラインに所定の電圧が印加されると共に、前記書込みビットラインの各々に順次所定の電圧が印加され、前記セル内の前記セレクトトランジスタがオン状態又はオフ状態に切換えられ、前記セレクトトランジスタのソースに接続されている前記スイッチ制御ノードに印加される電圧によって、１又はゼロを表わす電圧として前記データが前記スイッチ制御ノードに記憶され、
    全ての前記行ワードラインに所定の電圧を印加し、前記リフレッシュ装置により、前記書込みビットラインの各々に順次所定の電圧を印加する動作を周期的に繰り返すことによって、前記データを周期的にリフレッシュすることを特徴とするメモリ。
  14. 前記セレクトトランジスタをオン状態に切換え、前記行ワードライン上にデータをセットすることにより、前記スイッチ制御ノード上にデータがセットされる、請求項１３に記載のメモリ。
  15. 前記コンデンサの前記第１の端子、前記セレクトトランジスタの前記ゲート及び前記スイッチのゲートが、同じポリシリコン層から形成されている、請求項１３に記載のメモリ。
  16. 前記センスデバイスが、前記スイッチ制御ノードに接続されたゲート及びセンスビットライン（Ｂｓ）に接続されたドレーンをもつトランジスタである、請求項１３に記載のメモリ。
  17. 前記行ワードラインと前記センスビットラインの間で前記センスデバイスに直列接続されたダイオードをさらに含む、請求項１６に記載のメモリ。
  18. 前記リフレッシュ装置は前記セレクトトランジスタに結合される、請求項１に記載のメモリ。
  19. 前記リフレッシュ装置はシフトレジスタをそなえる、請求項１に記載のメモリ。
  20. 前記リフレッシュ装置は前記スイッチ制御ノード及びセンスビットラインに結合されたセンスデバイスをそなえる、請求項１に記載のメモリ。
  21. 前記リフレッシュ装置は前記センスデバイス及び個々の行ワードラインに結合されたダイオードをさらにそなえる、請求項１に記載のメモリ。
  22. 前記リフレッシュ装置は、前記スイッチ制御ノードに蓄積された初期の電荷が閾値レベルを超えて変化しないように、前記スイッチ制御ノードに記憶された前記データをリフレッシュするようにされている、請求項１に記載のメモリ。
  23. 前記閾値レベルは、前記初期の電荷の１０％より多くない電荷の量である、請求項２２に記載のメモリ。
  24. 前記データを周期的にリフレッシュする段階は、
    前記スイッチ制御ノードでの電圧のレベル又はチャージのレベルを検出するためにセンスデバイスを使用する段階、及び
    前記電圧のレベル又はチャージのレベルが所定の閾値以下に低下したときに前記スイッチ制御ノードをリフレッシュする段階をさらにそなえる、請求項５に記載の方法。
  25. 前記データを周期的にリフレッシュする段階は、前記セレクトトランジスタのゲートを制御するためにシフトレジスタを使用する段階を含む、請求項５に記載の方法。
  26. 前記データを周期的にリフレッシュする段階は、前記スイッチ制御ノードに蓄積された電荷が１０％より多く変化しないように前記データをリフレッシュする段階を含む、請求項５に記載の方法。
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