JP2021077433A - 半導体装置および半導体装置の制御方法 - Google Patents

半導体装置および半導体装置の制御方法 Download PDF

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Abstract

【課題】メモリセルと電気的に接続されるスイッチ回路の占有面積を縮小し、半導体装置を小型化する。
【解決手段】実施の形態に係る半導体装置は、半導体基板上にメモリセルと、前記メモリセルと電気的に接続されたスイッチ回路が形成された半導体チップを有し、前記スイッチ回路は、前記メモリセルと電気的に接続された第２トランジスタを備え、前記第２トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ワードゲートと、前記半導体基板上に前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第２カップリングゲートを備え、前記第２トランジスタの前記第２カップリングゲートには、前記メモリセルに電流を流すときに、第２ワードゲートに加える電圧よりも高い電圧を加える半導体装置。
【選択図】図１

Description

本発明は、半導体装置および半導体装置の制御方法に関し、例えばフラッシュメモリーデバイス等の不揮発性メモリ装置の構造に関する。
例えば、特許文献１には、複数のメモリセルのソースを共通接続する為の共通ソース線、を有するメモリ装置が示される。図１２は特許文献１に開示されたメモリ装置の回路図である。
特許文献１に示すメモリ装置１５５は、複数のメモリセル１５０と、センスアンプ１５１と、共通ソース線１５２と、ソース線１５３と、ソースドライバ回路１５４とを有する。データを読み出す時に、メモリ装置１５５は、複数のメモリセル１５０の中の一つのメモリセル１５０と、センスアンプ１５１と、共通ソース線１５２と、ソース線１５３と、ソースドライバ回路１５４と、グランド電極ＧＮＤとにより、電流経路１５６を形成する。そして電流経路１５６に流れる電流は、選択されたメモリセル１５の抵抗値により電流量が変化するので、電流量をセンスアンプ１５１で増幅し検出することで選択されたメモリセル１５のデータを読み出す。
ソースドライバ回路１５４はスイッチ１５７を有し、スイッチ１５７によりソース線１５３とグランド電極ＧＮＤを電気的に接続し、メモリセル１５０に流れる電流をグランド電極ＧＮＤに流している。
特開２０１４−２９７４５号公報
一般に、フラッシュメモリーデバイス等の、不揮発性メモリ装置のメモリセルには高い電圧が加えられる。特許文献１に示すメモリ装置１５５は、ソースドライバ回路１５４内のスイッチ１５７がメモリセル１５に電気的に接続されるので、スイッチ１５７に高耐圧のトランジスタが使用される。
近年は、半導体装置の微細化が進むにつれ、論理回路に用いられるトランジスタの電源電圧が低下している。その為、制御回路で使われる通常トランジスタの出力電圧(例えば１．５Ｖの電圧)では、高耐圧のトランジスタのゲートにゲート駆動電圧を印加しても高耐圧のトランジスタのソース、ドレイン間に十分な電流を流すことができない問題があった。
従って、ゲート電圧を高く設定できない状態でトランジスタに十分な電流を流す為には、ゲート幅を大きくする必要があり、高耐圧のトランジスタの占有面積が大きくなる課題があった。
また高耐圧のトランジスタの占有面積が大きくなると、ソースドライバ回路１５４の占有面積も大きくなり、不揮発性メモリ装置のチップサイズを縮小出来ない課題があった。
一実施の形態による半導体装置は、半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
前記メモリセルは、第１トランジスタを含む複数のトランジスタを備え、
前記スイッチ回路は、前記第１トランジスタと電気的に接続された第２トランジスタを備え、
前記第２トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ワードゲートと、前記半導体基板上に前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を介して形成された第１カップリングゲートを備え、
前記第２トランジスタの前記第１ワードゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第１ワードゲートの下の前記半導体基板を導電状態にする第２電圧が供給され、
前記第２トランジスタの前記第１カップリングゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第１カップリングゲートの下の前記半導体基板を導電状態にする第２電圧が供給され、前記第２電圧は前記第１電圧よりも高い電圧値である、半導体装置。
一実施の形態によれば、不揮発性メモリ装置を有する半導体装置のチップ面積を縮小することができる。
図１は、本発明の実施の形態１によるメモリ装置を含む半導体装置の構成を示す回路図である。 図２は、比較例の半導体装置の回路図である。 図３は、比較例の高耐圧のトランジスタを示す平面図である。 図４は、比較例の高耐圧のトランジスタを示す断面図であり、図３のＯからＰの断面図である。 図５は、本発明の実施の形態１による半導体装置の第１スイッチ及びメモリセルのデバイス構造の断面図であり、図９のＱからＲの断面図である。 図６は、実施の形態１の構成に至る前の段階の半導体装置の回路図の第１の例である。 図７は、実施の形態１の構成に至る前の段階の半導体装置の回路図の第２の例である。 図８は、本発明の実施の形態１のメモリセルの各ゲート電極及び第1スイッチの各ゲート電極に加える電圧のタイミングチャートである。 図９は、本発明の実施の形態１による第１スイッチ及びメモリセルの構造を示す平面図である。 図１０は、本発明の実施の形態２によるメモリ装置を含む半導体装置の構成を示す回路図である。 図１１は、本発明の実施の形態２による第１スイッチ及びメモリセルの構造を示す平面図である。 図１２は、背景技術の一例を示すメモリ装置の回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の構成には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
＜実施の形態１に係る半導体装置の回路構成＞
図１は本発明の実施の形態１によるメモリ装置を含む半導体装置１の構成例を示す回路図である。図１に示す本実施の形態１の説明では、Ｘで示した方向を横方向（左右方向又は行方向とも呼ぶ）、Ｙで示した方向を縦方向（上下方向又は列方向とも呼ぶ）として説明する。半導体装置１のその他の回路図及び平面図の説明でも同様とする。
実施の形態１の半導体装置１は半導体基板２を有する。半導体基板２はメモリセルアレイ３と、コラム制御回路４と、ロウ制御回路５と、ソースドライバ回路７と、ソースドライバ制御回路８とを含む。
メモリセルアレイ３は複数のメモリセル１１、１１１と、複数のビット線９、９１と、複数のソース線１０と、複数のワード線１２と、複数のカップリングゲート線１３と、複数の消去ゲート線１４とを含む。説明の都合上図1では他の行のソース線１０、ワード線１２、カップリングゲート線１３及び複数の消去ゲート線１４の記載を省略している。メモリセル１１はＸ方向に複数設けられている。メモリセル１１はまたＹ方向にも複数設けられている。説明の都合上図1では他の行のメモリセル１１の記載を省略している。従って複数のメモリセル１１は、メモリセルアレイ３内に、Ｘ方向及びＹ方向にマトリックス状に配列される。一つのメモリセル１１は半導体基板２に形成された第１トランジスタ１５を含む。第１トランジスタ１５は第１ＭＯＳトランジスタ１６ａと第２ＭＯＳトランジスタ１７ａで構成される。第１ＭＯＳトランジスタ１６ａのビット電極２７ａは複数のビット線の内の一つのビット線９に電気的に接続される。第２ＭＯＳトランジスタ１７ａのソース電極１８ａは複数のソース線の内の一つのソース線１０に電気的に接続される。第１ＭＯＳトランジスタ１６ａのビット電極２７ａと異なる側の電極は、第２ＭＯＳトランジスタ１７ａのソース電極１８ａと異なる側の電極と、繋がっている。従って第１ＭＯＳトランジスタ１６ａと第２ＭＯＳトランジスタ１７ａは電気的に接続される。
メモリセル１１の第１ＭＯＳトランジスタ１６ａはワードゲート１９ａを備える。メモリセル１１のワードゲート１９ａは複数のワード線の内の一つのワード線１２に電気的に接続される。メモリセル１１の第２ＭＯＳトランジスタ１７ａはカップリングゲート２０ａを備える。メモリセル１１のカップリングゲート２０ａは複数のカップリングゲート線の内の一つのカップリングゲート線１３に電気的に接続される。第１ＭＯＳトランジスタ１６ａはワードゲート１９ａに閾値電圧以上の電圧（例えば、グランド電極ＧＮＤの電位を基準にして１．０Ｖ以上の電圧。以下特に記載がない場合はグランド電極電位を基準に電位を説明する）を加えると、ワードゲート１９ａの下の半導体基板２が導電状態になり、ビット電極２７ａとその反対側の電極間に電流が流れる為のチャネルが形成される。第２ＭＯＳトランジスタ１７ａはカップリングゲート２０ａに閾値電圧以上の電圧（例えば、１．５Ｖ以上の電圧）を加えると、カップリングゲート２０ａの下の半導体基板が導電状態になり、ソース電極１８ａとその反対側の電極間に電流が流れる為のチャネルが形成される。従って、メモリセル１１はワードゲート１９ａ及びカップリングゲート２０ａに閾値電圧以上の電圧を加えることによりビット電極２７ａとソース電極１８ａの間に電流２１を流すことができる。実施の形態１では、後で説明する通り、メモリセル１１の第２ＭＯＳトランジスタ１７ａのゲート絶縁膜の厚さが第１ＭＯＳトランジスタ１６ａのゲート絶縁膜よりも厚い。従ってメモリセル１１に電流を流すときは、第２ＭＯＳトランジスタ１７ａに流す電流を増やすためにカップリングゲート２０ａに加える電圧をワードゲート１９ａに加える電圧よりも高くする。第２ＭＯＳトランジスタ１７ａはさらにカップリングゲート２０ａと半導体基板との間にフローティングゲート（図示せず）を備える。実施の形態１ではメモリセル１１の第２ＭＯＳトランジスタ１７ａに流れる電流はフローティングゲートに蓄えられた電荷により値が変わる。従って、ビット電極２７ａとソース電極１８ａ間に流れる電流２１をセンス回路６で測定することによりメモリセル１１に書き込まれたデータを読むことができる。
メモリセルアレイ３の外側、例えば左側の辺、にはロウ制御回路５が設けられている。ロウ制御回路５はメモリセルアレイ３に隣接して設けることが出来、メモリセルアレイ３の右側の辺にあっても良い。ロウ制御回路５は複数の種類のドライバ回路を含む。実施の形態１では、ロウ制御回路５は複数の第２ワードゲートドライバＤ２と、複数のカップリングゲートドライバＤ３を含む（便宜上図1では他の行の第２ワードゲートドライバＤ２及びカップリングゲートドライバＤ３の記載を省略している）。複数のワード線１２は対応する第２ワードゲートドライバＤ２に電気的に接続される。従ってメモリセル１１のワードゲート１９ａは対応する第２ワードゲートドライバＤ２から電圧が供給される。複数のカップリングゲート線１３は対応するカップリングゲートドライバＤ３に電気的に接続される。従ってメモリセル１１のカップリングゲート２０ａは対応するカップリングゲートドライバＤ３から電圧が供給される。
メモリセルアレイ３にはセンス回路６及びコラム制御回路４が電気的に接続されている。センス回路６及びコラム制御回路４はメモリセルアレイ３に隣接して設けられる。コラム制御回路４は複数の種類のドライバ回路を含む。実施の形態１では、コラム制御回路４は複数の電流供給回路Ｃ１、Ｃ２を含む。複数のビット線９、９１は対応する電流供給回路Ｃ１、Ｃ２にそれぞれ電気的に接続される。従ってメモリセル１１のビット電極２７ａは対応する電流供給回路Ｃ１、Ｃ２の一つから電流２１が供給される。
メモリセルアレイ３には複数のソースドライバ回路７が電気的に接続される。ソースドライバ回路７はメモリセルアレイ３の外側に隣接して設けることができる。複数のソース線１０は対応するソースドライバ回路７に電気的に接続される。一つのソースドライバ回路７は少なくとも一つの第１スイッチ２２と第２スイッチ２３と、レベルシフト回路２４と、第１電圧端子２５と、グランド電極ＧＮＤとを含む。第２スイッチ２３は第１電圧端子２５とソースドライバ回路７に対応するソース線１０の間に電気的に接続される。従って第２スイッチ２３は、そのゲート電極に加える電圧により、第１電圧端子２５とソース線１０を電気的に接続したり、電気的に切断したりできる。第１電圧端子２５は高い電圧（例えば４．５Ｖの電圧）が加えられるので、第２スイッチ２３のゲート電極にはレベルシフト回路２４が電気的に接続される。従って、レベルシフト回路２４を介して第２スイッチ２３のゲート電極に制御電圧を加えることで、第１電圧端子２５に加えられた電圧を、第２スイッチ２３に電気的に接続されるソース線１０に加えることができる。
第１スイッチ２２は半導体基板２に形成された第２トランジスタ２６を含む。第２トランジスタ２６は、メモリセルの第１トランジスタ１５と同じ構成を有し、第１ＭＯＳトランジスタ１６ｂと第２ＭＯＳトランジスタ１７ｂを含む。第１ＭＯＳトランジスタ１６ｂのビット電極２７ｂはグランド電極ＧＮＤに電気的に接続される。第２ＭＯＳトランジスタ１７ｂのソース電極１８ｂは複数のソース線の内の一つのソース線１０に電気的に接続される。第１ＭＯＳトランジスタ１６ｂのビット電極２７ａと異なる側の電極は、第２ＭＯＳトランジスタ１７ｂのソース電極１８ｂと異なる側の電極と電気的に接続される。従って、第１スイッチ２２の第１ＭＯＳトランジスタ１６ｂのワードゲート１９ｂに第１ＭＯＳトランジスタ１６ｂの閾電圧（例えば１．０Ｖの電圧）以上の電圧を加えることによりワードゲート１９ｂの下の半導体基板が導電状態になり、第１スイッチ２２の第２ＭＯＳトランジスタ１７ｂのカップリングゲート２０ｂに第２ＭＯＳトランジスタ１７ｂの閾電圧（１．５Ｖの電圧）以上の電圧を加えることによりカップリングゲート２０ｂの下の半導体基板が導電状態になり、第１スイッチ２２のソース電極１８ｂとビット電極２７ｂ間に電流が流れる為のチャネルが形成される。第１スイッチ２２にチャネルが形成されることにより、第１スイッチ２２に対応するソース線１０からグランド端子ＧＮＤに電流２１が流れる。
実施の形態１では、第１スイッチ２２のカップリングゲート２０ｂは、第１スイッチ２２に対応するメモリセル１１のカップリングゲート２０ａと、カップリングゲート線１３を介して、電気的に接続される。従ってメモリセル１１に電流を流す為に、メモリセル１１のカップリングゲート２０ａに第２ＭＯＳトランジスタ１７ａの閾電圧以上の電圧を加えるときは、第１スイッチ２２のカップリングゲート２０ｂも第２ＭＯＳトランジスタ１７ｂの閾電圧以上の電圧が加わる。従ってメモリセル１１のデータを読み出す時は、第１スイッチ２２のワードゲート１９ｂに第１ＭＯＳトランジスタ１６ａの閾値電圧以上の電圧を加えることで、第１スイッチ２２が導通状態になり、メモリセル１１に流れる電流２１がソース線１０を介してグランド電極ＧＮＤに流れる。また第１スイッチ２２のワードゲート１９ｂに第１ＭＯＳトランジスタ１６ｂの閾値電圧より低い電圧を加えることでワードゲート１９ｂの下の半導体基板が非導電状態になり、第１スイッチ２２が非導通状態になるので、ソース線１０を介して流れるメモリセル１１の電流２１を遮断することができる。なお、以上の第１スイッチ２２に関する説明は、その動作の説明に対する便宜上、メモリセル１１が消去状態（フローティングゲートに電荷を注入していない状態）を基に説明している。
半導体装置１はソースドライバ回路７に制御電圧を供給するソースドライバ制御回路８を含む。ソースドライバ制御回路８は第１スイッチ２２のワードゲート１９ｂに制御電圧を供給する第１ワードゲートドライバＤ１と第２スイッチ２３に、レベルシフト回路２４を介して、制御信号を供給する第２スイッチドライバＤＨを備える。従って第１スイッチ２２のワードゲート１９ｂは第１ワードゲートドライバＤ１の出力端子に電気的に接続され、第１スイッチ２２は第１ワードゲートドライバＤ１により導通状態または非導通状態に制御される。第２スイッチ２３のゲートに電気的に接続されたレベルシフト回路２４の入力端子も第２スイッチドライバＤＨの出力端子に電気的に接続されるので、第２スイッチ２３も第２スイッチドライバＤＨにより導通状態または非導通状態に制御される。
実施の形態１では、第１スイッチ２２はメモリセル１１と同じ構成をとる。メモリセル１１は絶縁耐圧が高くサイズが小さいので、第１スイッチ２２の占有面積を縮小できる。従って実施の形態１では、半導体装置１の第１スイッチ２２の占有面積を小さくできるので、第１スイッチ２２を有するソースドライバ回路７の占有面積も縮小できる。よって実施の形態１では、半導体装置１のソースドライバ回路７を小さくできるので、半導体装置１を小型化できる。
＜比較例の半導体装置＞
次に第１スイッチに高耐圧ＭＯＳトランジスタを用いた場合の比較例の半導体装置を説明する。図２は比較例の半導体装置１の回路図である。比較例では第１スイッチ２２１に高耐圧ＭＯＳトランジスタ３０を用いる。比較例の半導体装置１は高耐圧ＭＯＳトランジスタ３０のゲート電極３１が第１スイッチのワードゲートドライバＤ１ｂに電気的に接続されている。従ってワードゲートドライバＤ１ｂからゲート電極３１に高耐圧ＭＯＳトランジスタ３０の閾値電圧よりも高い電圧を供給することで、ゲート電極３１の下の半導体基板が導電状態になる。よって、高耐圧ＭＯＳトランジスタ３０のソース電極３２及びドレイン電極３３が導通しソース線１０とグランド電極ＧＮＤが電気的に接続される。またワードゲートドライバＤ１ｂからゲート電極３１に高耐圧ＭＯＳトランジスタ３０の閾値電圧よりも低い電圧を供給することで、ゲート電極３１の下の半導体基板が非導電状態になる。従って、高耐圧ＭＯＳトランジスタ３０のソース電極３２及びドレイン電極３３の間が非導通となるので、ソース線１０とグランド電極ＧＮＤの間が絶縁される。図２の比較例の回路図に関するその他の説明は、先に説明した、図１の実施の形態１の説明と同じなので省略する。
図３は比較例の高耐圧ＭＯＳトランジスタ３０の平面を示す図である。図４は比較例の高耐圧ＭＯＳトランジスタ３０の断面を示す図である。図４は図３のＯ−Ｐ断面を示す。高耐圧ＭＯＳトランジスタ３０は半導体基板２と、半導体基板２の第一主面３５上に形成された高耐圧ゲート絶縁膜３６と、高耐圧ゲート絶縁膜３６上に形成されたゲート電極３１を有する。半導体基板２は第１導電型の（例えばｐ型）の半導体材料（例えばシリコン）からなる。ゲート電極３１は導電体であれば良く、例えばポリシリコンで形成される。高耐圧ゲート絶縁膜３６は膜厚の厚い絶縁体であれば良く、例えば酸化シリコンで形成される。半導体基板２のゲート電極３１の一方の端部に近接した領域にはソース電極３２が設けられている。半導体基板２のゲート電極３１の他方の端部に近接した領域にはドレイン電極３３が設けられている。ソース電極３２及びドレイン電極３３は半導体基板の第１主面３５に不純物をドープした第２導電型（例えばｎ型）の拡散層で構成される。ソース電極３２の領域内にはソース電極３２と同じ第２導電型の不純物拡散層で形成される第２ソース電極４０が設けられる。またドレイン電極３３の領域内にはドレイン電極３３と同じ第２導電型の不純物拡散層で形成される第２ドレイン電極４１が設けられる。
高耐圧ＭＯＳトランジスタ３０は、ソース電極３２とドレイン電極３３の間の絶縁耐圧を高くするために、ソース電極３２とドレイン電極３３間のゲート電極３１の長さ（ゲート長）Ｌを十分長く取る必要がある。従って高耐圧ＭＯＳトランジスタ３０は、図３に示すように、ゲート長方向の長さＳＸが大きくなる。また高耐圧ＭＯＳトランジスタ３０は、ゲート電極３１と半導体基板３４間の絶縁耐圧を高くするために、ゲート絶縁膜３６の厚さ４２を十分厚くする必要がある。従って、高耐圧ＭＯＳトランジスタ３０は、ゲート絶縁膜が薄く高耐圧ではないトランジスタに比べて、ソース電極３２からドレイン電極３３に流れる電流９３の量を多くすることが出来ない。一般に、高耐圧ＭＯＳトランジスタ３０では、第１ソース拡散層３２から第１ドレイン拡散層３３に流れる電流量を多くするために、ゲート電極３１の幅Ｗを大きくする必要がある。従って、高耐圧ＭＯＳトランジスタ３０は、ゲート電極３１の幅方向の長さＳＹが長くなる。
従って、高耐圧ＭＯＳトランジスタ３０をソースドライバ回路７に使用する比較例の半導体装置１では、ソースドライバ回路７のゲート電極の幅及び長さが多くなり、半導体基板２の占有面積を縮小出来ず、半導体装置１を小型化することが出来ない問題がある。
＜第１スイッチを改善した半導体装置の考察＞
そこで本特許出願の発明者は、第１スイッチ２２を、高い絶縁耐圧を有しながら、かつ従来例の高耐圧ＭＯＳトランジスタ３０よりも小型化することを考えた。その結果発明者は、半導体装置１の第１スイッチ２２を、メモリセル１１を構成する第１トランジスタ１５と同じ構造を持つ第２トランジスタ２６で構成する発想を思いついた。図５は、図１の半導体装置１におけるメモリセル１１及び第１スイッチ２２のデバイス構造を示す断面図である。半導体基板３４は第１導電型の（例えばｐ型）の半導体材料（例えばシリコン）からなる。実施の形態１のメモリセル１１及び第１スイッチ２２は、第１ＭＯＳトランジスタ１６（符号１６は符号１６ａと１６ｂを含む。その他の符号も以下の図５に関する説明では、サフィックスを除いた上位概念の符号を使用する）と第２ＭＯＳトランジスタ１７（１７は１７ａと１７ｂを含む）で構成される第１トランジスタ１５及び第２トランジスタ２６を有する。第１ＭＯＳトランジスタ１６は半導体基板３４と、ワードゲート１９（１９は１９ａと１９ｂを含む）と、第１ゲート絶縁膜４３及びビット電極２７（２７は２７ａと２７ｂを含む）とで構成される。第２ＭＯＳトランジスタ１７は半導体基板３４と、フローティングゲート４４と、第２ゲート絶縁膜４５と、カップリングゲート２０（２０は２０ａと２０ｂを含む）及びソース電極１８（１８は１８ａと１８ｂを含む）とを有する。第１ＭＯＳトランジスタ１６のビット電極２７と異なる側の辺は、第２ＭＯＳトランジスタ１７のソース電極１８と異なる側の辺と近接して設けられている。第１ＭＯＳトランジスタ１６のビット電極２７と異なる側の辺と第２ＭＯＳトランジスタ１７のソース電極１８と異なる側の辺の半導体基板は、例えばビット電極２７やソース電極１８のような、高濃度の不純物拡散層は形成されていない。しかし、第１ＭＯＳトランジスタ１６のワードゲート１９及び第２ＭＯＳトランジスタ１７のカップリングゲート２０のそれぞれに閾値電圧以上の電圧を加えると、ワードゲート１９とカップリングゲート２０が近接しているため、ワードゲート１９の下の半導体基板３４に形成される電導領域とカップリングゲート２０の半導体基板３４に形成される電導領域が繋がる。従って、ソース電極１８とビット電極２７の間に電流を流すことができる。従ってメモリセル１１及び第１スイッチ２２の第１トランジスタ１５は、図１に示すように、第１ＭＯＳトランジスタ１６ａ（１６ｂ）と第２ＭＯＳトランジスタ１７ａ（１７ｂ）が電気的に接続された回路と等価な回路構成を有する。カップリングゲート２０は層間絶縁膜３７によりフローティングゲート４４から絶縁される。実施形態１のメモリセル１１はフローティングゲートに蓄えられた電荷の量が所定の量を超えたか否かにより１ビットのデータを記憶する。第２ＭＯＳトランジスタ１７に流れる電流はフローティングゲートに蓄えられた電荷により値が変わる。従って実施形態１では、ビット電極２７とソース電極１８間に流れる電流２１をセンス回路６で測定することによりメモリセル１１に書き込まれたデータを読むことができる。第２ＭＯＳトランジスタ１７のソース電極１８上には層間絶縁膜４６を介して消去ゲート４７が形成される。実施の形態１では、消去ゲート４７は、フローティングゲート４４及びカップリングゲート２０と絶縁されて形成される。そして消去ゲート４７は、フローティングゲート４４に近接して形成されるので、消去ゲート４７に高い電圧を加えることにより、フローティングゲート４４に蓄積された電荷を消去ゲート４７を介して外部の回路に移動させることができる。従って、消去ゲート４７に電圧を加えることによりメモリセル１１に記憶されたデータを消去することができる。
ワードゲート１９、カップリングゲート２０、フローティングゲート４４及び消去ゲート４７は導電体であれば良く、例えばポリシリコンから形成される。第１ゲート絶縁膜４３、第２ゲート絶縁膜４５及び層間絶縁膜４６は絶縁体であれば良く、例えば酸化シリコンから形成される。半導体基板３４のワードゲート１９の一方の端部に近接した領域にはビット電極２７が設けられている。半導体基板３４のカップリングゲート２０の一方の端部に近接した領域にはソース電極１８が設けられている。ソース電極１８及びビット電極２７は半導体基板３４の第１主面３５に不純物をドープした第２導電型（例えばｎ型）の拡散層で形成される。
メモリセル１１及び第１スイッチ２２はソース電極１８とビット電極２７の間に加えた電圧が、第１ＭＯＳトランジスタ１６と第２ＭＯＳトランジスタ１７に分散して加えられる構成をしている。従ってメモリセル１１及び第１スイッチ２２はソース電極１８とビット電極２７の間の絶縁耐圧が高い。メモリセル１１及び第１スイッチ２２はまた、第２ＭＯＳトランジスタ１７の第２ゲート絶縁膜４５の厚さが第１ＭＯＳトランジスタ１６の第１ゲート絶縁膜４３より厚いのでカップリングゲート２０とソース電極１８の間の絶縁耐圧が高い。従って、図２に示す比較例の高耐圧ＭＯＳトランジスタ３０からなる第１スイッチ２２１を、図５に示すデバイス構造の第１スイッチ２２に置き換えても、第１スイッチ２２の絶縁耐圧は低下しない。
また図５に示す第１ＭＯＳトランジスタ１６は第１ゲート絶縁膜４３が薄いので、より多くの電流を流すことができる。従って第１ＭＯＳトランジスタ１６のワードゲート１９の幅を、高耐圧ＭＯＳトランジスタ３０よりも、小さくすることができる。またメモリセル１１及び第１スイッチ２２は、ソース電極１８とビット電極２７の間に加える電圧は第１ＭＯＳトランジスタ１６と第２ＭＯＳトランジスタ１７で分散される。従って第１ＭＯＳトランジスタ１６と第２ＭＯＳトランジスタ１７の絶縁耐圧を下げることができる。従ってワードゲート１９及びカップリングゲート２０の長さを高耐圧ＭＯＳトランジスタ３０ゲートの長さよりも短くすることができる。従って図５に示すメモリセル１１及び第１スイッチ２２は、比較例の高耐圧ＭＯＳトランジスタ３０よりも占有面積が大幅に小さくなる。
＜第１スイッチをメモリセルと同じ構成にした場合の課題＞
しかしメモリセル１１は、比較例の高耐圧ＭＯＳトランジスタ３０と異なり、ワードゲート１９ｂと、カップリングゲート２０の２つのゲート電極を有する。従って図６に示す半導体装置１の回路のように、単純に第１スイッチ２２をメモリセル１１と同じ構成にすることを考えた場合、第１スイッチ２２のワードゲート１９ｂと、カップリングゲート２０に加える電圧を検討する必要がある。第１スイッチ２２のワードゲート１９ｂとカップリングゲート２０に加える電圧によって第１スイッチ２２が正しく機能しない問題があるからである。また第１スイッチ２２のワードゲート１９ｂとカップリングゲート２０に加える電圧によって第１スイッチ２２に定格を超えた電圧が加わり、第１スイッチ２２が絶縁破壊を起こしたり、劣化したりする問題もある。
例えば、図２に示す半導体装置１の高耐圧ＭＯＳトランジスタ３０を、単純に、メモリセル１１の第１トランジスタ１５に置き換え場合を考えると、図７に示す半導体装置１となる。図２に示す比較例はワードゲートドライバＤ１ｂが１つなので、図７に示す半導体装置１はワードゲート１９ｂとカップリングゲート２０に同じワードゲートドライバＤ１からゲート電極制御電圧５０を加える構成になる。仮に、第１スイッチ２２のゲート電極制御電圧５０にメモリセルのカップリングゲート２０を駆動する電圧を与えると、第１スイッチ２２のワードゲート１９ｂも同じ電圧が加わる。ワードゲート１９ｂの下の第１ゲート絶縁膜４３は、カップリングゲート２０の下の第２ゲート絶縁膜４５よりも膜厚が薄く形成されているので、ワードゲート１９ｂに第１ゲート絶縁膜４３の定格以上の電圧が加わる。従って図７に示す半導体装置１は、第１ゲート絶縁膜４３が絶縁破壊を起こすか又は第１ゲート絶縁膜４３の劣化が早くなり信頼性が低下する問題が起こりうる。
また第１スイッチ２２のゲート電極制御電圧５０を第１ゲート絶縁膜４３を保護するために低い電圧に抑えると、第１スイッチ２２のカップリングゲート２０ｂも同じ電圧が加わる。カップリングゲート２０の下の第２ゲート絶縁膜４５の厚さは第１ゲート絶縁膜４３よりも厚いので、カップリングゲート２０の下の半導体基板３４に十分な導電領域が形成できない問題がある。従って図７に示す半導体装置１は、第１スイッチ２２に流れる電流量が低下する問題も起こりうる。
また図６に示す半導体装置１においては、メモリセル１１にデータを書き込むときは、ソースドライバ制御回路８よりレベルシフト回路２４を介して第２スイッチ２３のゲート電極に制御電圧を加え第２スイッチ２３のソース電極とドレイン電極を導通状態にする。これにより、第２スイッチ２３を通して第１電圧端子２５に加えられた電圧がメモリセル１１の第２ＭＯＳトランジスタ１７のソース電極１８ａに加えられる。メモリセル１１にデータを書き込むときは書き込み対象のメモリセルにデータ書き込むための電流を流す必要がある。メモリセルに電流を流すためには、メモリセル１１のワードゲート１９ａ及びカップリングゲート２０にメモリセルを導通状態にするための制御電圧を加える必要がある。しかし、このときに第１スイッチ２２のワードゲート１９ｂ及びカップリングゲートに第１スイッチ２２を導通状態にする制御電圧を加えると、第１スイッチ２２及び第２スイッチ２３を介して第１電圧端子２５からグランド電極ＧＮＤ間に貫通電流が流れる。従って、貫通電流により第１スイッチ２２及び第２スイッチ２３が破壊される問題がある。従って第１スイッチ２２のワードゲート１９ｂ又はカップリングゲート２０の少なくとも１つはメモリセル１１のワードゲート１９ａ又はカップリングゲート２０ａと異なる制御電圧を加えることができるようにする必要がある。
＜実施の形態１の半導体装置の回路構成＞
そこで本特許出願の発明者は、図１に示す実施の形態１において、第１スイッチ２２のワードゲート１９ｂにカップリングゲート２０ｂよりも低い電圧を加えることにより、ワードゲート１９ｂの下の第1ゲート絶縁膜４３の絶縁破壊を防止することを考えた。また発明者は、第１スイッチ２２のカップリングゲート２０ｂにワードゲート１９ｂよりも高い電圧を加えることによりカップリングゲート２０ｂの下の半導体基板２に十分な導電領域を形成し、第１スイッチ２２に流す電流量を増やすことを考えた。
また発明者は、第１スイッチ２２のワードゲート１９ｂとメモリセル１１のワードゲート１９ｂに異なる制御電圧を加えるために、第１スイッチ２２のワードゲート１９ｂとメモリセル１１のワードゲート１９ｂとは電気的に分離する構成を得た。従って新たな構成では、メモリセル１１にデータを書き込むときに、ソースドライバ制御回路８から第１スイッチ２２のワードゲート１９ｂに、第１スイッチ２２を非導通にする電圧を加えることができる。よって新たな構成ではメモリセル１１書き込み時に、第１スイッチ２２及び第２スイッチ２３を介して第１電圧端子２５からグランド電極ＧＮＤ間に貫通電流が流れ第１スイッチ２２及び第２スイッチ２３が破壊される問題がない。実施の形態１では、メモリセル１１のワードゲート１９ａは、ワード線１２を介して、ロウ制御回路５内に設けられた第２ワードゲートドライバＤ２より制御電圧が加えられる。また第１スイッチのワードゲート１９ｂは、ソースドライバ制御回路８内に設けられた第１ワードゲートドライバＤ１より制御電圧が加えられる。実施の形態１では、第１スイッチのワードゲート１９ｂとメモリセル１１のワードゲート１９ａは異なる第１ワードゲートドライバＤ１及び第２ワードゲートドライバＤ２により制御電圧が加えられる。従って、メモリセル１１を書き込み状態にするために第２スイッチ２３が導通状態になっても、第１スイッチ２２を非導通の状態に制御でき、第１スイッチ２２に貫通電流が流れるのを防止できる。また第１ワードゲートドライバＤ１はカップリングゲート２０ｂよりも低い電圧をワードゲート１９ｂに加えるので、耐圧の低い小型の回路を用いることができる。従って第１ワードゲートドライバＤ１の占有面積を縮小することができる。
また、図６に示す第１スイッチ２２を単純にメモリセル１１と同じ構成にした例では、第１スイッチ２２を正しく動作させるために、カップリングゲート２０ｂに電圧を加える方法も考慮する必要がある。そこで本特許出願の発明者は、図１に示すように、第１スイッチ２２のカップリングゲート２０ｂとメモリセル１１のカップリングゲート２０ａを電気的に接続する発想を思いついた。第１スイッチ２２は、メモリセル１１に流れる電流２１をグランド電極ＧＮＤに流すときに、導通状態となる。従って第１スイッチ２２が導通状態の時は、メモリセル１１のカップリングゲート２０ａに第２ＭＯＳトランジスタ１７ａを導通状態にする制御電圧がカップリングゲートドライバＤ３により加えられる。従って、第１スイッチ２２のカップリングゲート２０ｂとメモリセル１１のカップリングゲート２０ａを電気的に接続することにより、第１スイッチ２２のカップリングゲート２０ｂもカップリングゲートドライバＤ３により制御電圧が加えられる。従ってメモリセル１１に電流が流れるときに、第１スイッチ２２のカップリングゲート２０ｂはカップリングゲートドライバＤ３により導通状態に制御される。従って第１ワードゲートドライバＤ１により第１ＭＯＳトランジスタ１６ｂが導通状態に制御されることで第１スイッチ２２に電流を流すことが可能になる。また、第１スイッチ２２のカップリングゲート２０ｂに、第２ＭＯＳトランジスタ１７ｂを導通状態にする電圧を加えても、ワードゲート１９ｂに第１ＭＯＳトランジスタ１６ｂを非導通にする電圧を加えることで、第1スイッチ２２を非導通状態に制御できる。従って、第１スイッチ２２のカップリングゲート２０ｂとメモリセル１１のカップリングゲート２０ａを電気的に接続しても第１スイッチ２２は正常な動作が可能であることを、本特許出願の発明者は発見した。
また、実施の形態１ではロウ制御回路５内のカップリングゲートドライバＤ３によりメモリセル１１のカップリングゲート２０ａと第１スイッチのカップリングゲート２０ｂの双方に制御電圧を加える。従って、第１スイッチ２２のカップリングゲート２０ｂに電圧を供給するドライバを設ける必要がなく、ドライバ回路の数が減り、半導体装置１をさらに小型化できる。特に第２ＭＯＳトランジスタ１７ａの第２ゲート絶縁膜４５は第１ゲート絶縁膜４３より厚いので、第１スイッチ２２のカップリングゲート２０ｂにワードゲート１９ｂよりも高い制御電圧を加える必要がある。従ってソースドライバ回路７の、カップリングゲートドライバの占有面積はワードゲートドライバよりも多い。第１スイッチ２２のカップリングゲート２０ｂに電圧を供給するドライバを省略できる効果は、ソースドライバ回路７の小型化に大きく貢献する。
＜実施の形態１に係る半導体装置の各ゲートに加える電圧のタイミングチャート＞
次に実施の形態１の、メモリセル１１の各ゲート電極及び第1スイッチ２２の各ゲート電極に加える電圧の時間的関係を説明する。図８は半導体装置１の、メモリセル１１及び第1スイッチ２２の各ゲート電極に加える電圧のタイミングチャートである。なお、図８はメモリセル１１のデータ読み出しモードの期間の、タイミングチャートを示す。図８の横軸は時間の経過を示す。図８の縦軸は電圧のレベルを示す。図８では、ＶＷＧ１はメモリセル１１のワードゲート１９ａの電圧、ＶＷＧ２は第1スイッチ２２のワードゲート１９ｂの電圧、ＶＣＧ１はメモリセル１１のカップリングゲート２０ａの電圧、ＶＣＧ２は第１スイッチ２２のカップリングゲート２０ｂの電圧を示す。
実施の形態１では、半導体装置１がメモリセル１１のデータを読み出すモードに入ると（図８のＴ１）、第1スイッチ２２のワードゲート１９ｂの電圧ＶＷＧ２がワードゲート１９ｂの閾値電圧より低い電圧０Ｖから閾値電圧より高い電圧Ｖ２に変化する。また同じＴ１の時点で、メモリセル１１のカップリングゲート２０ａの電圧ＶＣＧ１がカップリングゲート２０ａの閾値電圧より低い電圧０Ｖから閾値電圧より高い電圧Ｖ３に変化する。同様にＴ１の時点で、第１スイッチ２２のカップリングゲート２０ｂの電圧ＶＣＧ２がカップリングゲート２０ｂの閾値電圧より低い電圧０Ｖから閾値電圧より高い電圧Ｖ４に変化する。従ってメモリセル１１のデータを読み出すモードに入るＴ１の時点から第1スイッチ２２は非導通状態から導通状態に変化し、ソース線１０とグランド電極ＧＮＤは電気的に接続される。また、メモリセル１１のカップリングゲート２０ａの下の半導体基板にも電導領域が形成される。しかしＴ１の時点ではメモリセル１１のワードゲート１９ｂにはワードゲート１９ｂの閾値電圧より低い電圧０Ｖが加えられているのでメモリセル１１は導通状態にならず、メモリセル１１に電流は流れない。
次に図８のＴ２に示す特定のメモリセル１１を選択する期間に入ると、メモリセル１１のワードゲート１９ａの電圧ＶＷＧ１が電圧０Ｖからメモリセル１１のワードゲート１９ｂの閾値電圧より高い電圧Ｖ１に変化する。従ってメモリセル１１を選択する期間に入るＴ２の時点からメモリセル１１のワードゲート１９ａの下の半導体基板に導電領域が形成されるので、第１トランジスタ１５が導通状態になり、メモリセル１１が導通状態になる。従って図１に示すように、コラム制御回路４内の電流供給回路Ｃ１で生成した電流２１は、センス回路６、ビット線９、選択されたメモリセル１１、ソース線１０及び第１スイッチ２２を通って、グランド電極ＧＮＤに流れる。従って実施の形態１では、図８に示すＴ２以後のメモリセル１１を選択する期間に入ると、メモリセル１１に流れる電流２１の値をセンス回路６により計測することにより、選択したメモリセル１１に書き込まれたデータを読むことができる。
次に図８のＴ３に示す特定のメモリセル１１を選択する期間が終了すると、メモリセル１１のワードゲート１９ａの電圧ＶＷＧ１が電圧Ｖ１から電圧０Ｖに変化する。従ってメモリセル１１を選択する期間が終了したＴ３以降では、メモリセル１１のワードゲート１９ｂには電圧０Ｖが加えられているのでメモリセル１１は非導通状態になる。メモリセル１１に電流が流れないので、メモリセル１１のデータ読み出しも行われない。
次に図８のＴ４に示すメモリセル１１を選択する期間が終了した後所定の期間が経過した時点で、メモリセル１１のデータを読み出すモードが終了する。図８のＴ４に示す時点で、第１スイッチ２２のワードゲート１９ｂの電圧ＶＷＧ２が電圧Ｖ２から電圧０Ｖに変化する。また、第１スイッチ２２のカップリングゲート２０ｂの電圧ＶＣＧ２が電圧Ｖ４から電圧０Ｖに変化する。従って、図８のＴ４に示す時点以後の、メモリセル１１のデータを読み出すモードが終了した後は、第１スイッチ２２は非導通状態になりソース線１０とグランド電極ＧＮＤは電気的に絶縁される。また図８のＴ４に示す時点で、メモリセル１１のカップリングゲート２０ａの電圧ＶＣＧ１が電圧Ｖ３から電圧０Ｖに変化し、第２ＭＯＳトランジスタ１７aは非導通状態になる。
実施の形態１では、選択されたメモリセル１１のデータは高速で読む必要があるため、メモリセル１１のワードゲート１９ａの電圧ＶＷＧ１は高速で電圧値を変化させる必要がある。またメモリセル１１のワードゲート１９ｂの電圧ＶＷＧ１は閾値電圧より低い電圧０Ｖから高い電圧Ｖ１に遷移する期間も出来る限り短くする必要がある。従ってメモリセル１１のワードゲート１９ａを駆動するワードゲートドライバ回路は高速で動作することが要求される。実施の形態１では、メモリセル１１のワードゲート１９ａに電圧Ｖ１を加える時点Ｔ２より前に、メモリセル１１のカップリングゲート２０ａに電圧Ｖ３を加えることができる。また時点Ｔ２より前に、第１スイッチ２２のワードゲート１９ｂに電圧Ｖ２、カップリングゲート２０ｂに電圧Ｖ４を加えることができる。従って、メモリセル１１のカップリングゲート２０ａ、第１スイッチ２２のワードゲート１９ｂ及びカップリングゲート２０ｂ電圧値を上昇させる時間に余裕があり各ゲートの電圧制御が容易になる。また実施の形態では、メモリセル１１のワードゲート１９ａの電圧ＶＷＧ１が電圧０Ｖに低下した時点Ｔ３から期間が経過した後の時点Ｔ４に、メモリセル１１のカップリングゲート２０ａの電圧ＶＣＧ１は電圧０Ｖに低下する。同様にＴ４の時点で、第１スイッチ２２のワードゲート１９ｂの電圧ＶＷＧ２及びカップリングゲート２０ｂの電圧ＶＣＧ２はそれぞれ電圧０Ｖに低下する。従って、各ゲートの電圧値を下げる時間にも余裕があり各ゲートの電圧制御がさらに簡単になる。従って、実施の形態１ではメモリセル１１のカップリングゲート２０ａ及び第１スイッチ２２のカップリングゲート２０ｂを駆動するカップリングゲートドライバＤ３の駆動能力を下げることができる。従って、カップリングゲートドライバＤ３に小型の回路を用いることができる。また実施の形態１では、第１スイッチ２２のワードゲート１９ｂを駆動する第１ワードゲートドライバＤ１も駆動能力を下げることができる。従って、第１ワードゲートドライバＤ１も小型の回路を用いることができる。従って、実施の形態１では、図８に示すタイミングチャートで、メモリセル１１及び第１スイッチ２２の各ゲート電極に制御電圧を加えることで、さらに半導体装置１を小型化することができる。
＜実施の形態１に係る半導体装置の平面構造＞
図９は本発明の実施の形態１による第１スイッチ２２及びメモリセル１１の構造を示す平面図である。図５は図９に示す第１スイッチ２２及びメモリセル１１のＱからＲ間の断面図である。図９に示す本実施の形態の説明では、紙面上から見た面を、半導体基板３４の第１主面３５として描いている。以下で説明する平面図も同様とする。実施の形態１では、半導体基板３４の第１主面に半導体装置１が形成される。図９は半導体装置のメモリセル領域７２とソースドライバ領域７１が隣接する部分を拡大した平面図である。実施の形態１では、ワードゲート１９ａ、カップリングゲート２０ａ、ソース電極１８ａ及び消去ゲート４７とが、それぞれＸ方向に延びている。また実施の形態１では、ワードゲート１９ｂ、カップリングゲート２０ａ、ソース電極１８ａ及び消去ゲート４７とが、Ｙ方向に並んで配置されている。ワードゲート１９ａの一方の長辺に隣接して、複数のビット電極２７ａがワードゲート１９ｂの伸びる方向（Ｘ方向）に配置されている。隣り合う２つのビット電極２７ａの間には素子分離領域７７ａが設けられる。実施の形態１では、ビット電極２７ａ、ワードゲート１９ａ、カップリングゲート２０ａ及びソース電極１８ａにより一つのメモリセル１１を構成している。また実施の形態１では、ビット電極２７ｂ、ワードゲート１９ｂ、カップリングゲート２０ｂ及びソース電極１８ｂにより一つの第１スイッチ２２を構成している。隣り合う２つのビット電極２７ｂの間にも素子分離領域７７ｂが設けられる。実施の形態1ではワードゲート１９ｂ、１９ａ、カップリングゲート２０ａ、２０ｂ及び消去ゲート４７は導電物質であれば良く、例えばポリシリコン等で形成できる。消去ゲート４７は消去ゲートドライバ回路ＤＥに電気的に接続され、電圧が与えられる。ソース電極１８ａ、１８ｂ及び複数のビット電極２７ａは導電体であれば良く、例えば半導体基板３４に不純物をドープした拡散層で形成される。また、素子分離領域７７ａ、７７ｂは隣り合う２つのビット電極２７ａ、２７ｂを絶縁できる材料であればよい。例えば素子分離領域７７ａ、７７ｂは、ビット電極２７ａ、２７ｂに対し反対の導電型の拡散層で形成される。実施の形態１では、複数のメモリセル１１がＸ方向及びＹ方向にマトリックス状に並べられてメモリセルアレイ領域７２を形成している。また、メモリセル１１とグランド電極ＧＮＤの間に複数の第１スイッチ２２が電気的に接続されている。従って実施の形態１では、メモリセル１１とグランド電極ＧＮＤの間に多くの電流を流すことができる。複数の第１スイッチ２２は、メモリセルアレイ領域７２の外側にあるソースドライバ領域７１に、設けられる。
実施の形態１では、第１スイッチ２２はメモリセル１１と平面的に同じ構成をしているので、第１スイッチ２２の平面的大きさをメモリセル１１と同じ大きさに縮小することができる。従って実施の形態１では、ソースドライバ領域７１を高耐圧ＭＯＳトランジスタ３０を使用した比較例よりも大幅に縮小することができる。従って実施の形態１は、半導体装置１の大きさを大幅に小さくすることができる。
実施の形態１では、メモリセル１１のワードゲート１９ａと第１スイッチ２２のワードゲート１９ｂは分離して形成される。第１スイッチ２２のワードゲート１９ｂは、共通ワードゲート配線８０を介して、ソースドライバ制御回路８内に設けた第１ワードゲートドライバＤ１に電気的に接続される。それに対しメモリセル１１のワードゲート１９ａはロウ制御回路５内に設けた第２ワードゲートドライバＤ２に電気的に接続される。
実施の形態１では、メモリセル１１のカップリングゲート２０ａと第１スイッチ２２のカップリングゲート２０ｂは連続して形成される。メモリセル１１及び第１スイッチ２２のカップリングゲート２０ａ、２０ｂはロウ制御回路５内に設けたカップリングゲートドライバＤ３に電気的に接続される。従ってメモリセル１１及び第１スイッチ２２のカップリングゲート２０ａ、２０ｂはロウ制御回路５から電圧が加えられる。従って、第１スイッチ２２のカップリングゲート２０ｂを駆動するための制御回路が不要になりソースドライバ制御回路８の面積が縮小できる。
メモリセル１１及び第１スイッチ２２のソース電極１８ａは連続して形成される。従ってメモリセル１１及び第１スイッチ２２のソース電極１８ａは電気的に接続される。
メモリセル１１のビット電極２７ａはビット線９に接続される。ビット線９はコラム制御回路４に電気的に接続される。第１スイッチ２２のビット電極２７ｂはローカルグランド配線８１に接続される。ローカルグランド配線８１は共通グランド配線８２に電気的に接続される。共通グランド配線８２はグランド電極に電気的に接続される。従って、ロウ制御回路５及びソースドライバ制御回路８により第１スイッチ２２を導通状態に制御することにより、ソース電極１８ｂから、第１スイッチ２２、ローカルグランド配線８１及び共通グランド配線８２を通って、グランド電極ＧＮＤにセル電流２１を流すことができる。実施の形態1ではソース電極１８ａを中心にして、一つの行７４の複数のメモリセル１１とそれに隣り合う行７５の複数のメモリセル１１が線対称に配置されている。またソース電極１８ａを中心にして、一つの行７４の複数の第1スイッチ２２とそれに隣り合う行７５の複数の第1スイッチ２２が線対称に配置されている。従って一つのソース電極１８ａを接続する配線を、一つの行７４と隣り合う行７５の複数のメモリセル１１と、複数の第1スイッチ２２に共通に接続することができ、ソース電極１８ａを接続する配線の数を減らしている。さらに、ソース電極１８ａからグランド電極ＧＮＤに流す電流２１を一つの行７４の複数の第１スイッチ２２と、それに隣り合う行７５の複数の第１スイッチ２２を介して流すので、電流２１を流す経路が増える。
《実施の形態１の効果》
実施の形態１の主な効果を説明すると以下の通りである。実施の形態１によれば、第1スイッチ２２に、メモリセルの第1トランジスタと同じ構成の第2トランジスタを用いる。従って、第１スイッチ２２の占有面積を小さくすることができ、半導体装置全体の大きさを縮小することができる。
また実施の形態１によれば、高耐圧トランジスタよりも占有面積が小さい第１スイッチ２２でも、当該高耐圧トランジスタと同等の絶縁耐圧を有する。従って、信頼性を落とさずにソースドライバ回路７の占有面積を小さくでき、半導体装置を小型化することができる。
また第１スイッチ２２のカップリングゲート２０ａとメモリセルのカップリングゲート２０ｂの駆動回路を共通に出来るので、第１スイッチ２２のカップリングゲート２０ｂ専用の駆動回路を設ける必要が無く半導体装置１を小型化出来る。
また、ワードゲート１９ｂの電圧ＶＷＧ２は、ワードゲート１９ａの電圧ＶＷＧ１が閾値電圧より高い電圧Ｖ１になる前に、閾値電圧より高い電圧Ｖ３になる。さらに、ワードゲート１９ｂの電圧ＶＷＧ２は、第１ワードゲートの電圧ＶＷＧ１が閾値電圧より低い電圧０Ｖになった後に、閾値電圧より低い電圧０Ｖになる。従ってワードゲート電圧ＶＷＧ２は、電圧を切り替える時間に余裕があり、ワードゲート１９ｂの電圧の制御が容易になる。従って第１ワードゲートドライバＤ１に駆動力の低い小型の回路が使用でき、半導体装置１をさらに小型にできる効果がある。
（実施の形態２）
＜実施の形態２に係る半導体装置の回路構成＞
次に実施の形態２に係る半導体装置１の回路構成を図１０を用いて説明する。実施の形態２の半導体装置１はメモリセル１１のカップリングゲート２０ａと第１スイッチ２２のカップリングゲート２０ｂが電気的に分離されている点で、実施の形態１と大きく異なる。実施の形態２に係る半導体装置１では、メモリセル１１のカップリングゲート２０ａはロウ制御回路５内に設けた第１カップリングゲートドライバＤ３ｂに電気的に接続される。それに対し、第１スイッチ２２のカップリングゲート２０ｂはソースドライバ制御回路８内に設けた第２カップリングゲートドライバＤ４に電気的に接続される。従って実施の形態２に係る半導体装置１は実施の形態１に比べて、第２カップリングゲートドライバＤ４設ける領域が必要となり半導体装置１のチップ面積が大きくなる。
しかしメモリセル１１のカップリングゲート２０ａはメモリセル１１にデータを書き込むときに十分高いレベルの電圧を加える必要がある。それに対し、第１スイッチのカップリングゲート２０ｂは、データを書き込む必要がなく、メモリセル１１のカップリングゲート２０ａよりも低電圧で駆動することができる。従って実施の形態２に係る半導体装置１では第１スイッチ２２のカップリングゲート２０ｂにメモリセル１１のカップリングゲート２０よりも低い電圧値の制御電圧を加えることができる。従って、第１スイッチのカップリングゲート２０ｂに隣接するワードゲート１９ｂの下の第１ゲート絶縁膜４３にかかる電界をさらに低くすることができる。よって、第１ゲート絶縁膜４３が絶縁破壊を起こすリスク及び第１ゲート絶縁膜４３が劣化するリスクをさらに少なくすることができる。また第２カップリングゲートドライバＤ４も第１カップリングゲートドライバＤ３ｂよりも出力電圧の低い回路を用いることができる。従って、第２カップリングゲートドライバＤ４を設けたことによるチップ面積の増加も低く抑えることができる。
＜実施の形態２に係る半導体装置の平面構造＞
図１１は本発明の実施の形態２による第１スイッチ２２及びメモリセル１１の構造を示す平面図である。図１１に示す実施の形態２では、第１スイッチ２２のカップリングゲート２０ｂは共通カップリングゲート配線８３に接続部材８４を介して電気的に接続される。共通カップリングゲート配線８３は導電物質であれば良く、例えば銅やアルミニウム等の金属材料で形成できる。接続部材７８は、例えばタングステンや、チタン等の金属材料を用いることが出来る。
共通カップリングゲート配線８３はソースドライバ制御回路８内の第２カップリングゲートドライバＤ４に電気的に接続される。従って、図１１に示す実施の形態２では、第１スイッチのカップリングゲート２０ｂは、当該第２カップリングゲートドライバＤ４から制御電圧が加えられる。実施の形態２に関するその他の説明は、先に説明した、実施の形態１の説明と同じなので省略する。
《実施の形態２の効果》
実施の形態２の主な効果を説明すると以下の通りである。実施の形態２の半導体装置１によれば、第１スイッチ２２のカップリングゲート２０ｂに、メモリセル１１と異なる制御電圧を加えることが出来る。従って第１スイッチ２２のカップリングゲート２０ｂにメモリセル１１のカップリングゲート２０ａより低い電圧を供給することができる。よって、２２カップリングゲート２０ｂに隣接するワードゲート１９ｂの下の第１ゲート絶縁膜４３の絶縁破壊が防止できる。
また、実施の形態２によれば、第１スイッチ２２のカップリングゲート２０に必要以上の高い電圧を加える必要がなく、半導体装置１の消費電力を低減することができる。
１…半導体装置、２…半導体チップ、３…メモリセルアレイ、４…コラム制御回路、５…ロウ制御回路、７…ソースドライバ回路、８…ソースドライバ制御回路、１１…メモリセル、１６、１６ａ、及び１６ｂ…第１ＭＯＳトランジスタ、１７、１７ａ及び１７ｂ…第２ＭＯＳトランジスタ、１８、１８ａ及び１８ｂ…ソース電極、１９、１９ａ及び１９ｂ…ワードゲート、２０、２０ａ、及び２０ｂ…カップリングゲート、２２…第１スイッチ、２３…第２スイッチ、２７、２７ａ及び２７ｂ…ビット電極

Claims (11)

  1. 半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
    前記メモリセルは、第１トランジスタを含む複数のトランジスタを備え、
    前記スイッチ回路は、前記第１トランジスタと電気的に接続された第２トランジスタを備え、
    前記第２トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ワードゲートと、前記半導体基板上に前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を介して形成された第１カップリングゲートを備え、
    前記第２トランジスタの前記第１ワードゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第１ワードゲートの下の前記半導体基板を導電状態にする第1電圧が供給され、
    前記第２トランジスタの前記第１カップリングゲートには、前記スイッチ回路に電流を流すときに、前記スイッチ回路の外部から前記第１カップリングゲートの下の前記半導体基板を導電状態にする第２電圧が供給され、前記第２電圧は前記第１電圧よりも高い電圧値である、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ワードゲートと、前記半導体基板上に前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第２カップリングゲートを備え、
    前記第１トランジスタの第１ソース電極は、前記第２トランジスタの第２ソース電極と電気的に接続され、
    前記第１トランジスタの前記第２ワードゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第２ワードゲートの下の前記半導体基板を導電状態にする第３電圧が供給され、
    前記第１トランジスタの前記第２カップリングゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第２カップリングゲートの下の前記半導体基板を導電状態にする第４電圧が供給され、前記第４電圧は前記第３電圧よりも高い電圧値であり、
    前記第２電圧は前記第４電圧よりも電圧値が低い、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ワードゲートと、前記半導体基板上に前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第２カップリングゲートを備え、
    前記第１トランジスタの第１ソース電極は、前記第２トランジスタの第２ソース電極と電気的に接続され、
    前記第１トランジスタの前記第２ワードゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第２ワードゲートの下の前記半導体基板を導電状態にする第３電圧が供給され、
    前記第１トランジスタの前記第２カップリングゲートには、前記メモリセルに電流を流すときに、前記メモリセルの外部から前記第２カップリングゲートの下の前記半導体基板を導電状態にする第４電圧が供給され、前記第４電圧は前記第３電圧よりも高い電圧値であり、
    前記第２電圧は前記第４電圧と電圧値が同じである、半導体装置。
  4. 請求項３に記載の半導体装置において、
    前記第２カップリングゲートは、前記第２ワードゲートに前記第３電圧の供給を停止した後も、前記第４電圧が供給され、
    前記第１カップリングゲートは、前記第２ワードゲートに前記第３電圧の供給を停止した後も、前記第２電圧が供給される、半導体装置。
  5. 半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
    前記メモリセルは、第１トランジスタを含む複数のトランジスタを備え、
    前記スイッチ回路は、前記第１トランジスタと電気的に接続された第２トランジスタを備え、
    前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ワードゲートと、前記半導体基板上に前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を介して形成された第１カップリングゲートを備え、
    前記第２トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ワードゲートと、前記半導体基板上に前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第２カップリングゲートを備え、
    前記第１トランジスタの第１ソース電極は、前記第２トランジスタの第２ソース電極と電気的に接続され、
    前記半導体チップには、
    前記第１ワードゲートに第１電圧を供給する第１ドライバ回路と、
    前記第２ワードゲートに第２電圧を供給する第２ドライバ回路と、
    前記第１カップリングゲートに前記第１電圧よりも電圧値が高い第３電圧を供給する第３ドライバ回路と、
    前記第２カップリングゲートに前記第２電圧よりも電圧値が高い第４電圧を供給する第４ドライバ回路がさらに形成されている、半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記第２ドライバ回路は、前記第１ドライバ回路が前記第１ワードゲートに前記第１電圧を供給する前に、前記第２ワードゲートに前記第２電圧を供給し、
    さらに前記第２ドライバ回路は、前記第１ドライバ回路が前記第１ワードゲートに前記第１電圧の供給を停止した後、前記第２ワードゲートに前記第２電圧の供給を停止する、
    半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第３ドライバ回路と前記第４ドライバ回路は共通のカップリングゲートドライバ回路で構成され、
    当該カップリングゲートドライバ回路から電圧値が同じ第３電圧及び第４電圧をそれぞれ前記第１カップリングゲート及び前記第２カップリングゲートに供給する、半導体装置。
  8. 請求項６に記載の半導体装置において、
    前記第４ドライバ回路は前記第３電圧よりも低い電圧値の前記第４電圧を前記第２カップリングゲートに供給する、半導体装置。
  9. 半導体装置の制御方法であって、
    前記半導体装置は、
    半導体基板上にメモリセルと、前記メモリセルの外側に配置され、前記メモリセルと電気的に接続されたスイッチ回路と、が形成された半導体チップを有し、
    前記メモリセルは、第１トランジスタを含む複数のトランジスタを備え、
    前記スイッチ回路は、前記第１トランジスタと電気的に接続された第２トランジスタを備え、
    前記第１トランジスタは、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ワードゲートと、前記半導体基板上に前記第１ゲート絶縁膜よりも膜厚が厚い第２ゲート絶縁膜を介して形成された第１カップリングゲートを備え、
    前記第２トランジスタは、前記半導体基板上に第３ゲート絶縁膜を介して形成された第２ワードゲートと、前記半導体基板上に前記第３ゲート絶縁膜よりも膜厚が厚い第４ゲート絶縁膜を介して形成された第２カップリングゲートを備え、
    前記第１トランジスタの第１ソース電極は、前記第２トランジスタの第２ソース電極と電気的に接続され、
    前記メモリセルがデータ読み出し状態に切り替わったときに、前記第２ワードゲートに当該第２ワードゲートの下の前記半導体基板を導電状態にする第１電圧を加える工程と、
    前記第２ワードゲートに前記第１電圧を加えた後に、前記第１ワードゲートに当該第１ワードゲートの下の前記半導体基板を導電状態にする第２電圧を加える工程と、
    前記第１ワードゲートに前記第２電圧を加えた後に、前記１ワードゲートに当該第１ワードゲートの下の前記半導体基板を非導電状態にする第３の電圧を加える工程と、
    前記第１ワードゲートに前記第３電圧を加えた後でかつ、前記メモリセルがデータ読み出し状態を終了するときに、前記第２ワードゲートに当該２ワードゲートの下の前記半導体基板を非導電状態にする第４電圧を加える工程とを有する、半導体装置の制御方法。
  10. 請求項９に記載の半導体装置の制御方法であって、
    前記メモリセルがデータ読み出し状態に切り替わったときであって、前記第1ワードゲートに前記第２電圧を加える前に、前記第２カップリングゲートに当該第２カップリングゲートの下の前記半導体基板を導電状態にする第５電圧を加える工程と、
    前記メモリセルがデータ読み出し状態に切り替わったときであって、前記第1ワードゲートに前記第２電圧を加える前に、前記第１カップリングゲートに当該第１カップリングゲートの下の前記半導体基板を導電状態にする第６電圧を加える工程と、
    前記第１ワードゲートに前記第３電圧を加えた後に、前記第２カップリングゲートに当該第２カップリングゲートの下の前記半導体基板を非導電状態にする第７電圧を加える工程と、
    前記第１ワードゲートに前記第３電圧を加えた後に、前記第１カップリングゲートに当該第１カップリングゲートの下の前記半導体基板を非導電状態にする第８電圧を加える工程とを有する、半導体装置の制御方法。
  11. 請求項１０に記載の半導体装置の制御方法であって、
    前記第２カップリングゲートに前記第５電圧を加える工程は、前記第１カップリングゲートに前記第６電圧を加える工程と同時であって、前記第６電圧と同じ電圧値の前記第５電圧を前記第２カップリングゲートに加え、
    前記第２カップリングゲートに前記第７電圧を加える工程は、前記第１カップリングゲートに前記第８電圧を加える工程と同時であって、前記第８電圧と同じ電圧値の前記第７電圧を前記第２カップリングゲートに加える、半導体装置の制御方法。
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