CN110232940B - 半导体存储装置及nand型快闪存储器的擦洗方法 - Google Patents

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Abstract

本发明提供一种半导体存储装置及NAND型快闪存储器的擦洗方法，能够一边减低消耗电力一边进行迅速的擦洗。本发明的快闪存储器，在擦洗动作时通过电压检出部来检测出P阱的电压，当电压比阈值小的情况下，判定非选择块的选择晶体管的关闭漏电流较大，并增大施加下一次的擦洗脉冲时的全域字线的电压，当电压在阈值以上的情况下，判定关闭漏电流较小，并维持施加下一次的擦洗脉冲时的全域字线的电压。本发明提供一种半导体存储装置，能够一边减低消耗电力一边迅速地进行抹除。

Description

半导体存储装置及NAND型快闪存储器的擦洗方法
技术领域
本发明有关于半导体存储装置(semiconductor memory device)，且特别有关于快闪存储器的擦洗(erasing operation)方法。
背景技术
NAND型快闪存储器的擦洗动作中，将源极/漏极维持在浮动状态，施加基准电位至控制栅极(字线)，施加擦洗电压至P阱(P well)，藉此一次擦洗存储单元阵列内被选择的块的数据。一般来说，数据的擦洗会根据ISPE(Incremental Step Pulse Erase)，施加擦洗脉冲至选择块，在擦洗验证不合格的情况下，施加比前一次高的擦洗脉冲来进行擦洗(专利文献1)。
专利文献1：日本特开2012-027979号公报
列选择.驱动电路(Row selection/drive circuit(XDEC))包括连接到存储单元阵列的各块的各字线的多个选择晶体管10，并且根据输入的位址来导通或非导通选择晶体管10，进行块的选择或非选择。块在非选择的情况下，如图1A所示，选择晶体管10的栅极被施加例如0V，选择晶体管10被关闭，藉此非选择块的非选择字线WL变成浮动状态。另一方面，块被选择的情况下，如图1B所示，选择晶体管10的栅极被施加例如5.0V，选择晶体管10被开启，选择块的选择字线WL被施加0V。又，列选择.驱动电路会施加0V给连接到选择晶体管10的源极/漏极的全域字线GWLn。
NAND快闪存储器中，P阱被1面的全部的块所共用，P阱被施加高的擦洗电压(例如～20V)。擦洗期间中，非选择块的非选择字线WL为浮动，且因为被结合到P阱的高擦洗电压，所以会防止非选择块被擦洗。选择块的选择字线WL是0V，并通过P阱的高擦洗电压，浮动闸的电荷放出到P阱。
选择晶体管10是由在编程动作时将高编程电压供给选择字线WL的高电压驱动的晶体管所构成。高电压驱动的晶体管比低电压驱动的晶体管的阈值高，因为微细化、配线的窄间距化等的影响，即使在关闭状态也会产生微小的漏电流Ioff。例如图1B所示，即使源极(全域字线GWLn)是0V，栅极电压是0V，选择晶体管10汇流入关闭漏电流Ioff。当关闭漏电流Ioff流过，非选择字线WL就不能够保持高阻抗状态，与P阱的结合程度变得不够充分。这会引起非选择块的擦洗干扰。
又，因为选择晶体管10的关闭漏电流Ioff会将P阱的电容变得比一开始预想的大，所以会使施加于P阱的擦洗电压的上升变慢。这最后会面对到擦洗时间的逾时的问题。
为了避免这种现象，会使用将做为选择晶体管10的源极使用的全域字线GWLn偏压到某个位准的方法。例如图2A和图2B所示，全域字线GWLn被偏压到0.5V。这个状态下，选择晶体管10的关闭漏电流Ioff可能会减少。然而，这个偏压位准也能够使用于选择块的选择字线WL。也就是说，意思是P阱与选择块的选择字线WL之间的电位差减小，擦洗速度变慢。更高的全域字线GWLn的电压位准会减少关闭漏电流Ioff。但会使擦洗速度减缓。又，更低的全域字线GWLn的电压位准能够保持较大的擦洗偏压来进行高速地擦洗，但会增加关闭漏电流Ioff。因此，使用因应选择晶体管10的关闭漏电流Ioff而最佳化的全域字线GWLn的电压位准是很重要的。
本发明的目的是为了解决这样的现有的问题，而提供一种半导体存储装置，能够一边减低消耗电力一边迅速地进行擦洗。
发明内容
本发明的NAND型快闪存储器的擦洗方法，包括：根据位址信息，将第1电压施加至连接到存储单元的各字线的第1选择晶体管的栅极并选择块，将第2电压施加至连接到存储单元的各字线的第2选择晶体管的栅极并不选择块，施加第3电压于第1及第2选择晶体管的源极/漏极；检测出施加了擦洗脉冲后的阱区域的电压；以及根据检测出的电压来控制第3电压。
又，本发明的NAND型快闪存储器的擦洗方法，包括：根据位址信息，将第1电压施加至连接到存储单元的各字线的第1选择晶体管的栅极并选择块，将第2电压施加至连接到存储单元的各字线的第2选择晶体管的栅极并不选择块，施加第3电压于第1及第2选择晶体管的源极/漏极；检测出施加了擦洗脉冲后的第2选择晶体管的关闭漏电流；以及根据检测出关闭漏电流来控制第3电压。
本发明的半导体存储装置，包括：存储单元阵列，包括多个存储单元；选择构件，包括连接到多个存储单元的各字线的选择晶体管，并根据位址信息，将第1电压施加至第1选择晶体管的栅极并选择块，将第2电压施加至第2选择晶体管的栅极并不选择块；以及擦洗构件，将第3电压施加到于第1及第2选择晶体管的源极/漏极，将擦洗电压施加到阱区域来擦洗选择块，其中该擦洗构件还包括：检出构件，检测出施加了擦洗脉冲后的阱区域的电压；以及控制构件，根据该检出构件所检出的电压，控制该第3电压。
根据本发明，检测出阱区域的电压，并且对于根据检出的电压来选择块的选择晶体管的源极/漏极上所施加第3电压加以控制，因此能够一边抑制选择晶体管的关闭漏电流一边急速地使晶区域的擦洗电压上升。藉此能够减少擦洗动作时的消耗电力，且能够缩短擦洗时间。
关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。
附图说明
图1A是现有的快闪存储器在擦洗时非选择块的偏压条件。
图1B是现有的快闪存储器在擦洗时选择块的偏压条件。
图2A和图2B是显示现有的快闪存储器在擦洗时的偏压条件的其他例子。
图3是显示本发明的实施例的快闪存储器的架构的方块图。
图4是说明本发明的实施例的列选择.驱动电路的细节。
图5是说明本发明的第1实施例的擦洗序列。
图6A是显示关闭漏电流没有超过容许值时施加于P阱的擦洗电压的上升波形的例子，图6B是显示关闭漏电流超过容许值时施加于P阱的擦洗电压的上升波形的例子。
图7是本发明的第2实施例的全域字线的电压的决定方法。
图8是说明本发明的第2实施例的擦洗序列。
图9是说明本发明的第3实施例的擦洗序列。
附图标号：
10选择晶体管 120输出入缓冲器
100快闪存储器 130位址暂存器
110存储单元阵列 140控制器
150字线选择电路 BLK(0)～BLK(m-1)存储器
160分页缓冲器/感测电路 块
170行选择电路 CHKPW施加擦洗脉冲P1的期间
180内部电压产生电路 GBL位线
200电压检出部 GSGD全域位线侧选择线
210调节器 GSGS全域源极线侧选择线
GWL0～GWL31、GWLn全域字线
GQ、GQ0～GQ31、GQSGD、GQSGS全域选择晶体管
MC0～MC31存储单元
Q、Q0～Q31、QSGD、QSGS选择晶体管
P1、P2、P3、P4、P5擦洗脉冲
SEL选择信号
SGD位线侧选择晶体管的栅极线
SGS源极线侧选择晶体管的栅极线
T、Tjudge时刻 Vpgm写入电压
TR晶体管 Vread读出通过电压
Vers擦洗电压 Vpass通过电压
Vjudge P阱的电压 WL0～WL31
具体实施方式
接着，参照图式详细地说明本发明的实施形态。在此，较佳的形态会以NAND型的快闪存储器为例。
图3显示本发明的实施例的快闪存储器的主要部位的架构。本实施例的快闪存储器100包括：记忆阵列110，由配置成行列状的多个存储单元所形成；输出入缓冲器120，连接至外部输出入端子I/O；位址暂存器130，接收来自输出入缓冲器120的位址数据；控制器140，接收来自输出入缓冲器120的指令数据等来供给控制各部；列选择.驱动电路150，接收来自位址暂存器130的列位址信息Ax，解码列选择信息Ax，根据解码结果来进行块的选择以及字线的选择等；分页缓冲器/感测电路160，保持从列选择.驱动电路150所选择的页所读出的数据以及保持要编程到被选择的页的数据；行选择电路170，接受来自位址暂存器130的行位址信息Ay，解码行位址信息Ay，根据解码结果来选择分页缓冲器/感测电路160内的行位置的数据；内部电压产生电路180，产生数据的读出、编程、擦洗等所需要的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦洗电压Vers等)。
记忆阵列110在行方向具有m个存储器块BLK(0)、BLK(1)、…、BLK(m-1)。1个存储器块形成有多个NAND串列，1个NAND串列包括多个存储单元、位线侧选择晶体管、以及源极线侧选择晶体管。
在读出动作中，对位线施加正电压，对选择字线施加例如0V，对非选择字线施加通过电压，开启位线侧晶体管、源极线侧选择晶体管，施加0V到共同源极线(Common SourceLine)。编程动作中，对选择字线施加高电压的编程电压Vpgm，对非选择字线施加中间电位，开启字线侧选择晶体管，关闭源极线侧选择晶体管，将对应“0”或“1”的数据的电位供给到位线GBL。擦洗动作中，对块内被选择的字线施加0V，对P阱施加高电压，将浮动闸的电子抽出到基板，藉此以块为单位擦洗数据。
请参阅图4，然而，在此必须留意作为存储器胞阵列的代表是以连接到1个全域位线GBL的1个NAND字串为例。1个NAND字串例如是将存储单元MC0～MC31、位线侧选择晶体管、源极线侧选择晶体管串联连接的构造。
在某个实施态样中，列选择.驱动电路150包括用来检测出形成存储器胞阵列的P阱的电压的电压检出部200。电压检出部200在进行擦洗动作时，在决定的时间点检测出P阱的电压，将这个检出结果提供给控制器140。控制器140根据检测出的P阱的电压来控制调节器210。
存储单元阵列的各个字线WL0～WL31、位线侧选择晶体管的栅极线SGD、源极线侧选择晶体管的栅极线SGS分别连接到高电压驱动的选择晶体管Q0～Q31、QSGD、QSGS(总称这些选择的晶体管时，称为选择晶体管Q)。
列选择.驱动电路150解码列位址Ax，施加选择信号SEL至选择晶体管Q的栅极上(选择块的情况下例如5V，不选择块的情况下例如0V)，进行存储单元阵列的块的选择以及字线的选择。选择晶体管Q0～Q31分别连接了全域字线GWL0～31，选择晶体管QSGD、QSGS分别连接了全域位线侧选择线GSGD及全域源极线侧选择线GSGS。
全域字线GWL0～31、全域位线侧选择线GSGD及全域源极线侧选择线GSGS会分别通过全域选择晶体管CQ0～CQ31、CQSGD、CQSGS(总称这些晶体管时，称为全域选择晶体管GQ)连接到调节器210。全域选择晶体管GQ通过控制器140的控制而因应快闪存储器的动作选择性地开启或关闭。
调节器210会利用内部电压产生电路180产生的电压，根据控制器140的控制，而将对应到快闪存储器的动作状态的驱动电压，通过全域选择晶体管GQ施加到全域字线GWL0～31、全域位线侧选择线GSGD及全域源极线侧选择线GSGS。
接着，说明本实施例的快闪存储器的擦洗动作。从外部输入擦洗指令及位址情报时，控制器140解读擦洗指令，控制擦洗序列。列选择.驱动电路150解码列位址，根据解码结果而通过选择信号SEL来进行块的选择或非选择。
又，调节器210将例如GND(0V)供给到全域字线GWL0～31、全域位线侧选择线GSGD及全域源极线侧选择线GSGS，全域选择晶体管GQ被控制器140切换至开启状态。藉此，选择块的选择字线WL会通过选择晶体管Q而被供给GND，非选择块的非选择字线WL会因为选择晶体管Q为非导通状态而成为浮动状态。接着，形成存储单元阵列的P阱会通过晶体管TR而被施加内部电压产生电路180产生的擦洗脉冲Vers，进行选择块的擦洗。
NAND快闪存储器的擦洗一般会使用ISPE方法。ISPE的擦洗序列如图5所示，施加擦洗脉冲P1，接着执行擦洗验证，如果不合格的话，会施加比前一次的擦洗脉冲P1更高的电压的擦洗脉冲P2，接着执行擦洗验证，如果不合格的话，会施加比前一次的擦洗脉冲P2更高的电压的擦洗脉冲P3，接着进行擦洗验证。当施加擦洗脉冲的次数或者是擦洗时间到达容许次数或容许时间的情况下，擦洗动作的时间终了，选择块会被当作坏掉的块而被管理。
本发明的第1实施例中，检测出最初的擦洗脉冲P1施加时的P阱的电压，根据检测出的电压来判定是否容许选择晶体管Q的关闭漏电流Ioff，根据这个判定结果来控制选择晶体管Q的源极或全域字线GWLn的电压。
图6A是非选择块的选择晶体管Q的关闭漏电流Ioff在非常小时(或者是，选择晶体管Q的关闭漏电流Ioff在容许值以下时)，施加于P阱的擦洗电压的上升波形的例子，图6B是非选择块的选择晶体管Q的关闭漏电流Ioff在非常大时(或者是，选择晶体管Q的关闭漏电流Ioff超过容许值时)，施加于P阱的擦洗电压的上升波形的例子。当选择晶体管Q的关闭漏电流Ioff变大的话，P阱的擦洗电压的上升会变得不陡峭。
本实施例中，会定义从施加最初的擦洗脉冲P1的时刻T开始一定时间后的时刻Tjudge的时间点，以及判定关闭漏电流Ioff的大小的阈值。
电压检出部200在从施加最初的擦洗脉冲P1的时刻T开始一定时间后的时刻Tjudge的时间点，检出P阱的电压Vjudge。这个检出结果会提供到控制器140，控制器140会比较P阱的电压Vjudge与阈值，如果P阱的电压Vjudge比阈值低的话，P阱的擦洗电压的上升会很缓慢，因此判定容许值以上的关闭漏电流Ioff流过选择晶体管Q(图6B的例)。另一方面，如果P阱的电压Vjudge在阈值以上的话，P阱的擦洗电压的上升会很陡峭，因此判定容许值以上的关闭漏电流Ioff没有流过选择晶体管Q(图6A的例)。
控制器140判断超过容许值的关闭漏电流Ioff流过的话，在第2次的擦洗脉冲P2以后，会控制调节器210，使得全域字线GWLn的电压位准变得比前一次大。
又，参照图5的话，当施加最初的擦洗脉冲P1时，全域字线GWLn会被调节器210供给更低的电压，例如GND(0V)。控制器140会在施加擦洗脉冲P1的期间CHKPW，检测出P阱的电压Vjudge，比较检测出的电压Vjudge与阈值，判定关闭漏电流Ioff是否在容许值以上。
如果，P阱的电压Vjudge比阈值小的话，控制器140在施加擦洗脉冲P1后再施加擦洗脉冲P2的期间中，或者是在施加擦洗脉冲P1的擦洗期间中，会控制调节器210使P阱的电压Vjudge到达比全域字线GWLn的GND更高的电压，例如0.5V。藉此，当施加第2次之后的擦洗脉冲时，非选块的选择晶体管Q的关闭漏电流Ioff会受到抑制，因此能够使施加于P阱的擦洗电压的上升变得如图6A所示的陡峭。最后，选择块的擦洗变得容易，而能够期待擦洗脉冲的施加次数的减轻或者是擦洗时间的缩短。然而，如果全域字线GWLn的电压位准增加得过大的话，要截止关闭漏电流Ioff会变得容易，但是因为选择块中的选择存储单元的控制闸与P阱之间的电压差减低，可望全域字线GWLn的电压位准的上升幅度会抑制到一定以下。
P阱的电压Vjudge在阈值以下的话，全域字线GWLn的电压位准会被维持，即使在第2次以后的擦洗脉冲被施加时全域字线GWLn也会维持在GND。
上述的例子中，显示了当P阱的电压Vjudge比阈值小时，控制器140会在第2次以后的擦洗脉冲施加时将全域字线GWLn的电压位准变更为0.5V的例子，但本发明并不限定于此，控制器140也可以在最初的擦洗脉冲P1施加期间将全域字线GWLn的电压位准变更为0.5V。在这个情况下，控制器140在最初的擦洗脉冲P1的施加期间立刻控制调节器210，使得全域字线GWLn的电压位准变得比当初的GND大，因此最初的擦洗脉冲P1的施加期间全域字线GWLn的电压位准会被调整。
接着，说明本发明的第2实施例。上述实施例中，由比较P阱的电压Vjudge与1个阈值，将全域字线GWLn做二选一的选择(0V或0.5V)，然而在第2实施例中，会比较P阱的电压Vjudge与多个阈值，对应地决定最佳的全域字线GWLn的电压，也就是非选择块的选择晶体管Q的源极。
图7显示了P阱的电压Vjudge、2个阈值Th1、Th2(Th1＜Th2)、全域字线GWLn的电压位准的关系的一例。当P阱的电压Vjudge不满阈值Th1时，判定关闭漏电流Ioff较大，而在下一次以后的擦洗脉冲施加时，调节器210的电压被调整，使得全域字线GWLn的电压变为例如0.5V。如果P阱的电压Vjudge在阈值Th1以上且不满阈值Th2的话，会判定关闭漏电流Ioff稍大，而在下一次以后的擦洗脉冲施加时，调节器210的电压被调整，使得全域字线GWLn的电压变为例如0.3V。如果P阱的电压Vjudge在阈值Th2以上的话，会判定关闭漏电流Ioff较小，而在下一次以后的擦洗脉冲施加时，使全域字线GWLn的电压就维持在GND(0V)。
图8显示第2实施例的擦洗序列。如该图所示，最初的擦洗脉冲P1施加时，会比较P阱的电压Vjudge与多个阈值Th1、Th2，根据比较结果，在第2次以后的擦洗脉冲施加时，全域字线GWLn的电压调整到0V、0.3V或0.5V。
根据第2实施例，比较P阱的电压Vjudge与多个阈值，能够多阶段地调整全域字线GWLn的电压位准，藉此能够将全域字线GWLn的电压位准最佳化，一边抑制非选择块的选择晶体管Q的关闭漏电流Ioff，一边保持选择块的擦洗电压的偏压差在一定以上。另外，上述的例子中，为了判定P阱的电压Vjudge而准备了2个阈值，但不限于此，也可以准备3个以上的阈值，甚至是多阶段地微调整全域字线GWLn的电压位准。
接着，说明本发明的第3实施例，第1及第2实施例中，显示了根据ISPE施加最初的擦洗脉冲时检测出P阱的电压Vjudge，因应该检出结果来调整之后的擦洗脉冲施加时的全域字线GWLn的电压位准的例子，第3实施例中，在每次施加擦洗脉冲时检测出P阱的电压Vjudge，因应该检出结果来调整下一次的擦洗脉冲施加时的全域字线GWLn的电压位准。
图9显示第3实施例的擦洗序列的一例。该图的例子中，根据施加了擦洗脉冲P1时的P阱的电压Vjudge的检出结果，施加擦洗脉冲P2时的全域字线GWLn的电压从0V变更为0.3V，根据施加了擦洗脉冲P3时的P阱的电压Vjudge的检出结果，施加擦洗脉冲P4时的全域字线GWLn的电压从0.3V变更为0.5V。
选择晶体管Q的关闭漏电流Ioff会有因为施加于P阱的擦洗脉冲的电压大小而变动的可能性。如第3实施例所示，每次施加擦洗脉冲时判定关闭漏电流Ioff的大小，藉此能够因应擦洗脉冲的电压来最佳化全域字线GWLn的电压。
另外，上述实施例中，通过电压检出部200检出P阱的电压来判定关闭漏电流Ioff的大小，但判定关闭漏电流Ioff的大小的方法并不限定于此。例如可以设置电流镜电路于调节器210，通过流过电流镜电路的电流来判定关闭漏电流Ioff，并根据该判定结果来调整下一次的擦洗电压施加时的全域字线GWLn的电压位准(例如全域字线GWLn的电压为0V时检测出全部的关闭漏电流Ioff)。
虽然详述了本发明的较佳的实施形态，但本发明并不限定于特定的实施形态，在权利要求所记载的发明的要旨的范围内，能够做各式各样的变形与变更。

Claims (10)

1.一种NAND型快闪存储器的擦洗方法，其特征在于，包括：
根据位址信息，将第1电压施加至连接到存储单元的各字线的第1选择晶体管的栅极并选择块，将第2电压施加至连接到所述存储单元的所述各字线的第2选择晶体管的栅极并不选择块，施加第3电压于所述第1选择晶体管的源极/漏极及所述第2选择晶体管的源极/漏极；
检测出施加了擦洗脉冲后的阱区域的电压；以及
根据检测出的所述阱区域的电压来控制所述第3电压；
控制所述第3电压包括比较检测出的所述阱区域的电压与阈值，
当所述检测出的所述阱区域的电压比所述阈值小时，增大所述第3电压；
当所述检测出的所述阱区域的电压比所述阈值大时，维持所述第3电压。
2.如权利要求1所述的NAND型快闪存储器的擦洗方法，其特征在于，检测出施加了所述擦洗脉冲后的所述阱区域的电压是在施加了最初的擦洗脉冲后进行，而控制所述第3电压是在施加所述最初的擦洗脉冲的期间进行。
3.如权利要求1所述的NAND型快闪存储器的擦洗方法，其特征在于，检测出施加了所述擦洗脉冲后的所述阱区域的电压是在施加了最初的擦洗脉冲后进行，而控制所述第3电压是在要施加第2次以后的所述擦洗脉冲时进行。
4.如权利要求1所述的NAND型快闪存储器的擦洗方法，其特征在于，检测出施加了所述擦洗脉冲后的所述阱区域的电压分别是在施加了多个所述擦洗脉冲后进行。
5.一种NAND型快闪存储器的擦洗方法，其特征在于，包括：
根据位址信息，将第1电压施加至连接到存储单元的各字线的第1选择晶体管的栅极并选择块，将第2电压施加至连接到所述存储单元的所述各字线的第2选择晶体管的栅极并不选择块，施加第3电压于所述第1选择晶体管的源极/漏极及所述第2选择晶体管的源极/漏极；
检测出施加了擦洗脉冲后的所述第2选择晶体管的关闭漏电流；以及
根据检测出的所述关闭漏电流来控制所述第3电压，包括：
根据检测出的所述关闭漏电流对所述第3电压进行正比例控制。
6.如权利要求5所述的NAND型快闪存储器的擦洗方法，其特征在于，检测出施加了所述擦洗脉冲后的所述第2选择晶体管的所述关闭漏电流是在施加了最初的擦洗脉冲后进行，而调整所述第3电压是在要施加第2次以后的所述擦洗脉冲时进行。
7.如权利要求5所述的NAND型快闪存储器的擦洗方法，其特征在于，控制所述第3电压包括比较检测出的所述关闭漏电流的电压与阈值，并根据该比较结果来控制所述第3电压。
8.一种半导体存储装置，其特征在于，包括：
存储单元阵列，包括多个存储单元；
选择构件，包括连接到所述多个存储单元的各字线的选择晶体管，并根据位址信息，将第1电压施加至第1选择晶体管的栅极并选择块，将第2电压施加至第2选择晶体管的栅极并不选择块；以及
擦洗构件，将第3电压施加到于所述第1选择晶体管的源极/漏极及所述第2选择晶体管的源极/漏极，将擦洗脉冲施加到阱区域来擦洗所述选择块；
其中所述擦洗构件还包括：
检出构件，检测出施加了所述擦洗脉冲后的所述阱区域的电压；以及
控制构件，根据所述检出构件所检测出的所述阱区域的电压，控制所述第3电压，包括：
根据所述检出构件所检测出的所述阱区域的电压对所述第3电压进行反比例控制。
9.如权利要求8所述的半导体存储装置，其特征在于，所述检出构件会检测出施加了最初的擦洗脉冲后的所述阱区域的电压。
10.如权利要求8所述的半导体存储装置，其特征在于，所述检出构件在要施加多个所述擦洗脉冲时分别检测出所述阱区域的电压。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
JP6895002B1 (ja) * 2020-05-27 2021-06-30 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法
US11335419B1 (en) * 2021-03-10 2022-05-17 Western Digital Technologies, Inc. Erase technique for checking integrity of non-data word lines in memory device and corresponding firmware
JP7092916B1 (ja) * 2021-04-12 2022-06-28 ウィンボンド エレクトロニクス コーポレーション 半導体装置および消去方法
JP2023028175A (ja) * 2021-08-18 2023-03-03 キオクシア株式会社 半導体記憶装置
JP2023045251A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置及びデータ消去方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751125B2 (en) * 2002-11-04 2004-06-15 Freescale Semiconductor, Inc. Gate voltage reduction in a memory read
CN1848439A (zh) * 2006-04-10 2006-10-18 清华大学 一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法
CN101178937A (zh) * 2006-11-06 2008-05-14 海力士半导体有限公司 闪存装置及用以控制其擦除操作的方法
US8325533B2 (en) * 2009-08-03 2012-12-04 Renesas Electronics Corporation Semiconductor device using charge pump circuit
US8331156B2 (en) * 2010-02-19 2012-12-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device with multiple well regions and a shared bit line
US8432744B2 (en) * 2010-04-09 2013-04-30 Kabushiki Kaisha Toshiba Semiconductor storage device with a well control circuit
CN104183274A (zh) * 2014-08-26 2014-12-03 上海华虹宏力半导体制造有限公司 存储单元及存储阵列的擦除方法
CN104733041A (zh) * 2013-12-19 2015-06-24 三星电子株式会社 非易失性存储装置和擦除非易失性存储装置的方法
CN104751885A (zh) * 2013-12-30 2015-07-01 北京兆易创新科技股份有限公司 Flash芯片及应对flash芯片异常掉电的擦除或编程方法
CN105469822A (zh) * 2014-09-12 2016-04-06 华邦电子股份有限公司 半导体存储器装置、半导体系统以及读取方法
CN206441541U (zh) * 2016-12-29 2017-08-25 北京兆易创新科技股份有限公司 一种测试电路、闪存和测试系统

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452840B1 (en) * 2000-10-21 2002-09-17 Advanced Micro Devices, Inc. Feedback method to optimize electric field during channel erase of flash memory devices
KR100474201B1 (ko) 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
WO2005104136A1 (ja) * 2004-04-21 2005-11-03 Spansion Llc 不揮発性半導体装置および不揮発性半導体装置の消去動作不良自動救済方法
JP2007172718A (ja) 2005-12-20 2007-07-05 Samsung Electronics Co Ltd 不揮発性半導体記憶装置
KR101178122B1 (ko) 2006-02-22 2012-08-29 삼성전자주식회사 플래시 메모리 장치, 플래시 메모리 장치를 소거하는 방법,그리고 그 장치를 포함한 메모리 시스템
KR101392431B1 (ko) * 2007-08-14 2014-05-08 삼성전자주식회사 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법
KR101408878B1 (ko) * 2008-08-25 2014-06-17 삼성전자주식회사 비휘발성 메모리 장치 및 소거 방법
JP5305856B2 (ja) * 2008-11-19 2013-10-02 株式会社東芝 不揮発性半導体メモリ
JP5284909B2 (ja) * 2009-08-26 2013-09-11 力晶科技股▲ふん▼有限公司 Ｎａｎｄ型フラッシュメモリとその消去方法
KR101132105B1 (ko) * 2009-12-31 2012-04-05 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
JP5565948B2 (ja) 2010-07-23 2014-08-06 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
KR101715048B1 (ko) * 2010-09-13 2017-03-13 삼성전자주식회사 부스팅 전하 누설을 감소시키기 위한 메모리 장치 및 이를 포함하는 시스템
US8638606B2 (en) 2011-09-16 2014-01-28 Sandisk Technologies Inc. Substrate bias during program of non-volatile storage
JP2013196750A (ja) * 2012-03-22 2013-09-30 Toshiba Corp 半導体記憶装置
US9142305B2 (en) * 2012-06-28 2015-09-22 Sandisk Technologies Inc. System to reduce stress on word line select transistor during erase operation
KR102161738B1 (ko) 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
US9805803B2 (en) * 2014-08-28 2017-10-31 Macronix International Co., Ltd. Circuit for adjusting a select gate voltage of a non-volatile memory during erasure of memory cells based on a well voltage
JP6027665B1 (ja) * 2015-11-10 2016-11-16 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102005849B1 (ko) * 2015-11-14 2019-07-31 에스케이하이닉스 주식회사 3 차원 비휘발성 메모리 소자의 초기화 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6751125B2 (en) * 2002-11-04 2004-06-15 Freescale Semiconductor, Inc. Gate voltage reduction in a memory read
CN1848439A (zh) * 2006-04-10 2006-10-18 清华大学 一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法
CN101178937A (zh) * 2006-11-06 2008-05-14 海力士半导体有限公司 闪存装置及用以控制其擦除操作的方法
US8325533B2 (en) * 2009-08-03 2012-12-04 Renesas Electronics Corporation Semiconductor device using charge pump circuit
US8331156B2 (en) * 2010-02-19 2012-12-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device with multiple well regions and a shared bit line
US8432744B2 (en) * 2010-04-09 2013-04-30 Kabushiki Kaisha Toshiba Semiconductor storage device with a well control circuit
CN104733041A (zh) * 2013-12-19 2015-06-24 三星电子株式会社 非易失性存储装置和擦除非易失性存储装置的方法
CN104751885A (zh) * 2013-12-30 2015-07-01 北京兆易创新科技股份有限公司 Flash芯片及应对flash芯片异常掉电的擦除或编程方法
CN104183274A (zh) * 2014-08-26 2014-12-03 上海华虹宏力半导体制造有限公司 存储单元及存储阵列的擦除方法
CN105469822A (zh) * 2014-09-12 2016-04-06 华邦电子股份有限公司 半导体存储器装置、半导体系统以及读取方法
CN206441541U (zh) * 2016-12-29 2017-08-25 北京兆易创新科技股份有限公司 一种测试电路、闪存和测试系统

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