CN1848439A - 一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法 - Google Patents
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Abstract
本发明公开了属于非挥发存储器技术的SONOS型快闪存储器阵列架构及编程、擦除和读取操作的一种陷阱电荷俘获型的快闪存储器阵列结构及其操作方法。采用串行布置在衬底上布置形成二维多个重复排列的串行存储器阵列结构，包含一个第一选择晶体管、多个存储单元及一个第二选择晶体管，晶体管及存储单元串行连接；存储单元栅极和字线相连接，选择晶体管栅极和选择线相连接，串行结构第一端和位线相连接，第二端和下一根相邻位线相连接。该快闪存储器采用F－N隧穿注入式擦除、采用带带隧穿热空穴注入式编程；具有在很小单元面积实现每个单元的1位存储、2位存储以及多电平存储，和正反向编程、擦除与读取操作，数据存储容量大和集成度高等优点。
Description
技术领域
本发明属于非挥发存储器技术，尤其涉及到SONOS(硅—氧化层—氮化层—氧化层—硅)型快闪存储器中的阵列架构以及编程、擦除和读取操作的一种陷阱电荷俘获的快闪存储器阵列结构及其操作方法。
背景技术
快闪存储器具有存储数据掉电后仍然不会丢失的特点，特别适用于移动通讯和计算机存储部件等领域。有些快闪存储器还具有高密度存储能力，适用于大容量移动存储介质等方面的应用。
传统的快闪存储器具有浮栅结构，这种结构包括一层隧穿氧化层，一层浮栅，一层浮栅与控制栅之间的介质层，以及一层控制栅。这种浮栅结构的快闪存储器工艺较复杂；由于浮栅结构的存在，不利于向小尺寸缩小；同时因为浮栅的导电性，存储的电荷可以在浮栅中自由移动，无法实现同一个单元中存储多个位置的电荷，也不利于存储器的可靠性。
SONOS型快闪存储器具有硅—氧化层—氮化层—氧化层—硅结构，包括一层隧穿氧化层，一层氮化硅层和一层阻挡氧化层。SONOS型快闪存储器采用量子隧穿效应或者热载流子注入效应将电荷(电子或空穴)通过隧穿氧化层注入到氮化硅层，并被氮化硅层中的电荷陷阱俘获，从而引起器件单元阈值电压的改变，达到数据存储的效果。
图1是一种典型的SONOS存储器单元截面以及编程方式示意图。
图1所示，典型的SONOS存储器单元的结构是在衬底101的两端分别为源极101s和漏极101d，两极之间由隧穿氧化层103层隔开，在阻挡氧化层103层上面覆盖氮化硅层105，其上依次为阻挡氧化层107和栅极101g。
编程时采用沟道热电子注入，当器件单元的漏极101d和栅极101g加上正的高电压，源极101s和衬底101接地时，产生的沟道热电子将会注入到漏极101d附近的氮化硅层105当中，使整个存储器单元的阈值电压升高。
图2是一种SONOS中的擦除方式示意图。
图2所示器件单元的结构和图1所示相同，在衬底201的两端分别为源极201s和漏极201d，两极之间由隧穿氧化层203层隔开，在阻挡氧化层203层上面覆盖氮化硅层205，其上依次为阻挡氧化层207和栅极201g。
擦除时采用漏端带带隧穿热空穴注入，当器件单元的漏极201d加上正的高电压，栅极201g加上负的高电压，衬底201接地时，带带隧穿产生的热空穴将会注入到漏极201d附近的氮化硅层205当中，中和掉存贮在里面的电子，使整个存储单元的阈值电压下降。
根据以上所述的编程擦除方式，目前已经提出了如图3a以及图3b所示的一种NROM结构SONOS型快闪存储器。这种存储器基于传统的NOR架构，实现了一个单元内2位的编程，适用于中高密度的存储应用。NROM结构采用源漏埋层注入实现位线(BL)301，并在位线(BL)301上面与其形成“井”字分布的字线(WL)303。该NROM结构存储器的编程操作采用沟道热电子注入方式向存储单元的漏端或源端注入电子；擦除操作采用带带隧穿热空穴注入方式向存储单元的漏端或源端注入空穴，中和编程操作时注入的电子；而读取操作则采用和编程操作相反的方向读取存储单元编程操作所存储的信息，其实现方式为从源端加读取电压访问漏端编程时存储的信息，从漏端加读取电压访问源端编程时存储的信息。所述结构通过上述编程、擦除和方向读取操作方式，可以提高单元的阈值电压窗口及读取速度，同时，还可以在一个存储单元的漏端和源端同时存储两位信息，从而提高存储器的存储密度。然而，由于采用源漏埋层实现位线(BL)301走线，位线电阻较大，不适于大容量存储，也不利于器件单元的按比例缩小。另外两位电子的存储会相互影响，也限制了存储器单元的进一步缩小。
图4是一种已有的基于NAND串行架构的SONOS快闪存储器。一系列SONOS存储单元串接在一起，通过一个漏端选择管分别连接到多条位线401上。存储单元的源端通过一个源端选择管连接到一条公用源线(SL)403上。存储单元的栅极则通过多一系列晶硅走线连接在一起，形成字线(WL)405。所述NAND结构存储器具有NAND架构的高容量存储器能力，并采用FN隧穿机制进行编程和擦除操作。但是由于采用公用源线结构，不能进行源端的选择性编程，也无法实现每个单元的双位存储。
发明内容
本发明的目的在于提出一种陷阱电荷俘获的快闪存储器阵列结构及其操作方法。
通过这种架构和操作方法，能够使用很小的单元面积实现每个单元的1位存储、2位存储以及多电平(Multi-Level)存储，并且能够进行正反向编程擦除与读取，具有大容量数据存储能力以及灵活的操作方式。另外，这种SONOS存储器架构及操作方法，还有利于器件的等比例缩小。
所述陷阱电荷俘获的快闪存储器阵列结构，其特征在于，它是一个在衬底上布置形成的二维的串行存储器阵列结构，其中：
位于所述衬底第一方向上具有多个重复排列的串行结构，并采用同方向重复排列的浅槽隔离结构(STI)进行隔离；该串行结构包含一个第一选择晶体管、多个存储单元及一个第二选择晶体管，所述晶体管及存储单元串行连接；
在第二方向有多行重复并行排列的字线，并和所述存储单元的栅极相连接；在同一方向上还有第一选择线，并行位于所述多行字线的第一端，并和所述第一选择晶体管的栅极相连接；以及第二选择线，并行位于所述多行字线的第二端，并和所述第二选择晶体管的栅极相连接；
在第一方向还有多行位线依次并行排列，和所述串行结构并行排列并和所述字线、第一选择线及第二选择线交叉排列，所述第一选择晶体管的漏极和第一位线相连接，而所述第二选择晶体管的源极和所述第一位线相邻的下一根第二位线相连接；
所述的第一及第二选择晶体管为金属—氧化层—半导体场效应晶体管(MOSFET)。所述多个串行连接的存储单元为硅—氧化层—氮化硅—氧化层—硅型SONOS存储器，其个数在2个至32个之间，它包含：一位于硅衬底中的沟道区，位于沟道区之上的由一隧穿氧化层、一氮化硅层、一阻挡氧化层及一多晶硅栅极层依次排列形成的栅结构，以及位于栅结构两端的源极区和漏极区。所述存储单元还可以是和SONOS存储器具有类似操作机理的其他陷阱电荷俘获型存储器，此类存储器采用富含电荷陷阱的HfO2等高K材料取代SONOS存储器中的氮化硅材料作为电荷俘获层。所述存储单元同时还可以是纳米晶存储器，此类存储器采用具有量子点的纳米晶材料取代SONOS存储器中的氮化硅材料作为电荷存储媒介。
所述陷阱电荷俘获的非挥发存储器阵列结构的操作方法：
对于所述SONOS快闪存储器，其擦除方法采用F-N隧穿注入方式。也就是说衬底接地，并在所述一个或多个选中字线施加一正的擦除电压；同时在位线施加接地电压；在第一选择线及第二选择线施加一正的擦除传输电压。这种情况下，整个选中区块内的存储器单元的氮化硅层中的电荷陷阱俘获中心将俘获被注入电子，从而改变选中存储单元的阈值电压，并且电子在沟道中的分布是均匀的。
对于所述SONOS快闪存储器，编程采用带带隧穿热空穴注入方式。即衬底接地，在选中单元的字线施加一个负的编程电压；同时，在位线中连接到一个或多个选中单元的一个或多个选中第二位线施加一个正的编程电压；第一选择线接地，第二选择线施加一正的编程传输电压；在多行字线中位于选中字线和第二选择线之间的字线施加一正的编程传输电压；在多行字线中位于选中字线和第一选择线之间的字线施加接地电压；在多行位线中未选中位线施加接地电压。这种情况下，被选中的存储器单元源端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入空穴，中和掉擦除操作时注入的部分电子。
在对所述SONOS快闪存储器进行读取操作时，衬底接地，选中字线施加一读取电压；同时选中第一位线施加一个正的读取电压，选中的第二位线施加接地电压；第一选择线和第二选择线分别施加一个正的读取传输电压；在未选中字线也施加一个正的读取传输电压；其余未选中位线浮空。读取的电流将从第一位线中检测到。
所述的SONOS快闪存储器架构可以进行双位的操作，即每一个存储单元存储两位信息。两位信息分别存储在存储单元的源极和漏极附近的存储媒介当中。同一位操作时相同，当所述SONOS快闪存储器双位操作时，擦除也采用F-N隧穿注入电子的方式，使整个选中区块内的存储单元的阈值电压升高。
所述SONOS快闪存储器进行双位操作时，对第一位信息编程时采用带带隧穿热空穴注入方式。即衬底接地，在选中单元的字线施加一个负的编程电压；同时，在位线中连接到一个或多个选中单元的一个或多个选中第二位线施加一个正的编程电压；第一选择线接地，第二选择线施加一正的编程传输电压；在多行字线中位于选中字线和第二选择线之间的字线施加一正的编程传输电压；在多行字线中位于选中字线和第一选择线之间的字线施加接地电压；在多行位线中未选中位线施加接地电压。这种情况下，被选中的存储器单元源端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入空穴，中和掉擦除操作时注入的部分电子，从而实现第一位编程。
所述SONOS快闪存储器进行双位操作时，对第一位信息进行读取操作时，衬底接地，选中字线施加一读取电压；同时选中第一位线施加一个正的读取电压，选中的第二位线施加接地电压；第一选择线和第二选择线分别施加一个正的读取传输电压；在未选中字线也施加一个正的读取传输电压；其余未选中位线浮空。读取的电流将从第一位线中检测到。
所述SONOS快闪存储器进行双位操作时，对第二位信息编程时也采用带带隧穿热空穴注入方式。即衬底接地，在选中单元的字线施加一个负的编程电压；同时，在位线中连接到一个或多个选中单元的一个或多个选中第一位线施加一个正的编程电压；第二选择线接地，第一选择线施加一正的编程传输电压；在多行字线中位于选中字线和第一选择线之间的字线施加一正的编程传输电压；在多行字线中位于选中字线和第二选择线之间的字线施加接地电压；在多行位线中未选中位线施加接地电压。这种情况下，被选中的存储器单元漏端附近的氮化硅层中的电荷陷阱俘获中心将俘获被注入空穴，中和掉擦除操作时注入的部分电子，从而实现第二位编程。
所述SONOS快闪存储器进行双位操作时，对第二位信息进行读取操作时，衬底接地，选中字线施加一读取电压；同时选中第二位线施加一个正的读取电压，选中的第一位线施加接地电压；第一选择线和第二选择线分别施加一个正的读取传输电压；在未选中字线也施加一个正的读取传输电压；其余未选中位线浮空。读取的电流将从第二位线中检测到。
所述SONOS快闪存储器进行双位操作时，由于采用的是带带隧穿热空穴注入进行编程，与沟道热电子注入相比，空穴分布更加靠近源结或者漏结，并且分布较窄，源极和漏极注入的空穴不易相互影响，有利于两位存储中可靠性的提高和存储器件的进一步缩小。
本发明的有益效果是采用SONOS结构的快闪存储器，并采用所述编程、擦除以及读取方式，具有NROM存储器两位编程和正反向操作的灵活性，也具有NAND架构存储器的大容量存储能力。还可以实现多电平操作，进一步提高存储器的容量。另外，采用上述SONOS快闪存储器架构，还具有阵列面积小，集成度高等特点，阵列对称的布局架构有利于改善双位操作中两个存储信息的一致性，提高存储器的可靠性，并且适用于将来存储器进一步缩小发展的需要。
附图说明
图1，SONOS快闪存储器结构示意以及CHE编程机制；
图2，SONOS快闪存储器BBHH擦除机制示意；
图3a，一种NROM结构的SONOS快闪存储器架构示意图；
图3b，NROM结构的双位操作示意图；
图4，一种基于NAND架构的SONOS快闪存储器阵列结构示意图；
图5，本发明提出的SONOS快闪存储器阵列结构示意图；
图6a，本发明提出的SONOS快闪存储器阵列沿位线方向剖面结构示意图；
图6b，本发明提出的以高K材料或者纳米晶材料为存储介质的快闪存储器阵列沿位线方向剖面结构示意图；
图7a，本发明提出的SONOS快闪存储器阵列结构擦除操作示意图；
图7b，本发明提出的SONOS快闪存储器擦除操作原理示意图；
图8a，本发明提出的SONOS快闪存储器阵列结构编程操作示意图；
图8b，本发明提出的SONOS快闪存储器编程操作原理示意图；
图8c，本发明提出的SONOS快闪存储器单元编程操作时的机理示意图；
图9a，本发明提出的SONOS快闪存储器阵列结构读取操作示意图；
图9b，本发明提出的SONOS快闪存储器读取操作原理示意图；
图9c，本发明提出的SONOS快闪存储器单元读取操作时的机理示意图；
图10a，本发明提出的快闪存储器阵列双位操作时，第一位信息的编程操作示意图；
图10b，本发明提出的快闪存储器阵列双位操作时，第二位信息的编程操作示意图；
图10c，本发明提出的快闪存储器阵列双位操作时，第一位信息的编程机理示意图；
图10d，本发明提出的快闪存储器阵列双位操作时，第二位信息的编程机理示意图；
图11a，本发明提出的快闪存储器阵列双位操作时，第一位信息的读取操作示意图；
图11b，本发明提出的快闪存储器阵列双位操作时，第二位信息的读取操作示意图。
具体实施方式
本发明提出一种陷阱电荷俘获的快闪存储器阵列结构及其操作方法。下面结合附图说明本发明的具体实施方式。
图5所示的为本发明提出的适用于SONOS快闪存储器的阵列结构示意图。其中m个SONOS快闪存储器单元串连接在一起，形成SONOS单元串STi。每个单元串中单元的数量m不仅限于图中所示的16个。一系列的SONOS单元串STi在行方向和列方向分别排列，形成存储器阵列。每一个单元串还包含一个位线选择管501D和一个源线选择管501S。在行方向每一个SONOS单元的栅极共同连接到一条字线WLx上(WL0到WL15)，同时行方向上每一个位线选择管的栅极共同连接到一条位线选择线BSeL，每一个源线选择管的栅极共同连接到一条接地选择线GSeL。在列方向，每一个单元串STi的位线选择管的漏极503共同连接到一条位线BLi，而单元串STi的源线选择管的源极505共同连接到前一条位线BLi-1。列方向相邻的两个单元串相互反相连接，也就是说两个单元串的源线选择管的源极连接在一起(或者位线选择管的漏极连接在一起)。
图6a所示的为本发明提出的快闪存储器阵列结构在位线方向的剖面结构示意图。所述的位线选择晶体管602D和源线选择管602S为金属—氧化层—半导体场效应晶体管(MOSFET)。所述多个串行连接的存储单元为硅—氧化层—氮化硅—氧化层—硅(silicon-oxide-nitride-oxide-silicon)型SONOS型存储器，其个数在2个至32个之间，它包含：一位于硅衬底中的沟道区601，位于沟道区之上的由一隧穿氧化层603、一氮化硅层605、一阻挡氧化层607及一多晶硅栅极609层依次排列形成的栅结构，以及位于栅结构两端的源极区601s和漏极区601d。位线选择管的漏极连接到金属位线BL上，而源线选择管的源极则通过另一层金属连线连接到相邻的一条金属位线上(图中未画出)。
如图6b所示，所述存储单元还可以是和SONOS存储器具有类似操作机理的其他陷阱电荷俘获型存储器，此类存储器采用富含电荷陷阱的HfO2等高K材料取代SONOS存储器中的氮化硅材料作为电荷俘获层604。所述存储单元同时还可以是纳米晶存储器(nano-crystal memory)，此类存储器采用具有量子点(quantumdot)的纳米晶材料取代SONOS存储器中的氮化硅材料作为电荷存储媒介。
图7a是本发明提出阵列在擦除时各引线所加电压示意图。图7b所示为本发明提出阵列在擦除时的结构原理图。对于被擦除的单元串，衬底接地，每条字线加擦除电压VE1(例如12V)，每条位线选择线加擦除传输电压VEp(例如6V)，每条位线接地。在所述偏置条件下，单元串中所有SONOS存储单元的氮化硅层中的电荷陷阱俘获中心将通过FN隧穿效应注入电子，使得存储单元的开启电压升高至VT1。
图8a为本发明提出阵列在编程时所加电压的示意图。图8b所示为本发明提出阵列在编程时的结构原理图。图8c所示为本发明提出阵列单元在编程时的机理示意图。对于要编程的SONOS存储单元A，编程时整个衬底接地，其栅极连接的字线施加一个负的编程电压VP1(例如-8V)，其所在单元串源线选择管源极连接的位线，即前一列的位线施加一个正的编程电压VP2(例如4V)，其余位线均接地。同时，从存储单元A源极连接的存储单元801开始，到单元串的源线选择管，其栅极所连接的字线以及接地选择线均施加一个编程传输电压VPp(例如8V)，使得电压VP2能够传输到存储单元A的源极；而从存储单元A的漏极连接的存储单元803开始，到单元串的位线选择管，其栅极所连接的字线以及位线选择线均接地，以禁止电压VP2传输到存储单元805的漏极。这种连接条件下，存储单元A的栅极806被施加电压VP1，源极804被施加电压VP2，而漏极802浮空，选中单元A的源极区域将产生带带隧穿热空穴并注入到源极附近氮化硅层中的电荷俘获中心。氮化硅电荷俘获中心俘获的空穴将中和擦除时俘获的电子，从而降低存储单元源极附近的局部沟道开启电压。而当采用从漏极读取的方式时，就可得到较低的开启电压VT2。
图9a为本发明提出阵列在读取时所加电压的示意图。图9b所示为本发明提出阵列在读取时的结构原理图。对于需要读取的SONOS存储单元A，读取时衬底接地，其栅极连接的字线施加一个读取电压VR1(例如2V)，其所在单元串源线选择管源极连接的位线，即前一列的位线接地；其所在单元串位线选择管漏极连接的位线施加读取电压VR2(例如1V)。其余位线均浮空。同时，单元串中未选中的存储单元，以及位线选择管、源线选择管，其栅极所连接的字线、位线选择线以及接地选择线均施加一个读取传输电压VRp(例如6V)，使得电压VR2能够传输到存储单元A的漏极，而接地电压能够传输到存储单元A的源极。图9c所示为本发明提出阵列单元在读取时的机理示意图。在所施加的连接条件下，存储单元A的漏极902读取电压VR2将在漏极结区产生一个耗尽区，在该耗尽区的作用下，漏极附件未被中和的陷阱电子的影响将被屏蔽；而在编程操作时源极904附近注入空穴的控制下，读取电流可以在存储单元的漏端并通过位线BL1中读出。
由于编程操作时采用带带隧穿热空穴注入的方式，所俘获的陷阱空穴局部分布在所施加编程电压的结区附近，利用陷阱空穴局部分布的特点，本发明提出的阵列结构还可以实现在一个存储单元内同时编程两位信息，从而在不提高电路面积和规模的情况下，将存储的容量提高一倍。图10a为本发明提出阵列在两位操作时，第一位编程所加电压的示意图。对于要编程的SONOS存储单元A，编程时整个衬底接地，其栅极连接的字线施加一个负的编程电压VP1(例如-8V)，其所在单元串源线选择管源极连接的位线，即前一列的位线施加一个正的编程电压VP2(例如4V)，其余位线均接地。同时，从存储单元A源极连接的存储单元开始，到单元串的源线选择管，其栅极所连接的字线以及接地选择线均施加一个编程传输电压VPp(例如8V)，使得电压VP2能够传输到存储单元A的源极；而从存储单元A的漏极连接的存储单元开始，到单元串的位线选择管，其栅极所连接的字线以及位线选择线均接地。这种连接条件下，存储单元A的栅极被施加电压VP1，源极被施加电压VP2，而漏极浮空，源极产生的空穴注入到单元A的源极附近氮化硅层中的电荷俘获中心，降低存储单元源极附近区域的局部沟道开启电压，实现第一位的编程。
图10b所示为本发明提出阵列在两位操作时，第二位编程所加电压的示意图。对于已经进行第一位编程的SONOS存储单元A，第二位编程时整个衬底接地，其栅极连接的字线施加一个负的编程电压VP1(例如-8V)，其所在单元串位线选择管漏极连接的位线，即本单元串的位线施加一个正的编程电压VP2(例如4V)，其余位线均接地。同时，从存储单元A漏极连接的存储单元开始，到单元串的位线选择管，其栅极所连接的字线以及位线选择线均施加一个编程传输电压VPp(例如8V)，使得电压VP2能够传输到存储单元A的漏极；而从存储单元A的源极连接的存储单元开始，到单元串的源线选择管，其栅极所连接的字线以及接地选择线均接地。这种连接条件下，存储单元A的栅极被施加电压VP1，漏极被施加电压VP2，而源极浮空，漏极产生的空穴注入到单元A的漏极附近氮化硅层中的电荷俘获中心，降低存储单元的局部沟道开启电压，实现第二位的编程。
图10c和图10d所示为本发明提出阵列在两位操作时，分别对两位信息进行编程的机理示意图。图10c为对第一位存储信息bit 1#进行编程的机理示意图，对于选定的存储单元，栅极施加负的编程电压VP1，源极施加正的编程电压VP2，漏极浮空，衬底接地，空穴将被注入到源极附近氮化硅层中的电荷俘获中心，实现第一位的编程。类似的，图10d为第二位存储信息bit 2#进行编程的机理示意图，对于选定的存储单元，栅极施加负的编程电压VP1，漏极施加正的编程电压VP2，源极浮空，衬底接地，空穴将被注入到漏极附近氮化硅层中的电荷俘获中心，实现第二位的编程。
图11a为本发明提出阵列在两位操作时，进行第一位读取时所加电压的示意图。对于需要读取的SONOS存储单元A的第一位数据，读取时衬底接地，其栅极连接的字线施加一个读取电压VR1(例如2V)，其所在单元串源线选择管源极连接的位线，即前一列的位线接地；其所在单元串位线选择管漏极连接的位线施加读取电压VR2(例如1V)。其余位线均浮空。同时，单元串中未选中的存储单元，以及位线选择管、源线选择管，其栅极所连接的字线、位线选择线以及接地选择线均施加一个读取传输电压VRp(例如6V)，使得电压VR2能够传输到存储单元A的漏极，而接地电压能够传输到存储单元A的源极。这种连接条件下，通过与前面所述相同的读取机理，存储单元A中的读取电流可以在单元的漏端，并通过位线BL1中读出。
图11b为本发明提出阵列在两位操作时，进行第二位读取时所加电压的示意图。对于需要读取的SONOS存储单元A的第二位数据，读取时衬底接地，其栅极连接的字线施加一个读取电压VR1(例如2V)，其所在单元串位线选择管漏极连接的位线，即本单元串的位线接地；其所在单元串源线选择管源极连接的位线，即前一列的位线施加读取电压VR2(例如1V)。其余位线均浮空。同时，单元串中未选中的存储单元，以及位线选择管、源线选择管，其栅极所连接的字线、位线选择线以及接地选择线均施加一个读取传输电压VRp(例如6V)，使得电压VR2能够传输到存储单元A的源极，而接地电压能够传输到存储单元A的漏极。这种连接条件下，通过与前面所述相同的读取机理，存储单元A中的读取电流可以在单元的源端，并通过前一列的位线BL0中读出。
通过上述对本发明提出的适用于SONOS快闪存储器的阵列结构及其操作方法的说明，需要指出的是，所述SONOS快闪存储器进行双位操作时，由于采用的是带带隧穿热空穴注入进行编程，与已有NROM结构存储器采用沟道热电子注入相比，空穴分布更加靠近源结或者漏结，并且分布较窄，源极和漏极注入的空穴不易相互影响，有利于两位存储中可靠性的提高和存储器件的进一步缩小。
同时需要指出的是，采用上述结构的SONOS快闪存储器，并采用所述编程、擦除以及读取方式，具有NROM结构快闪存储器两位编程和正反向操作的灵活性，也具有NAND架构存储器的大容量存储能力。另外，采用上述SONOS快闪存储器架构，还具有阵列面积小，集成度高等特点，阵列对称的布局架构有利于改善双位操作中两个存储信息的一致性，提高存储器的可靠性，并且适用于将来存储器进一步缩小发展的需要。
尽管上述描述非常详细，但这仅仅是本发明原理的说明，很显然，本发明不局限于本文所披露和说明的这个实施例。因此，不超出本发明构思和范围内可能做出的适当变化都将包含在本发明的进一步实施例中。
Claims (12)
1.一种陷阱电荷俘获型的快闪存储器阵列结构，其特征在于：所述陷阱电荷俘获型的快闪存储器阵列结构是在衬底上布置形成二维的串行存储器阵列结构，包含：
一个硅衬底；
位于硅衬底第一方向上的多个重复排列的串行结构，由一个第一选择晶体管、多个存储单元及一个第二选择晶体管组成，所述晶体管和存储单元串行连接，并采用同方向重复排列的浅槽隔离结构进行隔离；所述多个串行连接的存储单元的个数为2～32；
在第二方向有多行重复并行排列的字线，并和所述存储单元的栅极相连接；
在同一方向有第一选择线，并行位于所述多行字线的第一端，并和所述第一选择晶体管的栅极相连接；
在同一方向有第二选择线，并行位于所述多行字线的第二端，并和所述第二选择晶体管的栅极相连接；
在第一方向还有多行位线依次并行排列，和所述串行结构并行排列，并和所述字线、第一选择线及第二选择线交叉排列，所述第一选择晶体管的漏极和第一位线相连接，而所述第二选择晶体管的源极和所述第一位线相邻的下一根第二位线相连接。
2.根据权利要求1所述陷阱电荷俘获型的快闪存储器阵列结构，其特征在于：所述第一及第二选择晶体管为MOSFET金属-氧化层-半导体场效应晶体管。
3.根据权利要求1所述陷阱电荷俘获型的快闪存储器阵列结构，其特征在于：所述存储单元为硅-氧化层-氮化硅-氧化层-硅型SONOS存储器，它包含：一位于硅衬底中的沟道区，位于沟道区之上的由一隧穿氧化层、一氮化硅层、一阻挡氧化层及一多晶硅栅极层依次排列形成的栅结构，以及位于栅结构两端的源极区和漏极区。
4.一种权利要求1所述陷阱电荷俘获型的快闪存储器阵列的操作方法，其特征在于：所述陷阱电荷俘获的快闪存储器阵列的操作方法采用编程、擦除以及读取三种方法进行操作。
5.根据权利要求4所述陷阱电荷俘获型的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列的擦除操作方法为：
所述存储器的衬底接地；
在所述一个或多个选中字线施加正8V至12V的擦除电压；
在所述位线施加接地电压；
在所述第一选择线及第二选择线施加正2V至8V的擦除传输电压。
6.根据权利要求4所述陷阱电荷俘获型的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列的编程操作方法为：
所述存储器的衬底接地；
在所述多行字线中连接到选中单元的选中字线施加负的第一编程电压，所述负电压为-4V至-12V；
在所述多行位线中连接到一个或多个选中单元的一个或多个选中第二位线施加正的第二编程电压，所述电压为0V至8V；
在所述第一选择线施加接地电压；
在所述第二选择线施加正的第一编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第二选择线之间的字线施加正的第二编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第一选择线之间的字线施加接地电压；
在所述多行位线中未选中位线施加接地电压。
7.根据权利要求书4所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列的读取操作方法为：
所述存储器的衬底接地；
在所述多行字线中连接到选中单元的选中字线施加第一读取电压为-4V至4V；
在所述多行位线中连接到选中单元的选中第一位线施加正的第二读取电压，所述电压为0.5V至2V；
在所述多行位线中连接到选中单元的选中第二位线施加接地电压；
在所述第一选择线施加正的第一读取传输电压，所述电压为2V至8V；
在所述第二选择线施加第一读取传输电压，所述电压为2V至8V；
在所述多行字线中未选中字线施加正的第二读取传输电压，所述电压为2V至8V；
将所述多行位线中未选中位线浮空。
8.根据权利要求书4所述所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列的编程操作方法采用双位编程操作，在一个存储单元内存储两位信息。
9.根据权利要求4或者8所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述存储两位信息的第一位信息的编程操作方法为：
所述衬底接地；
在所述多行字线中连接到选中单元的选中字线施加负的第一编程电压，所述电压为-4V至-12V；
在所述多行位线中连接到一个或多个选中单元的一个或多个选中第二位线施加正的第二编程电压，所述电压为0V至8V；
在所述第一选择线施加接地电压；
在所述第二选择线施加正的第一编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第二选择线之间的字线施加正的第二编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第一选择线之间的字线施加接地电压；
在所述多行位线中未选中位线施加接地电压。
10.根据权利要求4或者8或者9所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列第一位信息编程操作的读取操作方法为：
所述衬底接地；
在所述多行字线中连接到选中单元的选中字线施加第一读取电压为-4V至4V；
在所述多行位线中连接到选中单元的选中第一位线施加正的第二读取电压，所述第二读取电压为0.5V至2V；
在所述多行位线中连接到选中单元的选中第二位线施加接地电压；
在所述第二选择线施加正的第一读取传输电压，所述电压2V至8V；
在所述多行字线中未选中字线施加正的第二读取传输电压，所述电压为2V至8V；
将所述多行位线中未选中位线浮空。
11.根据权利要求4或者8所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述存储两位信息的第二位信息的编程操作方法为：
所述衬底接地；
在所述多行字线中连接到选中单元的选中字线施加负的第一编程电压，所述电压为-4V至-12V；
在所述多行位线中连接到一个或多个选中单元的一个或多个选中第一位线施加正的第二编程电压，所述电压为0V至8V；
在所述第二选择线施加接地电压；
在所述第一选择线施加正的第一编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第一选择线之间的字线施加正的第二编程传输电压，所述电压为2V至8V；
在所述多行字线中位于选中字线和第二选择线之间的字线施加接地电压；
在所述多行位线中未选中位线施加接地电压。
12.根据权利要求4或者8或者11所述陷阱电荷俘获的快闪存储器阵列的操作方法，其特征在于，所述快闪存储器阵列第二位信息编程操作的读取操作方法为：
所述衬底接地；
在所述多行字线中连接到选中单元的选中字线施加第一读取电压，所述电压为-4V至4V；
在所述多行位线中连接到选中单元的选中第二位线施加正的第二读取电压，所述电压为0.5V至2V；
在所述多行位线中连接到选中单元的选中第一位线施加接地电压；
在所述第二选择线施加正的第一读取传输电压，所述电压为2V至8V；
在所述第一选择线施加正的第一读取传输电压，所述电压为2V至8V；
在所述多行字线中未选中字线施加正的第二读取传输电压，所述电压为2V至8V；
将所述多行位线中未选中位线浮空。
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