JP2023037910A - メモリデバイス - Google Patents

Abstract

【課題】スイッチング素子の劣化を抑制する。【解決手段】一実施形態のメモリデバイスは、直列に接続された抵抗変化素子及びスイッチング素子を含むメモリセルと、制御回路と、を備える。制御回路は、第１電流に基づき抵抗変化素子を第１抵抗値にする第１動作と、第２電流に基づき抵抗変化素子を第１抵抗値と異なる第２抵抗値にする第２動作と、第３電流に基づき抵抗変化素子が第１抵抗値か第２抵抗値かを判定する第３動作と、を実行するように構成される。制御回路は、少なくとも１つの動作において、互いに異なる極性を有する２つの電流をメモリセルに交互に流すように構成される。【選択図】図４

Description

実施形態は、メモリデバイスに関する。

抵抗変化素子を記憶素子として用いたメモリデバイスが知られている。抵抗変化素子は、スイッチング素子と直列接続されてメモリセルとして機能する。スイッチング素子には、２端子型のスイッチング素子が用いられる。

特開２０１３－５８７７９号公報 特開２００７－４９２４号公報 米国特許第６５２２５７８号明細書

スイッチング素子の劣化を抑制する。

実施形態のメモリデバイスは、直列に接続された抵抗変化素子及びスイッチング素子を含むメモリセルと、制御回路と、を備える。上記制御回路は、第１電流に基づき上記抵抗変化素子を第１抵抗値にする第１動作と、第２電流に基づき上記抵抗変化素子を上記第１抵抗値と異なる第２抵抗値にする第２動作と、第３電流に基づき上記抵抗変化素子が上記第１抵抗値か上記第２抵抗値かを判定する第３動作と、を実行するように構成される。上記制御回路は、少なくとも１つの動作において、互いに異なる極性を有する２つの電流を上記メモリセルに交互に流すように構成される。

第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。 第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係る抵抗変化素子の構成の一例を示す断面図。 第１実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第１実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 第１実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 第１実施形態に係るメモリデバイスにおけるリード動作の一例を示すタイミングチャート。 第１実施形態の変形例に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第１例を示すタイミングチャート。 第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第２例を示すタイミングチャート。 第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第３例を示すタイミングチャート。 第２実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第２実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 第２実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 第２実施形態に係るメモリデバイスにおけるリード動作の一例を示すタイミングチャート。 第２実施形態の変形例に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第１例を示すタイミングチャート。 第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第２例を示すタイミングチャート。 第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第３例を示すタイミングチャート。 第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第４例を示すタイミングチャート。 第３実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第４実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャート。 第５実施形態に係るメモリコントローラの構成の一例を示すブロック図。 第５実施形態に係るメモリコントローラにおける一連の動作の一例を示すフローチャート。 第５実施形態に係るメモリデバイスにおけるリフレッシュ動作の一例を示すタイミングチャート。 第５実施形態の変形例に係るメモリコントローラにおける一連の動作の一例を示すフローチャート。 その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。 その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャート。

以下、図面を参照していくつかの実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。

１．第１実施形態
第１実施形態について説明する。

１．１ 構成
１．１．１ メモリシステム
まず、第１実施形態に係るメモリデバイスを含むメモリシステムの構成について説明する。図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。

メモリシステム１は、記憶装置である。メモリシステム１は、データのライト動作、及びリード動作を実行する。メモリシステム１は、メモリデバイス２及びメモリコントローラ３を含む。

メモリデバイス２は、例えば、磁気メモリデバイス（ＭＲＡＭ：Magnetoresistive Random Access Memory）である。メモリデバイス２は、不揮発にデータを記憶する。メモリデバイス２は、記憶素子として磁気抵抗効果素子を含む。磁気抵抗効果素子は、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する抵抗変化素子の一種である。磁気抵抗効果素子は、ＭＴＪ素子とも称される。

メモリコントローラ３は、例えば、ＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ３は、外部の図示せぬホスト機器からの要求に応じて、メモリデバイス２に対してライト動作及びリード動作等を実行させる。ライト動作に際して、メモリコントローラ３は、書き込むデータをメモリデバイス２に送信する。また、リード動作に際して、メモリコントローラ３は、メモリデバイス２から読み出されたデータを受信する。

１．１．２ メモリデバイス
次に、引き続き図１を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。

メモリデバイス２は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備える。

メモリセルアレイ１０は、メモリデバイス２におけるデータの記憶部である。メモリセルアレイ１０は、複数のメモリセルＭＣを備える。複数のメモリセルＭＣの各々は、行（row）及び列（column）の組に対応付けられる。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬの組に接続される。

ロウ選択回路１１は、メモリセルアレイ１０の行を選択する回路である。ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択する。以下において、選択されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。

カラム選択回路１２は、メモリセルアレイ１０の列を選択する回路である。カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列に対応するビット線ＢＬを選択する。以下において、選択されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。

なお、選択ワード線ＷＬ及び選択ビット線ＢＬによって特定されたメモリセルＭＣは、選択メモリセルＭＣと言う。選択メモリセルＭＣ以外のメモリセルＭＣは、非選択メモリセルＭＣと言う。選択メモリセルＭＣには、選択ワード線ＷＬ及び選択ビット線ＢＬを介して、所定の電流を流すことができる。

デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードするデコーダである。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。

書込み回路１４は、例えば、書込みドライバ（図示せず）を含む。書込み回路１４は、ライト動作において、メモリセルＭＣへデータを書き込む。

読出し回路１５は、例えば、センスアンプ（図示せず）を含む。読出し回路１５は、リード動作において、メモリセルＭＣからデータを読み出す。

電圧生成回路１６は、メモリデバイス２の外部（図示せず）から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、ライト動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、リード動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。

入出力回路１７は、メモリコントローラ３との通信を司る。入出力回路１７は、メモリコントローラ３からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、メモリコントローラ３からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、メモリコントローラ３と、制御回路１８と、の間で送受信する。入出力回路１７は、メモリコントローラ３からのデータＤＡＴを書込み回路１４に転送する。入出力回路１７は、読出し回路１５から転送されたデータＤＡＴをメモリコントローラ３に出力する。

制御回路１８は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、メモリデバイス２内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。

１．１．３ メモリセルアレイ
次に、第１実施形態に係るメモリデバイスのメモリセルアレイの回路構成について説明する。

図２は、第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図である。図２では、ワード線ＷＬ及びビット線ＢＬの各々が、インデックス（“＜＞”）を含む添え字によって分類されて示される。

メモリセルアレイ１０は、複数のメモリセルＭＣ、複数のワード線ＷＬ、及び複数のビット線ＢＬを含む。図２の例では、複数のメモリセルＭＣは、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣ＜０，０＞、ＭＣ＜０，１＞、…、ＭＣ＜０，Ｎ＞、ＭＣ＜１，０＞、…、及びＭＣ＜Ｍ，Ｎ＞を含む（Ｍ及びＮは、２以上の整数）。なお、図２の例では、Ｍ及びＮが２以上の整数である場合について示したが、これに限られない。Ｍ及びＮは、０又は１であってもよい。複数のワード線ＷＬは、（Ｍ＋１）本のワード線ＷＬ＜０＞、ＷＬ＜１＞、…、及びＷＬ＜Ｍ＞を含む。複数のビット線ＢＬは、（Ｎ＋１）本のビット線ＢＬ＜０＞、ＢＬ＜１＞、…、及びＢＬ＜Ｎ＞を含む。

複数のメモリセルＭＣは、マトリクス状に配置される。メモリセルＭＣは、１本のワード線ＷＬ、及び１本のビット線ＢＬの組に対応付けられる。すなわち、メモリセルＭＣ＜ｉ，ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬ＜ｉ＞、ビット線ＢＬ＜ｊ＞に接続される。メモリセルＭＣ＜ｉ，ｊ＞は、スイッチング素子ＳＷ＜ｉ，ｊ＞、及び抵抗変化素子ＳＥ＜ｉ，ｊ＞を含む。スイッチング素子ＳＷ＜ｉ，ｊ＞及び抵抗変化素子ＳＥ＜ｉ，ｊ＞は、直列に接続される。

スイッチング素子ＳＷは、２端子型のスイッチング素子である。２端子型のスイッチング素子は、３個目の端子を含まない点において、トランジスタ等の３端子型のスイッチング素子と異なる。より具体的には、例えば、対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ未満の場合、スイッチング素子ＳＷは、抵抗値の大きい絶縁体として電流を遮断する（オフ状態となる）。対応するメモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈ以上の場合、スイッチング素子ＳＷは、抵抗値の小さい導電体として電流を流す（オン状態となる）。スイッチング素子ＳＷは、２端子間に印加される電圧がどちらの極性でも（流れる電流の方向に依らず）、対応するメモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替える。

以上のような構成により、メモリセルＭＣが選択されると、選択メモリセルＭＣ内のスイッチング素子ＳＷがオン状態となる。これにより、選択メモリセルＭＣ内の抵抗変化素子ＳＥに電流を流すことができる。

抵抗変化素子ＳＥは、記憶素子である。抵抗変化素子ＳＥは、スイッチング素子ＳＷがオン状態の際に流れる電流に基づき、抵抗値を低抵抗状態と高抵抗状態とに切替えることができる。抵抗変化素子ＳＥは、その抵抗状態の変化によってデータを不揮発に記憶する。

１．１．４ 抵抗変化素子
次に、第１実施形態に係る抵抗変化素子の構成について説明する。

図３は、第１実施形態に係る抵抗変化素子の構成の一例を示す断面図である。図３では、抵抗変化素子ＳＥが、磁気抵抗効果素子（ＭＴＪ素子）である場合の構成の一例が示される。磁気抵抗効果素子である場合、抵抗変化素子ＳＥは、強磁性層２１、非磁性層２２、及び強磁性層２３を含む。強磁性層２１、非磁性層２２、及び強磁性層２３は、半導体基板（図示せず）の上方に積層される。

強磁性層２１は、強磁性を有する導電膜である。強磁性層２１は、記憶層（Storage Layer）として使用される。強磁性層２１は、積層面に垂直な方向に磁化容易軸方向を有する。強磁性層２１の磁化方向は、可変である。強磁性層２１は、鉄（Ｆｅ）を含む。強磁性層２１は、コバルト（Ｃｏ）、及びニッケル（Ｎｉ）のうちの少なくとも１つの元素を更に含んでもよい。また、強磁性層２１は、ボロン（Ｂ）を更に含んでもよい。より具体的には、例えば、強磁性層２１は、鉄コバルトボロン（ＦｅＣｏＢ）又はホウ化鉄（ＦｅＢ）を含んでもよい。

強磁性層２１の膜面上には、非磁性層２２が設けられる。非磁性層２２は、非磁性を有する絶縁膜である。非磁性層２２は、トンネルバリア層（Tunnel Barrier Layer）として使用される。非磁性層２２は、強磁性層２１と強磁性層２３との間に設けられて、これら２つの強磁性層と共に磁気トンネル接合を形成する。また、非磁性層２２は、強磁性層２１の結晶化処理において、強磁性層２１との界面から結晶質の膜を成長させるための核となるシード材としても機能する。非磁性層２２は、膜面が（００１）面に配向したＮａＣｌ結晶構造を有する。非磁性層２２は、例えば、酸化マグネシウム（ＭｇＯ）を含む。

非磁性層２２に対して強磁性層２１が設けられる膜面と反対側に位置する非磁性層２２の膜面上には、強磁性層２３が設けられる。強磁性層２３は、強磁性を有する導電膜である。強磁性層２３は、参照層（Reference Layer）として使用される。強磁性層２３は、膜面に垂直な方向に磁化容易軸方向を有する。強磁性層２３の磁化方向は、固定されている。図３の例では、強磁性層２３の磁化方向は、強磁性層２１の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性層２１の磁化方向を反転させ得る大きさのトルクによって、磁化方向が変化しないことを意味する。強磁性層２３は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの化合物を含む。

磁気抵抗効果素子は、記憶層及び参照層の磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることが出来る。以下では、磁気抵抗効果素子の抵抗状態を変化させる方式として、スピン注入書込み方式が用いられる場合について説明する。スピン注入書込み方式では、磁気抵抗効果素子に書込み電流を流すことによってスピントルクを発生させる。そして、発生させたスピントルクによって、参照層の磁化方向に対する記憶層の磁化方向を制御する。

記憶層から参照層に向かって（図３における矢印Ａ１の方向に）磁気抵抗効果素子に書込み電流Ｉｗ０を流すと、記憶層及び参照層の磁化方向の相対関係は、平行になる。平行状態の場合、磁気抵抗効果素子は低抵抗状態に設定される。低抵抗状態は、例えば、データ“０”と対応づけられる。低抵抗状態は、「Ｐ（Parallel）状態」とも呼ばれる。

また、参照層から記憶層に向かって（図３における矢印Ａ２の方向に）磁気抵抗効果素子に書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層及び参照層の磁化方向の相対関係は、反平行になる。反平行状態の場合、磁気抵抗効果素子は高抵抗状態に設定される。高抵抗状態は、例えば、データ“１”と対応づけられる。高抵抗状態は、「ＡＰ（Anti-Parallel）状態」とも呼ばれる。

また、磁気抵抗効果素子に読出し電流Ｉｒを流すと、記憶層及び参照層の磁化方向は、変化しない。読出し回路１５は、読出し電流Ｉｒに基づき、磁気抵抗効果素子の抵抗状態がＰ状態であるかＡＰ状態であるかを判定する。これにより、読出し回路１５は、メモリセルＭＣからデータを読み出すことができる。

以下では、説明の便宜上、矢印Ａ１の方向に電流を流すための信号の極性を正（positive）とする。矢印Ａ２の方向に電流を流すための信号の極性を負（negative）とする。読出し電流Ｉｒの極性は、正とする。

なお、抵抗状態とデータとの対応関係は、上述した例に限られない。例えば、Ｐ状態及びＡＰ状態はそれぞれ、データ“１”及び“０”に対応づけられてもよい。また、読出し電流Ｉｒの極性は、負であってもよい。

１．２ 動作
次に、第１実施形態に係るメモリデバイスにおける一連の動作について説明する。メモリデバイス２における一連の動作は、例えば、メモリコントローラ３からのコマンドに応じて実行される。

１．２．１ フローチャート
図４は、第１実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。

メモリコントローラ３からコマンドを受信すると（開始）、メモリデバイス２の制御回路１８は、受信したコマンドがライトコマンド又はリードコマンドであるか否かを判定する（Ｓ１）。

受信したコマンドがライトコマンド又はリードコマンドである場合（Ｓ１；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスを印加する（Ｓ２）。具体的には、受信したコマンドがライトコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにライトパルスを印加する。受信したコマンドがリードコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにリードパルスを印加する。

Ｓ２の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ３）。具体的には、Ｓ２の処理においてライトパルスが印加された場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスの極性と反転する極性を有するリカバリパルスを印加する。Ｓ２の処理においてリードパルスが印加された場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスの極性と反転する極性を有するリカバリパルスを印加する。

Ｓ３の処理の後、又は受信したコマンドがライトコマンド及びリードコマンドのいずれでもない場合（Ｓ１；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

なお、パルスとは、有限の期間において、選択メモリセルＭＣに印加される信号である。パルスは、選択メモリセルＭＣに印加される電圧信号を含む。パルスは、電圧信号によって選択メモリセルＭＣに流れる電流信号を含む。

１．２．２ タイミングチャート
図５及び図６は、第１実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャートである。図７は、第１実施形態に係るメモリデバイスにおけるリード動作の一例を示すタイミングチャートである。図５に示されるライト動作は、抵抗変化素子ＳＥをＰ状態にする動作（データ“０”のライト動作）に対応する。図６に示されるライト動作は、抵抗変化素子ＳＥをＡＰ状態にする動作（データ“１”のライト動作）に対応する。

データ“０”を書き込む場合、選択メモリセルＭＣ内のスイッチング素子ＳＷは、書込み電圧Ｖｗ０（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｗ０にわたって書込み電流Ｉｗ０が印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｗ０（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ０にわたって電流Ｉｒｅｃ＿ｗ０が印加される。期間Ｄｗ０と期間Ｄｒｅｃ＿ｗ０との間の期間は、任意の長さにすることができる。書込み電流Ｉｗ０が正の極性を有するのに対し、電流Ｉｒｅｃ＿ｗ０は、負の極性を有する。

データ“１”を書き込む場合、選択メモリセルＭＣ内のスイッチング素子ＳＷは、書込み電圧Ｖｗ１（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｗ１にわたって書込み電流Ｉｗ１が印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｗ１（図示せず）が印加されることにより、オン状態となる。これにより、期間Ｄｒｅｃ＿ｗ１にわたって電流Ｉｒｅｃ＿ｗ１が印加される。期間Ｄｗ１と期間Ｄｒｅｃ＿ｗ１との間の期間は、任意の長さにすることができる。書込み電流Ｉｗ１は、書込み電流Ｉｗ０よりも大きく、かつ書込み電流Ｉｗ０と反転する極性を有する。期間Ｄｗ１は、期間Ｄｗ０より長い。書込み電流Ｉｗ１が負の極性を有するのに対し、電流Ｉｒｅｃ＿ｗ１は、正の極性を有する。

データを読み出す場合、選択メモリセルＭＣ内のスイッチング素子ＳＷは、読出し電圧Ｖｒ（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒにわたって読出し電流Ｉｒが印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｒ（図示せず）が印加されることにより、オン状態となる。これにより、期間Ｄｒｅｃ＿ｒにわたって電流Ｉｒｅｃ＿ｒが印加される。期間Ｄｒと期間Ｄｒｅｃ＿ｒとの間の期間は、任意の長さにすることができる。読出し電流Ｉｒは、書込み電流Ｉｗ０及びＩｗ１よりも小さい。期間Ｄｒは、期間Ｄｗ０及びＤｗ１よりも短い。読出し電流Ｉｒが正の極性を有するのに対し、電流Ｉｒｅｃ＿ｒは、負の極性を有する。

電流Ｉｒｅｃ＿ｗ０、Ｉｒｅｃ＿ｗ１、及びＩｒｅｃ＿ｒの各々は、書込み電流Ｉｗ０及びＩｗ１よりも小さい。電流Ｉｒｅｃ＿ｗ０、Ｉｒｅｃ＿ｗ１、及びＩｒｅｃ＿ｒの各々は、読出し電流Ｉｒより小さくてもよい。電流Ｉｒｅｃ＿ｗ０、Ｉｒｅｃ＿ｗ１、及びＩｒｅｃ＿ｒは、互いに等しくてもよい。電流Ｉｒｅｃ＿ｗ０、Ｉｒｅｃ＿ｗ１、及びＩｒｅｃ＿ｒは、互いに異なっていてもよい。

期間Ｄｒｅｃ＿ｗ０、Ｄｒｅｃ＿ｗ１、及びＤｒｅｃ＿ｒの各々は、期間Ｄｗ０及びＤｗ１よりも短い。期間Ｄｒｅｃ＿ｗ０、Ｄｒｅｃ＿ｗ１、及びＤｒｅｃ＿ｒの各々は、期間Ｄｒより短くてもよい。期間Ｄｒｅｃ＿ｗ０、Ｄｒｅｃ＿ｗ１、及びＤｒｅｃ＿ｒは、互いに等しくてもよい。期間Ｄｒｅｃ＿ｗ０、Ｄｒｅｃ＿ｗ１、及びＤｒｅｃ＿ｒは、互いに異なっていてもよい。

また、電圧Ｖｒｅｃ＿ｗ０、Ｖｒｅｃ＿ｗ１、及びＶｒｅｃ＿ｒの各々は、書込み電圧Ｖｗ０及びＶｗ１よりも小さい。電圧Ｖｒｅｃ＿ｗ０、Ｖｒｅｃ＿ｗ１、及びＶｒｅｃ＿ｒの各々は、読出し電圧Ｖｒより小さくてもよい。電圧Ｖｒｅｃ＿ｗ０、Ｖｒｅｃ＿ｗ１、及びＶｒｅｃ＿ｒは、互いに等しくてもよい。電圧Ｖｒｅｃ＿ｗ０、Ｖｒｅｃ＿ｗ１、及びＶｒｅｃ＿ｒは、互いに異なっていてもよい。

１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリデバイス２は、データ“０”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｗ０及びＩｒｅｃ＿ｗ０を交互にこの順に印加する。メモリデバイス２は、データ“１”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｗ１及びＩｒｅｃ＿ｗ１を交互にこの順に印加する。メモリデバイス２は、リード動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒ及びＩｒｅｃ＿ｒを交互にこの順に印加する。これにより、ライト動作及びリード動作が実行されるたび、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にすることができる。このため、スイッチング素子ＳＷをオン状態にする信号の極性が正及び負の一方に偏ることを抑制できる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

１．４ 第１実施形態の変形例
なお、上述の第１実施形態では、全てのライト動作及びリード動作においてリカバリパルスが印加される場合について説明したが、これに限られない。例えば、ライト動作及びリード動作の実行順が予め分かる場合には、リカバリパルスが省略されてもよい。

１．４．１ フローチャート
図８は、第１実施形態の変形例に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。

メモリコントローラ３からコマンドを受信すると（開始）、制御回路１８は、受信したコマンドがライトコマンドであるか否かを判定する（Ｓ１１）。

受信したコマンドがライトコマンドでない場合（Ｓ１１；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

受信したコマンドがライトコマンドである場合（Ｓ１１；ｙｅｓ）、制御回路１８は、ライト動作の前にリード動作を実行する。ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスを印加する（Ｓ１２）。

読出し回路１５は、Ｓ１２の処理で印加されたリードパルスに基づき、選択メモリセルＭＣからデータを読み出す。制御回路１８は、読み出されたデータが、受信したライトコマンドによって書き込まれるデータと、異なるか否かを判定する（Ｓ１３）。

読み出されたデータが書き込まれるデータと一致する場合（Ｓ１３；ｎｏ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ１４）。Ｓ１４の処理の後、メモリデバイス２における一連の動作は終了となる（終了）。

読み出されたデータが書き込まれるデータと異なる場合（Ｓ１３；ｙｅｓ）、制御回路１８は、書き込まれるデータに対応するライトパルスの極性が、読み出されたデータに対応するリードパルスの極性と同じか否かを判定する（Ｓ１５）。

ライトパルスの極性がリードパルスの極性と異なる場合（Ｓ１５；ｎｏ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにライトパルスを印加する（Ｓ１６）。Ｓ１６の処理の後、メモリデバイス２における一連の動作は終了となる（終了）。

ライトパルスの極性がリードパルスの極性と同じ場合（Ｓ１５；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、リードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ１７）。

Ｓ１７の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにライトパルスを印加する（Ｓ１８）。

Ｓ１８の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ１９）。Ｓ１９の処理の後、メモリデバイス２における一連の動作は終了となる（終了）。

１．４．２ タイミングチャート
図９は、第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第１例を示すタイミングチャートである。図１０は、第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第２例を示すタイミングチャートである。図１１は、第１実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第３例を示すタイミングチャートである。第１例は、読み出されたデータが書き込まれるデータと同じ場合に対応する。第２例は、読み出されたデータが書き込まれるデータと異なり、かつライトパルスの極性がリードパルスの極性と同じ場合に対応する。第３例は、読み出されたデータが書き込まれるデータと異なり、かつライトパルスの極性がリードパルスの極性と異なる場合に対応する。

第１例～第３例のいずれにおいても、まず、選択メモリセルＭＣには、期間Ｄｒにわたって読出し電流Ｉｒが印加される。

第１例では、書き込まれるデータと同じデータが既に選択メモリセルＭＣに記憶されている。すなわち、ライトパルスの印加は不要である。このため、期間Ｄｒの後、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｒにわたって電流Ｉｒｅｃ＿ｒが印加される。そして、ライトパルス、及びライトパルスに後続するリカバリパルスは、省略される。

第２例では、例えば、読み出されたデータが“１”であるのに対して、書き込まれるデータが“０”である場合が想定される。すなわち、第２例では、選択メモリセルＭＣにリードパルスの極性と同じ正の極性を有するライトパルスが印加される。このため、期間Ｄｒの後、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｒにわたって電流Ｉｒｅｃ＿ｒが印加される。そして、期間Ｄｒｅｃ＿ｒの後、選択メモリセルＭＣには、期間Ｄｗ０にわたって書込み電流Ｉｗ０が印加された後、期間Ｄｒｅｃ＿ｗ０にわたって電流Ｉｒｅｃ＿ｗ０が印加される。

第３例では、例えば、読み出されたデータが“０”であるのに対して、書き込まれるデータが“１”である場合が想定される。すなわち、第３例では、選択メモリセルＭＣにリードパルスの極性と異なる負の極性を有するライトパルスが印加される。このため、リードパルスに後続するリカバリパルス、及びライトパルスに後続するリカバリパルスが省略される。そして、期間Ｄｒの後、選択メモリセルＭＣには、期間Ｄｗ１にわたって書込み電流Ｉｗ１が印加される。

１．４．３ 第１実施形態の変形例に係る効果
第１実施形態の変形例によれば、メモリデバイス２は、ライト動作に先立ってリード動作を実行する。これにより、不要なライト動作を省略することができる。また、ライト動作が必要な場合において、リードパルスの極性とライトパルスの極性とが互いに異なる場合、メモリデバイス２は、当該リードパルスとライトパルスとの間に予定されているリカバリパルス（リードパルスに後続するリカバリパルス）、及びライトパルスに後続するリカバリパルスを省略する。これにより、不要なリカバリ動作を省略しつつ、連続するリード動作とライト動作にわたって、同じ極性のパルスが連続することを抑制することができる。このため、スイッチング素子のエンデュランスの劣化を抑制することができる。

２． 第２実施形態
次に、第２実施形態について説明する。第２実施形態は、リカバリパルスとライトパルス及びリードパルスとの実行順が反対になる点において、第１実施形態と異なる。以下では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については、説明を適宜省略する。

２．１ フローチャート
図１２は、第２実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。図１２は、第１実施形態における図４に対応する。

メモリコントローラ３からコマンドを受信すると（開始）、制御回路１８は、受信したコマンドがライトコマンド又はリードコマンドであるか否かを判定する（Ｓ２１）。

受信したコマンドがライトコマンド又はリードコマンドである場合（Ｓ２１；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ２２）。具体的には、受信したコマンドがライトコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、当該ライトコマンドに応じて印加されるライトパルスの極性と反転する極性を有するリカバリパルスを印加する。受信したコマンドがリードコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、当該リードコマンドに応じて印加されるリードパルスの極性と反転する極性を有するリカバリパルスを印加する。

Ｓ２２の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスを印加する（Ｓ２３）。具体的には、受信したコマンドがライトコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにライトパルスを印加する。受信したコマンドがリードコマンドである場合、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにリードパルスを印加する。

Ｓ２３の処理の後、又は受信したコマンドがライトコマンド及びリードコマンドのいずれでもない場合（Ｓ２１；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

２．２ タイミングチャート
図１３及び図１４は、第２実施形態に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャートである。図１５は、第２実施形態に係るメモリデバイスにおけるリード動作の一例を示すタイミングチャートである。図１３～図１５はそれぞれ、第１実施形態における図５～図７に対応する。

データ“０”を書き込む場合、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ０にわたって書込み電流Ｉｒｅｃ＿ｗ０が印加された後、期間Ｄｗ０にわたって電流Ｉｗ０が印加される。

データ“１”を書き込む場合、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ１にわたって書込み電流Ｉｒｅｃ＿ｗ１が印加された後、期間Ｄｗ１にわたって電流Ｉｗ１が印加される。

データを読み出す場合、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｒにわたって読出し電流Ｉｒｅｃ＿ｒが印加された後、期間Ｄｒにわたって電流Ｉｒが印加される。

２．３ 第２実施形態に係る効果
第２実施形態によれば、メモリデバイス２は、データ“０”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｗ０及びＩｗ０を交互にこの順に印加する。メモリデバイス２は、データ“１”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｗ１及びＩｗ１を交互にこの順に印加する。メモリデバイス２は、リード動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｒ及びＩｒを交互にこの順に印加する。これにより、第１実施形態と同様に、ライト動作及びリード動作が実行されるたび、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にすることができる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

２．４ 第２実施形態の変形例
なお、上述の第２実施形態では、全てのライト動作及びリード動作においてリカバリパルスが印加される場合について説明したが、これに限られない。例えば、第１実施形態の変形例と同様に、ライト動作及びリード動作の実行順が予め分かる場合には、リカバリパルスが省略されてもよい。

２．４．１ フローチャート
図１６は、第２実施形態の変形例に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。図１６は、第１実施形態の変形例における図８に対応する。

メモリコントローラ３からコマンドを受信すると（開始）、制御回路１８は、受信したコマンドがライトコマンドであるか否かを判定する（Ｓ３１）。

受信したコマンドがライトコマンドでない場合（Ｓ３１；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

受信したコマンドがライトコマンドである場合（Ｓ３１；ｙｅｓ）、制御回路１８は、書き込まれるデータに対応するライトパルスの極性が、読み出されるデータに対応するリードパルスの極性と同じか否かを判定する（Ｓ３２）。

ライトパルスの極性がリードパルスの極性と同じ場合（Ｓ３２；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ３３）。

ライトパルスの極性がリードパルスの極性と異なる場合（Ｓ３２；ｎｏ）、又はＳ３３の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスを印加する（Ｓ３４）。

読出し回路１５は、Ｓ３４の処理で印加されたリードパルスに基づき、選択メモリセルＭＣからデータを読み出す。制御回路１８は、読み出されたデータが、受信したライトコマンドによって書き込まれるデータと、異なるか否かを判定する（Ｓ３５）。

読み出されたデータが書き込まれるデータと一致する場合（Ｓ３５；ｎｏ）、制御回路１８は、書き込まれるデータに対応するライトパルスの極性が、読み出されたデータに対応するリードパルスの極性と同じか否かを判定する（Ｓ３６）。

ライトパルスの極性がリードパルスの極性と同じ場合（Ｓ３６；ｙｅｓ）、メモリデバイス２における一連の動作は終了となる（終了）。

ライトパルスの極性がリードパルスの極性と異なる場合（Ｓ３６；ｎｏ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、リードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ３７）。Ｓ３７の処理の後、メモリデバイス２における一連の動作は終了となる（終了）。

読み出されたデータが書き込まれるデータと異なる場合（Ｓ３５；ｙｅｓ）、制御回路１８は、書き込まれるデータに対応するライトパルスの極性が、読み出されたデータに対応するリードパルスの極性と同じか否かを判定する（Ｓ３８）。

ライトパルスの極性がリードパルスの極性と同じ場合（Ｓ３８；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、ライトパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ３９）。

ライトパルスの極性がリードパルスの極性と異なる場合（Ｓ３８；ｎｏ）、又はＳ３９の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣにライトパルスを印加する（Ｓ４０）。

Ｓ４０の処理の後、メモリデバイス２における一連の動作は終了となる（終了）。

２．４．２ タイミングチャート
図１７は、第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第１例を示すタイミングチャートである。図１８は、第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第２例を示すタイミングチャートである。図１９は、第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第３例を示すタイミングチャートである。図２０は、第２実施形態の変形例に係るメモリデバイスにおけるリード動作を伴うライト動作の第４例を示すタイミングチャートである。図１７及び図１８は、第１実施形態の変形例における図９に対応する。図１９及び図２０はそれぞれ、第１実施形態の変形例における図１０及び図１１に対応する。

第１例～第４例のいずれにおいても、まず、リードパルスの極性とライトパルスの極性とが一致するか異なるかが判定される。

第１例及び第３例では、書き込まれるデータが“０”である場合が想定される。すなわち、第１例及び第３例では、選択メモリセルＭＣに印加されるライトパルスの極性は、リードパルスの極性と一致する。このため、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｒにわたって電流Ｉｒｅｃ＿ｒが印加された後、期間Ｄｒにわたって読出し電流Ｉｒが印加される。

第２例及び第４例では、書き込まれるデータが“１”である場合が想定される。すなわち、第２例及び第４例では、選択メモリセルＭＣに印加されるライトパルスの極性は、リードパルスの極性と異なる。このため、リードバルスに先行するリカバリパルスは、省略される。そして、選択メモリセルＭＣには、期間Ｄｒにわたって読出し電流Ｉｒが印加される。

リードパルスが印加された後、読み出されたデータが、受信したライトコマンドによって書き込まれるデータと、異なるか否かが判定される。

第１例では、書き込まれるデータと同じデータ“０”が既に選択メモリセルＭＣに記憶されている。すなわち、ライトパルスの印加は不要である。このため、期間Ｄｒの後、ライトパルスに先行するリカバリパルス、及びライトパルスは、省略される。

第２例では、書き込まれるデータと同じデータ“１”が既に選択メモリセルＭＣに記憶されている。すなわち、ライトパルスの印加は不要である一方、リードパルスに対応するリカバリパルスの印加が要求される。このため、期間Ｄｒの後、ライトパルスに先行するリカバリパルス、及びライトパルスは、省略される。そして、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｒにわたって電流Ｉｒｅｃ＿ｒが印加される。

第３例では、例えば、読み出されたデータが“１”であるのに対して、書き込まれるデータが“０”である場合が想定される。すなわち、第３例では、選択メモリセルＭＣにリードパルスの極性と同じ正の極性を有するライトパルスが印加される。このため、期間Ｄｒの後、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ０にわたって電流Ｉｒｅｃ＿ｗ０が印加された後、期間Ｄｗ０にわたって書込み電流Ｉｗ０が印加される。

第４例では、例えば、読み出されたデータが“０”であるのに対して、書き込まれるデータが“１”である場合が想定される。すなわち、第４例では、選択メモリセルＭＣにリードパルスの極性と異なる負の極性を有するライトパルスが印加される。このため、ライトパルスに先行するリカバリパルスが省略される。そして、期間Ｄｒの後、選択メモリセルＭＣには、期間Ｄｗ１にわたって書込み電流Ｉｗ１が印加される。

２．４．３ 第２実施形態の変形例に係る効果
第２実施形態の変形例によれば、メモリデバイス２は、ライト動作に先立ってリード動作を実行する。これにより、不要なライト動作を省略することができる。また、リードパルスの極性とライトパルスの極性とが互いに異なる場合、メモリデバイス２は、当該リードパルスに先行するリカバリパルス、及びリードパルスとライトパルスとの間に予定されているリカバリパルス（ライトパルスに先行するリカバリパルス）を省略する。これにより、不要なリカバリ動作を省略しつつ、連続するリード動作とライト動作にわたって、同じ極性のパルスが連続することを抑制することができる。このため、スイッチング素子のエンデュランスの劣化を抑制することができる。

３． 第３実施形態
次に、第３実施形態について説明する。第３実施形態は、データ“１”を書き込むライトパルスに対応するリカバリパルスが、当該ライトパルスの前に印加される点において、第１実施形態と異なる。以下では、第１実施形態及び第２実施形態と異なる構成及び動作について主に説明する。第１実施形態及び第２実施形態と同等の構成及び動作については、説明を適宜省略する。

３．１ フローチャート
図２１は、第３実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。図２１は、第１実施形態における図４に対応する。

メモリコントローラ３からコマンドを受信すると（開始）、制御回路１８は、受信したコマンドが、条件Ａを満たすライトコマンド、又はリードコマンドであるか否かを判定する（Ｓ４１）。条件Ａは、ライトコマンドが、リードパルスの極性と同じ極性を有するライトパルスに対応することである。

受信したコマンドが条件Ａを満たすライトコマンド、又はリードコマンドである場合（Ｓ４１；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスを印加する（Ｓ４２）。

Ｓ４２の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ４３）。

受信したコマンドが条件Ａを満たすライトコマンド、及びリードコマンドのいずれでもない場合（Ｓ４１；ｎｏ）、制御回路１８は、受信したコマンドが、条件Ｂを満たすライトコマンドであるか否かを判定する（Ｓ４４）。条件Ｂは、ライトコマンドが、リードパルスの極性と反転する極性を有するライトパルスに対応することである。

受信したコマンドが条件Ｂを満たすライトコマンドである場合（Ｓ４４；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ４５）。

Ｓ４５の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスを印加する（Ｓ４６）。

Ｓ４３の処理の後、Ｓ４６の処理の後、又は受信したコマンドが条件Ｂを満たすライトコマンドでない場合（Ｓ４４；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

３．２ 第３実施形態に係る効果
第３実施形態によれば、メモリデバイス２は、データ“０”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｗ０及びＩｒｅｃ＿ｗ０を交互にこの順に印加する。メモリデバイス２は、データ“１”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｗ１及びＩｗ１を交互にこの順に印加する。メモリデバイス２は、リード動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒ及びＩｒｅｃ＿ｒを交互にこの順に印加する。これにより、ライト動作及びリード動作が実行されるたび、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にすることができる。加えて、データ“０”のライト動作又はリード動作と、データ“１”のライト動作と、が連続して実行される場合でも、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にすることができる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

４． 第４実施形態
次に、第４実施形態について説明する。第４実施形態は、リカバリパルスとライトパルス及びリードパルスとの実行順が反対になる点において、第３実施形態と異なる。以下では、第３実施形態と異なる構成及び動作について主に説明する。第３実施形態と同等の構成及び動作については、説明を適宜省略する。

４．１ フローチャート
図２２は、第４実施形態に係るメモリデバイスにおける一連の動作の一例を示すフローチャートである。図２２は、第３実施形態における図２１に対応する。

メモリコントローラ３からコマンドを受信すると（開始）、制御回路１８は、受信したコマンドが、条件Ａを満たすライトコマンド、又はリードコマンドであるか否かを判定する（Ｓ５１）。

受信したコマンドが条件Ａを満たすライトコマンド、又はリードコマンドである場合（Ｓ５１；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ５２）。

Ｓ５２の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルス又はリードパルスを印加する（Ｓ５３）。

受信したコマンドが条件Ａを満たすライトコマンド、及びリードコマンドのいずれでもない場合（Ｓ５１；ｎｏ）、制御回路１８は、受信したコマンドが、条件Ｂを満たすライトコマンドであるか否かを判定する（Ｓ５４）。

受信したコマンドが条件Ｂを満たすライトコマンドである場合（Ｓ５４；ｙｅｓ）、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスを印加する（Ｓ５５）。

Ｓ５５の処理の後、ロウ選択回路１１及びカラム選択回路１２は、選択メモリセルＭＣに、ライトパルスの極性と反転する極性を有するリカバリパルスを印加する（Ｓ５６）。

Ｓ５３の処理の後、Ｓ５６の処理の後、又は受信したコマンドが条件Ｂを満たすライトコマンドでない場合（Ｓ５４；ｎｏ）、メモリデバイス２における一連の動作は終了となる（終了）。

４．２ 第４実施形態に係る効果
第４実施形態によれば、メモリデバイス２は、データ“０”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｗ０及びＩｗ０を交互にこの順に印加する。メモリデバイス２は、データ“１”のライト動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｗ１及びＩｒｅｃ＿ｗ１を交互にこの順に印加する。メモリデバイス２は、リード動作において、選択メモリセルＭＣに、互いに異なる極性を有する電流Ｉｒｅｃ＿ｒ及びＩｒを交互にこの順に印加する。これにより、第３実施形態と同様に、データ“０”のライト動作又はリード動作と、データ“１”のライト動作と、が連続して実行される場合でも、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にすることができる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

５． 第５実施形態
次に、第５実施形態について説明する。第５実施形態は、ライト動作及びリード動作以外の動作でリカバリパルスが印加される点において、第１実施形態～第４実施形態と異なる。以下では、第１実施形態～第４実施形態と異なる構成及び動作について主に説明する。第１実施形態～第４実施形態と同等の構成及び動作については、説明を適宜省略する。

５．１ メモリコントローラの構成
図２３は、第５実施形態に係るメモリコントローラの構成の一例を示すブロック図である。メモリコントローラ３は、正選択数３ａ及び負選択数３ｂを記憶する。

正選択数３ａは、メモリセルアレイ１０内の複数のメモリセルＭＣの選択に際して、正の極性を有するパルスを使用した回数である。より具体的には、正選択数３ａは、データ“０”のライト動作及びリード動作の総数である。

負選択数３ｂは、メモリセルアレイ１０内の複数のメモリセルＭＣの選択に際して、負の極性を有するパルスを使用した回数である。より具体的には、負選択数３ｂは、データ“１”のライト動作の総数である。

メモリコントローラ３は、例えば、正選択数３ａ及び負選択数３ｂを、メモリセルアレイ１０内の所定のメモリ領域毎に管理する。これにより、メモリコントローラ３は、スイッチング素子ＳＷをオン状態にするために使用されたパルスの極性の偏りを把握することができる。

なお、正選択数３ａ及び負選択数３ｂの和は、ライト動作及びリード動作の総数である。これにより、メモリコントローラ３は、スイッチング素子ＳＷをオン状態にした回数の総数を把握することができる。

５．２ メモリコントローラの動作（フローチャート）
図２４は、第５実施形態に係るメモリコントローラにおける一連の動作の一例を示すフローチャートである。

データを書き込む旨の要求、又はデータを読み出す旨の要求を外部のホスト機器から受信すると（開始）、メモリコントローラ３は、ライトコマンド又はリードコマンドをメモリデバイス２に送信する（Ｓ５１）。

メモリコントローラ３は、ライトコマンドに対応するライトパルス、又はリードコマンドに対応するリードパルスの極性は正であるか否かを判定する（Ｓ５２）。

ライトパルス又はリードパルスの極性が正である場合（Ｓ５２；ｙｅｓ）、メモリコントローラ３は、正選択数３ａをインクリメントする（Ｓ５３）。具体的には、データ“０”のライト動作の実行を指示するライトコマンド又はリードコマンドを送信した場合、メモリコントローラ３は、正選択数３ａをインクリメントする。

ライトパルス又はリードパルスの極性が負である場合（Ｓ５２；ｙｅｓ）、メモリコントローラ３は、負選択数３ｂをインクリメントする（Ｓ５４）。具体的には、データ“１”のライト動作の実行を指示するライトコマンドを送信した場合、メモリコントローラ３は、負選択数３ｂをインクリメントする。

Ｓ５３の処理の後、又はＳ５４の処理の後、メモリコントローラ３は、正選択数３ａと負選択数３ｂとの差が閾値以上であるか否かを判定する（Ｓ５５）。閾値は、正の整数である。

正選択数３ａと負選択数３ｂとの差が閾値以上である場合（Ｓ５５；ｙｅｓ）、メモリコントローラ３は、リフレッシュコマンドを送信する（Ｓ５６）。リフレッシュコマンドは、メモリデバイス２にリフレッシュ動作の実行を指示するコマンドである。リフレッシュ動作は、スイッチング素子ＳＷをオン状態にする際に使用されるパルスの極性の偏りに伴うスイッチング素子ＳＷのエンデュランスの劣化を抑制するための動作である。

Ｓ５６の処理の後、メモリコントローラ３は、正選択数３ａ及び負選択数３ｂを“０”にリセットする（Ｓ５７）。

正選択数３ａと負選択数３ｂとの差が閾値未満である場合（Ｓ５５；ｎｏ）、又はＳ５７の処理の後、メモリコントローラ３における一連の動作は終了となる（終了）。

５．３ メモリデバイスの動作（タイミングチャート）
図２５は、第５実施形態に係るメモリデバイスにおけるリフレッシュ動作の一例を示すタイミングチャートである。図２５では、メモリコントローラ３からのリフレッシュコマンドに基づいて選択メモリセルＭＣに印加される電流信号が示される。

リフレッシュコマンドを受信すると、メモリデバイス２は、リフレッシュ動作を実行する。具体的には、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｐ（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｐにわたって書込み電流Ｉｒｅｃ＿ｐが印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｎ（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｎにわたって電流Ｉｒｅｃ＿ｎが印加される。期間Ｄｒｅｃ＿ｐと期間Ｄｒｅｃ＿ｎとの間の期間は、任意の長さにすることができる。書込み電流Ｉｒｅｃ＿ｐが正の極性を有するのに対し、電流Ｉｒｅｃ＿ｎは、負の極性を有する。

電流Ｉｒｅｃ＿ｐ及びＩｒｅｃ＿ｎの各々は、書込み電流Ｉｗ０及びＩｗ１よりも小さい。電流Ｉｒｅｃ＿ｐ及びＩｒｅｃ＿ｎの各々は、読出し電流Ｉｒより小さくてもよい。電流Ｉｒｅｃ＿ｐ及びＩｒｅｃ＿ｎは、互いに等しくてもよい。電流Ｉｒｅｃ＿ｐ及びＩｒｅｃ＿ｎは、互いに異なっていてもよい。

期間Ｄｒｅｃ＿ｐ及びＤｒｅｃ＿ｎの各々は、期間Ｄｗ０及びＤｗ１よりも短い。期間Ｄｒｅｃ＿ｐ及びＤｒｅｃ＿ｎの各々は、期間Ｄｒより短くてもよい。期間Ｄｒｅｃ＿ｐ及びＤｒｅｃ＿ｎは、互いに等しくてもよい。期間Ｄｒｅｃ＿ｐ及びＤｒｅｃ＿ｎは、互いに異なっていてもよい。

また、電圧Ｖｒｅｃ＿ｐ、及びＶｒｅｃ＿ｎの各々は、書込み電圧Ｖｗ０及びＶｗ１よりも小さい。電圧Ｖｒｅｃ＿ｎ及びＶｒｅｃ＿ｐの各々は、読出し電圧Ｖｒより小さくてもよい。電圧Ｖｒｅｃ＿ｐ及びＶｒｅｃ＿ｎは、互いに等しくてもよい。電圧Ｖｒｅｃ＿ｐ及びＶｒｅｃ＿ｎは、互いに異なっていてもよい。

なお、図２５では、リフレッシュ動作において、期間Ｄｒｅｃ＿ｐにわたって書込み電流Ｉｒｅｃ＿ｐが印加された後、期間Ｄｒｅｃ＿ｎにわたって電流Ｉｒｅｃ＿ｎが印加される場合について示したが、これに限られない。例えば、リフレッシュ動作において、期間Ｄｒｅｃ＿ｎにわたって書込み電流Ｉｒｅｃ＿ｎが印加された後、期間Ｄｒｅｃ＿ｐにわたって電流Ｉｒｅｃ＿ｐが印加されてもよい。

５．４ 第５実施形態に係る効果
第５実施形態によれば、リフレッシュコマンドを受信すると、メモリデバイス２は、リフレッシュ動作を実行する。リフレッシュ動作において、メモリデバイス２は、互いに異なる極性を有する電流Ｉｒｅｃ＿ｐ及びＩｒｅｃ＿ｎを交互に印加する。これにより、ライト動作及びリード動作においてリカバリパルスを印加するか否かに関わらず、選択メモリセルＭＣ内のスイッチング素子ＳＷを、互いに異なる極性を有する２つの信号によって交互にオン状態にする動作を実行することができる。このため、スイッチング素子ＳＷをオン状態にする信号の極性の偏りに伴うスイッチング素子ＳＷの特性の劣化を緩和できる。

また、正選択数３ａ及び負選択数３ｂの差が閾値以上である場合、メモリコントローラ３は、リフレッシュコマンドをメモリデバイス２に送信する。これにより、メモリコントローラ３は、スイッチング素子ＳＷをオン状態にする信号の極性の偏りが顕著となる前に、定期的にリフレッシュ動作の実行をメモリデバイス２に指示することができる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

５．５ 第５実施形態の変形例
なお、上述の第５実施形態では、リフレッシュ動作を実行するか否かが、正選択数３ａと負選択数３ｂとの差に基づいて判定される場合について説明したが、これに限られない。例えば、リフレッシュ動作を実行するか否かは、ライト動作及びリード動作の総数に基づいて判定されてもよい。

５．５．１ メモリコントローラの動作（フローチャート）
図２６は、第５実施形態の変形例に係るメモリコントローラにおける一連の動作の一例を示すフローチャートである。

データを書き込む又は読み出す旨の要求を外部のホスト機器から受信すると（開始）、メモリコントローラ３は、ライトコマンド又はリードコマンドをメモリデバイス２に送信する（Ｓ６１）。

メモリコントローラ３は、ライト動作及びリード動作の総数をインクリメントする（Ｓ６２）。

メモリコントローラ３は、ライト動作及びリード動作の総数が閾値以上であるか否かを判定する（Ｓ６３）。閾値は、正の整数である。

ライト動作及びリード動作の総数が閾値以上である場合（Ｓ６３；ｙｅｓ）、メモリコントローラ３は、リフレッシュコマンドを送信する（Ｓ６４）。

メモリコントローラ３は、ライト動作及びリード動作の総数を“０”にリセットする（Ｓ６５）。

ライト動作及びリード動作の総数が閾値未満である場合（Ｓ６３；ｎｏ）、又はＳ６５の処理の後、メモリコントローラ３における一連の動作は終了となる（終了）。

５．５．２ 第５実施形態の変形例に係る効果
第５実施形態の変形例によれば、ライト動作及びリード動作の総数が閾値以上である場合、メモリコントローラ３は、リフレッシュコマンドをメモリデバイス２に送信する。これにより、第５実施形態と同様に、メモリコントローラ３は、スイッチング素子ＳＷをオン状態にする信号の極性の偏りが顕著となる前に、定期的にリフレッシュ動作の実行をメモリデバイス２に指示することができる。したがって、スイッチング素子ＳＷのエンデュランスの劣化を抑制することができる。

６． その他
上述の第１実施形態～第５実施形態では、ＭＲＡＭのような磁気メモリデバイスにリカバリパルスが適用される場合を例に説明したが、これに限らない。例えば、ＭＲＡＭと同様の抵抗変化メモリ、例えばＰＣＲＡＭ（Phase - Change Random Access Memory）、及びＲｅＲＡＭ（Resistive Random Access Memory）等の抵抗変化メモリにもリカバリパルスを適用可能である。

ＰＣＲＡＭ及びＲｅＲＡＭ等の抵抗変化メモリでは、ライト動作の際に抵抗変化素子ＳＥに印加されるパルスの極性は、データによって変化しない。以下では、一例としてＰＣＲＡＭにリカバリパルスを適用する場合について説明する。

リカバリパルスは、ライトパルスに対して、第１実施形態と同様の順番で印加されてもよい。図２７及び図２８は、その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャートである。図２７及び図２８はそれぞれ、第１実施形態における図５及び図６に対応する。

データ“０”を書き込む場合、選択メモリセルＭＣ内のスイッチング素子ＳＷは、書込み電圧Ｖｗ０’（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｗ０’にわたって書込み電流Ｉｗ０’が印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｗ０’（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ０’にわたって電流Ｉｒｅｃ＿ｗ０’が印加される。期間Ｄｗ０’と期間Ｄｒｅｃ＿ｗ０’との間の期間は、任意の長さにすることができる。書込み電流Ｉｗ０’が正の極性を有するのに対し、電流Ｉｒｅｃ＿ｗ０’は、負の極性を有する。

データ“１”を書き込む場合、選択メモリセルＭＣ内のスイッチング素子ＳＷは、書込み電圧Ｖｗ１’（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｗ１’にわたって書込み電流Ｉｗ１’が印加される。しかる後、選択メモリセルＭＣ内のスイッチング素子ＳＷは、電圧Ｖｒｅｃ＿ｗ１’（図示せず）が印加されることにより、オン状態となる。これにより、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ１’にわたって電流Ｉｒｅｃ＿ｗ１’が印加される。期間Ｄｗ１’と期間Ｄｒｅｃ＿ｗ１’との間の期間は、任意の長さにすることができる。書込み電流Ｉｗ１’は、書込み電流Ｉｗ０’よりも大きく、かつ書込み電流Ｉｗ０’と同じ極性を有する。期間Ｄｗ１’は、期間Ｄｗ０’より短い。書込み電流Ｉｗ１’が正の極性を有するのに対し、電流Ｉｒｅｃ＿ｗ１’は、負の極性を有する。

データを読み出す場合の動作は、第１実施形態における図７と同等である。

また、リカバリパルスは、ライトパルスに対して、第２実施形態と同様の順番で印加されてもよい。図２９及び図３０は、その他の変形例に係るメモリデバイスにおけるライト動作の一例を示すタイミングチャートである。図２９及び図３０はそれぞれ、第２実施形態における図１３及び図１４に対応する。

データ“０”を書き込む場合、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ０’にわたって電流Ｉｒｅｃ＿ｗ０’が印加された後、期間Ｄｗ０’にわたって書込み電流Ｉｗ０’が印加されてもよい。

データ“１”を書き込む場合、選択メモリセルＭＣには、期間Ｄｒｅｃ＿ｗ１’にわたって電流Ｉｒｅｃ＿ｗ１’が印加された後、期間Ｄｗ１’にわたって書込み電流Ｉｗ１’が印加されてもよい。

この場合、データを読み出す場合の動作は、第２実施形態における図１４と同等である。

なお、電流Ｉｒｅｃ＿ｗ０’及びＩｒｅｃ＿ｗ１’の各々は、書込み電流Ｉｗ０’及びＩｗ１’よりも小さい。電流Ｉｒｅｃ＿ｗ０’及びＩｒｅｃ＿ｗ１’の各々は、読出し電流Ｉｒより小さくてもよい。電流Ｉｒｅｃ＿ｗ０’及びＩｒｅｃ＿ｗ１は、互いに等しくてもよい。電流Ｉｒｅｃ＿ｗ０’及びＩｒｅｃ＿ｗ１’は、互いに異なっていてもよい。

期間Ｄｒｅｃ＿ｗ０’及びＤｒｅｃ＿ｗ１’の各々は、期間Ｄｗ０’及びＤｗ１’よりも短い。期間Ｄｒｅｃ＿ｗ０’及びＤｒｅｃ＿ｗ１’の各々は、期間Ｄｒより短くてもよい。期間Ｄｒｅｃ＿ｗ０’及びＤｒｅｃ＿ｗ１’は、互いに等しくてもよい。期間Ｄｒｅｃ＿ｗ０’及びＤｒｅｃ＿ｗ１’は、互いに異なっていてもよい。

また、電圧Ｖｒｅｃ＿ｗ０’、及びＶｒｅｃ＿ｗ１’の各々は、書込み電圧Ｖｗ０’及びＶｗ１’よりも小さい。電圧Ｖｒｅｃ＿ｗ０’及びＶｒｅｃ＿ｗ１’の各々は、読出し電圧Ｖｒより小さくてもよい。電圧Ｖｒｅｃ＿ｗ０’及びＶｒｅｃ＿ｗ１’は、互いに等しくてもよい。電圧Ｖｒｅｃ＿ｗ０’及びＶｒｅｃ＿ｗ１’は、互いに異なっていてもよい。

以上のように動作することにより、ＭＲＡＭ以外の抵抗変化メモリについても、リカバリパルスを適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリシステム
２…メモリデバイス
３…メモリコントローラ
３ａ…正選択数
３ｂ…負選択数
１０…メモリセルアレイ
１１…ロウ選択回路
１２…カラム選択回路
１３…デコード回路
１４…書込み回路
１５…読出し回路
１６…電圧生成回路
１７…入出力回路
１８…制御回路
２１，２３…強磁性層
２２…非磁性層

Claims (21)

1. 直列に接続された抵抗変化素子及びスイッチング素子を含むメモリセルと、
   第１電流に基づき前記抵抗変化素子を第１抵抗値にする第１動作と、第２電流に基づき前記抵抗変化素子を前記第１抵抗値と異なる第２抵抗値にする第２動作と、第３電流に基づき前記抵抗変化素子が前記第１抵抗値か前記第２抵抗値かを判定する第３動作と、を実行するように構成された制御回路と、
   を備え、
   前記制御回路は、少なくとも１つの動作において、互いに異なる極性を有する２つの電流を前記メモリセルに交互に流すように構成された、
   メモリデバイス。
2. 前記少なくとも１つの動作は、前記第１動作を含み、
   前記制御回路は、前記第１動作において、前記第１電流と、前記第１電流の極性と異なる極性を有する第４電流と、を前記メモリセルに交互に流すように構成された、
   請求項１記載のメモリデバイス。
3. 前記少なくとも１つの動作は、前記第２動作を更に含み、
   前記制御回路は、前記第２動作において、前記第２電流と、前記第２電流の極性と異なる極性を有する第５電流と、を前記メモリセルに交互に流すように構成された、
   請求項２記載のメモリデバイス。
4. 前記少なくとも１つの動作は、前記第３動作を含み、
   前記制御回路は、前記第３動作において、前記第３電流と、前記第３電流の極性と異なる極性を有する第６電流と、を前記メモリセルに交互に流すように構成された、
   請求項１記載のメモリデバイス。
5. 前記少なくとも１つの動作は、前記第１動作、前記第２動作、及び前記第３動作を含み、
   前記制御回路は、
   前記第１動作において、前記第１電流と、前記第１電流の極性と異なる極性を有する第４電流と、を前記メモリセルに交互に流し、
   前記第２動作において、前記第２電流と、前記第２電流の極性と異なる極性を有する第５電流と、を前記メモリセルに交互に流し、
   前記第３動作において、前記第３電流と、前記第３電流の極性と異なる極性を有する第６電流と、を前記メモリセルに交互に流す
   ように構成された、
   請求項１記載のメモリデバイス。
6. 前記第４電流、前記第５電流、及び前記第６電流の各々は、前記第１電流、及び前記第２電流より小さい、
   請求項５記載のメモリデバイス。
7. 前記第４電流、前記第５電流、及び前記第６電流の各々は、前記第３電流より小さい、
   請求項６記載のメモリデバイス。
8. 前記第４電流が流れる期間、前記第５電流が流れる期間、及び前記第６電流が流れる期間の各々は、前記第１電流が流れる期間、及び前記第２電流が流れる期間より短い、
   請求項５記載のメモリデバイス。
9. 前記第４電流が流れる期間、前記第５電流が流れる期間、及び前記第６電流が流れる期間の各々は、前記第３電流が流れる期間より短い、
   請求項８記載のメモリデバイス。
10. 前記制御回路は、
    前記第１動作において、前記第１電流の後に前記第４電流を前記メモリセルに流し、
    前記第２動作において、前記第２電流の後に前記第５電流を前記メモリセルに流し、
    前記第３動作において、前記第３電流の後に前記第６電流を前記メモリセルに流す
    ように構成された、
    請求項５記載のメモリデバイス。
11. 前記制御回路は、前記第２電流の極性及び前記第３電流の極性が互いに異なり、かつ前記第２動作が前記第３動作の後に連続する場合、前記第３電流の後に、前記第６電流を前記メモリセルに流すことなく、前記第２電流を流すように構成された、
    請求項１０記載のメモリデバイス。
12. 前記制御回路は、
    前記第１動作において、前記第１電流の前に前記第４電流を前記メモリセルに流し、
    前記第２動作において、前記第２電流の前に前記第５電流を前記メモリセルに流し、
    前記第３動作において、前記第３電流の前に前記第６電流を前記メモリセルに流す
    ように構成された、
    請求項５記載のメモリデバイス。
13. 前記制御回路は、前記第２電流の極性及び前記第３電流の極性が互いに異なり、かつ前記第２動作が前記第３動作の後に連続する場合、前記第３電流の後に、前記第５電流を前記メモリセルに流すことなく、前記第２電流を流すように構成された、
    請求項１２記載のメモリデバイス。
14. 前記制御回路は、
    前記第１動作において、前記第１電流の前に前記第４電流を前記メモリセルに流し、
    前記第２動作において、前記第２電流の後に前記第５電流を前記メモリセルに流し、
    前記第３動作において、前記第３電流の前に前記第６電流を前記メモリセルに流す
    ように構成された、
    請求項５記載のメモリデバイス。
15. 前記制御回路は、
    前記第１動作において、前記第１電流の後に前記第４電流を前記メモリセルに流し、
    前記第２動作において、前記第２電流の前に前記第５電流を前記メモリセルに流し、
    前記第３動作において、前記第３電流の後に前記第６電流を前記メモリセルに流す
    ように構成された、
    請求項５記載のメモリデバイス。
16. 前記少なくとも１つの動作は、前記第１動作、前記第２動作、及び前記第３動作と異なる第４動作を含み、
    前記制御回路は、前記第４動作において、第７電流と、前記第７電流の極性と異なる極性を有する第８電流と、を前記メモリセルに交互に流すように構成された、
    請求項１記載のメモリデバイス。
17. 前記第７電流及び前記第８電流の各々は、前記第１電流及び前記第２電流より小さい、
    請求項１６記載のメモリデバイス。
18. 前記第７電流及び前記第８電流の各々は、前記第３電流より小さい、
    請求項１７記載のメモリデバイス。
19. 前記第７電流が流れる期間、及び前記第８電流が流れる期間の各々は、前記第１電流が流れる期間、及び前記第２電流が流れる期間より短い、
    請求項１６記載のメモリデバイス。
20. 前記第７電流が流れる期間、及び前記第８電流が流れる期間の各々は、前記第３電流が流れる期間より短い、
    請求項１９記載のメモリデバイス。
21. 前記制御回路は、コマンドに応じて、前記第４動作を実行するように構成された、
    請求項１６記載のメモリデバイス。
    

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