TW202326724A - 記憶體裝置 - Google Patents

Abstract

本發明之實施形態提供一種可抑制開關元件劣化之記憶體裝置。  實施形態之記憶體裝置具備：記憶胞，其包含串聯連接之電阻變化元件及開關元件；及控制電路。控制電路以執行下述動作之方式而構成：第1動作，其基於第1電流將電阻變化元件設為第1電阻值；第2動作，其基於第2電流，將電阻變化元件設為與第1電阻值不同之第2電阻值；及第3動作，其基於第3電流，判定電阻變化元件為第1電阻值抑或第2電阻值。控制電路構成為於至少1個動作中，將具有互不相同之極性之2個電流於記憶胞中交替流通。

Description

記憶體裝置

實施形態係關於一種記憶體裝置。

業已知悉使用電阻變化元件作為記憶元件之記憶體裝置。電阻變化元件與開關元件串聯連接而作為記憶胞發揮功能。對於開關元件使用雙端子型開關元件。

本發明所欲解決之問題在於提供一種可抑制開關元件劣化之記憶體裝置。

實施形態之記憶體裝置具備：包含串聯連接之電阻變化元件及開關元件之記憶胞、及控制電路。上述控制電路構成為執行下述動作，即：第1動作，其基於第1電流，將上述電阻變化元件設為第1電阻值；第2動作，其基於第2電流，將上述電阻變化元件設為與上述第1電阻值不同之第2電阻值；及第3動作，其基於第3電流，判定上述電阻變化元件為上述第1電阻值抑或上述第2電阻值。上述控制電路構成為於至少1個動作中將具有互不相同之極性之2個電流於上述記憶胞中交替流通。

以下，參照圖式，針對若干個實施形態進行說明。此外，於以下之說明中，針對具有同一功能及構成之構成要素，賦予共通之參考符號。又，於區別具有共通之參考符號之複數個構成要素之情形下，對該共通之參考符號賦予尾標而進行區別。

1.第1實施形態  針對第1實施形態進行說明。

1.1 構成  1.1.1 記憶體系統  首先，針對包含第1實施形態之記憶體裝置之記憶體系統之構成進行說明。圖1係顯示包含第1實施形態之記憶體裝置之記憶體系統之構成之一例之方塊圖。

記憶體系統1係記憶裝置。記憶體系統1執行資料之寫入動作、及讀取動作。記憶體系統1包含記憶體裝置2及記憶體控制器3。

記憶體裝置2例如係磁性記憶裝置(MRAM：Magnetoresistive Random Access Memory，磁性隨機存取記憶體)。記憶體裝置2非揮發地記憶資料。記憶體裝置2包含磁阻效應元件作為記憶元件。磁阻效應元件係藉由磁穿隧接面(MTJ：Magnetic Tunnel Junction)而具有磁阻效應(Magnetoresistance effect)之電阻變化元件之一種。磁阻效應元件亦被稱為MTJ元件。

記憶體控制器3例如由如SoC(System-on-a-Chip，系統單晶片)之積體電路構成。記憶體控制器3相應於來自外部之未圖示之主機器之請求，對於記憶體裝置2執行寫入動作及讀取動作等。於寫入動作時，記憶體控制器3將寫入之資料發送至記憶體裝置2。又，於讀取動作時，記憶體控制器3接收自記憶體裝置2讀出之資料。

1.1.2 記憶體裝置  其次，接著參照圖1，針對第1實施形態之記憶體裝置之內部構成進行說明。

記憶體裝置2具備記憶胞陣列10、列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16、輸入輸出電路17、及控制電路18。

記憶胞陣列10係記憶體裝置2之資料之記憶部。記憶胞陣列10具備複數個記憶胞MC。複數個記憶胞MC各自與列(row)及行(column)之組建立對應關係。位於同一列之記憶胞MC連接於同一字元線WL，位於同一行之記憶胞MC連接於同一位元線BL之組。

列選擇電路11係選擇記憶胞陣列10之列之電路。列選擇電路11經由字元線WL與記憶胞陣列10連接。對列選擇電路11，供給來自解碼電路13之位址ADD之解碼結果(列位址)。列選擇電路11選擇與基於位址ADD之解碼結果之列對應之字元線WL。以下，所選擇之字元線WL稱為選擇字元線WL。又，選擇字元線WL以外之字元線WL稱為非選擇字元線WL。

行選擇電路12係選擇記憶胞陣列10之行之電路。行選擇電路12經由位元線BL與記憶胞陣列10連接。對行選擇電路12，供給來自解碼電路13之位址ADD之解碼結果(行位址)。行選擇電路12選擇與基於位址ADD之解碼結果之行對應之位元線BL。以下，所選擇之位元線BL稱為選擇位元線BL。又，選擇位元線BL以外之位元線BL稱為非選擇位元線BL。

此外，藉由選擇字元線WL及選擇位元線BL而特定出之記憶胞MC稱為選擇記憶胞MC。選擇記憶胞MC以外之記憶胞MC稱為非選擇記憶胞MC。可向選擇記憶胞MC，經由選擇字元線WL及選擇位元線BL流通特定電流。

解碼電路13係對來自輸入輸出電路17之位址ADD進行解碼之解碼器。解碼電路13將位址ADD之解碼結果供給至列選擇電路11、及行選擇電路12。位址ADD包含所選擇之行位址、及列位址。

寫入電路14例如包含寫入驅動器(未圖示)。寫入電路14於寫入動作中向記憶胞MC寫入資料。

讀出電路15例如包含感測放大器(未圖示)。讀出電路15於讀取動作中自記憶胞MC讀出資料。

電壓產生電路16利用自記憶體裝置2之外部(未圖示)提供之電源電壓，產生用於記憶胞陣列10之各種動作之電壓。例如，電壓產生電路16產生於寫入動作時所需之各種電壓，並輸出至寫入電路14。又，例如，電壓產生電路16產生於讀取動作時所需之各種電壓，並輸出至讀出電路15。

輸入輸出電路17管理與記憶體控制器3之通訊。輸入輸出電路17將來自記憶體控制器3之位址ADD傳送至解碼電路13。輸入輸出電路17將來自記憶體控制器3之指令CMD傳送至控制電路18。輸入輸出電路17於記憶體控制器3與控制電路18之間收發各種控制信號CNT。輸入輸出電路17將來自記憶體控制器3之資料DAT傳送至寫入電路14。輸入輸出電路17將自讀出電路15傳送之資料DAT輸出至記憶體控制器3。

控制電路18例如包含如CPU(Central Processing Unit，中央處理單元)之處理器、及ROM(Read Only Memory，唯讀記憶體)。控制電路18基於控制信號CNT及指令CMD，控制記憶體裝置2內之列選擇電路11、行選擇電路12、解碼電路13、寫入電路14、讀出電路15、電壓產生電路16、及輸入輸出電路17之動作。

1.1.3 記憶胞陣列  其次，針對第1實施形態之記憶體裝置之記憶胞陣列之電路構成進行說明。

圖2係顯示第1實施形態之記憶胞陣列之電路構成之一例之電路圖。於圖2中，字元線WL及位元線BL各自藉由包含索引(″＜＞″)之尾標進行分類而顯示。

記憶胞陣列10包含：複數個記憶胞MC、複數條字元線WL、及複數條位元線BL。於圖2之例中，複數個記憶胞MC包含(M+1)×(N+1)個記憶胞MC＜0,0＞、MC＜0,1＞、…、MC＜0,N＞、MC＜1,0＞、…、及MC＜M,N＞之(M及N為2以上之整數)。此外，於圖2之例中，針對M及N為2以上之整數之情形進行了顯示，但不限定於其。M及N可為0或1。複數條字元線WL包含(M+1)條字元線WL＜0＞、WL＜1＞、…、及WL＜M＞。複數條位元線BL包含(N+1)條位元線BL＜0＞、BL＜1＞、…、及BL＜N＞。

複數個記憶胞MC矩陣狀配置。記憶胞MC與1條字元線WL、及1條位元線BL之組建立對應關係。亦即，記憶胞MC＜i,j＞(0≦i≦M、0≦j≦N)連接於字元線WL＜i＞、位元線BL＜j＞。記憶胞MC＜i,j＞包含開關元件SW＜i,j＞、及電阻變化元件SE＜i,j＞。開關元件SW＜i,j＞及電阻變化元件SE＜i,j＞被串聯連接。

開關元件SW係雙端子型開關元件。雙端子型開關元件就不包含第3個端子之點與電晶體等3端子型開關元件不同。更具體而言，例如，於施加於對應之記憶胞MC之電壓未達臨限值電壓Vth時，開關元件SW作為電阻值較大之絕緣體將電流截斷(成為關斷狀態)。於施加於對應之記憶胞MC之電壓為臨限值電壓Vth以上時，開關元件SW作為電阻值較小之導電體將電流流通(成為導通狀態)。開關元件SW無論施加於2端子間之電壓為哪一極性(不拘於流通之電流之方向)，均相應於施加於對應之記憶胞MC之電壓之大小，而切換將電流流通或截斷。

根據如以上之構成，於選擇記憶胞MC時，選擇記憶胞MC內之開關元件SW成為導通狀態。藉此，可於選擇記憶胞MC內之電阻變化元件SE中流通電流。

電阻變化元件SE係記憶元件。電阻變化元件SE可基於當開關元件SW為導通狀態時流通之電流，將電阻值切換為低電阻狀態與高電阻狀態。電阻變化元件SE根據該電阻狀態之變化，非揮發地記憶資料。

1.1.4 電阻變化元件  其次，針對第1實施形態之電阻變化元件之構成進行說明。

圖3係顯示第1實施形態之電阻變化元件之構成之一例之剖視圖。於圖3中顯示電阻變化元件SE為磁阻效應元件(MTJ元件)之情形之構成之一例。於為磁阻效應元件之情形下，電阻變化元件SE包含鐵磁層21、非磁性層22、及鐵磁層23。鐵磁層21、非磁性層22、及鐵磁層23積層於半導體基板(未圖示)之上方。

鐵磁層21係具有鐵磁之導電膜。鐵磁層21係作為記憶層(Storage Layer，存儲層)而使用。鐵磁層21在垂直於積層面之方向具有易磁化軸向。鐵磁層21之磁化方向為可變。鐵磁層21含有鐵(Fe)。鐵磁層21可進一步含有鈷(Co)、及鎳(Ni)中至少1種元素。又，鐵磁層21可進一步含有硼(B)。更具體而言，例如，鐵磁層21可含有鐵鈷硼(FeCoB)或硼化鐵(FeB)。

於鐵磁層21之膜面上設置非磁性層22。非磁性層22係具有非磁性之絕緣膜。非磁性層22係作為穿隧障壁層(Tunnel Barrier Layer)而使用。非磁性層22設置於鐵磁層21與鐵磁層23之間，與該等2個鐵磁層一起形成磁穿隧接面。又，非磁性層22於鐵磁層21之結晶化處理中，亦作為成為用於使結晶質之膜自與鐵磁層21之界面生長之晶核之片材發揮功能。非磁性層22具有膜面配向於(001)面之NaCl結晶構造。非磁性層22例如含有氧化鎂(MgO)。

於相對於非磁性層22位於與設置鐵磁層21之膜面為相反側之非磁性層22之膜面上設置鐵磁層23。鐵磁層23係具有鐵磁之導電膜。鐵磁層23係作為參考層(Reference Layer)而使用。鐵磁層23於垂直於膜面之方向具有易磁化軸向。鐵磁層23之磁化方向被固定。於圖3之例中，鐵磁層23之磁化方向往向鐵磁層21之方向。此外，所謂「磁化方向被固定」，意指磁化方向不會因可使鐵磁層21之磁化方向反轉之大小之轉矩而變化。鐵磁層23例如含有選自鈷鉑(CoPt)、鈷鎳(CoNi)、及鈷鈀(CoPd)之至少一種化合物。

磁阻效應元件可根據記憶層及參考層之磁化方向之相對關係為平行或反平行，而採取低電阻狀態及高電阻狀態之任一狀態。以下，作為使磁阻效應元件之電阻狀態變化之方式，針對使用自旋注入寫入方式之情形進行說明。於自旋注入寫入方式中，藉由在磁阻效應元件中流通寫入電流，而產生自旋轉矩。而且，藉由產生之自旋轉矩，而控制對於參考層之磁化方向之記憶層之磁化方向。

於自記憶層向參考層(於圖3中之箭頭A1之方向)於磁阻效應元件中流通寫入電流Iw0時，記憶層及參考層之磁化方向之相對關係為平行。於平行狀態時，磁阻效應元件被設定為低電阻狀態。低電阻狀態例如與資料「0」建立對應關係。低電阻狀態亦被稱為「P(Parallel，平行)狀態」。

又，於自參考層向記憶層(於圖3之箭頭A2之方向)於磁阻效應元件中流通較寫入電流Iw0為大之寫入電流Iw1時，記憶層及參考層之磁化方向之相對關係為反平行。於反平行狀態時，磁阻效應元件被設定為高電阻狀態。高電阻狀態例如與資料「1」建立對應關係。高電阻狀態亦被稱為「AP(Anti-Parallel，反平行)狀態」。

又，於在磁阻效應元件中流通讀出電流Ir時，記憶層及參考層之磁化方向不變化。讀出電路15基於讀出電流Ir，判定磁阻效應元件之電阻狀態為P狀態或AP狀態。藉此，讀出電路15可自記憶胞MC讀出資料。

以下，為便於說明，將用於向箭頭A1之方向流通電流之信號之極性設為正(positive)。將用於向箭頭A2之方向流通電流之信號之極性設為負(negative)。讀出電流Ir之極性設為正。

此外，電阻狀態與資料之對應關係不限定於上述之例。例如，P狀態及AP狀態可分別與資料「1」及「0」建立對應關係。又，讀出電流Ir之極性可為負。

1.2 動作  其次，針對第1實施形態之記憶體裝置之一系列動作進行說明。記憶體裝置2之一系列動作例如相應於來自記憶體控制器3之指令而執行。

1.2.1 流程圖  圖4係顯示第1實施形態之記憶體裝置之一系列動作之一例之流程圖。

於自記憶體控制器3接收指令時(開始)，記憶體裝置2之控制電路18判定接收到之指令是否為寫入指令或讀取指令(S1)。

於接收到之指令為寫入指令或讀取指令時(S1；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝或讀取脈衝(S2)。具體而言，於接收到之指令為寫入指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝。於接收到之指令為讀取指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加讀取脈衝。

於S2之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝或讀取脈衝之極性反轉之極性之恢復脈衝(S3)。具體而言，於在S2之處理中施加寫入脈衝時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝之極性反轉之極性之恢復脈衝。於在S2之處理中施加了讀取脈衝時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與讀取脈衝之極性反轉之極性之恢復脈衝。

於S3之處理之後、或於接收到之指令非為寫入指令及讀取指令之任一者時(S1；否)，記憶體裝置2之一系列動作結束(結束)。

此外，所謂脈衝係於有限之期間內施加於選擇記憶胞MC之信號。脈衝包含施加於選擇記憶胞MC之電壓信號。脈衝包含藉由電壓信號而於選擇記憶胞MC中流通之電流信號。

1.3.2 時序圖  圖5及圖6係顯示第1實施形態之記憶體裝置之寫入動作之一例之時序圖。圖7係顯示第1實施形態之記憶體裝置之讀取動作之一例之時序圖。圖5所示之寫入動作係對應於將電阻變化元件SE設為P狀態之動作(資料「0」之寫入動作)。圖6所示之寫入動作係對應於將電阻變化元件SE設為AP狀態之動作(資料「1」之寫入動作)。

於寫入資料「0」時，選擇記憶胞MC內之開關元件SW係藉由被施加寫入電壓Vw0(未圖示)，而成為導通狀態。藉此，對擇記憶胞MC，遍及期間Dw0施加寫入電流Iw0。而後，選擇記憶胞MC內之開關元件SW係藉由被施加電壓Vrec_w0(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Drec_w0施加電流Irec_w0。期間Dw0與期間Drec_w0之間之期間可設為任意長度。寫入電流Iw0具有正的極性，相對於此，電流Irec_w0具有負的極性。

於寫入資料「1」時，選擇記憶胞MC內之開關元件SW係藉由被施加寫入電壓Vw1(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Dw1施加寫入電流Iw1。而後，選擇記憶胞MC內之開關元件SW係藉由被施加電壓Vrec_w1(未圖示)，而成為導通狀態。藉此，遍及期間Drec_w1施加電流Irec_w1。期間Dw1與期間Drec_w1之間之期間可設為任意長度。寫入電流Iw1大於寫入電流Iw0，且具有與寫入電流Iw0反轉之極性。期間Dw1較期間Dw0為長。寫入電流Iw1具有負的極性，相對於此，電流Irec_w1具有正的極性。

於讀出資料時，選擇記憶胞MC內之開關元件SW藉由被施加讀出電壓Vr(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Dr施加讀出電流Ir。而後，選擇記憶胞MC內之開關元件SW藉由被施加電壓Vrec_r(未圖示)，而成為導通狀態。藉此，遍及期間Drec_r施加電流Irec_r。期間Dr與期間Drec_r之間之期間可設為任意長度。讀出電流Ir小於寫入電流Iw0及Iw1。期間Dr較期間Dw0及Dw1為短。讀出電流Ir具有正的極性，相對於此，電流Irec_r具有負的極性。

電流Irec_w0、Irec_w1、及Irec_r各者小於寫入電流Iw0及Iw1。電流Irec_w0、Irec_w1、及Irec_r各者可小於讀出電流Ir。電流Irec_w0、Irec_w1、及Irec_r可互為相等。電流Irec_w0、Irec_w1、及Irec_r可互不相同。

期間Drec_w0、Drec_w1、及Drec_r各者較期間Dw0及Dw1為短。期間Drec_w0、Drec_w1、及Drec_r各者可較期間Dr為短。期間Drec_w0、Drec_w1、及Drec_r可互為相等。期間Drec_w0、Drec_w1、及Drec_r可互不相同。

又，電壓Vrec_w0、Vrec_w1、及Vrec_r各者小於寫入電壓Vw0及Vw1。電壓Vrec_w0、Vrec_w1、及Vrec_r各者可小於讀出電壓Vr。電壓Vrec_w0、Vrec_w1、及Vrec_r可互為相等。電壓Vrec_w0、Vrec_w1、及Vrec_r可互不相同。

1.3 第1實施形態之效果  根據第1實施形態，記憶體裝置2於資料「0」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Iw0及Irec_w0。記憶體裝置2於資料「1」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Iw1及Irec_w1。記憶體裝置2於讀取動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Ir及Irec_r。藉此，每當執行寫入動作及讀取動作時，可藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態。因此，可抑制將開關元件SW設為導通狀態之信號之極性偏向正及負之一者。因此，可抑制開關元件SW之耐久性劣化。

1.4 第1實施形態之變化例  此外，於上述之第1實施形態中，針對在所有寫入動作及讀取動作時施加恢復脈衝之情形進行了說明，但不限定於此。例如，於預先知悉寫入動作及讀取動作之執行順序時，可省略恢復脈衝。

1.4.1 流程圖  圖8係顯示第1實施形態之變化例之記憶體裝置之一系列動作之一例之流程圖。

於自記憶體控制器3接收指令時(開始)，控制電路18判定接收到之指令是否為寫入指令(S11)。

於接收到之指令非為寫入指令時(S11；否)，記憶體裝置2之一系列動作結束(結束)。

於接收到之指令為寫入指令時(S11；是)，控制電路18於寫入動作之前執行讀取動作。列選擇電路11及行選擇電路12對選擇記憶胞MC施加讀取脈衝(S12)。

讀出電路15基於在S12之處理中施加之讀取脈衝，而自選擇記憶胞MC讀出資料。控制電路18判定讀出之資料與藉由接收到之寫入指令而寫入之資料是否不同(S13)。

於讀出之資料與寫入之資料一致時(S13；否)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與讀取脈衝之極性反轉之極性之恢復脈衝(S14)。於S14之處理之後，記憶體裝置2之一系列動作結束(結束)。

於讀出之資料與寫入之資料不同時(S13；是)，控制電路18判定與寫入之資料對應之寫入脈衝之極性和與讀出之資料對應之讀取脈衝之極性是否相同(S15)。

於寫入脈衝之極性與讀取脈衝之極性不同時(S15；否)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝(S16)。於S16之處理之後，記憶體裝置2之一系列動作結束(結束)。

於寫入脈衝之極性與讀取脈衝之極性相同時(S15；是)，列選擇電路11及行選擇電路12施加具有與讀取脈衝之極性反轉之極性之恢復脈衝(S17)。

於S17之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝(S18)。

於S18之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝之極性反轉之極性之恢復脈衝(S19)。於S19之處理之後，記憶體裝置2之一系列動作結束(結束)。

1.5.2 時序圖  圖9係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第1例之時序圖。圖10係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第2例之時序圖。圖11係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第3例之時序圖。第1例對應於讀出之資料與寫入之資料相同之情形。第2例對應於讀出之資料與寫入之資料不同，且寫入脈衝之極性與讀取脈衝之極性相同之情形。第3例對應於讀出之資料與寫入之資料不同，且寫入脈衝之極性與讀取脈衝之極性不同之情形。

於第1例～第3例之任一例中，均首先對選擇記憶胞MC，遍及期間Dr施加讀出電流Ir。

於第1例中，與寫入之資料相同之資料已被記憶於選擇記憶胞MC。亦即，無須要有寫入脈衝之施加。因此，於期間Dr之後，對選擇記憶胞MC，遍及期間Drec_r施加電流Irec_r。而後，省略寫入脈衝、及寫入脈衝後續之恢復脈衝。

於第2例中，例如，設想讀出之資料為「1」，相對於此，寫入之資料為「0」之情形。亦即，於第2例中，對選擇記憶胞MC施加具有與讀取脈衝之極性相同之正的極性之寫入脈衝。因此，於期間Dr之後，對選擇記憶胞MC，遍及期間Drec_r施加電流Irec_r。而後，於期間Drec_r之後，對選擇記憶胞MC，於遍及期間Dw0施加寫入電流Iw0之後，遍及期間Drec_w0施加電流Irec_w0。

於第3例中，例如，設想讀出之資料為「0」，相對於此，寫入之資料為「1」之情形。亦即，於第3例中，對選擇記憶胞MC施加具有與讀取脈衝之極性不同之負的極性之寫入脈衝。因此，省略讀取脈衝後續之恢復脈衝、及寫入脈衝續之恢復脈衝。而後，於期間Dr之後，對選擇記憶胞MC，遍及期間Dw1施加寫入電流Iw1。

1.4.3 第1實施形態之變化例之效果  根據第1實施形態之變化例，記憶體裝置2於寫入動作之前執行讀取動作。藉此，可省略不必要之寫入動作。又，於必須要有寫入動作之情形下，在讀取脈衝之極性與寫入脈衝之極性互不相同時，記憶體裝置2省略於該讀取脈衝與寫入脈衝之間預定之恢復脈衝(讀取脈衝後續之恢復脈衝)、及寫入脈衝後續之恢復脈衝。藉此，省略不必要之恢復動作，且遍及連續之讀取動作與寫入動作，抑制相同極性之脈衝連續。因此，可抑制開關元件之耐久性劣化。

2.第2實施形態  其次，針對第2實施形態進行說明。第2實施形態就恢復脈衝與寫入脈衝及讀取脈衝之執行順序為相反之點，與第1實施形態不同。以下，主要針對與第1實施形態不同之構成及動作進行說明。針對與第1實施形態同等之構成及動作，適宜省略說明。

2.1 流程圖  圖12係顯示第2實施形態之記憶體裝置之一系列動作之一例之流程圖。圖12對應於第1實施形態之圖4。

於自記憶體控制器3接收指令時(開始)，控制電路18判定接收到之指令是否為寫入指令或讀取指令(S21)。

於接收到之指令為寫入指令或讀取指令時(S21；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝或讀取脈衝之極性反轉之極性之恢復脈衝(S22)。具體而言，於接收到之指令為寫入指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與相應於該寫入指令而施加之寫入脈衝之極性反轉之極性之恢復脈衝。於接收到之指令為讀取指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與相應於該讀取指令而施加之讀取脈衝之極性反轉之極性之恢復脈衝。

於S22之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝或讀取脈衝(S23)。具體而言，於接收到之指令為寫入指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝。於接收到之指令為讀取指令時，列選擇電路11及行選擇電路12對選擇記憶胞MC施加讀取脈衝。

於S23之處理之後、或於接收到之指令非為寫入指令及讀取指令之任一者時(S21；否)，記憶體裝置2之一系列動作結束(結束)。

2.2 時序圖  圖13及圖14係顯示第2實施形態之記憶體裝置之寫入動作之一例之時序圖。圖15係顯示第2實施形態之記憶體裝置之讀取動作之一例之時序圖。圖13～圖15分別對應於第1實施形態之圖5～圖7。

於寫入資料「0」時，對選擇記憶胞MC，於遍及期間Drec_w0施加寫入電流Irec_w0之後，遍及期間Dw0施加電流Iw0。

於寫入資料「1」時，對選擇記憶胞MC，於遍及期間Drec_w1施加寫入電流Irec_w1之後，遍及期間Dw1施加電流Iw1。

於讀出資料時，對選擇記憶胞MC，於遍及期間Drec_r施加讀出電流Irec_r之後，遍及期間Dr施加電流Ir。

2.3 第2實施形態之效果  根據第2實施形態，記憶體裝置2於資料「0」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_w0及Iw0。記憶體裝置2於資料「1」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_w1及Iw1。記憶體裝置2於讀取動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_r及Ir。藉此，與第1實施形態同樣，每當執行寫入動作及讀取動作時，可藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態。因此，可抑制開關元件SW之耐久性劣化。

2.4 第2實施形態之變化例  此外，於上述之第2實施形態中，針對在所有寫入動作及讀取動作時施加恢復脈衝之情形進行了說明，但不限定於此。例如，與第1實施形態之變化例同樣，於預先知悉寫入動作及讀取動作之執行順序時，可省略恢復脈衝。

2.4.1 流程圖  圖16係顯示第2實施形態之變化例之記憶體裝置之一系列動作之一例之流程圖。圖16對應於第1實施形態之變化例之圖8。

於自記憶體控制器3接收指令時(開始)，控制電路18判定接收到之指令是否為寫入指令(S31)。

於接收到之指令非為寫入指令時(S31；否)，記憶體裝置2之一系列動作結束(結束)。

於接收到之指令為寫入指令時(S31；是)，控制電路18判定與寫入之資料對應之寫入脈衝之極性和與讀出之資料對應之讀取脈衝之極性是否相同(S32)。

於寫入脈衝之極性與讀取脈衝之極性相同時(S32；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與讀取脈衝之極性反轉之極性之恢復脈衝(S33)。

於寫入脈衝之極性與讀取脈衝之極性不同時(S32；否)、或於S33之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加讀取脈衝(S34)。

讀出電路15基於在S34之處理中施加之讀取脈衝，自選擇記憶胞MC讀出資料。控制電路18判定讀出之資料與藉由接收到之寫入指令而寫入之資料是否不同(S35)。

於讀出之資料與寫入之資料一致時(S35；否)控制電路18判定與寫入之資料對應之寫入脈衝之極性和與讀出之資料對應之讀取脈衝之極性是否相同(S36)。

於寫入脈衝之極性與讀取脈衝之極性相同時(S36；是)，記憶體裝置2之一系列動作結束(結束)。

於寫入脈衝之極性與讀取脈衝之極性不同時(S36；否)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與讀取脈衝之極性反轉之極性之恢復脈衝(S37)。於S37之處理之後，記憶體裝置2之一系列動作結束(結束)。

於讀出之資料與寫入之資料不同時(S35；是)，控制電路18判定與寫入之資料對應之寫入脈衝之極性和與讀出之資料對應之讀取脈衝之極性是否相同(S38)。

於寫入脈衝之極性與讀取脈衝之極性相同時(S38；是)，列選擇電路11及行選擇電路12施加具有與寫入脈衝之極性反轉之極性之恢復脈衝(S39)。

於寫入脈衝之極性與讀取脈衝之極性不同時(S38；否)、或於S39之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝(S40)。

於S40之處理之後，記憶體裝置2之一系列動作結束(結束)。

2.4.2 時序圖  圖17係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第1例之時序圖。圖18係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第2例之時序圖。圖19係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第3例之時序圖。圖20係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第4例之時序圖。圖17及圖18對應於第1實施形態之變化例之圖9。圖19及圖20分別對應於第1實施形態之變化例之圖10及圖11。

於第1例～第4例之任一例中，均首先判定讀取脈衝之極性與寫入脈衝之極性是否一致。

於第1例及第3例中，設想寫入之資料為「0」之情形。亦即，於第1例及第3例中，施加於選擇記憶胞MC之寫入脈衝之極性與讀取脈衝之極性一致。因此，對選擇記憶胞MC，於遍及期間Drec_r施加電流Irec_r之後，遍及期間Dr施加讀出電流Ir。

於第2例及第4例中，設想寫入之資料為「1」之情形。亦即，於第2例及第4例中，施加於選擇記憶胞MC之寫入脈衝之極性與讀取脈衝之極性不同。因此，省略讀取脈衝之前之恢復脈衝。而且，對選擇記憶胞MC，遍及期間Dr施加讀出電流Ir。

於施加讀取脈衝之後，判定讀出之資料與藉由接收到之寫入指令而寫入之資料是否不同。

於第1例中，與寫入之資料相同之資料「0」已被記憶於選擇記憶胞MC。亦即，無須要有寫入脈衝之施加。因此，於期間Dr之後，省略寫入脈衝之前之恢復脈衝、及寫入脈衝。

於第2例中，與寫入之資料相同之資料「1」已被記憶於選擇記憶胞MC。亦即，無須要有寫入脈衝之施加，且另一方面，請求施加與讀取脈衝對應之恢復脈衝。因此，於期間Dr之後，省略寫入脈衝之前之恢復脈衝、及寫入脈衝。而後，對選擇記憶胞MC，遍及期間Drec_r施加電流Irec_r。

於第3例中，例如，設想讀出之資料為「1」，相對於此，寫入之資料為「0」之情形。亦即，於第3例中，對選擇記憶胞MC施加具有與讀取脈衝之極性相同之正的極性之寫入脈衝。因此，於期間Dr之後，對選擇記憶胞MC，於遍及期間Drec_w0施加電流Irec_w0之後，遍及期間Dw0施加寫入電流Iw0。

於第4例中，例如，設想讀出之資料為「0」，相對於此，寫入之資料為「1」之情形。亦即，於第4例中，對選擇記憶胞MC施加具有與讀取脈衝之極性不同之負的極性之寫入脈衝。因此，省略寫入脈衝之前之恢復脈衝。而後，於期間Dr之後，對選擇記憶胞MC，遍及期間Dw1施加寫入電流Iw1。

2.4.3 第2實施形態之變化例之效果  根據第2實施形態之變化例，記憶體裝置2於寫入動作之前執行讀取動作。藉此，可省略不必要之寫入動作。又，於讀取脈衝之極性與寫入脈衝之極性互不相同時，記憶體裝置2省略該讀取脈衝之前之恢復脈衝、及於讀取脈衝與寫入脈衝之間預定之恢復脈衝(寫入脈衝之前之恢復脈衝)。藉此，省略不必要之恢復動作，且遍及連續之讀取動作與寫入動作，抑制相同極性之脈衝連續。因此，可抑制開關元件之耐久性劣化。

3.第3實施形態  其次，針對第3實施形態進行說明。第3實施形態就與寫入資料「1」之寫入脈衝對應之恢復脈衝係於該寫入脈衝之前施加之點，與第1實施形態不同。以下，主要針對與第1實施形態及第2實施形態不同之構成及動作進行說明。針對與第1實施形態及第2實施形態同等之構成及動作，適宜省略說明。

3.1 流程圖  圖21係顯示第3實施形態之記憶體裝置之一系列動作之一例之流程圖。圖21對應於第1實施形態之圖4。

一自記憶體控制器3接收到指令(開始)，控制電路18便判定所接收到之指令是否為滿足條件A之寫入指令、或讀取指令(S41)。條件A係指寫入指令對應於具有與讀取脈衝之極性相同之極性之寫入脈衝。

於接收到之指令為滿足條件A之寫入指令、或讀取指令時(S41；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝或讀取脈衝(S42)。

於S42之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝或讀取脈衝之極性反轉之極性之恢復脈衝(S43)。

於接收到之指令非為滿足條件A之寫入指令、及讀取指令之任一者時(S41；否)，控制電路18判定接收到之指令是否為滿足條件B之寫入指令(S44)。條件B係指寫入指令對應於具有與讀取脈衝之極性反轉之極性之寫入脈衝。

於接收到之指令為滿足條件B之寫入指令時(S44；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝之極性反轉之極性之恢復脈衝(S45)。

於S45之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝(S46)。

於S43之處理之後、於S46之處理之後、或於接收到之指令非為滿足條件B之寫入指令時(S44；否)，記憶體裝置2之一系列動作結束(結束)。

3.2 第3實施形態之效果  根據第3實施形態，記憶體裝置2於資料「0」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Iw0及Irec_w0。記憶體裝置2於資料「1」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_w1及Iw1。記憶體裝置2於讀取動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Ir及Irec_r。藉此，每當執行寫入動作及讀取動作時，可藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態。此外，於連續執行資料「0」之寫入動作或讀取動作、與資料「1」之寫入動作時，亦可藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態。因此，可抑制開關元件SW之耐久性劣化。

4.第4實施形態  其次，針對第4實施形態進行說明。第4實施形態就恢復脈衝與寫入脈衝及讀取脈衝之執行順序為相反之點，與第3實施形態不同。以下，主要針對與第3實施形態不同之構成及動作進行說明。針對與第3實施形態同等之構成及動作，適宜省略說明。

4.1 流程圖  圖22係顯示第4實施形態之記憶體裝置之一系列動作之一例之流程圖。圖22對應於第3實施形態之圖21。

於自記憶體控制器3接收指令時(開始)，控制電路18判定接收到之指令是否為滿足條件A之寫入指令、或讀取指令(S51)。

於接收到之指令為滿足條件A之寫入指令、或讀取指令時(S51；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝或讀取脈衝之極性反轉之極性之恢復脈衝(S52)。

於S52之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝或讀取脈衝(S53)。

於接收到之指令非為滿足條件A之寫入指令、及讀取指令之任一者時(S51；否)，控制電路18判定接收到之指令是否為滿足條件B之寫入指令(S54)。

於接收到之指令為滿足條件B之寫入指令時(S54；是)，列選擇電路11及行選擇電路12對選擇記憶胞MC施加寫入脈衝(S55)。

於S55之處理之後，列選擇電路11及行選擇電路12對選擇記憶胞MC施加具有與寫入脈衝之極性反轉之極性之恢復脈衝(S56)。

於S53之處理之後、於S56之處理之後、或於接收到之指令非為滿足條件B之寫入指令時(S54；否)，記憶體裝置2之一系列動作結束(結束)。

4.2 第4實施形態之效果  根據第4實施形態，記憶體裝置2於資料「0」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_w0及Iw0。記憶體裝置2於資料「1」之寫入動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Iw1及Irec_w1。記憶體裝置2於讀取動作中，對選擇記憶胞MC依序交替施加具有互不相同之極性之電流Irec_r及Ir。藉此，與第3實施形態同樣，於連續執行資料「0」之寫入動作或讀取動作、與資料「1」之寫入動作時，亦可藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態。因此，可抑制開關元件SW之耐久性劣化。

5.第5實施形態  其次，針對第5實施形態進行說明。第5實施形態就於寫入動作及讀取動作以外之動作中施加恢復脈衝之點，與第1實施形態～第4實施形態不同。以下，主要針對與第1實施形態～第4實施形態不同之構成及動作進行說明。針對與第1實施形態～第4實施形態同等之構成及動作，適宜省略說明。

5.1 記憶體控制器之構成  圖23係顯示第5實施形態之記憶體控制器之構成之一例之方塊圖。記憶體控制器3記憶正選擇數3a及負選擇數3b。

正選擇數3a為於選擇記憶胞陣列10內之複數個記憶胞MC時，使用具有正的極性之脈衝之次數。更具體而言，正選擇數3a係資料「0」之寫入動作及讀取動作之總數。

負選擇數3b係於選擇記憶胞陣列10內之複數個記憶胞MC時，使用具有負的極性之脈衝之次數。更具體而言，負選擇數3b係資料「1」之寫入動作之總數。

記憶體控制器3例如就記憶胞陣列10內之特定記憶體區域之每一者管理正選擇數3a及負選擇數3b。藉此，記憶體控制器3可掌握為了將開關元件SW設為導通狀態而使用之脈衝之極性之偏態。

此外，正選擇數3a及負選擇數3b之和係寫入動作及讀取動作之總數。藉此，記憶體控制器3可掌握將開關元件SW設為導通狀態之次數之總數。

5.2 記憶體控制器之動作(流程圖)  圖24係顯示第5實施形態之記憶體控制器之一系列動作之一例之流程圖。

於自外部之主機器接收寫入資料之意旨之請求、或讀出資料之意旨之請求時(開始)，記憶體控制器3將寫入指令或讀取指令發送至記憶體裝置2(S51)。

記憶體控制器3判定與寫入指令對應之寫入脈衝、或與讀取指令對應之讀取脈衝之極性是否為正(S52)。

於寫入脈衝或讀取脈衝之極性為正時(S52；是)，記憶體控制器3將正選擇數3a增加(S53)。具體而言，於發送指示資料「0」之寫入動作之執行之寫入指令或讀取指令時，記憶體控制器3將正選擇數3a增加。

於寫入脈衝或讀取脈衝之極性為負時(S52；是)，記憶體控制器3將負選擇數3b增加(S54)。具體而言，於發送指示資料「1」之寫入動作之執行之寫入指令時，記憶體控制器3將負選擇數3b增加。

於S53之處理之後、或於S54之處理之後，記憶體控制器3判定正選擇數3a與負選擇數3b之差是否為臨限值以上(S55)。臨限值係正整數。

於正選擇數3a與負選擇數3b之差為臨限值以上時(S55；是)，記憶體控制器3發送再新指令(S56)。再新指令係對記憶體裝置2指示再新動作之執行之指令。再新動作係用於抑制伴隨著於將開關元件SW設為導通狀態時使用之脈衝之極性之偏態的開關元件SW之耐久性劣化的動作。

於S56之處理之後，記憶體控制器3將正選擇數3a及負選擇數3b重置為「0」(S57)。

於正選擇數3a與負選擇數3b之差未達臨限值時(S55；否)、或於S57之處理之後，記憶體控制器3之一系列動作結束(結束)。

5.3 記憶體裝置之動作(時序圖)  圖25係顯示第5實施形態之記憶體裝置之再新動作之一例之時序圖。於圖25中，顯示基於來自記憶體控制器3之再新指令而施加於選擇記憶胞MC之電流信號。

於接收再新指令時，記憶體裝置2執行再新動作。具體而言，選擇記憶胞MC內之開關元件SW藉由被施加電壓Vrec_p(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Drec_p施加寫入電流Irec_p。而後，選擇記憶胞MC內ｐ開關元件SW藉由被施加電壓Vrec_n(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Drec_n施加電流Irec_n。期間Drec_p與期間Drec_n之間之期間可設為任意長度。寫入電流Irec_p具有正的極性，相對於此，電流Irec_n具有負的極性。

電流Irec_p及Irec_n各者小於寫入電流Iw0及Iw1。電流Irec_p及Irec_n各者可小於讀出電流Ir。電流Irec_p及Irec_n可互為相等。電流Irec_p及Irec_n可互不相同。

期間Drec_p及Drec_n各者較期間Dw0及Dw1為短。期間Drec_p及Drec_n各者可較期間Dr為短。期間Drec_p及Drec_n可互為相等。期間Drec_p及Drec_n可互不相同。

又，電壓Vrec_p、及Vrec_n各者小於寫入電壓Vw0及Vw1。電壓Vrec_n及Vrec_p各者可小於讀出電壓Vr。電壓Vrec_p及Vrec_n可互為相等。電壓Vrec_p及Vrec_n可互不相同。

此外，於圖25中，顯示了在再新動作中，於遍及期間Drec_p施加寫入電流Irec_p之後，遍及期間Drec_n施加電流Irec_n之情形，但不限定於此。例如，可於再新動作中，在遍及期間Drec_n施加寫入電流Irec_n之後，遍及期間Drec_p施加電流Irec_p。

5.4 第5實施形態之效果  根據第5實施形態，於接收再新指令時，記憶體裝置2執行再新動作。於再新動作中，記憶體裝置2交替施加具有互不相同之極性之電流Irec_p及Irec_n。藉此，於寫入動作及讀取動作中無論是否施加恢復脈衝，均可執行藉由具有互不相同之極性之2個信號將選擇記憶胞MC內之開關元件SW交替設為導通狀態之動作。因此，可緩和伴隨著將開關元件SW設為導通狀態之信號之極性之偏態的開關元件SW之特性劣化。

又，於正選擇數3a及負選擇數3b之差為臨限值以上時，記憶體控制器3將再新指令發送至記憶體裝置2。藉此，記憶體控制器3可於將開關元件SW設為導通狀態之信號之極性之偏態變得顯著之前，定期對記憶體裝置2指示再新動作之執行。因此，可抑制開關元件SW之耐久性劣化。

5.5 第5實施形態之變化例  此外，於上述之第5實施形態中，針對基於正選擇數3a與負選擇數3b之差判定是否執行再新動作之情形進行了說明，但不限定於此。例如，是否執行再新動作，可基於寫入動作及讀取動作之總數而判定。

5.5.1 記憶體控制器之動作(流程圖)  圖26係顯示第5實施形態之變化例之記憶體控制器之一系列動作之一例之流程圖。

於自外部之主機器接收寫入或讀出資料之意旨之請求時(開始)，記憶體控制器3將寫入指令或讀取指令發送至記憶體裝置2(S61)。

記憶體控制器3將寫入動作及讀取動作之總數增加(S62)。

記憶體控制器3判定寫入動作及讀取動作之總數是否為臨限值以上(S63)。臨限值係正整數。

於寫入動作及讀取動作之總數為臨限值以上時(S63；是)，記憶體控制器3發送再新指令(S64)。

記憶體控制器3將寫入動作及讀取動作之總數重置為「0」(S65)。

於寫入動作及讀取動作之總數未達臨限值未達時(S63；否)、或於S65之處理之後，記憶體控制器3之一系列動作結束(結束)。

5.5.2 第5實施形態之變化例之效果  根據第5實施形態之變化例，於寫入動作及讀取動作之總數為臨限值以上時，記憶體控制器3將再新指令發送至記憶體裝置2。藉此，與第5實施形態同樣，記憶體控制器3可於將開關元件SW設為導通狀態之信號之極性之偏態變得顯著之前，定期對記憶體裝置2指示再新動作之執行。因此，可抑制開關元件SW之耐久性劣化。

6.其他  於上述之第1實施形態～第5實施形態中，說明對如MRAM之磁性記憶裝置應用恢復脈衝之情形為例，但不限定於此。例如，亦可對與MRAM同樣之電阻變化記憶體、例如PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)、及ReRAM(Resistive Random Access Memory，電阻式隨機存取記憶體)等電阻變化記憶體應用恢復脈衝。

於PCRAM及ReRAM等電阻變化記憶體中，於寫入動作時施加於電阻變化元件SE之脈衝之極性不會根據資料而變化。以下，作為一例，說明對PCRAM應用恢復脈衝之情形。

恢復脈衝可對寫入脈衝以與第1實施形態同樣之次序施加。圖27及圖28係顯示其他變化例之記憶體裝置之寫入動作之一例之時序圖。圖27及圖28分別對應於第1實施形態之圖5及圖6。

於寫入資料「0」時，選擇記憶胞MC內之開關元件SW藉由被施加寫入電壓Vw0’(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Dw0’施加寫入電流Iw0’。而後，選擇記憶胞MC內之開關元件SW藉由被施加電壓Vrec_w0’(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Drec_w0’施加電流Irec_w0’。期間Dw0’與期間Drec_w0’之間之期間可設為任意長度。寫入電流Iw0’具有正的極性，相對於此，電流Irec_w0’具有負的極性。

於寫入資料「1」時，選擇記憶胞MC內之開關元件SW藉由被施加寫入電壓Vw1’(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Dw1’施加寫入電流Iw1’。而後，選擇記憶胞MC內之開關元件SW藉由被施加電壓Vrec_w1’(未圖示)，而成為導通狀態。藉此，對選擇記憶胞MC，遍及期間Drec_w1’施加電流Irec_w1’。期間Dw1’與期間Drec_w1’之間之期間可設為任意長度。寫入電流Iw1’大於寫入電流Iw0’，且具有與寫入電流Iw0’相同之極性。期間Dw1’較期間Dw0’為短。寫入電流Iw1’具有正的極性，相對於此，電流Irec_w1’具有負的極性。

讀出資料時之動作與第1實施形態之圖7同等。

又，恢復脈衝可對於寫入脈衝以與第2實施形態同樣之次序施加。圖29及圖30係顯示其他變化例之記憶體裝置之寫入動作之一例之時序圖。圖29及圖30分別對應於第2實施形態之圖13及圖14。

於寫入資料「0」時，可對選擇記憶胞MC，於遍及期間Drec_w0’施加電流Irec_w0’之後，遍及期間Dw0’施加寫入電流Iw0’。

於寫入資料「1」時，可對選擇記憶胞MC，於遍及期間Drec_w1’施加電流Irec_w1’之後，遍及期間Dw1’施加寫入電流Iw1’。

該情形下，讀出資料時之動作與第2實施形態之圖14同等。

此外，電流Irec_w0’及Irec_w1’各者小於寫入電流Iw0’及Iw1’。電流Irec_w0’及Irec_w1’各者可小於讀出電流Ir。電流Irec_w0’及Irec_w1可互為相等。電流Irec_w0’及Irec_w1’可互不相同。

期間Drec_w0’及Drec_w1’各者較期間Dw0’及Dw1’為短。期間Drec_w0’及Drec_w1’各者可較期間Dr為短。期間Drec_w0’及Drec_w1’可互為相等。期間Drec_w0’及Drec_w1’可互不相同。

又，電壓Vrec_w0’、及Vrec_w1’各者小於寫入電壓Vw0’及Vw1’。電壓Vrec_w0’及Vrec_w1’各者可小於讀出電壓Vr。電壓Vrec_w0’及Vrec_w1’可互為相等。電壓Vrec_w0’及Vrec_w1’可互不相同。

藉由如以上般動作，而針對MRAM以外之電阻變化記憶體，亦可應用恢復脈衝。

雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等新穎之實施形態可利用其他各種形態實施，在不脫離本發明之要旨之範圍內可進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍及要旨內，且包含於申請專利範圍所記載之發明及其均等之範圍。  [相關申請案之參考]

本發明申請案享有以日本專利申請案2021-144742號(申請日：2021年9月6日)及美國專利申請案17/537395(申請日：2021年11月29日)為基礎申請案之優先權。本發明申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1:記憶體系統 2:記憶體裝置 3:記憶體控制器 3a:正選擇數 3b:負選擇數 10:記憶胞陣列 11:列選擇電路 12:行選擇電路 13:解碼電路 14:寫入電路 15:讀出電路 16:電壓產生電路 17:輸入輸出電路 18:控制電路 21, 23:鐵磁層 22:非磁性層 A1, A2:箭頭 ADD:位址 BL, BL＜0＞~BL＜N＞:位元線 CMD:指令 CNT:控制信號 DAT:資料 Dr, Drec_n, Drec_p, Drec_w0, Drec_w0’, Drec_w1, Drec_w1’, Drec_r, Dw0, Dw0’, Dw1, Dw1’:期間 Irec_n, Irec_p, Irec_r, Irec_w0’, Irec_w1’:電流 Ir:讀出電流 Irec_w0, Irec_w1, Iw0, Iw1:電流 /寫入電流 Iw0’, Iw1’:寫入電流 MC, MC＜0,0＞~MC＜0,N＞, MC＜1,0＞~MC＜1,N＞, MC＜M,0＞~MC＜M,N＞:記憶胞 SE, SE＜0,0＞,:電阻變化元件 SW＜0,0＞:開關元件 WL:字元線

圖1係顯示包含第1實施形態之記憶體裝置之記憶體系統之構成之一例之方塊圖。  圖2係顯示第1實施形態之記憶胞陣列之電路構成之一例之電路圖。  圖3係顯示第1實施形態之電阻變化元件之構成之一例之剖視圖。  圖4係顯示第1實施形態之記憶體裝置之一系列動作之一例之流程圖。  圖5係顯示第1實施形態之記憶體裝置之寫入動作之一例之時序圖。  圖6係顯示第1實施形態之記憶體裝置之寫入動作之一例之時序圖。  圖7係顯示第1實施形態之記憶體裝置之讀取動作之一例之時序圖。  圖8係顯示第1實施形態之變化例之記憶體裝置之一系列動作之一例之流程圖。  圖9係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第1例之時序圖。  圖10係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第2例之時序圖。  圖11係顯示第1實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第3例之時序圖。  圖12係顯示第2實施形態之記憶體裝置之一系列動作之一例之流程圖。  圖13係顯示第2實施形態之記憶體裝置之寫入動作之一例之時序圖。  圖14係顯示第2實施形態之記憶體裝置之寫入動作之一例之時序圖。  圖15係顯示第2實施形態之記憶體裝置之讀取動作之一例之時序圖。  圖16係顯示第2實施形態之變化例之記憶體裝置之一系列動作之一例之流程圖。  圖17係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第1例之時序圖。  圖18係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第2例之時序圖。  圖19係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第3例之時序圖。  圖20係顯示第2實施形態之變化例之記憶體裝置之伴隨著讀取動作之寫入動作之第4例之時序圖。  圖21係顯示第3實施形態之記憶體裝置之一系列動作之一例之流程圖。  圖22係顯示第4實施形態之記憶體裝置之一系列動作之一例之流程圖。  圖23係顯示第5實施形態之記憶體控制器之構成之一例之方塊圖。  圖24係顯示第5實施形態之記憶體控制器之一系列動作之一例之流程圖。  圖25係顯示第5實施形態之記憶體裝置之再新動作之一例之時序圖。  圖26係顯示第5實施形態之變化例之記憶體控制器之一系列動作之一例之流程圖。  圖27係顯示另一變化例之記憶體裝置之寫入動作之一例之時序圖。  圖28係顯示又一變化例之記憶體裝置之寫入動作之一例之時序圖。  圖29係顯示再一變化例之記憶體裝置之寫入動作之一例之時序圖。  圖30係顯示又再一變化例之記憶體裝置之寫入動作之一例之時序圖。

Claims (21)

1. 一種記憶體裝置，其包含：  記憶胞，其包含串聯連接之電阻變化元件及開關元件；及  控制電路，其以執行下述動作之方式構成：第1動作，其基於第1電流將前述電阻變化元件設為第1電阻值；第2動作，其基於第2電流將前述電阻變化元件設為與前述第1電阻值不同之第2電阻值；及第3動作，其基於第3電流，判定前述電阻變化元件為前述第1電阻值抑或前述第2電阻值；且  前述控制電路係構成為於至少1個動作中將具有互不相同之極性之2個電流，於前述記憶胞中交替流通。
2. 如請求項1之記憶體裝置，其中前述至少1個動作包含前述第1動作；且  前述控制電路構成為於前述第1動作中，將前述第1電流、及具有與前述第1電流之極性不同之極性之第4電流，於前述記憶胞中交替流通。
3. 如請求項2之記憶體裝置，其中前述至少1個動作進一步包含前述第2動作；且  前述控制電路構成為於前述第2動作中，將前述第2電流、及具有與前述第2電流之極性不同之極性之第5電流，於前述記憶胞中交替流通。
4. 如請求項1之記憶體裝置，其中前述至少1個動作包含前述第3動作；且  前述控制電路構成為於前述第3動作中，將前述第3電流、及具有與前述第3電流之極性不同之極性之第6電流，於前述記憶胞中交替流通。
5. 如請求項1之記憶體裝置，其中前述至少1個動作包含前述第1動作、前述第2動作、及前述第3動作；其中  前述控制電路構成為  於前述第1動作中，將前述第1電流、及具有與前述第1電流之極性不同之極性之第4電流，於前述記憶胞中交替流通，  於前述第2動作中，將前述第2電流、及具有與前述第2電流之極性不同之極性之第5電流，於前述記憶胞中交替流通，  於前述第3動作中，將前述第3電流、及具有與前述第3電流之極性不同之極性之第6電流，於前述記憶胞中交替流通。
6. 如請求項5之記憶體裝置，其中前述第4電流、前述第5電流、及前述第6電流各者，小於前述第1電流、及前述第2電流。
7. 如請求項6之記憶體裝置，其中前述第4電流、前述第5電流、及前述第6電流各者，小於前述第3電流。
8. 如請求項5之記憶體裝置，其中前述第4電流流通之期間、前述第5電流流通之期間、及前述第6電流流通之期間各者，較前述第1電流流通之期間、及前述第2電流流通之期間為短。
9. 如請求項8之記憶體裝置，其中前述第4電流流通之期間、前述第5電流流通之期間、及前述第6電流流通之期間各者，較前述第3電流流通之期間為短。
10. 如請求項5之記憶體裝置，其中前述控制電路構成為  於前述第1動作中，在前述第1電流之後將前述第4電流於前述記憶胞中流通，  於前述第2動作中，在前述第2電流之後將前述第5電流於前述記憶胞中流通，  於前述第3動作中，在前述第3電流之後將前述第6電流於前述記憶胞中流通。
11. 如請求項10之記憶體裝置，其中前述控制電路構成為於前述第2電流之極性及前述第3電流之極性互不相同、且前述第2動作於前述第3動作之後連續時，在前述第3電流之後，不將前述第6電流於前述記憶胞中流通，而是將前述第2電流流通。
12. 如請求項5之記憶體裝置，其中前述控制電路構成為  於前述第1動作中，在前述第1電流之前將前述第4電流於前述記憶胞中流通，  於前述第2動作中，在前述第2電流之前將前述第5電流於前述記憶胞中流通，  於前述第3動作中，在前述第3電流之前將前述第6電流於前述記憶胞中流通。
13. 如請求項12之記憶體裝置，其中前述控制電路構成為於前述第2電流之極性及前述第3電流之極性互不相同、且前述第2動作於前述第3動作之後連續時，在前述第3電流之後，不將前述第5電流於前述記憶胞中流通，而是將前述第2電流流通。
14. 如請求項5之記憶體裝置，其中前述控制電路構成為  於前述第1動作中，在前述第1電流之前將前述第4電流於前述記憶胞中流通，  於前述第2動作中，在前述第2電流之後將前述第5電流於前述記憶胞中流通，  於前述第3動作中，在前述第3電流之前將前述第6電流於前述記憶胞中流通。
15. 如請求項5之記憶體裝置，其中前述控制電路構成為  於前述第1動作中，在前述第1電流之後將前述第4電流於前述記憶胞中流通，  於前述第2動作中，在前述第2電流之前將前述第5電流於前述記憶胞中流通，  於前述第3動作中，在前述第3電流之後將前述第6電流於前述記憶胞中流通。
16. 如請求項1之記憶體裝置，其中前述至少1個動作包含與前述第1動作、前述第2動作、及前述第3動作不同之第4動作；且  前述控制電路構成為於前述第4動作中，將第7電流、及具有與前述第7電流之極性不同之極性之第8電流，於前述記憶胞中交替流通。
17. 如請求項16之記憶體裝置，其中前述第7電流及前述第8電流各者，小於前述第1電流及前述第2電流。
18. 如請求項17之記憶體裝置，其中前述第7電流及前述第8電流各者小於前述第3電流。
19. 如請求項16之記憶體裝置，其中前述第7電流流通之期間、及前述第8電流流通之期間各者，較前述第1電流流通之期間、及前述第2電流流通之期間為短。
20. 如請求項19之記憶體裝置，其中前述第7電流流通之期間、及前述第8電流流通之期間各者，較前述第3電流流通之期間為短。
21. 如請求項16之記憶體裝置，其中前述控制電路構成為相應於指令而執行前述第4動作。