KR20190123735A - 반도체 기억 장치 및 정보 처리 장치 - Google Patents
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Abstract
[과제] 기억 소자로부터 정상적으로 값을 판독할 수 있도록 하여, 대용량화를 실현하는 것이 가능한 반도체 기억 장치를 제공한다.
[해결 수단] 메모리 소자와, 상기 메모리 소자에 유지된 값을 판별하기 위한 레퍼런스 전위를 생성하기 위한 제1의 저항 상태를 갖는 참조 소자와, 상기 레퍼런스 전위를 생성하기 위한 상기 제1의 저항 상태의 저항치보다 높은 제2의 저항 상태를 갖는 참조 소자를 구비하고, 상기 레퍼런스 전위를 생성할 때에는, 상기 제1의 저항 상태를 갖는 참조 소자의 수의 쪽을 많게 하는 구성을 갖는, 반도체 기억 장치가 제공된다.
[해결 수단] 메모리 소자와, 상기 메모리 소자에 유지된 값을 판별하기 위한 레퍼런스 전위를 생성하기 위한 제1의 저항 상태를 갖는 참조 소자와, 상기 레퍼런스 전위를 생성하기 위한 상기 제1의 저항 상태의 저항치보다 높은 제2의 저항 상태를 갖는 참조 소자를 구비하고, 상기 레퍼런스 전위를 생성할 때에는, 상기 제1의 저항 상태를 갖는 참조 소자의 수의 쪽을 많게 하는 구성을 갖는, 반도체 기억 장치가 제공된다.
Description
본 개시는, 반도체 기억 장치 및 정보 처리 장치에 관한 것이다.
저항 변화형 반도체 기억 장치는, 적어도 2치(値)의 정보를 전기적 저항치에 의거하여 보존하는 적어도 하나의 저항 변화형 기억 소자로 구성되는 기억 소자를 구비하고 있다. 그리고 저항 변화형 반도체 기억 장치는, 선택된 기억 소자에 전류를 흘리고, 기억 소자의 전기적 저항에 걸리는 전압치를 센스 앰프로 검지함으로써, 기억 소자에 보존된 논리값을 판독한다. 또한 저항 변화형 반도체 기억 장치의 기억 소자는, 임계치 이상의 전압이 인가되면, 인가된 전압의 방향에 응하여 고저항 또는 저저항으로 변화하는 특징을 갖고 있다. 따라서 저항 변화형 반도체 기억 장치에는, 이 임계치 전압 이내에서의 판독이 요구된다. 기억 소자의 저항치를 판별하기 위해 2치의 저항치의 중간의 값을 준비할 필요가 있고, 예를 들면 고저(高低) 2개의 기억 소자를 병렬로 나열하여 평균치를 취하는 반도체 기억 장치가 개시되어 있다(특허문헌 1~3 등).
그러나, 2치의 저항치의 단순 평균의 값은, 각각의 저항치 편차를 고려하면 중앙의 값이 되지 않아, 기억 소자로부터 정상적으로 값을 판독할 수가 없는 경우가 있어서, 대용량화의 저해 요인이 된다.
그래서, 본 개시에서는, 기억 소자로부터 정상적으로 값을 판독할 수 있도록 하여, 대용량화를 실현하는 것이 가능한, 신규이면서 개량된 반도체 기억 장치 및 정보 처리 장치를 제안한다.
본 개시에 의하면, 메모리 소자와, 상기 메모리 소자에 유지된 값을 판별하기 위한 레퍼런스 전위를 생성하기 위한 제1의 저항 상태를 갖는 참조 소자와, 상기 레퍼런스 전위를 생성하기 위한 상기 제1의 저항 상태의 저항치보다 높은 제2의 저항 상태를 갖는 참조 소자를 구비하고, 상기 레퍼런스 전위를 생성할 때에는, 상기 제1의 저항 상태를 갖는 참조 소자의 수의 쪽을 많게 하는 구성을 갖는, 반도체 기억 장치가 제공된다.
또한 본 개시에 의하면, 상기 반도체 기억 장치를 적어도 하나 구비하는, 정보 처리 장치가 제공된다.
이상 설명한 바와 같이 본 개시에 의하면, 기억 소자로부터 정상적으로 값을 판독할 수 있도록 하여, 대용량화를 실현하는 것이 가능한, 신규이면서 개량된 반도체 기억 장치 및 정보 처리 장치를 제공할 수 있다.
또한, 상기한 효과는 반드시 한정적인 것이 아니고, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서에 나타난 어느 하나의 효과, 또는 본 명세서로부터 파악될 수 있는 다른 효과가 이루어져도 좋다.
도 1은 고저 2개의 기억 소자의 저항치 편차의 한 예를 도시하는 설명도.
도 2는 일반적인 정전류원의 회로 구성례를 도시하는 설명도.
도 3은 드레인 소스 사이 전압과 드레인 전류와의 관계를 도시하는 설명도.
도 4는 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례를 도시하는 설명도.
도 5는 동 실시의 형태에 관한 반도체 기억 장치의 구체적인 회로 구성례를 도시하는 설명도.
도 6은 레퍼런스용 기억 소자의 조합의 다른 예를 도시하는 설명도.
도 7은 도 5에 도시한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 8a는 데이터 기억용 기억 소자의 구성례를 도시하는 설명도.
도 8b는 데이터 기억용 기억 소자의 구성례를 도시하는 설명도.
도 9a는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9b는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9c는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9d는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9e는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9f는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 10은 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 11은 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 12는 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 13은 동 실시의 형태에 관한 반도체 기억 장치(1)를 구비한 시스템의 구성례를 도시하는 설명도.
도 14는 동 실시의 형태에 관한 반도체 기억 장치(1)를 구비한 시스템의 구성례를 도시하는 설명도.
도 15는 동 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스(1000)의 기능 구성례를 도시하는 설명도.
도 2는 일반적인 정전류원의 회로 구성례를 도시하는 설명도.
도 3은 드레인 소스 사이 전압과 드레인 전류와의 관계를 도시하는 설명도.
도 4는 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례를 도시하는 설명도.
도 5는 동 실시의 형태에 관한 반도체 기억 장치의 구체적인 회로 구성례를 도시하는 설명도.
도 6은 레퍼런스용 기억 소자의 조합의 다른 예를 도시하는 설명도.
도 7은 도 5에 도시한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 8a는 데이터 기억용 기억 소자의 구성례를 도시하는 설명도.
도 8b는 데이터 기억용 기억 소자의 구성례를 도시하는 설명도.
도 9a는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9b는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9c는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9d는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9e는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 9f는 레퍼런스용 기억 소자의 구성례를 도시하는 설명도.
도 10은 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 11은 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 12는 동 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도.
도 13은 동 실시의 형태에 관한 반도체 기억 장치(1)를 구비한 시스템의 구성례를 도시하는 설명도.
도 14는 동 실시의 형태에 관한 반도체 기억 장치(1)를 구비한 시스템의 구성례를 도시하는 설명도.
도 15는 동 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스(1000)의 기능 구성례를 도시하는 설명도.
이하에 첨부 도면을 참조하면서, 본 개시의 알맞는 실시의 형태에 관해 상세히 설명한다. 또한, 본 명세서 및 도면에서, 실질적으로 동일한 기능 구성을 갖는 구성 요소에 관해서는, 동일한 부호를 붙임에 의해 중복 설명을 생략한다.
또한, 설명은 이하의 순서로 행하는 것으로 한다.
1. 본 개시의 실시의 형태
1. 1. 개요
1. 2. 구성례
2. 응용례
3. 정리
<1. 본 개시의 실시의 형태>
[1. 1. 개요]
본 개시의 실시의 형태에 관해 설명하기 전에, 본 개시의 실시의 형태의 개요에 관해 설명한다.
상술한 바와 같이, 저항 변화형 반도체 기억 장치는, 적어도 2치의 정보를 전기적 저항치에 의거하여 보존하는 적어도 하나의 저항 변화형 기억 소자로 구성되는 기억 소자를 구비하고 있다. 그리고 저항 변화형 반도체 기억 장치는, 선택된 기억 소자에 전류를 흘리고, 기억 소자의 전기적 저항에 걸리는 전압치를 센스 앰프로 검지함으로써, 기억 소자에 보존된 논리값을 판독한다. 또한 저항 변화형 반도체 기억 장치의 기억 소자는, 임계치 이상의 전압이 인가되면, 인가된 전압의 방향에 응하여 고저항 또는 저저항으로 변화하는 특징을 갖고 있다. 따라서 저항 변화형 반도체 기억 장치에는, 이 임계치 전압 이내에서의 판독이 요구된다.
기억 소자의 저항치를 판별하기 위해 2치의 저항치의 중간의 값을 준비할 필요가 있는데, 중간의 값을 갖는 레퍼런스용의 저항 소자를 마련한다고 하면, 기억용의 저항 소자와 레퍼런스용의 저항 소자를 나누어 만들 필요가 있고, 제조 비용이 증대하여 버린다. 그래서, 기억 소자의 저항치를 판별하기 위해, 예를 들면 고저 2개의 기억 소자를 병렬로 나열하여 평균치를 취함으로써, 2치의 저항치의 중간의 값으로 하는 반도체 기억 장치가 개시되어 있다.
그런데, 고저 2개의 기억 소자에 의한 단순 평균의 값은, 각각의 저항치 편차를 고려하면 올바르게 중앙의 값이 되지 않는 것이 있다. 고저 2개의 기억 소자에 의한 단순 평균의 값이 중앙의 값이 되지 않음으로써, 기억 소자의 저항치를 올바르게 판독할 수 없는 확률이 올라가, 대용량화를 저해하는 요인이 된다.
그래서 본건 개시자는, 상술한 점을 감안하여, 반도체 기억 장치의 기억 소자로부터 정상적으로 값을 판독할 수 있도록 하여, 대용량화를 실현하는 것이 가능한 기술에 관해 예의(銳意) 검토를 행하였다. 그 결과, 본건 개시자는, 이하에서 설명하는 바와 같이, 반도체 기억 장치의 기억 소자로부터 정상적으로 값을 판독할 수 있도록 하여, 대용량화를 실현하는 것이 가능한 기술을 고안하는데 이르렀다.
도 1은, 고저 2개의 기억 소자의 저항치 편차의 한 예를 도시하는 설명도이다. 저항 변화형 기억 소자는, 2치의 저항 중, 높은 측을 RH, 낮은 측을 RL로 한다. 도 1에는, 그 RH와 RL의 분포의 한 예가 도시되어 있다. RL과 RH의 사이에는, RH=RL×(1+α)로 표시되는 바와 같은, 저항비(α)에 의거한 관계가 있다. RL과 RH를 분리하기 위한 기준치(RA)를 구하는 방법으로서, RL과 RH의 상가평균(相加平均)을 취하는 방법이나, 조화평균(調和平均)을 취하는 방법이 있다. RL이 정규분포(正規分布)로 흐트러진다고 하면, 그 1σ의 편차는, RH에서는 (1+α)배(倍)된 편차가 되고, 결과적으로 RH의 편차는 RL의 편차보다 넓게 된다. 즉, 상가평균보다도 조화평균을 취하는 편이, 기억 소자의 저항치의 판별성이 좋다고 된다.
그러나, 실제로는 이 저항비(α)모 편차가 있다. 따라서, RH의 분포의 아래기슭이 넓게 되어, 단순한 조화평균보다도 낮은 저항치가 필요하게 된다. 또한, 일반적으로, 저항 변화형 기억 소자의 저항 상태를 판별하기 위해 전류 주입형 증폭기가 기억 소자에 접속된다. 도 2는 일반적인 정전류원의 회로 구성례를 도시하는 설명도로서, 도 3은, 드레인 소스 사이 전압(Vds)과 드레인 전류(Id)와의 관계를 도시하는 설명도이다. 구성 요소인 정전류원은, 드레인 소스 사이 전압(Vds)의 변화에 대해 드레인 전류(Id)의 변화가 적어지도록 설정된다. 따라서, α의 값이 큰 기억 소자의 RH측을 전류 주입형 증폭기에 접속하면, Vds가 상대적으로 작아지고, RH측의 드레인 전류(Id)의 값이, RL측의 드레인 전류(Id)에 대해 작아진다. 이에 의해, 전류 주입형 증폭기의 출력 전압이, 정전류 인가시의 기대치보다 낮게 되어 버린다. 따라서, 실제의 전류 주입형 증폭기의 출력으로서, RL의 접속시와 RH의 접속시의 중간의 출력 레벨을 얻으려면, 조화평균보다도 낮은 저항이 되는 것이 요구된다.
그래서, 본 개시의 실시의 형태에 관한 반도체 기억 장치는, 레퍼런스용 기억 소자를 복수 마련하여 레퍼런스 전위를 생성할 때에, RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 조합으로 구비한다. RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 조합에 의해 레퍼런스 전위를 생성함으로써, 본 개시의 실시의 형태에 관한 반도체 기억 장치는, 레퍼런스 전위를 최적화할 수 있고, 기억 소자의 저항치를 올바르게 판독하는 것이 가능해진다.
[1. 2. 구성례]
도 4는, 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례를 도시하는 설명도이다. 이하, 도 4를 이용하여 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례에 관해 설명한다.
도 4에 도시한 바와 같이, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 전류 주입형 증폭기(10a, 10b)와, 저항 변화형 기억 소자(21a)와, 레퍼런스 저항으로서의 저항 변화형 기억 소자(21b)와, 센스 앰프(100)를 포함하여 구성된다.
전류 주입형 증폭기(10a)는, 저항 변화형 기억 소자(21a)로부터 데이터를 판독할 때에 저항 변화형 기억 소자(21a)에 전류를 주입하여, 저항 변화형 기억 소자(21a)로부터의 출력을 증폭하여 센스 앰프(100)에 출력한다. 전류 주입형 증폭기(10a)는, 저항 변화형 기억 소자(21a)의 저항의 상태가 RH인 경우는 고레벨의, RL인 경우는 저레벨의 출력을 센스 앰프(100)에 출력한다.
전류 주입형 증폭기(10b)는, 저항 변화형 기억 소자(21a)로부터 데이터를 판독할 때에 저항 변화형 기억 소자(21b)에 전류를 주입하여, 저항 변화형 기억 소자(21b)로부터의 출력을 증폭하여 센스 앰프(100)에 출력한다. 즉, 저항 변화형 기억 소자(21b)로부터의 출력은, 기억 소자(20a)로부터의 데이터의 판독에 이용된다. 전류 주입형 증폭기(10a, 10b)의 구성은 후술하지만, 정전류원과, 전압 클램프용의 트랜지스터로 구성된다.
저항 변화형 기억 소자(21a)는, 적어도 2치의 정보를 전기적 저항치에 의거하여 보존하는, 적어도 하나의 저항 변화형 기억 소자를 포함하여 구성된다. 저항 변화형 기억 소자(21a)는, 데이터 기억용 기억 소자이고, 저항 변화형 기억 소자(21b)는, 레퍼런스용의 전위를 생성하기 위한 것이고, 본 실시 형태에서는, 고저항의 기억 소자와 저저항의 기억 소자의 조합에 의해 저항 변화형 기억 소자(21b)가 형성된다. 저저항의 기억 소자란, 논리값 「0」이 기록된 기억 소자이고, 고저항의 기억 소자란, 논리값 「1」이 기록된 기억 소자이다.
센스 앰프(100)는, 저항 변화형 기억 소자(21a)로부터의 출력과, 저항 변화형 기억 소자(21b)로부터의 출력을 비교하여, 비교 결과를 증폭하여 출력한다. 센스 앰프(100)는, 도시하지 않은 메모리 컨트롤러로부터의 활성화 제어 신호에 의해 활성화된다.
이상, 도 4를 이용하여 본 개시의 실시의 형태에 관한 반도체 기억 장치의 기능 구성례에 관해 설명하였다. 계속해서, 본 개시의 실시의 형태에 관한 반도체 기억 장치의 구체적인 회로 구성례를 설명한다. 도 5는, 본 개시의 실시의 형태에 관한 반도체 기억 장치의 구체적인 회로 구성례를 도시하는 설명도이다. 이하, 도 5를 이용하여 본 개시의 실시의 형태에 관한 반도체 기억 장치의 구체적인 회로 구성례에 관해 설명한다.
도 5에 도시한 반도체 기억 장치(1)는, 판독 회로(2)와, 레퍼런스 생성 회로(3)와, 메모리 셀 어레이(4)와, 레퍼런스 셀 어레이(5)를 포함하여 구성된다.
판독 회로(2)는, 전류 주입형 증폭기(10a)와, 센스 앰프(100)를 포함하여 구성된다. 전류 주입형 증폭기(10a)는, 정전류원(11a)과, 전압 클램프용 트랜지스터(12a)를 포함하여 구성된다. 전압 클램프용 트랜지스터(12a)는, 저항 변화형 기억 소자(21a)에 걸리는 전압을 제한하도록, 소정의 참조 전압(Vref)에 의해 제어된다. 또한, 판독 회로(2)는 복수 마련될 수 있다.
레퍼런스 생성 회로(3)은, 복수의 전류 주입형 증폭기(10b)를 포함하여 구성된다. 전류 주입형 증폭기(10b)는, 정전류원(11b)과, 전압 클램프용 트랜지스터(12b)를 포함하여 구성된다. 전압 클램프용 트랜지스터(12b)는, 레퍼런스용의 저항 변화형 기억 소자(21b, 21c)에 걸리는 전압을 제한하도록, 소정의 참조 전압(Vref)에 의해 제어된다.
메모리 셀 어레이(4)는, 매트릭스형상으로 배치된 저항 변화형 기억 소자(21a)를 구비한다. 도 5에서는, 설명의 편의상, 메모리 셀 어레이(4)에 저항 변화형 기억 소자(21a)가 하나만 마련되어 있는 상태가 도시되어 있다.
레퍼런스 셀 어레이(5)는, 매트릭스형상으로 배치된 레퍼런스용의 저항 변화형 기억 소자(21b, 21c)를 구비한다. 본 실시 형태에서는, 저저항의 상태에 있는 것을 저항 변화형 기억 소자(21b)로 하고, 고저항의 상태에 있는 것을 저항 변화형 기억 소자(21c)로 하고 있다. 또한, 저항의 상태는 각각의 기억 소자에의 기록의 결과에 의해 변화할 수 있는 것이고, 레퍼런스 셀 어레이(5)에 마련되는 각 기억 소자는 특정한 저항의 상태로 고정된다고는 한하지 않는다. 레퍼런스 셀 어레이(5)에 마련되는 각 기억 소자에 데이터를 기록하기 위한 구성에 관해서는 후술한다.
그리고 본 실시 형태에 관한 반도체 기억 장치(1)는, 상술한 바와 같이, 레퍼런스용 기억 소자를 복수 마련하여 레퍼런스 전위를 생성할 때에, RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 조합으로 구비한다. 도 5에는, 2개의 저항 변화형 기억 소자(21b)와, 하나의 저항 변화형 기억 소자(21c)로 레퍼런스 전위를 생성한다. 이와 같이 레퍼런스 전위를 생성할 때에, RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 조합으로 구비함으로써, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 레퍼런스 전위를 최적화할 수 있고, 기억 소자의 저항치를 올바르게 판독하는 것이 가능해진다.
레퍼런스용의 저항 변화형 기억 소자(21b, 21c)의 조합은, 도 5에 도시한 것으로 한정되지 않는다. 도 6은, 본 실시 형태에 관한 반도체 기억 장치(1)에서의 레퍼런스용의 저항 변화형 기억 소자(21b, 21c)의 조합의 다른 예를 도시하는 설명도이다. 반도체 기억 장치(1)는, 예를 들면 도 6에 도시한 바와 같이, 1열당 RL의 상태인 저항 변화형 기억 소자(21b)를 2개, RH의 상태인 저항 변화형 기억 소자(21c)를 하나 구비한 조(組)를 병렬로 나열함으로써, RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 구성을 갖고 있어도 좋다.
도 7은, 도 5에 도시한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도로서, 각 기억 소자에 선택 트랜지스터가 마련된 경우의 반도체 기억 장치(1)의 회로 구성례를 도시한 것이다. 도 7에 도시한 바와 같이, 저항 변화형 기억 소자(21a)와, 저항 변화형 기억 소자(21a)에 직렬로 접속된 선택 트랜지스터(22a)로 기억 소자(20a)를 구성하고, 저항 변화형 기억 소자(21b)와, 저항 변화형 기억 소자(21b)에 직렬로 접속된 선택 트랜지스터(22b)로 기억 소자(20b)를 구성하고, 저항 변화형 기억 소자(21c)와, 저항 변화형 기억 소자(21c)에 직렬로 접속된 선택 트랜지스터(22c)로 기억 소자(20c)를 구성하여도 좋다. 선택 트랜지스터(22a, 22b, 22c)는, 각각, 게이트에 행 선택선(WL)이 접속되고, 소스에 소스선(SL)이 접속되고, 드레인에 저항 변화형 기억 소자가 접속되어 있다.
도 7에 도시한 예에서는, 레퍼런스 셀 어레이(5)는, 1행에 관해, RL의 상태인 저항 변화형 기억 소자(21b)를 2개, RH의 상태인 저항 변화형 기억 소자(21c)를 1개 갖고 있다. 즉, 반도체 기억 장치(1)는, 어느 행의 행 선택선(WL)에 하이 레벨의 전위가 인가되고, 그 행이 선택되면, 2개의 저항 변화형 기억 소자(21b)와, 하나의 저항 변화형 기억 소자(21c)를 이용하여 레퍼런스 전위를 생성하게 된다.
또한, 레퍼런스 셀 어레이(5)는, 저항 변화형 기억 소자(21b)의 수의 쪽이 많다는 조건을 충족시키는 한, 행마다 다른 저항 변화형 기억 소자(21b)와 저항 변화형 기억 소자(21c)의 조합을 가져도 좋다. 예를 들면, 레퍼런스 셀 어레이(5)는, 어느 행에서는 4개의 저항 변화형 기억 소자(21b)와 하나의 저항 변화형 기억 소자(21c)를 가지며, 다른 행에서는 3개의 저항 변화형 기억 소자(21b)와 2개의 저항 변화형 기억 소자(21c)를 갖고 있어도 좋다.
데이터 기억용 기억 소자(20a)는, 다양한 구성을 취할 수 잇다. 도 8a, 8b는 데이터 기억용 기억 소자(20a)의 구성례를 도시하는 설명도이다. 도 8a에 도시한 바와 같이, 소스선(SL)과 선택 트랜지스터(22a)와의 사이에 저항 변화형 기억 소자(21a)가 마련되어 있어도 좋고, 또한 도 8b에 도시한 바와 같이, 소스선(SL)과 행 선택선(WL)과의 사이에 저항 변화형 기억 소자(21a)만이 마련되어 있어도 좋다.
레퍼런스용 기억 소자(20b, 20c)는, 다양한 구성을 취할 수 잇다. 도 9a~9f는, 레퍼런스용 기억 소자(20b, 20c)의 구성례를 도시하는 설명도이다. 레퍼런스용 기억 소자(20b, 20c)는, 저항 변화형 기억 소자(21b)의 수의 쪽이 많다는 조건을 충족시키는 한, 도 9a~9f의 중의 어느 하나의 구성이라도 좋고, 이들 외에도 다양한 구성을 취할 수 잇다.
도 9a~9c는, 3개의 저항 변화형 기억 소자를 직렬로 접속한 것을 3개 병렬로 나열함으로써 레퍼런스 전위를 생성하는 경우의 구성례이다. 직렬로 접속된 저항 변화형 기억 소자는, 하나가 고저항, 2개가 저저항이다. 따라서, 전체로서 3개의 고저항 상태의 저항 변화형 기억 소자와, 6개의 저저항 상태의 저항 변화형 기억 소자로 레퍼런스 전위를 생성한다. 도 9a~9c의 차이는, 선택 트랜지스터의 위치, 또는 선택 트랜지스터의 유무이다.
도 9d~9f는, 3개의 저항 변화형 기억 소자를 병렬로 접속한 것을 3개 직렬로 접속함으로써 레퍼런스 전위를 생성하는 경우의 구성례이다. 직렬로 접속된 저항 변화형 기억 소자는, 하나가 고저항, 2개가 저저항이다. 따라서, 전체로서 3개의 고저항 상태의 저항 변화형 기억 소자와, 6개의 저저항 상태의 저항 변화형 기억 소자로 레퍼런스 전위를 생성한다. 도 9d~9f의 차이는, 선택 트랜지스터의 위치, 또는 선택 트랜지스터의 유무이다.
본 실시 형태에 관한 반도체 기억 장치(1)의 레퍼런스용 기억 소자(20b, 20c)는, 데이터용의 기억 소자(20a)와 동일한 어레이상(上)에 형성되어 있어도 좋다. 도 10은, 본 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도로서, 레퍼런스용 기억 소자(20b, 20c)가, 데이터용의 기억 소자(20a)와 동일한 어레이상에 형성되어 있는 경우의 회로 구성례이다. 이와 같이 레퍼런스용 기억 소자(20b, 20c)가, 데이터용의 기억 소자(20a)와 동일한 어레이상에 형성되어 있음으로써, 반도체 기억 장치(1)의 제조 프로세스가 간략화할 수 있다.
저항 변화형 기억 소자는 디바이스의 조성(組成)으로 정하여지는 임계치를 초과한 전압을 인가하는 방향에 의해, 저항의 상태를 RH와 RL로 전환할 수 있다. 따라서, 본 실시 형태에 관한 반도체 기억 장치(1)도, 레퍼런스용의 저항 변화형 기억 소자의 저항의 상태를, 값을 기록함에 의해, 즉 전압의 인가에 의해 변화시키는 구성을 갖고 있어도 좋다.
도 11은, 본 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도이다. 도 10에 도시한 것은, 레퍼런스용의 저항 변화형 기억 소자에 대해 값을 기록하기 위한 구성을 도 7에 도시한 반도체 기억 장치(1)에 추가한 경우의, 반도체 기억 장치(1)의 회로 구성례이다. 도 11에는, 레퍼런스용의 저항 변화형 기억 소자에 데이터를 기록하기 위한 기록 회로(60)가 도시되어 있다. 기록 회로(60)는, 소스선(SL)과 비트선(BL)에 주어진 소정의 전위를 레퍼런스용의 저항 변화형 기억 소자에 인가하기 위한 회로이다. 또한 도 11에는, 기록 회로(60)에 의해 레퍼런스용의 저항 변화형 기억 소자에 데이터를 기록할 때에, 전류 주입형 증폭기(10b)로부터 기억 소자를 분리하기 위한 스위치(70)도 도시되어 있다.
기록 회로(60)는, 적어도 3개의 상태가 되도록 제어된다. 판독시에는 비트선(BL)을 그라운드에 고정하는 상태(소스선측은 하이 임피던스로 제어한다), 기록시에 소스선측에 소정의 기록 전압을 인가하고, 비트선은 그라운드 상태로 하는 상태, 기록시에 비트선측에 소정의 기록 전압을 인가하고, 소스선은 그라운드 상태로 하는 상태의 3개이다. 기록기에, 어느 상태가 1의 값이 되는지는, 저항 변화형 기억 소자의 조성에 의해 정하여진다.
본 실시 형태에 관한 반도체 기억 장치(1)는, 레퍼런스용의 저항 변화형 기억 소자에 기록치를 유지하기 위한 레지스터를 또한 구비하고 있어도 좋다. 도 12는, 본 실시 형태에 관한 반도체 기억 장치(1)의 회로 구성례를 도시하는 설명도이다. 도 12에 도시한 것은, 레퍼런스용의 저항 변화형 기억 소자에 대해 값을 기록하기 위한 레지스터(80)를 또한 구비한 경우의 반도체 기억 장치(1)의 구성례이다.
레지스터(80)는, 각각, 논리값이 0 또는 1의 상태를 유지하도록 설정되고 있다. 레퍼런스용의 저항 변화형 기억 소자에 값을 기록할 때에는, 레지스터(80)에 유지되고 있는 값이, 기록 회로(60)에 의해 레퍼런스용의 저항 변화형 기억 소자에 기록된다. 또한, 레지스터(80)에 유지된 값은, 반도체 기억 장치(1)의 외부에서 설정할 수 있도록 되어 있어도 좋다.
<2. 응용례>
본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 하나 또는 복수가, 반도체 기억 장치(1)를 제어하는 제어 회로와 같은 반도체 장치에 조립되어도 좋고, 반도체 기억 장치(1)를 제어하는 제어 회로와 다른 반도체 장치에 조립되어도 좋다. 도 13, 14는, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)를 구비한 시스템의 구성례를 도시하는 설명도이다.
도 13에 도시한 예는, 반도체 기억 장치(1)가, 신호 처리 회로(211)를 구비하는 반도체 장치(210)와 접속되어 있는 예이다. 신호 처리 회로(211)는, 반도체 기억 장치(1)에 대해 데이터의 판독 기록을 위한 신호를 생성하는 회로이다.
또한 도 14에 도시한 예는, 반도체 기억 장치(1)가, 신호 처리 회로(211)를 구비하는 반도체 장치(210)의 내부에 마련되어 있는 예이다.
그리고, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 다양한 전자 디바이스에 탑재될 수 있다. 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스로서는, 스마트폰, 태블릿형 단말, 디지털 스틸 카메라, 디지털 비디오 카메라, 음악 플레이어, 세트 톱 박스, 컴퓨터, 텔레비전, 시계, 액티브 스피커, 헤드 세트, 게임기, 라디오, 계측기, 전자 태그, 비컨 등이 있다.
도 15는, 본 개시의 실시의 형태에 관한 반도체 기억 장치(1)가 탑재될 수 있는 전자 디바이스(1000)의 기능 구성례를 도시하는 설명도이다. 도 15에 도시한 전자 디바이스(1000)는, 시스템 인 패키지(1100), 안테나(1110), 스피커(1120), 마이크로폰(1130), 표시 장치(1140), 입력 장치(1150), 센서(1160), 전원(1170)을 포함한다. 또한 시스템 인 패키지(1100)는, 프로세서(1200), 무선 통신 인터페이스(1210), 오디오 회로(1220)를 포함한다.
안테나(1110)는, 이동체 통신, 무선 LAN 또는 근거리 통신을 행하기 위한 안테나이고, 무선 통신 인터페이스(1210)와 접속되어 있다. 스피커(1120)는, 소리를 출력하는 것이고, 오디오 회로(1220)와 접속되어 있다. 마이크로폰(1130)은, 전자 디바이스(1000)의 주위의 소리를 집음하는 것이고, 오디오 회로(1220)와 접속되어 있다.
표시 장치(1140)는, 예를 들면 액정 디스플레이, 유기 EL 디스플레이, LED(Light Emitting Diode) 인디케이터 등으로 구성되고, 프로세서(1200)와 접속되어 있다. 입력 장치(1150)는, 예를 들면 키보드, 버튼, 터치 패널 등으로 구성되고, 프로세서(1200)와 접속되어 있다.
센서(1160)는, 광학 센서, 위치 센서, 가속도 센서, 생체 센서, 자기 센서, 기계량 센서, 열 센서, 전기 센서 또는 화학 센서 등의 기능을 갖는다. 센서(1160)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다. 전원(1170)은, 전자 디바이스(1000)에 전원을 공급하는 것이고, 예를 들면 배터리나 AC 어댑터 등으로부터 공급되는 전원이다.
프로세서(1200)는, 전자 디바이스(1000)의 동작을 제어하기 위한 전자 회로이고, 시스템 인 패키지(1100)의 중에, 또는 시스템 인 패키지(1100)의 밖에, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다.
무선 통신 인터페이스(1210)는, 이동체 통신, 무선 LAN 또는 근거리 통신의 기능을 갖는다. 무선 통신 인터페이스(1210)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다. 오디오 회로(1220)는, 스피커(1120) 및 마이크로폰(1130)을 제어하는 기능을 가지며, 오디오 회로(1220)에는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)가 접속되어도 좋다.
이와 같은 전자 디바이스(1000)는, 본 개시의 실시의 형태에 관한 저항 변화형의 반도체 기억 장치(1)를 탑재함으로써, 데이터 판독시의 신뢰성을 향상시키는 것이 가능해진다.
<3. 정리>
이상 설명한 바와 같이 본 개시의 실시의 형태에 의하면, RL의 기억 소자의 수를, RH의 기억 소자의 수보다 많아지는 조합에 의해 레퍼런스 전위를 생성함으로써, 레퍼런스 전위를 최적화할 수 있고, 기억 소자의 저항치를 올바르게 판독하는 것이 가능해지는 반도체 기억 장치가 제공된다.
본 개시의 실시의 형태에 관한 반도체 기억 장치(1)는, 저항 변화형의 반도체 기억 장치, 예를 들면 스핀 램(Spin-RAM)일 수 있다.
이상, 첨부 도면을 참조하면서 본 개시의 알맞는 실시 형태에 관해 상세히 설명하였지만, 본 개시의 기술적 범위는 이러한 예로 한정되지 않는다. 본 개시의 기술 분야에서의 통상의 지식을 갖는 자라면, 특허청구의 범위에 기재된 기술적 사상의 범주 내에서, 각종의 변경례 또는 수정례에 상도할 수 있음은 분명하고, 이들에 대해서도, 당연히 본 개시의 기술적 범위에 속하는 것으로 이해된다.
또한, 본 명세서에 기재된 효과는, 어디까지나 설명적 또는 예시적인 것이고 한정적이 아니다. 즉, 본 개시에 관한 기술은, 상기한 효과와 함께, 또는 상기한 효과에 대신하여, 본 명세서의 기재로부터 당업자에게는 분명한 다른 효과를 이룰 수 있다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1)
메모리 소자와,
상기 메모리 소자에 유지된 값을 판별하기 위한 레퍼런스 전위를 생성하기 위한 제1의 저항 상태를 갖는 참조 소자와,
상기 레퍼런스 전위를 생성하기 위한 상기 제1의 저항 상태의 저항치보다 높은 제2의 저항 상태를 갖는 참조 소자를 구비하고,
상기 레퍼런스 전위를 생성할 때에는, 상기 제1의 저항 상태를 갖는 참조 소자의 수의 쪽을 많게 하는 구성을 갖는, 반도체 기억 장치.
(2)
상기 참조 소자에의 값의 기록을 행하는 기록 회로를 또한 구비하는, 상기 (1)에 기재된 반도체 기억 장치.
(3)
상기 참조 소자에 전류를 공급하여 그 메모리 소자로부터의 출력을 증폭하는 전류 주입형 증폭기와,
상기 기록 회로가 상기 참조 소자에 값을 기록할 때에 상기 전류 주입형 증폭기와 상기 참조 소자를 분리하는 스위치를 또한 구비하는, 상기 (2)에 기재된 반도체 기억 장치.
(4)
상기 기록 회로는, 상기 참조 소자에 상기 제1의 저항 상태 또는 상기 제2의 저항 상태로 취하기 위한 값을 기록하는, 상기 (2) 또는 (3)에 기재된 반도체 기억 장치.
(5)
상기 기록 회로는, 상기 참조 소자에 상기 제1의 저항 상태 또는 상기 제2의 저항 상태로 취하기 위한 값을 유지하는 레지스터를 구비하는, 상기 (4)에 기재된 반도체 기억 장치.
(6)
상기 참조 소자는 저항 변화형의 메모리 소자인, 상기 (1)~(5)의 어느 하나에 기재된 반도체 기억 장치.
(7)
상기 참조 소자는 자기 저항 변화형의 메모리 소자인, 상기 (1)~(6)의 어느 하나에 기재된 반도체 기억 장치.
(8)
상기 (1)~(7)의 어느 하나에 기재된 반도체 기억 장치를 적어도 하나 구비하는, 정보 처리 장치.
1 : 반도체 기억 장치
2 : 판독 회로
3 : 레퍼런스 생성 회로
4 : 메모리 셀 어레이
5 : 레퍼런스 셀 어레이
10a : 전류 주입형 증폭기
10b : 전류 주입형 증폭기
11a : 정전류원
11b : 정전류원
12a : 전압 클램프용 트랜지스터
12b : 전압 클램프용 트랜지스터
20a : 기억 소자
20b : 기억 소자
20c : 기억 소자
21a : 저항 변화형 기억 소자
21b : 저항 변화형 기억 소자
21c : 저항 변화형 기억 소자
22a : 선택 트랜지스터
22b : 선택 트랜지스터
22c : 선택 트랜지스터
60 : 기록 회로
70 : 스위치
80 : 레지스터
100 : 센스 앰프
1000 : 전자 디바이스
BL : 비트선
SL : 소스선
WL : 행 선택선
2 : 판독 회로
3 : 레퍼런스 생성 회로
4 : 메모리 셀 어레이
5 : 레퍼런스 셀 어레이
10a : 전류 주입형 증폭기
10b : 전류 주입형 증폭기
11a : 정전류원
11b : 정전류원
12a : 전압 클램프용 트랜지스터
12b : 전압 클램프용 트랜지스터
20a : 기억 소자
20b : 기억 소자
20c : 기억 소자
21a : 저항 변화형 기억 소자
21b : 저항 변화형 기억 소자
21c : 저항 변화형 기억 소자
22a : 선택 트랜지스터
22b : 선택 트랜지스터
22c : 선택 트랜지스터
60 : 기록 회로
70 : 스위치
80 : 레지스터
100 : 센스 앰프
1000 : 전자 디바이스
BL : 비트선
SL : 소스선
WL : 행 선택선
Claims (8)
- 메모리 소자와,
상기 메모리 소자에 유지된 값을 판별하기 위한 레퍼런스 전위를 생성하기 위한 제1의 저항 상태를 갖는 참조 소자와,
상기 레퍼런스 전위를 생성하기 위한 상기 제1의 저항 상태의 저항치보다 높은 제2의 저항 상태를 갖는 참조 소자를 구비하고,
상기 레퍼런스 전위를 생성할 때에는, 상기 제1의 저항 상태를 갖는 참조 소자의 수의 쪽을 많게 하는 구성을 갖는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 참조 소자에의 값의 기록을 행하는 기록 회로를 또한 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제2항에 있어서,
상기 참조 소자에 전류를 공급하여 그 메모리 소자로부터의 출력을 증폭하는 전류 주입형 증폭기와,
상기 기록 회로가 상기 참조 소자에 값을 기록할 때에 상기 전류 주입형 증폭기와 상기 참조 소자를 분리하는 스위치를 또한 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제2항에 있어서,
상기 기록 회로는, 상기 참조 소자에 상기 제1의 저항 상태 또는 상기 제2의 저항 상태로 취하기 위한 값을 기록하는 것을 특징으로 하는 반도체 기억 장치. - 제4항에 있어서,
상기 기록 회로는, 상기 참조 소자에 상기 제1의 저항 상태 또는 상기 제2의 저항 상태로 취하기 위한 값을 유지하는 레지스터를 구비하는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 참조 소자는 저항 변화형의 메모리 소자인 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서,
상기 참조 소자는 자기 저항 변화형의 메모리 소자인 것을 특징으로 하는 반도체 기억 장치. - 제1항에 기재된 반도체 기억 장치를 적어도 하나 구비하는 것을 특징으로 하는 정보 처리 장치.
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