JP3916127B2 - 記憶回路ブロックのアクセス方法及び記憶回路ブロック - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高速なデータの読み出しが可能な記憶回路ブロック及びこの記憶回路ブロックのアクセス方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Dynamic RAM）におけるロウ・アクセスは、選択されたロウ・アドレスに属する全てのメモリセルのトランジスタをオンにする。全てのメモリセルの記憶データは電荷である。このメモリセルの電荷とビット・ラインの電荷がメモリセルのトランジスタがオンになることによって共有される。共有されたことによって、電荷によるメモリセルの記憶データは破壊される。記憶データを復元するために、ＤＲＡＭはビット・ライン対ごとにセンス・アンプを設け、データの再書き込みを行う必要がある。従って、ＤＲＡＭはロウ・アクセスの度にセンス・アンプを起動させなければならない。
【０００３】
ＤＲＡＭのアクセスの一種であるページ・モードは、起動されたセンス・アンプに保持されたデータに次々とアクセスするため、非常に高速なスピードでアクセスすることができる。ＳＤＲＡＭ（Synchronous DRAM）やラムバス（Rambus）のような、より高度な動作が可能なメモリーのアクセスの一種であるバースト・モードでも、ページ・モードを利用することを基本としており、メモリー・チップの内部でカラム・アドレスを変えることにより、サイクル・タイムを短縮することができる。
【０００４】
しかし、ページ・モードなどの高速アクセス・モードは、選択されたワード・ラインのカラム・アドレスを次々と変更する方式に限定される。図３（Ａ）にＤＲＡＭの基本動作を示すが、ロウ・アドレスが変わると、ＤＲＡＭは（i）それまで選択されていたワード・ラインの全てのデータを再書き込みし、（ii）ビット・ラインをプリチャージし、（iii）新しいワード・ラインを起動させ、（iv）読み出し信号がビット・ライン対に供給されるのを待ち、（v）センス・アンプの動作を開始させる、という一連の操作を実行しなければならないので、アクセス時間とサイクル・タイムが非常に長くなる。
【０００５】
図３（Ｂ）に示すように、一般的なＳＤＲＡＭ ＤＤＲ（Synchronous DRAM Double Data Rate）のアクセス・モードは、(a)バースト・モードによるカラム・アクセスは高速である。しかし、(b)ロウ・アドレス間のサイクル・タイム（Row-to-Row Cycle time）は、ワード・ラインの起動開始からビット・ラインのプリチャージ完了までの時間間隔であるアレー時定数（Array Time Constant）が長いので、非常に低速である。バースト・データレートが高くても、ロウ・アドレス間のアクセスのネット・データレートは非常に低い。ネット・データレートは、１２クロック・エッジ中、４クロック・エッジでデータのバーストが行われているため、ピークデータレートの４／１２＝３３％しかない。このランダム・ロウ・アクセスを改善するため、ＤＲＡＭは複数のバンクを有している。
【０００６】
一般的にバンクの数は実用設計上、１つのメモリー・チップ当たりにわずか２乃至４個に限定され、高速なランダム・ロウ・アクセスの利用も非常に限定されている。このように、一般的なＤＲＡＭにおいては、カラム・アクセス（水平アクセス）が高速であるけれども、ロウ・アクセス（垂直アクセス）は非常に低速である。
【０００７】
ＳＲＡＭ（Static RAM）やＤＲＡＭのようなデータを電荷として記憶する従来のメモリーは、いずれのメモリ・アレーも複数のワード・ラインとビット・ラインがマトリクス状に構成されている。アクセスは、ワード・ラインまたはビット・ラインのどちらか一方がアクティブである限り、妨げられることはない。従って、図３（Ａ）に示すように、メモリーのサイクル・タイムは、理論的には、ワード・ラインの起動開始からビット・ラインのプリチャージ完了までの時間間隔であるアレー時定数で定義される。
【０００８】
通常のＳＲＡＭやＤＲＡＭにおける読み出し操作及び書き込み操作は、どちらも同じノード（ワード・ライン及びビット・ライン）を起動させることにより実施される。また、記憶されたデータは電荷であるので、タイミング信号の重複があると、読み出しアクセスにおいても、誤った書き込みがされたり、あるいはデータが破壊されたりすることになる。例えば、１番目にアクセスされたワード・ラインの動作中に２番目にアクセスされたワード・ラインが動作した場合、これら２本のワード・ラインに連結された全てのデータが共通のビット・ラインを通して互いに衝突する。ビット・スイッチにおける重複も、データ・ラインを通して２本のビット・ラインにつながったメモリセル間の電荷が共有されて記憶されたデータの破壊をまねく。このようなワード・ラインの動作のタイミング制約から十分な余裕を持つために、アレー時定数を長くし、データにとって安全設計にすることにより、サイクル・タイムは理論上のアレー時定数よりもはるかに長くなってしまい、メモリーの動作速度を低下させてしまう。
【０００９】
【発明が解決しようとする課題】
そこで本発明の目的は、高速動作が可能な記憶回路ブロック及びこの記憶回路ブロックのアクセス方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の記憶回路ブロックのアクセス方法の要旨は、読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインが複数のビット・ラインとでマトリックス状に配置され、その交叉部に少なくともビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、読み出しワード・ラインに読み出し信号を供給する読み出しワード・ライン・ドライバーとを含む記憶回路ブロックのアクセス方法であって、第１の読み出しワード・ラインに第１の読み出し信号を供給して、第１の読み出しワード・ラインをアクティブにするステップと、第１のビット・ラインにビット・ライン用の読み出し信号を供給するステップと、第１の読み出し信号が立ち下がる途中で、第２の読み出しワード・ラインに第２の読み出し信号を供給するステップとを含むことにある。このように、ワード・ラインの重複を許すことにより高速動作を可能としている。
【００１１】
また、本発明の記憶回路ブロックの要旨は、読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインが複数のビット・ラインとでマトリックス状に配置され、その交叉部に少なくともビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、メモリ・アレーに接続され、複数の読み出しワード・ラインの中から所望の読み出しワード・ラインに読み出し信号を供給する読み出しワード・ライン・ドライバーとを含む記憶回路ブロックであって、読み出しワード・ライン・ドライバーが、第１の読み出しワード・ラインがアクティブになった後、第１の読み出しワード・ラインが立ち下がる途中で、第２の読み出しワード・ラインを立ち上げるための手段を含むことにある。
【００１２】
【発明の実施の形態】
本発明の記憶回路ブロック及びアクセス方法の実施の形態を図面を基に説明する。
【００１３】
図１に示す本発明の記憶回路ブロック１０は、データを記憶する記憶素子、ワード・ライン（読み出しワード・ライン２４と書き込みワード・ライン２６）、及びビット・ライン・ペア２８を含んだメモリ・アレーと、読み出しワード・ライン２４に読み出し信号を供給するための読み出しワード・ライン・ドライバー１４と、ビット・ライン・ペア２８に読み出しビット・ライン用の読み出し信号を供給するための読み出し回路２１を含む。記憶回路ブロック１０は、ＭＲＡＭ（Magnetic Random Access Memory）のメモリ・チップなどに使用される。
【００１４】
読み出しワード・ライン・ドライバー（Read Word Line Driver）１４は、第１の読み出しワード・ライン２４に読み出し信号を供給する手段と、第１の読み出しワード・ライン２４がアクティブになった後、その第１の読み出しワード・ライン２４が立ち下がる途中で、第２の読み出しワード・ライン２４に読み出し信号を供給するための手段を含んでいる。
【００１５】
データを記憶するためのメモリ・アレー１２は、複数のワード・ライン（読み出しワード・ライン２４及び書き込みワード・ライン２６）と複数のビット・ライン・ペア２８とがマトリックス状に配置され、その交叉部に不揮発性の記憶素子を配置している。ワード・ラインはロウ・アドレスで特定され、ビット・ライン・ペア２８はカラム・アドレスで特定される。記憶素子は、ロウ・アドレスとカラム・アドレスが特定されることによって、特定されたロウ・アドレスのワード・ラインと特定されたカラム・アドレスのビット・ライン・ペア２８の交叉部に配置された記憶素子として特定される。記憶素子は、ＭＴＪ（Magnetic Tunnel Junction）素子である。ＭＴＪ素子は、少なくとも磁化の方向が固定された強磁性体の層である固定層、トンネル電流を流す絶縁体であるトンネルバリアー及び磁界の方向によって磁化方向が変化する強磁性体の層である自由層を含む。また、記憶素子としてＧＭＲ（giant magnetoresistive）素子を用いることもできる。
【００１６】
また、書き込みワード・ライン２６に書き込み電流を供給する書き込みワード・ライン・ドライバー（Write Word Line Driver）１６、読み出しワード・ライン・ドライバー１４及び書き込みワード・ライン・ドライバー１６を操作するロウ・デコーダー（Row Decoder）１８を含む。更に、ビット・ライン・ペア２８を選択し、書き込み電流を流すビット・ライン・カレント・ドライバー（Bit Line Current Driver）２０ａ，２０ｂがビット・ライン・ペア２８の両端に設けられ、ビット・ライン・カレント・ドライバー２０ａ，２０ｂを操作するカラム・デコーダー（Column Decoder）２２を含む。各ドライバーは、読み出し信号や書き込み信号としてパルス信号を発生し、各ラインにこのパルスを供給して、各ラインをアクティブにする。
【００１７】
また、ビット・ライン・ペア２８に読み出し信号を供給し、記憶素子のデータを読み出すために、センス・アンプなどの読み出し回路２１が設けられる。ビット・ライン・ペア２８は、ビット・スイッチ（図示していない）でビット・ライン・カレント・ドライバー２０ａ，２０ｂまたは読み出し回路２１への接続を選択される。読み出し回路２１は、複数の読み出しワード・ライン２４が順に読み出し信号が供給されている間、所定のビット・ライン・ペア２８にビット・ライン用の読み出し信号を供給し続ける手段を含む。従って、ビット・ライン・ペア２８がアクティブになっている間、次々と読み出しワード・ライン２４をかえて、次々と記憶素子のデータを読み出すことができる。言い換えると、本発明の記憶回路ブロック１０は、カラム・アドレスを固定して、次々とロウ・アドレスを変更してデータを読み出すことができる。
【００１８】
また、記憶回路ブロック１０はツイン・セル（Twin Cell）と呼ばれるT/C（True/Complement）の２セル構造であり、ビット・ラインはペア（ビット・ライン・ペア２８）になっている。従って、どちらのビット・ラインの電位が高いか、低いかを判別することによって、「０」または「１」のデータを判別することができる。ツイン・セルでない場合でも「０」または「１」のデータを判別する基準となるビット・ライン電位が必要であり、基準となるビット・ラインとデータの読み出しに選択されたビット・ラインとがペアになる。
【００１９】
記憶回路ブロック１０は、読み出しワード・ライン２４と書き込みワード・ライン２６という異なるワード・ラインがあり、データの読み出し時には、読み出しワード・ライン２４が使用され、データの書き込み時には、書き込みワード・ライン２６が使用される。２本のワード・ラインがあるため、データの読み出し操作により誤ってデータの書き込みが行われる可能性はない。
【００２０】
データは電荷ではなくＭＴＪ素子の磁化の方向で記憶される。ＳＲＡＭ及びＤＲＡＭのようにタイミング信号が重複しても、データ破壊を引き起こすことはない。例えば、データ読み出し時に第１にアクセスされた第１の読み出しワード・ライン２４の読み出し信号の立ち下がり端が、第２にアクセスされた第２の読み出しワード・ライン２４の読み出し信号の立ち上がり端に重複したとしても、ＭＴＪ素子は不揮発性の記憶素子であり、記憶されたデータは破壊されない。すなわち、第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がる途中で、第２の読み出しワード・ライン２４に第２の読み出し信号を供給することができる。
【００２１】
また、第１の読み出しワード・ライン２４がアクティブになっている間に、第１のビット・ライン・ペア２８に読み出し信号を供給することによって、第１の読み出しワード・ライン２４と第１のビット・ライン・ペア２８との交叉部にある記憶素子のデータを読み出すことができる。第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がると同時に、第２のビット・ライン・ペア２８にビット・ライン用の読み出し信号を供給して、第２の読み出しワード・ライン２４と第２のビット・ライン・ペア２８の交叉部の記憶素子のデータを読み出すことができる。
【００２２】
以上より、記憶回路ブロック１０の回路設計上の全ての読み出しワード・ライン２４などを動作させるタイミング制約が緩和され、高速スピードを引き出すのがより容易になっている。
【００２３】
記憶回路ブロック１０の読み出し操作では、ＳＲＡＭ及びＤＲＡＭと比較すると、いくつかの異なった特徴がある。記憶回路ブロック１０のデータの読み出しは非破壊的であるので、図３（Ａ）の（i）データを再書き込みする操作は必要ない。また、ＭＴＪ素子に直流電流を流してデータを読み出すため、図３（Ａ）の（ii）ビット・ラインをプリチャージするという操作も必要がない。これら２つのタイミング工程を行う必要がないので、アレー時定数が大幅に短縮される。
【００２４】
記憶回路ブロック１０の読み出し操作においては、読み出しワード・ライン２４を活性化し、ビット・ライン・ペア２８及びＭＴＪ素子に直流電流を流す。この直流電流及びＭＴＪ素子の抵抗で求められる電圧が、読み出し回路（センス・アンプ）２１で検知され、増幅される。
【００２５】
ＭＴＪ素子の抵抗（２〜３ｋΩ）、メモリセルのトランジスタ（ＭＯＳＦＥＴ）のオン時のドレイン・ソース間の抵抗（１〜２ｋΩ）及びビット・ライン容量（０．３〜０．４ｐＦ）で決定されるセンス・ラインのＲＣ時定数（または時定数）の合計は、非常に短く、例えば３nsec以下である。このようにＲＣ時定数が短くなるということは、ロウ及びカラムの両方のアドレスへのアクセスにおいて、アクセスの変化があった場合でも読み出し信号がすばやく発生するので、ロウ・アクセスにおいて高速な読み出しが可能になるということを意味する。
【００２６】
記憶回路ブロック１０の読み出し操作では、読み出しのタイミング信号が重複してもよく、従来のメモリ・アレーの時間のかかる２つの工程、すなわちデータの再書き込みとプリチャージを必要としない。また、従来のメモリーの読み出し信号の発生と検知時間も、センス・ラインのＲＣ時定数に短縮することができる。
【００２７】
このように、記憶回路ブロック１０の読み出し操作のアレー時定数は、図２（Ａ）で示すようなセンス・ラインのＲＣ時定数と同じ長さに減少させることができる。本発明のアクセス方法は以上のような事実に基づいており、カラム・アドレスへのアクセスが次々と変わる（水平アクセス）ＤＲＡＭのページ・モードと類似して、ロウ・アドレスへのアクセスが次々と変わるアクセス（垂直アクセス）であるので、「垂直ページ・モード」と呼ぶ。以下に、本発明のアクセス方法である垂直ページ・モードについて説明する。
【００２８】
垂直ページ・モードはカラム・アドレスを固定して、ロウ・アドレスへのアクセスを次々に変えてデータを読み出す。固定したカラム・アドレスと次々に変えられるロウ・アドレスの交叉部の記憶素子が記憶するデータを次々に読み出す。図２（Ａ）は、第１の読み出しアクセスとそれに続く第２の読み出しアクセスの、２回の読み出し動作を例示している。すなわち、図２（Ａ）の実線は、第１の読み出しアクセスでアクセスする第１の読み出しワード・ライン２４に供給される第１の読み出し信号、及び第２の読み出しアクセスでアクセスする第２の読み出しワード・ライン２４に供給される第２の読み出し信号の時間的変化を例示したものであり、点線は、固定しているカラム・アドレスのビット・ライン・ペア２８の読み出し時の電圧の時間的変化を例示したものである。図中、例えば上方の電圧が真（true）のビット・ラインの電圧で、下方が偽（complement）のビット・ラインの電圧を示している。第１の読み出しアクセスでは、センス・ラインのＲＣ時定数が上記のように短いので、即座に次の読み出し信号が発生する。第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がる途中で、図中（i）で第２の読み出しワード・ライン２４に第２の読み出し信号が供給され、立ち上がる。２本の読み出しワード・ライン２４の読み出し信号は、図２（Ａ）の（i）から（ii）で重複が起こる時に衝突するが、記憶されたデータを破壊することはない。
【００２９】
第１の読み出しワード・ライン２４の読み出し信号が立ち下がるのと同時に、センス・ラインの短いＲＣ時定数によって、ビット・ライン・ペア２８をプリチャージすることなしに、即座にビット・ライン・ペア２８には次のビット・ライン用の読み出し信号を流す。
【００３０】
読み出しワード・ライン２４において読み出し信号の重複が起きたとしても、この方式ではエラーのない高速読み出しアクセスが可能となる。この方式では、アレー時定数は、センス・ラインのＲＣ時定数と同じで、また、垂直ページ・モードのサイクル・タイムである。ＲＣ時定数が短いことにより、ロウ・アクセスは、高速な読み出しスピードを実現することができる。
【００３１】
本発明の記憶回路ブロック１０は、ＳＤＲＡＭのバースト・モードと同様に、記憶回路ブロック１０のチップ上にロウ・アドレス増加回路を設ける。ロウ・アクセスでは、第１のロウ・アドレスがメモリー制御器から供給され、メモリー・チップがそれをラッチする。図２（Ｂ）に示すようにアドレス増加回路により、後続の３つのロウ・アドレスが内部で生成され、４ビットのバースト読み出しモードが実現する。
【００３２】
図２（Ｂ）の“読み出しR1 (Read R1)”又は“読み出しR2(Read R2)”の時間幅は、図２（Ａ）で示したアレー時定数の４倍の時間幅である。データI/O （Data I/O）におけるデータ３０のバーストは、図示するようにデータ３０が連続しており、ロウ・アクセスの最高速度と同じデータ転送速度を必ず得る。センス・ラインのＲＣ時定数は非常に短いので、ワード・ラインが同じカラム・アドレスを維持しながら変わると、即座に読みだしデータが有効となる。即ち、カラム方向に、従来のページ・モードが提供されるということである。この記憶回路ブロック１０のアクセス方法は、どのカラム・アドレス及びロウ・アドレスでも、同じ高速読み出しモードを有する。
【００３３】
本発明には、いくつかのオプションがある。まず、本発明の記憶回路ブロック１０は、ＳＤＲＡＭでのバースト・モードの読み出し動作と同様の動作を想定しているが、メモリ・チップ内部で連続的にカウントアップするアドレスは、通常のＳＤＲＡＭとは異なり、ロウ・アドレスを４ビットでカウントアップしている。しかし、カラム・アドレスを固定してロウ・アドレスをカウントアップしなければならない理由はなく、各アレー時定数に、ロウおよびカラム・アクセスともを変えることができる。この動作は、本来のランダム・ロウ・アクセスそのものである。
【００３４】
もう１つのオプションは、通常のカラム方向の２、４あるいはそれ以上の多ビットのバーストを基本動作として、これをロウ・アドレスの異なる複数の任意アドレスに渡って繰り返すモードである。このモードでは、図２（Ｂ）の各ロウ・アクセス内には１アレー時定数が入っており、クロックが高速で、そのサイクル時間がＲＣ時定数よりも短いときに使用可能なモードである。
【００３５】
以上、本発明の記憶回路ブロック及びアクセス方法について説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００３６】
【発明の効果】
本発明によると、記憶回路ブロックのデータ記憶が不揮発性である性質を利用して、任意の連続したロウ・アクセスが、従来のページ・モードと同じ高速スピードでアクセスすることが可能になった。
【図面の簡単な説明】
【図１】本発明の記憶回路ブロックの構成を示す図である。
【図２】本発明の記憶回路ブロックのアクセス方法を示す図であり、（Ａ）はメモリ・アレーの動作状態を示し、（Ｂ）はロウ・アクセス・モードを示す図である。
【図３】従来の記憶回路ブロックにおけるロウ−ロウ間のアクセス方法を示す図であり、（Ａ）はメモリ・アレーの動作状態を示し、（Ｂ）はロウ・アクセス・モードを示す図である。
【符号の説明】
１０：記憶回路ブロック
１２：メモリセル
１４：読み出しワード・ライン・ドライバー
１６：書き込みワード・ライン・ドライバー
１８：ロウ・デコーダー
２０ａ，２０ｂ：ビット・ライン・カレント・ドライバー
２１：読み出し回路
２２：カラム・デコーダー
２４：読み出しワード・ライン
２６：書き込みワード・ライン
２８：ビット・ライン・ペア
３０：データ
【発明の属する技術分野】
本発明は、高速なデータの読み出しが可能な記憶回路ブロック及びこの記憶回路ブロックのアクセス方法に関する。
【０００２】
【従来の技術】
従来、ＤＲＡＭ（Dynamic RAM）におけるロウ・アクセスは、選択されたロウ・アドレスに属する全てのメモリセルのトランジスタをオンにする。全てのメモリセルの記憶データは電荷である。このメモリセルの電荷とビット・ラインの電荷がメモリセルのトランジスタがオンになることによって共有される。共有されたことによって、電荷によるメモリセルの記憶データは破壊される。記憶データを復元するために、ＤＲＡＭはビット・ライン対ごとにセンス・アンプを設け、データの再書き込みを行う必要がある。従って、ＤＲＡＭはロウ・アクセスの度にセンス・アンプを起動させなければならない。
【０００３】
ＤＲＡＭのアクセスの一種であるページ・モードは、起動されたセンス・アンプに保持されたデータに次々とアクセスするため、非常に高速なスピードでアクセスすることができる。ＳＤＲＡＭ（Synchronous DRAM）やラムバス（Rambus）のような、より高度な動作が可能なメモリーのアクセスの一種であるバースト・モードでも、ページ・モードを利用することを基本としており、メモリー・チップの内部でカラム・アドレスを変えることにより、サイクル・タイムを短縮することができる。
【０００４】
しかし、ページ・モードなどの高速アクセス・モードは、選択されたワード・ラインのカラム・アドレスを次々と変更する方式に限定される。図３（Ａ）にＤＲＡＭの基本動作を示すが、ロウ・アドレスが変わると、ＤＲＡＭは（i）それまで選択されていたワード・ラインの全てのデータを再書き込みし、（ii）ビット・ラインをプリチャージし、（iii）新しいワード・ラインを起動させ、（iv）読み出し信号がビット・ライン対に供給されるのを待ち、（v）センス・アンプの動作を開始させる、という一連の操作を実行しなければならないので、アクセス時間とサイクル・タイムが非常に長くなる。
【０００５】
図３（Ｂ）に示すように、一般的なＳＤＲＡＭ ＤＤＲ（Synchronous DRAM Double Data Rate）のアクセス・モードは、(a)バースト・モードによるカラム・アクセスは高速である。しかし、(b)ロウ・アドレス間のサイクル・タイム（Row-to-Row Cycle time）は、ワード・ラインの起動開始からビット・ラインのプリチャージ完了までの時間間隔であるアレー時定数（Array Time Constant）が長いので、非常に低速である。バースト・データレートが高くても、ロウ・アドレス間のアクセスのネット・データレートは非常に低い。ネット・データレートは、１２クロック・エッジ中、４クロック・エッジでデータのバーストが行われているため、ピークデータレートの４／１２＝３３％しかない。このランダム・ロウ・アクセスを改善するため、ＤＲＡＭは複数のバンクを有している。
【０００６】
一般的にバンクの数は実用設計上、１つのメモリー・チップ当たりにわずか２乃至４個に限定され、高速なランダム・ロウ・アクセスの利用も非常に限定されている。このように、一般的なＤＲＡＭにおいては、カラム・アクセス（水平アクセス）が高速であるけれども、ロウ・アクセス（垂直アクセス）は非常に低速である。
【０００７】
ＳＲＡＭ（Static RAM）やＤＲＡＭのようなデータを電荷として記憶する従来のメモリーは、いずれのメモリ・アレーも複数のワード・ラインとビット・ラインがマトリクス状に構成されている。アクセスは、ワード・ラインまたはビット・ラインのどちらか一方がアクティブである限り、妨げられることはない。従って、図３（Ａ）に示すように、メモリーのサイクル・タイムは、理論的には、ワード・ラインの起動開始からビット・ラインのプリチャージ完了までの時間間隔であるアレー時定数で定義される。
【０００８】
通常のＳＲＡＭやＤＲＡＭにおける読み出し操作及び書き込み操作は、どちらも同じノード（ワード・ライン及びビット・ライン）を起動させることにより実施される。また、記憶されたデータは電荷であるので、タイミング信号の重複があると、読み出しアクセスにおいても、誤った書き込みがされたり、あるいはデータが破壊されたりすることになる。例えば、１番目にアクセスされたワード・ラインの動作中に２番目にアクセスされたワード・ラインが動作した場合、これら２本のワード・ラインに連結された全てのデータが共通のビット・ラインを通して互いに衝突する。ビット・スイッチにおける重複も、データ・ラインを通して２本のビット・ラインにつながったメモリセル間の電荷が共有されて記憶されたデータの破壊をまねく。このようなワード・ラインの動作のタイミング制約から十分な余裕を持つために、アレー時定数を長くし、データにとって安全設計にすることにより、サイクル・タイムは理論上のアレー時定数よりもはるかに長くなってしまい、メモリーの動作速度を低下させてしまう。
【０００９】
【発明が解決しようとする課題】
そこで本発明の目的は、高速動作が可能な記憶回路ブロック及びこの記憶回路ブロックのアクセス方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の記憶回路ブロックのアクセス方法の要旨は、読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインが複数のビット・ラインとでマトリックス状に配置され、その交叉部に少なくともビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、読み出しワード・ラインに読み出し信号を供給する読み出しワード・ライン・ドライバーとを含む記憶回路ブロックのアクセス方法であって、第１の読み出しワード・ラインに第１の読み出し信号を供給して、第１の読み出しワード・ラインをアクティブにするステップと、第１のビット・ラインにビット・ライン用の読み出し信号を供給するステップと、第１の読み出し信号が立ち下がる途中で、第２の読み出しワード・ラインに第２の読み出し信号を供給するステップとを含むことにある。このように、ワード・ラインの重複を許すことにより高速動作を可能としている。
【００１１】
また、本発明の記憶回路ブロックの要旨は、読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインが複数のビット・ラインとでマトリックス状に配置され、その交叉部に少なくともビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、メモリ・アレーに接続され、複数の読み出しワード・ラインの中から所望の読み出しワード・ラインに読み出し信号を供給する読み出しワード・ライン・ドライバーとを含む記憶回路ブロックであって、読み出しワード・ライン・ドライバーが、第１の読み出しワード・ラインがアクティブになった後、第１の読み出しワード・ラインが立ち下がる途中で、第２の読み出しワード・ラインを立ち上げるための手段を含むことにある。
【００１２】
【発明の実施の形態】
本発明の記憶回路ブロック及びアクセス方法の実施の形態を図面を基に説明する。
【００１３】
図１に示す本発明の記憶回路ブロック１０は、データを記憶する記憶素子、ワード・ライン（読み出しワード・ライン２４と書き込みワード・ライン２６）、及びビット・ライン・ペア２８を含んだメモリ・アレーと、読み出しワード・ライン２４に読み出し信号を供給するための読み出しワード・ライン・ドライバー１４と、ビット・ライン・ペア２８に読み出しビット・ライン用の読み出し信号を供給するための読み出し回路２１を含む。記憶回路ブロック１０は、ＭＲＡＭ（Magnetic Random Access Memory）のメモリ・チップなどに使用される。
【００１４】
読み出しワード・ライン・ドライバー（Read Word Line Driver）１４は、第１の読み出しワード・ライン２４に読み出し信号を供給する手段と、第１の読み出しワード・ライン２４がアクティブになった後、その第１の読み出しワード・ライン２４が立ち下がる途中で、第２の読み出しワード・ライン２４に読み出し信号を供給するための手段を含んでいる。
【００１５】
データを記憶するためのメモリ・アレー１２は、複数のワード・ライン（読み出しワード・ライン２４及び書き込みワード・ライン２６）と複数のビット・ライン・ペア２８とがマトリックス状に配置され、その交叉部に不揮発性の記憶素子を配置している。ワード・ラインはロウ・アドレスで特定され、ビット・ライン・ペア２８はカラム・アドレスで特定される。記憶素子は、ロウ・アドレスとカラム・アドレスが特定されることによって、特定されたロウ・アドレスのワード・ラインと特定されたカラム・アドレスのビット・ライン・ペア２８の交叉部に配置された記憶素子として特定される。記憶素子は、ＭＴＪ（Magnetic Tunnel Junction）素子である。ＭＴＪ素子は、少なくとも磁化の方向が固定された強磁性体の層である固定層、トンネル電流を流す絶縁体であるトンネルバリアー及び磁界の方向によって磁化方向が変化する強磁性体の層である自由層を含む。また、記憶素子としてＧＭＲ（giant magnetoresistive）素子を用いることもできる。
【００１６】
また、書き込みワード・ライン２６に書き込み電流を供給する書き込みワード・ライン・ドライバー（Write Word Line Driver）１６、読み出しワード・ライン・ドライバー１４及び書き込みワード・ライン・ドライバー１６を操作するロウ・デコーダー（Row Decoder）１８を含む。更に、ビット・ライン・ペア２８を選択し、書き込み電流を流すビット・ライン・カレント・ドライバー（Bit Line Current Driver）２０ａ，２０ｂがビット・ライン・ペア２８の両端に設けられ、ビット・ライン・カレント・ドライバー２０ａ，２０ｂを操作するカラム・デコーダー（Column Decoder）２２を含む。各ドライバーは、読み出し信号や書き込み信号としてパルス信号を発生し、各ラインにこのパルスを供給して、各ラインをアクティブにする。
【００１７】
また、ビット・ライン・ペア２８に読み出し信号を供給し、記憶素子のデータを読み出すために、センス・アンプなどの読み出し回路２１が設けられる。ビット・ライン・ペア２８は、ビット・スイッチ（図示していない）でビット・ライン・カレント・ドライバー２０ａ，２０ｂまたは読み出し回路２１への接続を選択される。読み出し回路２１は、複数の読み出しワード・ライン２４が順に読み出し信号が供給されている間、所定のビット・ライン・ペア２８にビット・ライン用の読み出し信号を供給し続ける手段を含む。従って、ビット・ライン・ペア２８がアクティブになっている間、次々と読み出しワード・ライン２４をかえて、次々と記憶素子のデータを読み出すことができる。言い換えると、本発明の記憶回路ブロック１０は、カラム・アドレスを固定して、次々とロウ・アドレスを変更してデータを読み出すことができる。
【００１８】
また、記憶回路ブロック１０はツイン・セル（Twin Cell）と呼ばれるT/C（True/Complement）の２セル構造であり、ビット・ラインはペア（ビット・ライン・ペア２８）になっている。従って、どちらのビット・ラインの電位が高いか、低いかを判別することによって、「０」または「１」のデータを判別することができる。ツイン・セルでない場合でも「０」または「１」のデータを判別する基準となるビット・ライン電位が必要であり、基準となるビット・ラインとデータの読み出しに選択されたビット・ラインとがペアになる。
【００１９】
記憶回路ブロック１０は、読み出しワード・ライン２４と書き込みワード・ライン２６という異なるワード・ラインがあり、データの読み出し時には、読み出しワード・ライン２４が使用され、データの書き込み時には、書き込みワード・ライン２６が使用される。２本のワード・ラインがあるため、データの読み出し操作により誤ってデータの書き込みが行われる可能性はない。
【００２０】
データは電荷ではなくＭＴＪ素子の磁化の方向で記憶される。ＳＲＡＭ及びＤＲＡＭのようにタイミング信号が重複しても、データ破壊を引き起こすことはない。例えば、データ読み出し時に第１にアクセスされた第１の読み出しワード・ライン２４の読み出し信号の立ち下がり端が、第２にアクセスされた第２の読み出しワード・ライン２４の読み出し信号の立ち上がり端に重複したとしても、ＭＴＪ素子は不揮発性の記憶素子であり、記憶されたデータは破壊されない。すなわち、第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がる途中で、第２の読み出しワード・ライン２４に第２の読み出し信号を供給することができる。
【００２１】
また、第１の読み出しワード・ライン２４がアクティブになっている間に、第１のビット・ライン・ペア２８に読み出し信号を供給することによって、第１の読み出しワード・ライン２４と第１のビット・ライン・ペア２８との交叉部にある記憶素子のデータを読み出すことができる。第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がると同時に、第２のビット・ライン・ペア２８にビット・ライン用の読み出し信号を供給して、第２の読み出しワード・ライン２４と第２のビット・ライン・ペア２８の交叉部の記憶素子のデータを読み出すことができる。
【００２２】
以上より、記憶回路ブロック１０の回路設計上の全ての読み出しワード・ライン２４などを動作させるタイミング制約が緩和され、高速スピードを引き出すのがより容易になっている。
【００２３】
記憶回路ブロック１０の読み出し操作では、ＳＲＡＭ及びＤＲＡＭと比較すると、いくつかの異なった特徴がある。記憶回路ブロック１０のデータの読み出しは非破壊的であるので、図３（Ａ）の（i）データを再書き込みする操作は必要ない。また、ＭＴＪ素子に直流電流を流してデータを読み出すため、図３（Ａ）の（ii）ビット・ラインをプリチャージするという操作も必要がない。これら２つのタイミング工程を行う必要がないので、アレー時定数が大幅に短縮される。
【００２４】
記憶回路ブロック１０の読み出し操作においては、読み出しワード・ライン２４を活性化し、ビット・ライン・ペア２８及びＭＴＪ素子に直流電流を流す。この直流電流及びＭＴＪ素子の抵抗で求められる電圧が、読み出し回路（センス・アンプ）２１で検知され、増幅される。
【００２５】
ＭＴＪ素子の抵抗（２〜３ｋΩ）、メモリセルのトランジスタ（ＭＯＳＦＥＴ）のオン時のドレイン・ソース間の抵抗（１〜２ｋΩ）及びビット・ライン容量（０．３〜０．４ｐＦ）で決定されるセンス・ラインのＲＣ時定数（または時定数）の合計は、非常に短く、例えば３nsec以下である。このようにＲＣ時定数が短くなるということは、ロウ及びカラムの両方のアドレスへのアクセスにおいて、アクセスの変化があった場合でも読み出し信号がすばやく発生するので、ロウ・アクセスにおいて高速な読み出しが可能になるということを意味する。
【００２６】
記憶回路ブロック１０の読み出し操作では、読み出しのタイミング信号が重複してもよく、従来のメモリ・アレーの時間のかかる２つの工程、すなわちデータの再書き込みとプリチャージを必要としない。また、従来のメモリーの読み出し信号の発生と検知時間も、センス・ラインのＲＣ時定数に短縮することができる。
【００２７】
このように、記憶回路ブロック１０の読み出し操作のアレー時定数は、図２（Ａ）で示すようなセンス・ラインのＲＣ時定数と同じ長さに減少させることができる。本発明のアクセス方法は以上のような事実に基づいており、カラム・アドレスへのアクセスが次々と変わる（水平アクセス）ＤＲＡＭのページ・モードと類似して、ロウ・アドレスへのアクセスが次々と変わるアクセス（垂直アクセス）であるので、「垂直ページ・モード」と呼ぶ。以下に、本発明のアクセス方法である垂直ページ・モードについて説明する。
【００２８】
垂直ページ・モードはカラム・アドレスを固定して、ロウ・アドレスへのアクセスを次々に変えてデータを読み出す。固定したカラム・アドレスと次々に変えられるロウ・アドレスの交叉部の記憶素子が記憶するデータを次々に読み出す。図２（Ａ）は、第１の読み出しアクセスとそれに続く第２の読み出しアクセスの、２回の読み出し動作を例示している。すなわち、図２（Ａ）の実線は、第１の読み出しアクセスでアクセスする第１の読み出しワード・ライン２４に供給される第１の読み出し信号、及び第２の読み出しアクセスでアクセスする第２の読み出しワード・ライン２４に供給される第２の読み出し信号の時間的変化を例示したものであり、点線は、固定しているカラム・アドレスのビット・ライン・ペア２８の読み出し時の電圧の時間的変化を例示したものである。図中、例えば上方の電圧が真（true）のビット・ラインの電圧で、下方が偽（complement）のビット・ラインの電圧を示している。第１の読み出しアクセスでは、センス・ラインのＲＣ時定数が上記のように短いので、即座に次の読み出し信号が発生する。第１の読み出しワード・ライン２４に供給された第１の読み出し信号が立ち下がる途中で、図中（i）で第２の読み出しワード・ライン２４に第２の読み出し信号が供給され、立ち上がる。２本の読み出しワード・ライン２４の読み出し信号は、図２（Ａ）の（i）から（ii）で重複が起こる時に衝突するが、記憶されたデータを破壊することはない。
【００２９】
第１の読み出しワード・ライン２４の読み出し信号が立ち下がるのと同時に、センス・ラインの短いＲＣ時定数によって、ビット・ライン・ペア２８をプリチャージすることなしに、即座にビット・ライン・ペア２８には次のビット・ライン用の読み出し信号を流す。
【００３０】
読み出しワード・ライン２４において読み出し信号の重複が起きたとしても、この方式ではエラーのない高速読み出しアクセスが可能となる。この方式では、アレー時定数は、センス・ラインのＲＣ時定数と同じで、また、垂直ページ・モードのサイクル・タイムである。ＲＣ時定数が短いことにより、ロウ・アクセスは、高速な読み出しスピードを実現することができる。
【００３１】
本発明の記憶回路ブロック１０は、ＳＤＲＡＭのバースト・モードと同様に、記憶回路ブロック１０のチップ上にロウ・アドレス増加回路を設ける。ロウ・アクセスでは、第１のロウ・アドレスがメモリー制御器から供給され、メモリー・チップがそれをラッチする。図２（Ｂ）に示すようにアドレス増加回路により、後続の３つのロウ・アドレスが内部で生成され、４ビットのバースト読み出しモードが実現する。
【００３２】
図２（Ｂ）の“読み出しR1 (Read R1)”又は“読み出しR2(Read R2)”の時間幅は、図２（Ａ）で示したアレー時定数の４倍の時間幅である。データI/O （Data I/O）におけるデータ３０のバーストは、図示するようにデータ３０が連続しており、ロウ・アクセスの最高速度と同じデータ転送速度を必ず得る。センス・ラインのＲＣ時定数は非常に短いので、ワード・ラインが同じカラム・アドレスを維持しながら変わると、即座に読みだしデータが有効となる。即ち、カラム方向に、従来のページ・モードが提供されるということである。この記憶回路ブロック１０のアクセス方法は、どのカラム・アドレス及びロウ・アドレスでも、同じ高速読み出しモードを有する。
【００３３】
本発明には、いくつかのオプションがある。まず、本発明の記憶回路ブロック１０は、ＳＤＲＡＭでのバースト・モードの読み出し動作と同様の動作を想定しているが、メモリ・チップ内部で連続的にカウントアップするアドレスは、通常のＳＤＲＡＭとは異なり、ロウ・アドレスを４ビットでカウントアップしている。しかし、カラム・アドレスを固定してロウ・アドレスをカウントアップしなければならない理由はなく、各アレー時定数に、ロウおよびカラム・アクセスともを変えることができる。この動作は、本来のランダム・ロウ・アクセスそのものである。
【００３４】
もう１つのオプションは、通常のカラム方向の２、４あるいはそれ以上の多ビットのバーストを基本動作として、これをロウ・アドレスの異なる複数の任意アドレスに渡って繰り返すモードである。このモードでは、図２（Ｂ）の各ロウ・アクセス内には１アレー時定数が入っており、クロックが高速で、そのサイクル時間がＲＣ時定数よりも短いときに使用可能なモードである。
【００３５】
以上、本発明の記憶回路ブロック及びアクセス方法について説明したが、本発明はこれらに限定されるものではない。本発明はその趣旨を逸脱しない範囲で当業者の知識に基づき種々なる改良，修正，変形を加えた態様で実施できるものである。
【００３６】
【発明の効果】
本発明によると、記憶回路ブロックのデータ記憶が不揮発性である性質を利用して、任意の連続したロウ・アクセスが、従来のページ・モードと同じ高速スピードでアクセスすることが可能になった。
【図面の簡単な説明】
【図１】本発明の記憶回路ブロックの構成を示す図である。
【図２】本発明の記憶回路ブロックのアクセス方法を示す図であり、（Ａ）はメモリ・アレーの動作状態を示し、（Ｂ）はロウ・アクセス・モードを示す図である。
【図３】従来の記憶回路ブロックにおけるロウ−ロウ間のアクセス方法を示す図であり、（Ａ）はメモリ・アレーの動作状態を示し、（Ｂ）はロウ・アクセス・モードを示す図である。
【符号の説明】
１０：記憶回路ブロック
１２：メモリセル
１４：読み出しワード・ライン・ドライバー
１６：書き込みワード・ライン・ドライバー
１８：ロウ・デコーダー
２０ａ，２０ｂ：ビット・ライン・カレント・ドライバー
２１：読み出し回路
２２：カラム・デコーダー
２４：読み出しワード・ライン
２６：書き込みワード・ライン
２８：ビット・ライン・ペア
３０：データ
Claims (8)
- 読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインと複数のビット・ラインとがマトリックス状に配置され、その交叉部に少なくとも該ビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、
前記読み出しワード・ラインに読み出し信号を供給する読み出しワード・ライン・ドライバーと、
前記ビット・ラインにビット・ライン用の読み出し信号を供給する読み出し回路と、
を含む記憶回路ブロックのアクセス方法であって、
第１の読み出しワード・ラインに第１の読み出し信号を供給して、該第１の読み出しワード・ラインをアクティブにするステップと、
第１のビット・ラインに前記ビット・ライン用の読み出し信号を供給するステップと、
前記第１の読み出し信号が立ち下がる途中で、第２の読み出しワード・ラインに第２の読み出し信号を供給するステップと、
を含み、
読み出しをおこなうカラム・アドレスの前記ビット・ラインへの前記ビット・ライン用の読み出し信号を供給しながらアクティブとなる前記読み出しワード・ラインを次々変更する記憶回路ブロックのアクセス方法。 - 前記第１のビット・ラインにビット・ライン用の読み出し信号を供給するステップが、少なくとも前記第２の読み出しワード・ラインに第２の読み出し信号を供給し、該第２の読み出しワード・ラインがアクティブになるまで行う請求項１に記載の記憶回路ブロックのアクセス方法。
- 前記第１のビット・ラインと前記第１の読み出しワード・ラインとの交叉部にある第１の記憶素子のデータを読み出すステップと、前記第１のビット・ラインと前記第２の読み出しワード・ラインとの交叉部にある第２の記憶素子のデータを読み出すステップと、を含む請求項２に記載の記憶回路ブロックのアクセス方法。
- 固定する前記カラム・アドレスが複数である請求項１乃至３に記載の記憶回路ブロックのアクセス方法。
- 読み出しワード・ライン及び書き込みワード・ラインによるワード・ラインを有し、複数のワード・ラインと複数のビット・ラインとがマトリックス状に配置され、その交叉部に少なくとも該ビット・ラインに流れる電流によって生成される磁界の向きに応じて磁化の方向が決定される強磁性体の層を含む記憶素子を配置したメモリ・アレーと、
第１の読み出しワード・ラインに読み出し信号を供給する手段、及び該第１の読み出しワード・ラインがアクティブになった後、該第１の読み出しワード・ラインが立ち下がる途中で、第２の読み出しワード・ラインに読み出し信号を供給する手段を含んだ読み出しワード・ライン・ドライバーと、
前記第１および第２の読み出しワード・ラインに、順に前記読み出し信号が供給される間、前記ビット・ラインにビット・ライン用の読み出し信号を供給する読み出し回路と、
読み出しをおこなうカラム・アドレスに対して、前記第１の読み出し信号が供給される前記第１の読み出しワード・ラインの第１のロウ・アドレスをラッチし、バースト読み出しをおこなうために該第１のロウ・アドレスに続くロウ・アドレスを生成するロウ・アドレス増加回路と、
を含む記憶回路ブロック。 - 前記読み出し回路が、複数の読み出しワード・ラインが順に読み出し信号を供給される間、所定のビット・ラインのみに前記ビット・ライン用の読み出し信号を供給する手段を含む請求項５に記載の記憶回路ブロック。
- 前記記憶素子がＭＴＪ（Magnetic
Tunnel Junction）素子又はＧＭＲ（giant
magnetoresistive）素子を含む請求項７または８に記載の記憶回路ブロック。 - 前記読み出しをおこなうカラム・アドレスが複数である請求項５乃至７に記載の記憶回路ブロックのアクセス方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001199593A JP3916127B2 (ja) | 2001-04-27 | 2001-06-29 | 記憶回路ブロックのアクセス方法及び記憶回路ブロック |
| US10/134,143 US7474557B2 (en) | 2001-06-29 | 2002-04-26 | MRAM array and access method thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-130481 | 2001-04-27 | ||
| JP2001130481 | 2001-04-27 | ||
| JP2001199593A JP3916127B2 (ja) | 2001-04-27 | 2001-06-29 | 記憶回路ブロックのアクセス方法及び記憶回路ブロック |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003016775A JP2003016775A (ja) | 2003-01-17 |
| JP3916127B2 true JP3916127B2 (ja) | 2007-05-16 |
Family
ID=26614342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001199593A Expired - Fee Related JP3916127B2 (ja) | 2001-04-27 | 2001-06-29 | 記憶回路ブロックのアクセス方法及び記憶回路ブロック |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3916127B2 (ja) |
-
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- 2001-06-29 JP JP2001199593A patent/JP3916127B2/ja not_active Expired - Fee Related
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|---|---|
| JP2003016775A (ja) | 2003-01-17 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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