JP2015219929A - 半導体装置、及びその制御方法 - Google Patents

Abstract

【課題】効率的なページモードの実現に貢献しうる抵抗変化型メモリセルを備えた半導体装置を提供する。【解決手段】半導体装置は、ワード線と、複数のビット線と、ワード線と複数のビット線の交点位置に対応して配置され、一端が複数のビット線とそれぞれ接続される複数の抵抗変化型メモリセルと、複数のビット線とそれぞれ接続される複数のデータ制御回路と、コマンド制御回路と、を備え、コマンド制御回路は、第１のコマンドの入力に応じて、ワード線を活性化し、第２のコマンドの入力に応じて、選択された１以上のデータ制御回路にそれぞれデータを保持し、第３のコマンドの入力に応じて、選択された１以上のデータ制御回路に保持されたデータを、それぞれ対応する抵抗変化型メモリセルに書き込み、かつワード線の活性化された状態を維持する。【選択図】図１

Description

本発明は、半導体装置、及びその制御方法に関する。

現在、フラッシュメモリは、不揮発性の半導体記憶装置として広く用いられているが、このフラッシュメモリを置き換える目的のもと、様々な半導体記憶装置の開発が進んでいる。中でも、抵抗変化型素子を用いて、その抵抗状態により論理０と論理１の情報を記憶する抵抗変化型メモリセルが知られている。

抵抗変化型素子の書き込みは、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りがある。本明細書では、低抵抗状態を論理１（データ１）、高抵抗状態を論理０（データ０）とする。

例えば、抵抗変化型素子には、磁気トンネル接合（ＭＴＪ；Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）素子を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、金属酸化物等を用いるＲｅ−ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ−Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などがある。

特許文献１及び２は、ＳＴＴ−ＲＡＭにおいて、読み出しを行ったメモリセルのデータが読み出し時の電流によるディスターブで反転してしまう問題を対策するために、センスアンプで読み出したデータをラッチしておき、そのラッチしたデータをメモリセルに再書き込み（リライト）を行う制御方式を開示する。

特開２００９−２３０７９８号公報 特開２０１１−６５７０１号公報

以下の分析は、本発明の観点から与えられる。

ところで、揮発性メモリであるＤＲＡＭにおいて、ページモードを用いたカラムアクセスを行い、メインメモリとＣＰＵ（Central Processing Unit）間のデータバスのバンド幅を向上させる技術が知られている。また、チップ内をマルチバンク構成として、複数のバンクのページをオープン状態にしてバンクインターリーブを行うことで、さらに効率よくバンド幅を向上させることも行われている。

ところが、一般に、抵抗変化型メモリセルの書き込み時間はＤＲＡＭ（Dynamic Random Access Memory）と比較して数倍長いことが多い。そのため、書き込み時間の長い抵抗変化型メモリセルを用いるとカラムアクセスのサイクル時間が長くなるため、ページモード動作時のバンド幅が向上しないという問題がある。

上記の問題を解消するため、ページモードでアクセスする際に書き込みデータをメモリセルまでは書き込まずに、ページをクローズする前に一括して抵抗変化型メモリセルにデータを書き込むことが考えられる。ところが一般にページサイズは数Ｋビットになるので、一括して書き込む際に抵抗変化型メモリセルに流れる書き込み電流の合計が数１００ｍＡに達し、消費電力が増加してしまう。また、複数のバンクでページをオープンしている場合には、さらに数倍の電流が流れることになり、電源ノイズの増加や半導体装置の発熱により信頼性が低下するという問題が生じる。

このように、抵抗変化型メモリセルを用いた半導体装置において、効率的なページモードを実現することが期待されている。

本発明の第１の視点による半導体装置は、ワード線と、複数のビット線と、前記ワード線と前記複数のビット線の交点位置に対応して配置され、一端が前記複数のビット線とそれぞれ接続される複数の抵抗変化型メモリセルと、前記複数のビット線とそれぞれ接続される複数のデータ制御回路と、コマンド制御回路と、を備え、前記コマンド制御回路は、第１のコマンドの入力に応じて、前記ワード線を活性化し、第２のコマンドの入力に応じて、選択された１以上の前記データ制御回路にそれぞれデータを保持し、第３のコマンドの入力に応じて、前記選択された１以上の前記データ制御回路に保持された前記データを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線の活性化された状態を維持する。

本発明の第２の視点による半導体装置の制御方法は、ワード線と、複数のビット線と、前記ワード線と前記複数のビット線の交点位置に対応して配置され、一端が前記複数のビット線とそれぞれ接続される複数の抵抗変化型メモリセルと、を備えた半導体装置の制御方法であって、第１のコマンドの入力に応じて、前記ワード線を活性化するステップと、第２のコマンドの入力に応じて、選択された１以上の前記ビット線に接続された前記抵抗変化型メモリセルにそれぞれ書き込むデータを保持するステップと、第３のコマンドの入力に応じて、選択された１以上の前記ビット線に接続された前記抵抗変化型メモリセルに保持されたデータを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線の活性化された状態を維持するステップと、を含む。
なお、本方法は、抵抗変化型メモリセルを備えた半導体装置という特定の装置に結び付けられている。

本発明の各視点によれば、効率的なページモードの実現に貢献しうる抵抗変化型メモリセルを備えた半導体装置、及びその制御方法を提供することができる。

一実施形態に係る半導体装置の構成を示すブロック図である。 半導体装置の全体構成を示すブロック図である。 メモリセルアレイとその周辺回路の構成を示すブロック図である。 半導体装置のデータビット用セルアレイ及びその周辺の回路図である。 半導体装置のリファレンス用セルアレイ及びリファレンス読出書込部の回路図である。 半導体装置の読出書込部（データビット用）の回路図である。 半導体装置の動作を示す波形図である。 半導体装置の動作を示す波形図である。 ＬＤ、及び／ＰＣを発生させる回路図である。 ＬＤ、及び／ＰＣの１ショットパルスの生成を制御する回路図である。 情報処理システムの構成を示すブロック図である。 半導体装置制御ブロックの構成を示すブロック図である。

初めに、図１を用いて一実施形態の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、この概要の記載はなんらの限定を意図するものではない。

上述の通り、抵抗変化型メモリセルを用いた半導体装置において、効率的なページモードを実現することが期待されている。

そこで、図１に示す半導体装置１００１は、ワード線１００５と、複数のビット線１００４ａ〜ｄと、ワード線１００５と複数のビット線１００４ａ〜ｄの交点位置に対応して配置され、一端が複数のビット線１００４ａ〜ｄとそれぞれ接続される複数の抵抗変化型メモリセル１００２ａ〜ｄと、複数のビット線１００４ａ〜ｄとそれぞれ接続される複数のデータ制御回路１００３ａ〜ｄと、コマンド制御回路１００８と、を備える。

コマンド制御回路１００８は、第１のコマンドの入力に応じて、ワード線１００５を活性化する。そして、コマンド制御回路１００８は、第２のコマンドの入力に応じて、選択された１以上のデータ制御回路（図１においては、２つのデータ制御回路１００３ｂ、１００３ｃが選択された場合を例示している）にそれぞれデータを保持する。そして、コマンド制御回路１００８は、第３のコマンドの入力に応じて、選択された１以上のデータ制御回路（例えば、図１に示す１００３ｂ、１００３ｃ）に保持されるデータ（例えば、図１に示す１００６ａ、１００６ｂ）を、それぞれ対応する抵抗変化型メモリセル（例えば、図１に示す１００２ｂ、１００２ｃ）に書き込み、かつワード線（図１に示す１００５）の活性化された状態を維持する。

上記の構成によれば、半導体装置１００１は、第２のコマンドによるページアクセスにおいて、選択されたデータ制御回路（図１の場合、１００３ｂ、１００３ｃ）に、データ（１００６ａ、１００６ｂ）を保持させる。ここで、第２のコマンドが入力された段階では、メモリセルへのデータの書き込みは行わない。

そして、半導体装置１００１は、第３のコマンドが入力された場合、選択されたデータ制御回路（図１の場合、１００３ｂ、１００３ｃ）に保持されるデータを、対応する抵抗変化型メモリセル（図１の場合、１００２ｂ、１００２ｃ）に書き込む。さらに、半導体装置１００１は、第３のコマンドに応じてデータを書き込み後も、ワード線が活性化された状態を維持する。そのため、半導体装置１００１は、バンクのページをオープン状態にして、選択された抵抗変化型メモリセルに対してのみ、書き込みを行うことができる。従って、半導体装置１００１は、効率的なページモードの実現に貢献できる。

以下、各実施形態について、図面を参照して詳しく説明する。なお、以下の説明では、スピン注入磁化反転書き込みを行うバイポーラ型のＳＴＴ−ＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を抵抗変化型メモリセルとして使用した、メモリセルアレイを例示して説明する。

［第１の実施形態］
（第１の実施形態の構成）
図２は、本実施形態に係る半導体装置１００の全体構成を示すブロック図である。半導体装置１００は、メモリセルアレイ（２ａ〜ｈ）を備える。また、半導体装置１００は、外部端子として外部クロック端子ＣＫ、／ＣＫ、クロックイネーブル端子ＣＫＥ、コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、データ入出力端子ＤＱを備えている。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はロウアクティブな信号であることを意味している。従って、ＣＫ、／ＣＫは互いに相補の信号である。

クロック発生回路２３は、外部クロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥが入力され、クロック発生回路２３は、半導体装置１００内部で必要とされる内部クロック信号を発生し、各部に供給する。

コマンド端子／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥは、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが供給される。これらのコマンド信号は、コマンドデコーダ２２に供給される。コマンドデコーダ２２は、入力したコマンド信号をデコードし、チップ制御回路２１に供給する。

モードレジスタ２０は、半導体装置１００の動作モードが設定される。チップ制御回路２１は、コマンドデコーダ２２の出力及びモードレジスタ２０に設定された動作モードを入力し、それらに基づいて各種制御信号を生成して、バンク０制御回路１２ａ〜バンク７制御回路１２ｈ、ＲＷ（リードライト）アンプ１４、パラレル・シリアル変換回路１５、データ入出力バッファ１６、カラムアドレスバッファ１７、ロウアドレスバッファ１８、及びバンクアドレスバッファ１９に供給する。

図２において、上述したコマンドデコータ２２、モードレジスタ２０、及びチップ制御回路２１は、コマンド制御回路を構成している。

アドレス信号は、バンクを特定するバンクアドレスと、ワード線を特定するロウアドレスと、ビット線（ＧＢＬ、ローカルビット線ＬＢＬにより構成される）を特定するカラムアドレスと、を含む。アドレス信号のうち、バンクアドレスはバンクアドレスバッファ１９に供給され、ロウアドレスはロウアドレスバッファ１８に供給され、カラムアドレスはカラムアドレスバッファ１７に供給される。

バンクアドレスバッファ１９は、バンクアドレスに応じて、対応するバンク０制御回路１２ａ〜バンク７制御回路１２ｈに、バンクアドレスを出力する。

ロウアドレスバッファ１８は、ロウアドレスを出力する。そして、ロウアドレスバッファ１８が出力するロウアドレスは、ロウデコーダ１３によりデコードされ、このデコードに応じて、いずれかのメインワード線ＭＷＬが、選択される。

また、カラムアドレスバッファ１７が出力するカラムアドレスは、カラムデコーダ１１によりデコードされ、このデコードに応じて、複数のビット線のうち、カラムアドレスに対応するビット線が、選択される。選択されたビット線に対応するメモリセルアレイ内のレジスタ回路ＲＲＧは、Ｉ／Ｏ線対８９を介してＲＷ（リードライト）アンプ１４に接続される。

ＲＷアンプ１４は、パラレル・シリアル変換回路１５、及びデータ入出力バッファ１６を介して、外部端子であるデータ入出力端子ＤＱと接続されるリードアンプ回路及びライトアンプ回路である。ここで、パラレル・シリアル変換回路１５及びデータ入出力バッファ１６には、クロック発生回路２３から内部クロック信号が供給されメモリセルアレイとデータ入出力端子ＤＱの間のデータの入出力のタイミングが制御される。

図３は、第１の実施形態に係る半導体装置１００のバンク０の構成を示すブロック図である。図３において、半導体装置１００のバンク０は複数のメモリセルを含むメモリセルアレイ３２０を有する半導体装置であり、読み出しデータ又は書き込みデータを外部から入出力するデータ入出力端子７と、半導体装置１００のバンク０を制御するコマンド信号を受けるコマンド入力端子６と、選択すべき複数のメモリセルを指定するアドレスを受けるアドレス入力端子５とを備えている。

メモリセルアレイ３２０は、図３に示すように、データビット用セルアレイ３２１、チェックビット用セルアレイ３２２、及びリファレンス用セルアレイ３２３から構成される。以降、データビット用セルアレイ３２１、チェックビット用セルアレイ３２２、及びリファレンス用セルアレイ３２３に含まれるメモリセルを、それぞれ、データビット用セル、チェックビット用セル、及びリファレンス用セルという。また、データビット用セル、チェックビット用セルをセンスアンプでセンス増幅したデータを、それぞれデータビット、チェックビットという。また、メモリセルアレイ３２０に隣接してロウデコーダ１３が配置され、ロウデコーダ１３は、アドレス入力端子５から入力されたアドレス信号に含まれる行アドレスをデコートし、１本のワード線（図４のＷＬ０〜ＷＬｍ−１）を選択し駆動する。

また、データビット用セルアレイ３２１、チェックビット用セルアレイ３２２に隣接して、それぞれ、セレクタ３２４、セレクタ３２５が配置される。ビット線は、ＧＢＬとローカルビット線ＬＢＬによる階層構造となっている。データビット用セルアレイ３２１、チェックビット用セルアレイ３２２内部のローカルビット線ＬＢＬの選択は、セレクタ３２４、３２５に供給される接続信号（図４のＳＷ０〜ＳＷｋ−１）によって行われる。１つの接続信号が駆動することにより、１本のローカルビット線ＬＢＬが選択され、対応するＧＢＬと電気的に接続される。

以上のようにして、選択されたワード線と、選択されたローカルビット線ＬＢＬとに接続された複数のメモリセルが、それぞれ対応するＧＢＬと電気的に接続される。ここで、データビット用セルアレイ３２１に対するＧＢＬは５１２本であり、以降、このグローバルビット線をＧＢＬｉと表記する（ｉ＝０〜５１１）。また、チェックビット用セルアレイ３２２に対するＧＢＬは１０本であり、以降、このグローバルビット線をＧＢＬｊと表記する（ｊ＝０〜９）。

各ＧＢＬｉに対して、それぞれ読出書込部（データビット用）３３１が接続される。また、各ＧＢＬｊに対して、それぞれ読出書込部（チェックビット用）３３２が接続される。読出書込部（データビット用）３３１は、センスアンプＳＡＤｉ、レジスタ回路ＲＧＤｉ、及び書き込みドライバＷＤにより構成される。また、読出書込部（チェックビット用）３３２は、センスアンプＳＡＣｊ、レジスタ回路ＲＧＣｊ、及び書き込みドライバＷＤにより構成される。

読出書込部（データビット用）３３１において、ＧＢＬｉはセンスアンプＳＡＤｉの一方の入力端に接続される。同様に、読出書込部（チェックビット用）３３２において、ＧＢＬｊはセンスアンプＳＡＣｊの一方の入力端に接続される。

また、データビット用セルアレイ３２１に隣接してＧＢＬｉ、ローカルビット線ＬＢＬを所定の電位にプリチャージするプリチャージ回路３２８が配置される。同様に、チェックビット用セルアレイ３２２に隣接してＧＢＬｊ、ローカルビット線ＬＢＬを所定の電位にプリチャージするプリチャージ回路３２７が配置される。

また、リファレンス用セルアレイ３２３に隣接してリファレンス用セルに対する読み出し・書き込みを行うリファレンス読出書込部３３３が配置される。リファレンス読出書込部３３３によって読み出されたリファレンス用セルの信号は、リファレンス信号に変換され、センスアンプＳＡＤｉ、ＳＡＣｊの他方の入力端に供給される。一般に、読み出されるデータビット及びチェックビットが信号電圧の場合には、リファレンス信号をリファレンス電位として供給し、読み出されるデータビット及びチェックビットが信号電流の場合には、リファレンス信号をリファレンス電流として供給する。本実施形態では、データビット及びチェックビットを信号電圧として読み出すので、レファレンス信号としてリファレンス電位ＶＲＥＦを使用している。

各センスアンプＳＡＤｉ、ＳＡＣｊは、入力されたグローバルビット線の電位を、センス増幅し、リファレンス電位ＶＲＥＦを基準に、ＨｉｇｈレベルとＬｏｗレベルのいずれであるかの判定が行われる。そして、判定結果は、それぞれレジスタ回路ＲＧＤｉ、ＲＧＣｊに保持される。

図３において、半導体装置１００のバンク０は、さらに、バンク０制御回路１２ａと、ＥＣＣ制御ブロック３１５と、カラムデコーダ１１と、バッファ３１９とを備えている。

バンク０制御回路１２ａは、コマンド入力端子６から入力されたコマンド信号を受け、該コマンド信号に応じて、ロウデコーダ１３、セレクタ３２４、３２５、プリチャージ回路３２８、３２７、センスアンプＳＡＤｉ、ＳＡＣｊ、ＥＣＣ制御ブロック３１５、カラムデコーダ１１、及びバッファ３１９の動作を制御する。本実施形態に係る半導体装置１００のバンク０においては、バンク０制御回路１２ａは、ライトバックコマンドを受けた場合、書き込みドライバＷＤに対し、ページライトバック制御信号／ＷＰを供給する。

ＥＣＣ制御ブロック３１５は、ＥＣＣを用いた誤り検出・訂正を実行する機能を有する。読み出し時には、５１２個のデータビットと、１０個のチェックビットとの組み合わせから誤りの有無を検出し、訂正可能である場合に訂正を実行する。また、書き込み時には、データ入出力端子７から受けるデータに応じてチェックビットを生成する。例えば、ＥＣＣ制御ブロック３１５では、１ビットエラー訂正能力を備えたハミング符号を用いるＥＣＣの方式を採用しても良い。但し、この方式に限定されるものではなく、その他の誤り検出・訂正の方式を適用することも可能である。

次に、図４を参照しながら、データビット用セルアレイ３２１の詳細な構成について説明する。図４は、データビット用セルアレイ３２１のうち、１本のグローバルビット線ＧＢＬｉと接続されるメモリセルを含む部分（データビット用セルアレイ７１）と、その周辺を含む回路図である。その周辺部として、プリチャージ回路７２（図３のプリチャージ回路３２８の一部）、及びセレクタ７４（図３のセレクタ３２４の一部）が、データビット用セルアレイ７１に隣接して配置される。データビット用セルアレイ７１は、ｍ本のワード線ＷＬ０〜ＷＬｍ−１と、ｋ本のローカルビット線ＬＢＬ０〜ＬＢＬｋ−１との交点に二次元配置されるｍ×ｋ個のメモリセル６７ａ〜ｆを含んでいる。各メモリセル６７ａ〜ｆは、抵抗変化型素子７５ａ〜ｆとセルトランジスタ７６ａ〜ｆの直列接続により構成され、各セルトランジスタのゲートにワード線ＷＬ０〜ＷＬｍ−１が接続される。各セルトランジスタのソースは、ソースプレートに接続され、電源ＶＣＳが供給される。

抵抗変化型素子７５ａ〜ｆは、例えば、スピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭに用いられる磁気トンネル接合（ＭＴＪ）素子である。磁気トンネル接合（ＭＴＪ）素子はトンネルバリア層を強磁性体層で挟んだ構成とされており、例えばトンネルバリア層としてＭｇＯが、強磁性体層としてＣｏＦｅやそれを含んだ合金が用いられている。また、抵抗変化型素子７５ａ〜ｆは、バイポーラ型であり、データ１を書き込んで低抵抗状態にする場合と、データ０を書き込んで高抵抗状態にする場合とで、抵抗変化型素子７５ａ〜ｆの両端に印加する電圧の向きを逆に設定する。具体的には、データ１、データ０を書き込むときに、それぞれローカルビット線ＬＢＬに印加する電圧Ｖ１、Ｖ０は、Ｖ１＝ＶＤＤ、Ｖ０＝ＶＳＳ、Ｖ０＜ＶＣＳ＜Ｖ１となるようにする。

プリチャージ回路７２は、ｋ本のローカルビット線ＬＢＬをプリチャージするｋ個のプリチャージＮＭＯＳトランジスタ７９ａ〜ｃから構成される。ここで、ｋ本のプリチャージ信号ＰＣ０〜ＰＣｋ−１は、それぞれ、プリチャージＮＭＯＳトランジスタ７９ａ〜ｃのゲートに接続される。各プリチャージ信号ＰＣ０〜ＰＣｋ−１がＨｉｇｈレベルに制御されるとＬＢＬ０〜ＬＢＬｋ−１は、それぞれ電源ＶＣＳと電気的に接続され、電位ＶＣＳにプリチャージされる。

セレクタ７４は、ｋ本のＬＢＬに対応したｋ個の接続ＮＭＯＳトランジスタ８０ａ〜ｃから構成される。ここで、ｋ本の接続信号ＳＷ０〜ＳＷｋ−１は、それぞれ接続ＮＭＯＳトランジスタ８０ａ〜ｃのゲートに接続される。選択された１本のＬＢＬに対応する接続信号のみがＨｉｇｈレベルに制御され、対応する接続ＮＭＯＳトランジスタのみが導通し、選択されたＬＢＬがＧＢＬｉと電気的に接続される。一方、選択されない（ｋ−１）本のＬＢＬは、プリチャージ信号の駆動によりＶＣＳの電位に保持されるので、選択されたワード線に接続されたメモリセルであっても、電流は流れない。

なお、上記したプリチャージ回路７２、データビット用セルアレイ７１、及びセレクタ７４の制御信号であるＰＣ０〜ＰＣｋ−１、ＷＬ０〜ＷＬｍ−１、ＳＷ０〜ＳＷｋ−１は、Ｈｉｇｈレベルが電位ＶＰＰ（ＶＰＰ＞ＶＤＤ）、Ｌｏｗレベルが電位ＶＳＳである。

選択されたワード線ＷＬと選択されたＬＢＬに接続する１個のメモリセル（例えば、６７ｅとする）は、書き込み時には、端子６９ｅがＬＢＬ０とＧＢＬｉを経由して対応する書き込みドライバＷＤと電気的に接続される。また、読み出し時には、端子６９ｅがＬＢＬ０とＧＢＬｉを経由して対応するセンスアンプＳＡＤｉと電気的に接続される。

なお、チェックビット用セルアレイ３２２のうち、１本のＧＢＬｊと接続される部分、及びその周辺（プリチャージ回路３２７の一部、セレクタ３２５の一部）の構成は、図示しないが、図４と同様である。

次に、図５を参照しながらリファレンス用セルアレイ３２３及びリファレンス読出書込部３３３について説明する。図５に示すように、リファレンス用セルアレイ３２３は、データ１領域とデータ０領域とにより構成される。ここで、データ１領域内のリファレンス用セルにはデータ１に対応するリファレンスデータが記憶され、データ０用領域内のリファレンス用セルにはデータ０に対応するリファレンスデータが記憶される。ここで、データ１、データ０は、データビット用セル及びチェックビット用セルが記憶する２つの抵抗状態に対応したデータである。

データ１領域及びデータ０領域は、それぞれｍ個のメモリセル４７ａ〜ｃ、５７ａ〜ｃを含み、各メモリセルのセルトランジスタ４６ａ〜ｃ、５６ａ〜ｃのゲートは、ワード線ＷＬ０〜ＷＬｍ−１のいずれかと接続される。リファレンス用セルアレイ３２３のメモリセル４７ａ〜ｃ、５７ａ〜ｃは、データビット用セル、チェックビット用セルと同様に、ＳＴＴ−ＲＡＭの抵抗変化型素子（磁気トンネル接合素子）を使用する。

各セルトランジスタ４６ａ〜ｃ、５６ａ〜ｃのソースはソースプレートに接続され、電源ＶＣＳが供給される。また、データ１領域の各抵抗変化型素子４５ａ〜ｃの一端はリファレンスビット線ＢＬ１と接続され、データ０領域の各抵抗変化型素子５５ａ〜ｃの一端はリファレンスビット線ＢＬ２と接続される。

データビット用セル、チェックビット用セルの場合と同様に、リファレンス用セルアレイのセルトランジスタのゲートはワード線ＷＬ０〜ＷＬｍ−１と接続され、ワード線によりリファレンス用セルを選択する構成としている。これにより、データ１領域、データ０領域の中から選択ワード線に対応したリファレンス用セルを１つずつ選択する。例えば、ワード線ＷＬ０が選択されている場合、リファレンス用セル４７ａ、５７ａが選択される。

次に、リファレンス読出書込部３３３について説明する。リファレンス読出書込部３３３は、選択されたリファレンス用セルを読み出し、リファレンス信号として出力するリファレンス読出回路３５と、リファレンスデータを選択されたリファレンス用セルに書き込むリファレンス書込回路３６ａ、３６ｂとにより構成される。

リファレンス読出回路３５は、ＰＭＯＳトランジスタ（６３ａ、６３ｂ）、ＮＭＯＳトランジスタ６２ａ、６２ｂを含んで構成される。リファレンス読出回路３５は、ＩＡＣＴ端子５２を介して、アクティブコマンドに対応して駆動される制御信号ＩＡＣＴを受ける。また、リファレンス読出回路３５は、ＢＩＡＳＡＣＴ端子５１を介して、ＰＭＯＳトランジスタ６３ａ、６３ｂにバイアスレベルを供給する信号ＢＩＡＳＡＣＴを受ける。ＰＭＯＳトランジスタ６３ａ、６３ｂのゲートには信号ＢＩＡＳＡＣＴが供給され、ＰＭＯＳトランジスタ６３ａ、６３ｂは定電流源として機能する。ＰＭＯＳトランジスタ６３ａ、６３ｂのドレインは、それぞれリファレンスビット線ＢＬ１、ＢＬ２と接続される。ＰＭＯＳトランジスタ６３ａ、６３ｂが供給する定電流は、それぞれリファレンスビット線ＢＬ１、ＢＬ２を介して、選択されたリファレンス用セル（例えば、ＷＬ０が選択ワード線の場合、４７ａと５７ａ）に流れる。定電流の電流値は、リファレンス用セルが保持する情報を書き替えない程度になるように、信号ＢＩＡＳＡＣＴのレベルを設定しておく。

ＮＭＯＳトランジスタ６２ａ、６２ｂは、リファレンスビット線ＢＬ１とリファレンスビット線ＢＬ２の間に直列に接続され、２つのリファレンスビット線ＢＬ１、ＢＬ２の電圧をイコライズする機能を有している。ＩＡＣＴ端子５２の制御信号ＩＡＣＴがＨｉｇｈレベルの時に、その接続節点Ｎｒｅｆから、イコライズされた中間の電位がリファレンス電位ＶＲＥＦとして出力される。このように、データ１を保持するリファレンス用セルと、データ０を保持するリファレンス用セルの読み出しデータの中間レベルをセンスアンプＳＡＤｉ、ＳＡＣｊに供給することによって、読み出しマージンを確保することができる。

次に、リファレンス書込回路３６ａ、３６ｂは、ＥＲＲＯＲ端子５４を介してＥＣＣ制御ブロック３１５が発生したエラーフラグを受けると、再度データ１、データ０が選択されているリファレンス用セルに書き込むように制御する。ここで、エラーフラグは、訂正能力を超える誤りが生じた場合に駆動される（Ｈｉｇｈレベルになる）信号である。リファレンス書込回路３６ａは、ＰＭＯＳトランジスタ６１ａとバイアス電圧出力回路（データ１）３８ａとにより構成される。同様に、リファレンス書込回路３６ｂは、ＮＭＯＳトランジスタ６１ｂとバイアス電圧出力回路（データ０）３８ｂとにより構成される。バイアス電圧出力回路（データ１）３８ａは、ＥＲＲＯＲ端子５４のエラーフラグを受けて、データ１を書き込むのに必要なバイアス電圧をＰＭＯＳトランジスタ６１ａのゲートに供給するものである。同様に、バイアス電圧出力回路（データ０）３８ｂは、ＥＲＲＯＲ端子５４のエラーフラグを受けて、データ０を書き込むのに必要なバイアス電圧をＮＭＯＳトランジスタ６１ｂのゲートに供給するものである。

抵抗変化型素子はバイポーラ型であるため、データ１を書き込んで抵抗変化型素子を低抵抗状態にする場合は、リファレンスビット線ＢＬ１の電圧を電源ＶＣＳよりも高く設定し、データ０を書き込んで抵抗変化型素子を高抵抗状態にする場合は、リファレンスビット線ＢＬ２の電圧を電源ＶＣＳよりも低く設定する。

また、本実施形態では、複数のワード線ＷＬ０〜ＷＬｍ−１に対応して複数のリファレンス用セルを設けて、データビット用セル及びチェックビット用セルの選択と同様に、ワード線によりリファレンス用セルを選択するようにしている。このようにすることで、データビット用セル及びチェックビット用セルからセンスアンプまでのビット線の配線長（グローバルビット線ＧＢＬｉとローカルビット線ＬＢＬを含む）と、リファレンスビット線ＢＬ１、ＢＬ２の配線長の差が小さくなり、配線抵抗の影響が抑制され、読み出しマージンを確保する上で有利になる。但し、リファレンス用セルアレイは、上記の構成に限定されず、他の構成も可能である。例えば、ワード線毎にリファレンス用セルを設けるのではなく、ワード線を幾つかのグループに分けて、グループ単位でリファレンス用セルを設けるようにしてもよい。或いは、１組のリファレンス用セルで共通化してもよい。

また、本実施形態では、データ１とデータ０に対応したリファレンス用セルを設けているが、その代わりに、データ１とデータ０に対応する抵抗値の中間の抵抗値を有するリファレンス用セルを用いて、レファレンス電位ＶＲＥＦを出力するように構成してもよい。

次に、図６を参照しながら、読出書込部（データビット用）３３１について説明する。図６は、読出書込部（データビット用）３３１の回路図である。図６において、読出書込部（データビット用）３３１は、１本のＧＢＬｉに対応して設けられたライトバッファＷＢｉ（９５）、センス回路ＳＡｉ（９２）、ページバッファＰＢｉ（９１）を含んでいる。図６では、ライトバッファＷＢｉ（９５）を、書き込み制御回路９０、書き込みドライバ９３、ＧＢＬプリチャージ回路９４に分離し、それぞれの回路の詳細を示している。

まず、センス回路ＳＡｉ９２について説明する。センス回路ＳＡｉ９２は、図６に示すように、センスアンプ回路ＳＡＤ８７、及びＮＭＯＳトランジスタ１０１を含んで構成される。ＮＭＯＳトランジスタ１０１のゲートにはリードパルス信号ＲＰが供給され、ＮＭＯＳトランジスタ１０１のソース／ドレインの一方はＧＢＬｉと接続される。また、ＮＭＯＳトランジスタ１０１のソース／ドレインの他方はセンスアンプ回路ＳＡＤ８７の入力端と接続される。

上記の構成により、センス回路ＳＡｉ９２では、リードパルス信号ＲＰがＨｉｇｈレベルに制御されると、ＮＭＯＳトランジスタ１０１が導通し、センスアンプ回路ＳＡＤ８７の入力端とＧＢＬｉが電気的に接続される状態となる。このとき、センスアンプ回路ＳＡＤ８７は、前述したセンス増幅の動作を行う。

カラムデコーダ１１において、５１２個の読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ８８のＤＱ、／ＤＱ端子とＩ／Ｏ線対８９間に、それぞれ入出力回路８６が接続される。

入出力回路８６は、２つのＮＭＯＳトランジスタ１０６、１０７から構成される。ＮＭＯＳトランジスタ１０６のゲートと、ＮＭＯＳトランジスタ１０７のゲートとは接続され、その接続ノードはカラム選択信号ＹＳｉと接続される。図６に示すように、ＮＭＯＳトランジスタ１０６、１０７のソース／ドレインの一方は、それぞれレジスタ回路ＲＲＧ８８の出力端子ＤＱ、／ＤＱと接続され、ＮＭＯＳトランジスタ１０６、１０７のソース／ドレインの他方は、Ｉ／Ｏ線対８９のそれぞれと接続される。

次に、書き込み制御回路９０について説明する。書き込み制御回路９０は、ＮＭＯＳトランジスタ１６１、１６４、１７７と、ＰＭＯＳトランジスタ１６０、１６２と、インバータ回路１７９と、ＮＯＲ論理回路１７５と、ＸＯＲ論理回路１７６と、ラッチ素子１７８とを含んで構成される。ＮＭＯＳトランジスタ１７７のゲートには、ロード信号ＬＤが供給され、ソース／ドレインの一方には、レジスタ回路ＲＲＧ８８の／ＤＱ端子と接続され、ＮＭＯＳトランジスタ１７７のソース／ドレインの他方はラッチ素子１７８のＤ端子と接続される。ＸＯＲ論理回路１７６の入力端子の一方には、ラッチ素子１７８のＱ端子が接続され、ＸＯＲ論理回路１７６の入力端子の他方にはレジスタ回路ＲＲＧ８８の／ＤＱ端子が接続される。ＸＯＲ論理回路１７６の出力端子はノードＮ１と接続される。

さらに、書き込み制御回路９０は、ノードＮ０と、ノードＮ０にドレインが接続されたＰＭＯＳトランジスタ１６２とを有している。プリチャージ期間にプリチャージ信号／ＰＣがＬｏｗレベルに駆動すると、ＰＭＯＳトランジスタ１６２を介してノードＮ０を予め電位ＶＤＤにプリチャージする。即ち、ＰＭＯＳトランジスタ１６２はプリチャージ回路として機能する。また、書き込み制御回路９０は、ノードＮ０と接地の間に直列に接続されたＮＭＯＳトランジスタ１６４を有している。ＮＭＯＳトランジスタ１６４のゲートには、ノードＮ１が接続される。

また、ＰＭＯＳトランジスタ１６０とＮＭＯＳトランジスタ１６１は、電源ＶＤＤと接地の間に直列に接続され、１つのインバータ回路を構成している。該インバータ回路は、インバータ回路１７９と接続される。これにより、ラッチ回路を構成する。ＰＭＯＳトランジスタ１６０のドレイン、ＮＭＯＳトランジスタ１６１のドレイン、及びインバータ回路１７９の入力端子は共に、ノードＮ０と接続される。上記の構成により、／ＰＣ、ＬＤ、ＹＳｉによって制御されたノードＮ０の電位が、該ラッチ回路により保持される。

ＮＯＲ論理回路１７５の一方の入力端は、ノードＮ０と接続され、他方の入力端にはページライトバック制御信号／ＷＰが供給される。これにより、ページライトバック制御信号／ＷＰがＬｏｗレベルで、且つ、ノードＮ０がＬｏｗレベルの場合に、制御信号Ｃ２（ＮＯＲ論理回路１７５の出力）は、Ｈｉｇｈレベルに駆動される。

次に、書き込みドライバ９３は、上記の制御信号Ｃ２を受けて、それぞれＧＢＬｉを駆動する機能を果たしている。書き込みドライバ９３は、ＰＭＯＳトランジスタ１０２、１０３、ＮＭＯＳトランジスタ１０４、１０５、及びインバータ回路２９８により構成される。ＰＭＯＳトランジスタ１０２、１０３は電源ＶＤＤとノードＮｏｕｔの間に直列に接続され、ＮＭＯＳトランジスタ１０４、１０５は、ノードＮｏｕｔと接地の間に直列に接続される。

ＮＭＯＳトランジスタ１０４のゲートがノードＮｉｎ２と接続され、ＰＭＯＳトランジスタ１０３のゲートがインバータ回路２９８を介してノードＮｉｎ２と接続される。

ＧＢＬプリチャージ回路９４は、ＰＭＯＳトランジスタ２１２、２１３により構成される。ＰＭＯＳトランジスタ２１２、２１３は、電源ＶＣＳとグローバルビット線ＧＢＬｉの間に直列に接続される。ＰＭＯＳトランジスタ２１２のゲートには読み出しパルス信号ＲＰが供給され、ＰＭＯＳトランジスタ２１３のゲートはノードＮｉｎ２と接続される。ノードＮｉｎ２は、書き込み制御回路９０のＮＯＲ論理回路１７５の出力端と接続され、制御信号Ｃ２が供給される。

上記の構成により、ロード信号ＬＤがＨｉｇｈレベルの期間において、レジスタ回路ＲＲＧ８８にストアされたデータは、ラッチ素子１７８に保持される。この時、ノードＮ１は、Ｌｏｗレベルになる。レジスタ回路ＲＲＧ８８に保持されるデータが反転された場合、ノードＮ１は、Ｈｉｇｈレベルに遷移し、ノードＮ０は、Ｌｏｗレベル（電位ＶＳＳ）に制御される。この状態で、ライトバックコマンド、又はプリチャージコマンドを受け、ページライトバック制御信号／ＷＰがＬｏｗレベルに駆動されると、制御信号Ｃ２は、Ｈｉｇｈレベルに駆動され、ＧＢＬｉは、レジスタ回路ＲＲＧ８８に保持されるデータが１（/ＤＱがＬｏｗレベル（電位ＶＳＳ））の場合はＨｉｇｈレベル（電位ＶＤＤ）に駆動され、レジスタ回路ＲＲＧ８８に保持されるデータが０（/ＤＱがＨｉｇｈレベル（電位ＶＤＤ））の場合はＬｏｗレベル（電位ＶＳＳ）に駆動される。そして、レジスタ回路ＲＲＧ８８のデータがメモリセルにライトバックされる。しかし、ライトコマンドを受けても、レジスタ回路ＲＲＧ８８のデータが反転されていない場合（読み出したときと同じデータの場合）には、メモリセルへのライトバックは行われない。

（第１の実施形態の動作）
図７は、図４のワード線ＷＬ０と、ローカルビット線ＬＢＬ０とが選択された場合の各信号の動作波形を示す。

図７の左半分（Ａ）は、データ０読み出し（リードデータが０）→ページアクセス期間→データ１のライトバックを順次行う場合の動作を示している。プリチャージ期間はＬＢＬがＶＣＳに、ＧＢＬは読出書込部（データビット用）３３１によりＶＣＳにプリチャージされる。

まず、セル選択期間になると、ＬＢＬ０がＧＢＬに接続される。次に、センスラッチ期間の開始に先立ちＧＢＬ及びＬＢＬ０の電位は読み出し電位Ｖｒｅａｄに設定され、抵抗変化型メモリセル（図４の６７ｅ等）に読み出し電流Ｉｒｅａｄ０が流れ、読出書込部（データビット用）３３１のセンスアンプ（図６の８７）内で読み出し電圧Ｖｓｉｇ０に変換される。

センスラッチ期間になると、読み出し電圧Ｖｓｉｇ０と、参照電圧ＶＲＥＦとの電位差が、センスアンプ８７により増幅され、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）にデータ０が保持される。ここで、ＧＢＬ及びＬＢＬ０の電位は、Ｖｒｅａｄに保持される。そして、センスラッチ期間が終了すると、ＧＢＬ及びＬＢＬ０は電位ＶＣＳに戻り、続いてページアクセス期間となる。

ページアクセス期間においては、リードコマンドに対応して、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）からデータ０が読み出される。また、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）に対してライトコマンドＷｔによりデータ１の書き込みが行われると、該書き込みが行われた読出書込部（データビット用）３３１が、プリチャージコマンドＰＲＥの実行時にメモリセルアレイの書き込みが行われる読出書込部（データビット用）３３１として選択される。ここで、ページアクセスは、選択された読出書込部（データビット用）３３１に対してのみ行われる。

続いて、プリチャージコマンドＰＲＥを受けると、ライトバック動作が開始される。ライトバック動作においては、データ１の書き込みに対応してＧＢＬ及びＬＢＬ０を電位ＶＤＤに駆動すると、データ１がメモリセルアレイ内の抵抗変化型メモリセル（図４の６７ｅ等）に書き込まれる。その後、ＷＬ１、ＳＷ０は、ＶＳＳに制御される。続いて、ＰＣ０がＶＰＰに制御される。続いて、ＬＢＬ０は電位ＶＣＳにプリチャージされ、ＧＢＬも読出書込部（データビット用）３３１により電位ＶＣＳにプリチャージされる。なお図示しないが、ライトバックは、ライトバックコマンドを受け付けると、ページアクセス期間中であっても、実行される。

図７の右半分（Ｂ）は、データ１読み出し→ページアクセス期間→データ０のライトバックを行う場合の動作を示す。セル選択期間の動作は図７の左半分（Ａ）と同様であるため、説明を省略する。センスラッチ期間の開始に先立ち、ＧＢＬ及びＬＢＬ０の電位は読み出し電位Ｖｒｅａｄに設定され、抵抗変化型メモリセル（図４の６７ｅ等）に読み出し電流Ｉｒｅａｄ１が流れ読出書込部（データビット用）３３１のセンスアンプ（図６の８７）内で読み出し電圧Ｖｓｉｇ１に変換される。

センスラッチ期間になると、読み出し電圧Ｖｓｉｇ１と、参照電圧ＶＲＥＦとの電位差が、センスアンプ８７により増幅され、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）にデータ１が保持される。ここで、ＧＢＬ及びＬＢＬ０の電位は、Ｖｒｅａｄに保持される。そして、センスラッチ期間が終了するとＧＢＬ及びＬＢＬ０は電位ＶＣＳに戻る。

ページアクセス期間においては、リードコマンドに対応して、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）からデータ１が読み出される。また、読出書込部（データビット用）３３１のレジスタ回路ＲＲＧ（図６の８８）に対してライトコマンドＷｔによりデータ０の書き込みが行われると、該書き込みが行われた読出書込部（データビット用）３３１が、プリチャージコマンドＰＲＥの実行時にメモリセルアレイの書き込みが行われる読出書込部（データビット用）３３１として選択される。ここで、ページアクセスは、選択された読出書込部（データビット用）３３１に対してのみ行われる。

続いて、プリチャージコマンドＰＲＥを受けると、ライトバック動作が開始される。ライトバック動作においては、データ０の書き込みに対応して、ＧＢＬ及びＬＢＬ０の電位をＶＳＳに駆動すると、データ１がメモリセルアレイ内の抵抗変化型メモリセル（図４の６７ｅ等）に書き込まれる。その後の選択解除期間からプリチャージ期間の動作は、図７の左半分（Ａ）と同様であるため、説明を省略する。

図８は、本実施形態に係る半導体装置１００の動作波形の一例を示す図である。図９は、ＬＤ、及び／ＰＣの発生回路５００の一例を示す。図１０は、ＬＤ、及び／ＰＣの１ショットパルスの生成を制御する、信号Ｎ２の発生回路５１０の一例を示す。以下、図８、図９、図１０を参照し、半導体装置１００の動作について説明する。

まず、アクティブコマンドＡＣＴ、バンクアドレスＢＡ、ロウアドレスＲＡが入力される（図８のタイミングｔ０）。続いて、プリチャージ信号／ＰＣがＨｉｇｈレベルに制御される。続いて、選択されたワード線ＷＬがＨｉｇｈレベルに制御される。

次に、所定の期間（図８の期間Ｔ１）、ＲＰがＨｉｇｈレベルに制御されると、ＧＢＬｉ及びＬＢＬ０を介して選択された抵抗変化型メモリセル（図４の６７ｅ等）に読み出し電流Ｉｒｅａｄが流れる。これをセンスアンプ回路ＳＡＤ（図６の８７）でセンス増幅してレジスタ回路ＲＲＧ（図６の８８）でラッチすることで、ＤＱ、及び／ＤＱのデータがリードデータに対応して更新される。ロード信号ＬＤがＨｉｇｈレベルの期間において、レジスタ回路ＲＲＧ８８にストアされたデータは、ラッチ素子１７８に保持される。

次に、ページアクセス期間（図示せず）になり、ライトコマンドにより、レジスタ回路ＲＲＧ（図６の８８）のデータが反転され、ノードＮ１がＨｉｇｈレベルに、ノードＮ０がＬｏｗレベルに遷移する。

この状態でライトバックコマンドＷＢ、及びバンクアドレスＢＡが入力されると（図８のタイミングｔ１）、所定の期間（図８の期間Ｔ２）、ページライトバック制御信号／ＷＰがＬｏｗレベルに制御される。つまり、ページライトバック制御信号／ＷＰがＬｏｗレベルに遷移後、所定の期間（図８の期間Ｔ２）経過後、ページライトバック制御信号／ＷＰはＨｉｇｈレベルに遷移する。

ここで、ページライトバック制御信号／ＷＰがＬｏｗレベルに遷移した場合、図１０に示す信号Ｎ２の発生回路５１０により、信号Ｎ２は、Ｈｉｇｈレベルに遷移する。そして、ページライトバック信号／ＷＰがＨｉｇｈレベルに遷移した場合、図９に示すＬＤ、及び／ＰＣの発生回路５００により、ＬＤは、Ｈｉｇｈレベルに遷移する。また、図１０に示すＬＤ、及び／ＰＣの発生回路５００は、ページライトバック制御信号／ＷＰがＬｏｗレベルに制御される期間（図８の期間Ｔ２）を制御する。また、ページライトバック制御信号／ＷＰがＨｉｇｈレベルに遷移した場合、図１０に示す信号Ｎ２の発生回路５１０により、所定の時間遅延して、信号Ｎ２はＬｏｗレベルに遷移する。

また、レジスタ回路ＲＲＧ（図６の８８）に保持されるデータに対応して、ＧＢＬが駆動される。そして、抵抗変化型メモリセル（図４の６７ｅ等）に、レジスタ回路ＲＲＧ（図６の８８）に保持されるデータがライトバックされる。

続いて、所定の期間（図８の期間Ｔ３）、ロード信号ＬＤがＨｉｇｈレベルに制御されると、レジスタ回路ＲＲＧ（図６の８８）の／ＤＱ端子から出力されるデータが、ラッチ素子（図６の１７８）に取り込まれる。そして、ノードＮ１がＬｏｗレベルに遷移する。続いて、所定の期間（図８の期間Ｔ４）、プリチャージ信号／ＰＣがＬｏｗレベルに制御されると、ノードＮ０がＨｉｇｈレベルにプリチャージされる。

この後も、ページアクセス期間（図示せず）は継続され、ライトコマンドにより、レジスタ回路（図６の８８）に保持されるデータが反転されると、ノードＮ１がＨｉｇｈレベルに、ノードＮ０がＬｏｗレベルに遷移する。

この状態で、プリチャージコマンドＰＲＥ、及びバンクアドレスＢＡが入力されると（図８のタイミングｔ２）、所定の期間（図８の期間Ｔ５）、ページライトバック制御信号／ＷＰがＬｏｗレベルに制御される。そして、レジスタ回路ＲＲＧ（図６の８８）のＤＱ、及び／ＤＱのデータに対応して、ＧＢＬが駆動される。

そして、抵抗変化型メモリセル（図４の６７ｅ等）に、レジスタ回路ＲＲＧ（図６の８８）のＤＱ、／ＤＱのデータがライトバックされ、ワード線ＷＬが非選択状態のＬｏｗレベルに制御される。

続いて、ＬＤがＨｉｇｈレベルに制御されると、ラッチ素子（図６の１７８）には、再度反転されたレジスタ回路ＲＲＧ（図６の８８）のデータが取り込まれ、ノードＮ１がＬｏｗレベルに遷移する。続いて、プリチャージ信号／ＰＣがＬｏｗレベルに遷移されると、ノードＮ０がＨｉｇｈレベル（電位ＶＤＤ）にプリチャージされ、一連のページアクセス動作が完了する。

なお、図８では、プリチャージコマンドＰＲＥが外部から印加される場合について示しているが、それに限定されず、例えば、プリチャージ動作を伴ったリードコマンド、又はプリチャージ動作を伴ったライトコマンドにより、リード又はライト動作終了後に半導体装置１００内でプリチャージコマンドＰＲＥが自動的に発行されるようにしても良く、その場合も図８と同様な動作を行う。

以上のように、本実施形態に係る半導体装置１００においては、ページアクセス期間中に、ライトバックコマンドが入力されると、それまでの期間に反転書き込みされたデータを抵抗型メモリセルにライトバックされる。さらに、本実施形態に係る半導体装置１００においては、ページアクセス期間中に、再度ライトバックコマンドが入力された場合、又はプリチャージコマンドが入力された場合、前回のライトバックコマンドの入力後に反転書込みされたデータが抵抗型メモリセルにライトバックされる。

［第２の実施形態］
次に、図１１、図１２を参照して、第２の実施形態について説明する。

図１１は、第２の実施形態に係る情報処理システム２００の構成を示すブロック図である。本実施形態に係る情報処理システム２００は、前述の実施形態に係る半導体装置１００と、マルチコアプロセッサ２３０と、を含む情報処理システム２００を構成している。マルチコアプロセッサ２３０は、図１１に示すように、コア＿１〜コア＿４（２３１ａ〜ｄ）、Ｉ／Ｏ２３２、半導体装置制御ブロック２３３、及びオンチップメモリ２３４を含んで構成される。コア＿１〜コア＿４（２３１ａ〜ｄ）、Ｉ／Ｏ２３２、半導体装置制御ブロック２３３、及びオンチップメモリ２３４は、夫々、プロセッサ内部バス２３５を介して接続する。半導体装置制御ブロック２３３は、半導体装置１００とコマンド信号、アドレス信号、クロック信号、及びデータ信号とをやり取りすることにより、半導体装置１００を制御する。

図１２は、半導体装置制御ブロック２３３の構成を示すブロック図である。半導体装置制御ブロック２３３は、制御ロジック部４１０と、コマンド生成部４２１と、アドレス生成部４２２と、データ出力部４２３と、データ入力部４２４と、を含んで構成される。制御ロジック部４１０は、コマンド生成部４２１、アドレス生成部４２２、データ出力部４２３、データ入力部４２４を制御する。

コマンド生成部４２１は、半導体装置１００に対してコマンド信号を供給する。アドレス信号生成部４２２は、半導体装置１００に対してアドレス信号を供給する。データ出力部４２３は、半導体装置１００に対して、データ信号を書き込みデータとして供給する。データ入力部４２４は、半導体装置１００から、データ信号を読み出しデータとして取得する。

制御ロジック部４１０は、ステートマシン４１１と、アクセスキュー４１２と、スケジューラ４１３と、ページライトカウンタ４１４と、を含んで構成される。

ステートマシン４１１は、半導体装置制御ブロック２３３の全体を制御する。アクセスキュー４１２は、アクセス要求を蓄積する。スケジューラ４１３は、アクセスの順番を制御する。ページライトカウンタ４１４は、オープンしたページに対するライトコマンドの発行回数をカウントする。

以上のように、本実施形態に係る情報処理システム２００においては、オープンページ毎に、ライトコマンドを発行した回数をカウントする。そして、本実施形態に係る情報処理システム２００においては、予め定めた所定の回数に到達する度に、当該オープンページ（バンクアドレス）を指定してライトバックコマンドを発行する。そして、本実施形態に係る情報処理システム２００においては、同時にライトバックする、抵抗型メモリセルの個数の上限を設定でき、過剰な書き込み電流により、書き込み電圧がドロップすることを防止できる。またオープンページ（バンクアドレス）を指定してライトバックを行っている期間中でも、他の異なるバンクに対してはアクティブコマンドの発行や、オープンしているページに対してはページモード動作による読出しや書込みができるので、比較的時間のかかるライトバックを行ってもメモリアクセス効率の低下を防止することができる。

なお、各実施形態で開示した半導体装置において、抵抗変化型素子として磁気トンネル接合（ＭＴＪ）素子を用いてスピン注入磁化反転書き込みを行うＳＴＴ−ＲＡＭを使用する場合について説明したが、それに限定されず、例えば、ＡｌＯｘやＨｆＯｘ等の金属酸化物等をＷやＴｉ、Ｔａを含む電極等で挟んだ構成用いるＲｅ−ＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）を使用した半導体装置に対しても、各実施形態の開示内容を適用することが可能である。

さらに、抵抗変化型素子以外のメモリセルを使用する半導体装置においても、ページモードによる書き込みを行う場合には、本発明の各実施形態の開示内容を適用することが可能である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の全開示の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。

２ａ〜２ｈ メモリセルアレイ（バンク０〜７）
５ アドレス入力端子
６ コマンド入力端子
７ データ入出力端子
８ エラーフラグ端子１１ カラムデコーダ
１２ａ バンク０制御回路
１３ ロウデコーダ
１４ ＲＷアンプ
１５ パラレル・シリアル変換回路
１６ データ入出力バッファ
１７ カラムアドレスバッファ
１８ ロウアドレスバッファ
１９ バンクアドレスバッファ
２０ モードレジスタ
２１ チップ制御回路
２２ コマンドデコーダ
２３ クロック発生回路
３５ リファレンス読出回路
３６ａ、３６ｂ リファレンス書込回路
３８ａ バイアス電圧出力回路（データ１）
３８ｂ バイアス電圧出力回路（データ０）
４５ａ〜ｃ、５５ａ〜ｃ、７５ａ〜ｆ 抵抗変化型素子
４６ａ〜ｃ、５６ａ〜ｃ、７６ａ〜ｆ セルトランジスタ
４７ａ〜ｃ、５７ａ〜ｃ メモリセル
５１ ＢＩＡＳＡＣＴ端子
５２ ＩＡＣＴ端子
５３ ＶＲＥＦ端子
５４ ＥＲＲＯＲ端子
６１ａ、６３ａ、６３ｂ、１０２、１０３、２１２、２１３、１６０、１６２、２１２、２１３ ＰＭＯＳトランジスタ
６１ｂ、６２ａ、６２ｂ、１０１、１０４〜１０７、１６１、１６４、１７７ ＮＭＯＳトランジスタ
６７ａ〜ｆ メモリセル
６９ａ〜ｆ 端子
７１、３２１ データビット用セルアレイ
７２、３２７、３２８ プリチャージ回路
７４、３２４、３２５ セレクタ
７９ａ〜ｃ プリチャージＮＭＯＳトランジスタ
８０ａ〜ｃ 接続ＮＭＯＳトランジスタ
８６ 入出力回路
８７ センスアンプ回路ＳＡＤ
８８ レジスタ回路ＲＲＧ
８９ Ｉ／Ｏ線対
９０ 書き込み制御回路
９１ ページバッファＰＢｉ
９２ センス回路ＳＡｉ
９３ 書き込みドライバ
９４ ＧＢＬプリチャージ回路
９５ ライトバッファＷＢｉ
１００、１００ａ〜ｎ、１００１ 半導体装置
１７５ ＮＯＲ論理回路
１７６ ＸＯＲ論理回路
１７８ ラッチ素子
１７９、２９８ インバータ回路
２００ 情報処理システム
２３０ マルチコアプロセッサ
２３１ａ〜ｎ コア＿１〜ｎ
２３２ Ｉ／Ｏ
２３３ 半導体装置制御ブロック
２３４ オンチップメモリ
２３５ プロセッサ内部バス
３１５ ＥＣＣ制御ブロック
３１９ バッファ
３２０ メモリセルアレイ
３２２ チェックビット用セルアレイ
３２３ リファレンス用セルアレイ
３３１ 読出書込部（データビット用）
３３２ 読出書込部（チェックビット用）
３３３ リファレンス読出書込部
４１０ 制御ロジック部
４１１ ステートマシン
４１２ アクセスキュー
４１３ スケジューラ
４１４ ページライトカウンタ
４２１ コマンド生成部
４２２ アドレス生成部
４２３ データ出力部
４２４ データ入力部
５００、５１０ 発生回路
１００２ａ〜ｄ 抵抗変化型メモリセル
１００３ａ〜ｄ データ制御回路
１００４ａ〜ｄ ビット線
１００５ ワード線
１００６ａ、１００６ｂ データ
１００８ コマンド制御回路
ＳＡＤ０〜５１１、ＳＡＣ０〜９ センスアンプ
ＲＧＤ０〜５１１、ＲＧＣ０〜９ レジスタ回路
ＷＤ 書き込みドライバ
ＤＱ 入出力端子
ＧＢＬ、ＧＢＬｉ、ＧＢＬｊ グローバルビット線
Ｎ０、Ｎ１、Ｎｉｎ２、Ｎｉｎ３、Ｎｏｕｔ ノード
Ｎｒｅｆ 接続節点
ＷＬ０〜ＷＬｍ−１ ワード線
Ｃ２ 制御信号
ＬＤ ロード信号
ＰＣ０〜ＰＣｋ−１、／ＰＣ プリチャージ信号
ＲＰ リードパルス信号
ＹＳｉ カラム選択信号
／ＷＰ ページライトバック制御信号
ＳＷ０〜ＳＷｋ−１ 接続信号
ＶＲＥＦ リファレンス電位
ＶＤＤ、ＶＣＳ 電源

Claims (12)

1. ワード線と、
   複数のビット線と、
   前記ワード線と前記複数のビット線の交点位置に対応して配置され、一端が前記複数のビット線とそれぞれ接続される複数の抵抗変化型メモリセルと、
   前記複数のビット線とそれぞれ接続される複数のデータ制御回路と、
   コマンド制御回路と、
   を備え、
   前記コマンド制御回路は、
   第１のコマンドの入力に応じて、前記ワード線を活性化し、
   第２のコマンドの入力に応じて、選択された１以上の前記データ制御回路にそれぞれデータを保持し、
   第３のコマンドの入力に応じて、前記選択された１以上の前記データ制御回路に保持される前記データを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線の活性化された状態を維持する半導体装置。
2. 前記コマンド制御回路は、
   活性化された前記ワード線に対して、前記第２のコマンドが入力された回数をカウントし、前記第２のコマンドが入力された回数が所定の閾値を超える場合、前記第３のコマンドを入力する、請求項１に記載の半導体装置。
3. 前記コマンド制御回路は、前記第３のコマンドの入力に応じて、保持する前記データを、対応する前記抵抗変化型メモリセルに書き込み後、ワード線が活性化された状態で、新たに前記第３のコマンドが入力された場合、前回の前記第３のコマンドの入力後に保持したデータを、対応する前記抵抗変化型メモリセルに書き込む、請求項１又は２に記載の半導体装置。
4. 前記コマンド制御回路は、
   前記第１のコマンドの入力に応じて、対応する前記抵抗変化型メモリセルから読み出したリードデータを保持し、
   前記第２のコマンドの入力に応じて発生されるデータを、前記選択されたデータ制御回路の前記リードデータに上書きし、前記データとしてして保持し、
   前記第３のコマンドの入力に応じて、対応する前記抵抗変化型メモリセルに前記データを書き込む、請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記コマンド制御回路は、第４のコマンドの入力に応じて、前記選択されたデータ制御回路に保持された前記データを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線を非活性化する、請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記コマンド制御回路は、前記第３のコマンドの入力に応じて、保持するデータを対応する前記抵抗変化型メモリセルに書き込み後、前記第４のコマンドが入力された場合、前回の前記第３のコマンドの入力後に、新たに保持したデータを、対応する前記抵抗変化型メモリセルに書き込む、請求項５に記載の半導体装置。
7. ワード線と、複数のビット線と、前記ワード線と前記複数のビット線の交点位置に対応して配置され、一端が前記複数のビット線とそれぞれ接続される複数の抵抗変化型メモリセルと、を備えた半導体装置の制御方法であって、
   第１のコマンドの入力に応じて、前記ワード線を活性化するステップと、
   第２のコマンドの入力に応じて、選択された１以上の前記ビット線に接続された前記抵抗変化型メモリセルにそれぞれ書き込むデータを保持するステップと、
   第３のコマンドの入力に応じて、選択された１以上の前記ビット線に接続された前記抵抗変化型メモリセルに保持されたデータを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線の活性化された状態を維持するステップと、
   を含む半導体装置の制御方法。
8. 活性化された前記ワード線に対して、前記第２のコマンドが入力された回数をカウントするステップと、前記第２のコマンドが入力された回数が所定の閾値を超える場合、前記第３のコマンドを入力するステップと、をさらに含む、請求項７に記載の半導体装置の制御方法。
9. 前記第３のコマンドの入力に応じて、保持する前記データを、対応する前記抵抗変化型メモリセルに書き込み後、ワード線が活性化された状態で、新たに前記第３のコマンドが入力された場合、前回の前記第３のコマンドの入力後に保持したデータを、対応する前記抵抗変化型メモリセルに書き込むステップをさらに含む、請求項７又は８に記載の半導体装置の制御方法。
10. 前記第１のコマンドの入力に応じて、対応する前記抵抗変化型メモリセルから読み出したリードデータを保持するステップと、
    前記第２のコマンドの入力に応じて発生されるデータを、前記データ制御回路の前記リードデータに上書きし、前記データとして保持するステップと、
    前記第３のコマンドの入力に応じて、前記データを対応する前記抵抗変化型メモリセルに書き込むステップと、をさらに含む、請求項７乃至９のいずれか一に記載の半導体装置の制御方法。
11. 第４のコマンドの入力に応じて、前記選択された１以上のデータ制御回路に保持された前記データを、それぞれ対応する前記抵抗変化型メモリセルに書き込み、かつ前記ワード線を非活性化するステップをさらに含む、請求項７乃至１０のいずれか一に記載の半導体装置の制御方法。
12. 前記第３のコマンドの入力に応じて、保持するデータを対応する前記抵抗変化型メモリセルに書き込み後、前記第４のコマンドが入力された場合、前回の前記第３のコマンドの入力後に、新たに保持したデータを、対応する前記抵抗変化型メモリセルに書き込むステップをさらに含む、請求項１１に記載の半導体装置の制御方法。

Images