KR20120109841A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

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KR20120109841A
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나형준
김재일
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Abstract

메모리 장치 및 이를 포함하는 메모리 시스템이 개시된다. 메모리 장치는, 제 1 뱅크 그룹, 제 2 뱅크 그룹, 리드 명령에 대응하여 상기 제 1 뱅크 그룹 또는 상기 제 2 뱅크 그룹에서 병렬로 출력되는 다수 비트의 데이터를 전달받아 동작 모드에 대응하는 시간 간격으로 출력하는 데이터 전달부, 상기 제 1 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 1 글로벌 데이터 버스, 상기 제 2 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 2 글로벌 데이터 버스 및 상기 데이터 전달부에서 출력된 데이터를 직렬로 변환하되, 상기 동작 모드에 대응하여 변환 시점 및 변환되는 데이터의 비트 수를 조절하는 병렬/직렬 변환부를 포함한다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 장치 및 이를 제어하기 위한 메모리 컨트롤러를 포함하는 메모리 시스템에 관한 것이다.
반도체 관련 기술이 발달하면서 반도체 메모리 장치의 동작 속도가 계속 빨라지고 있다. 이 중 SDRAM(Synchronous Dynamic Random Access Memory)은 외부 클럭(Clock)에 동기되어 동작하는데, 최근에는 클럭의 라이징 엣지(Rising Edge) 뿐만 아니라 폴링 엣지(Falling Edge)에서도 클럭에 동기된 데이터를 입출력하도록 하여 데이터 전송율을 높인 DDR(Double Data Rate) 방식의 SDRAM이 사용되고 있다.
DDR SDRAM은 DDR1 방식에 이어 DDR2, DDR3 방식이 개발되어 사용되고 있다. DDR1의 경우 2비트 프리페치(Prefetch)를 수행하여 입출력 데이터의 버스트 길이(Burst Length, 이하 BL)가 2이고, DDR2는 4비트 프리페치를 수행하여 BL이 4이며, DDR3는 8비트 프리페치를 수행하여 BL이 8이다. 여기에서 BL이 8이라는 것은 하나의 데이터 입출력 패드를 통해 클럭에 동기된 8비트의 데이터가 연속으로 입출력됨을 의미한다.
메모리 장치가 리드(Read) 명령을 인가받아 저장되어 있는 데이터를 출력하는 리드 동작을 수행하는 경우, 메모리 셀 영역에 저장된 데이터가 내부 회로를 거쳐 메모리 장치 외부로 출력되기까지 일정 시간이 필요하다. 따라서, 외부에서 인가되는 리드 명령은 최소한의 시간 간격(CAS to CAS Delay time, tCCD)을 유지해야 한다. 예를 들어, DDR3 SDRAM이 BL8로 리드 동작을 수행할 경우, 연속으로 인가되는 리드 명령 간의 시간 간격은 최소 4tCK 이상이어야 한다.
도 1은 종래 기술에 의한 메모리 장치 내의 데이터 출력 경로를 나타낸 구성도이다. 메모리 장치는 DDR3 SDRAM인 것으로 가정한다.
도 1을 참조하면, 종래의 메모리 장치는, 메모리 셀 영역(101), 글로벌 데이터 버스(GIO<0:7>), 데이터 전달부(103), 병렬/직렬 변환부(105) 및 데이터 출력 패드(107)를 포함한다. 여기에서, 도 1은 메모리 셀 영역(101)과 하나의 데이터 출력 패드(107) 간의 구성을 도시한 것이며, 메모리 장치 내에는 이와 같은 구성이 데이터 출력 패드의 개수만큼 다수 구현될 수 있다.
메모리 장치에 리드 명령이 인가되면, 메모리 셀 영역(101)에 저장되어 있던 다수 비트의 병렬 데이터가 글로벌 데이터 버스(GIO<0:7>)를 통해 데이터 전달부(103)로 전송되고, 데이터 전달부(103)는 전송된 병렬 데이터를 래치(latch)하였다가 출력신호(PIN)의 활성화시에 DOUTP<0:7>를 통해 병렬/직렬 변환부(105)로 전달한다. 병렬/직렬 변환부(105)는 전달받은 병렬 데이터를 직렬로 변환하여 데이터 출력 패드(107)를 통해 출력한다.
DDR3 SDRAM은 기본적으로 BL8 동작을 하도록 되어 있으나, BL4 동작 또한 지원이 가능하다. 이하 도 2a 및 도 2b를 통해 설명하기로 한다.
도 2a는 도 1의 메모리 장치의 BL8 리드 동작 타이밍도이다.
이하, 본원 명세서의 타이밍도에는 리드 명령이 인가되는 시점과 그에 대응하여 글로벌 데이터 버스로 데이터가 출력되는 시점이 동일한 클럭 타이밍에 도시되어 있으나, 이는 설명의 편의를 위한 것이고, 실제로는 리드 명령이 인가된 후 카스 레이턴시(CAS Latency)만큼의 시간 이후에 그에 대응하는 데이터가 출력된다.
도 2a에 도시된 바와 같이, DDR3 SDRAM이 BL8 리드 동작을 수행하는 경우, 리드 명령(RD1, RD2)은 4tCK 간격으로 인가되고, 리드 명령(RD1, RD2) 각각에 대응하는 8비트의 병렬 데이터(D0 ~ D7, D8 ~ D15)가 메모리 셀 영역(101)에서 출력되어 글로벌 데이터 버스(GIO<0:7>)를 통해 데이터 전달부(103)로 전송된다. 데이터 전달부(103)는 전송된 병렬 데이터(D0 ~ D7, D8 ~ D15)를 래치하였다가 출력신호(PIN)가 '하이(High)'로 활성화되는 타이밍에 DOUTP<0:7>로 전달한다. 출력신호(PIN)는 4tCK 간격으로 활성화된다. 병렬/직렬 변환부(105)는 4tCK마다 전달받은 8비트의 병렬 데이터(D0 ~ D7, D8 ~ D15)를 직렬로 변환하고, 변환된 직렬 데이터(D0,D1,…,D7 / D8,D9,…,D15)는 데이터 출력 패드(107)를 통해 메모리 장치 외부로 출력된다.
도 2b는 도 1의 메모리 장치의 BL4 리드 동작 타이밍도이다.
도 2b에 도시된 바와 같이, DDR3 SDRAM의 BL4 리드 동작시에는 리드 명령(RD1, RD2) 각각에 대응하여 4비트의 병렬 데이터(D0 ~ D3, D4 ~ D7)가 4tCK 간격으로 메모리 셀 영역(101)에서 출력되고, 글로벌 데이터 버스(GIO<0:7>)를 통해 데이터 전달부(103)로 전송된다. 데이터 전달부(103)는 전송된 병렬 데이터(D0 ~ D3, D4 ~ D7)를 래치하였다가 출력신호(PIN)가 '하이'로 활성화되는 타이밍에 DOUTP<0:7>로 전달한다. 여기에서 글로벌 데이터 버스(GIO<0:7>) 및 DOUTP<0:7>의 8개 라인 중 4개 라인만이 사용될 수 있다. 출력신호(PIN)는 4tCK 간격으로 활성화된다. 병렬/직렬 변환부(104)는 4tCK마다 전달받은 8비트의 병렬 데이터(D0 ~ D3, D4 ~ D7)를 직렬로 변환하고, 변환된 직렬 데이터(D0,D1,D2,D3 / D4,D5,D6,D7)는 데이터 출력 패드(107)를 통해 메모리 장치 외부로 출력된다.
여기에서, BL4 동작시에도 BL8 동작과 동일한 데이터 출력 효율을 얻기 위해서는 리드 명령(RD1, RD2)이 BL8의 절반인 2tCK 간격으로 인가될 수 있어야 한다. 그러나, 실제로 메모리 셀에 기록된 데이터를 독출하는 데에 물리적으로 일정 시간 이상이 필요하며, 비교적 큰 기생 부하(parasitic capacitance)와 기생 저항(parastic resistance)을 가지는 글로벌 데이터 버스(GIO<0:7>)가 정상적으로 데이터를 전송하기 위해서도 일정 시간이 필요하기 때문에, BL4 동작시에도 리드 명령(RD1, RD2)은 최소 tCCD(4tCK)만큼의 시간 간격을 가지고 인가되어야 한다.
즉, 종래의 메모리 장치에서는 BL4 동작시에도 연속되는 리드 명령(RD1, RD2)이 BL8에서와 마찬가지로 4tCK 간격으로 인가되어야 하므로, 4tCK의 시간 간격 중 2tCK 동안에는 메모리 장치에서 데이터가 출력되지 않게 되어 데이터 전송 효율이 BL8 동작에 비해 절반으로 감소하는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 별도의 메모리 셀의 데이터 출력 특성 또는 글로벌 데이터 버스의 데이터 전송 특성의 개선 없이도 리드 동작시의 데이터 출력 효율을 크게 높일 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 메모리 시스템은, 리드 명령 인가시 동작 모드에 대응하는 버스트 길이의 데이터를 출력하는 메모리 장치 및 상기 동작 모드에 대응하여 상기 메모리 장치에 상기 리드 명령을 인가하는 시간 간격 및 상기 버스트 길이를 조절하는 컨트롤러를 포함한다.
상기 메모리 장치는, 제 1 뱅크 그룹, 제 2 뱅크 그룹, 리드 명령에 대응하여 상기 제 1 뱅크 그룹 또는 상기 제 2 뱅크 그룹에서 병렬로 출력되는 다수 비트의 데이터를 전달받아 동작 모드에 대응하는 시간 간격으로 출력하는 데이터 전달부, 상기 제 1 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 1 글로벌 데이터 버스, 상기 제 2 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 2 글로벌 데이터 버스 및 상기 데이터 전달부에서 출력된 데이터를 직렬로 변환하되, 상기 동작 모드에 대응하여 변환 시점 및 변환되는 데이터의 비트 수를 조절하는 병렬/직렬 변환부를 포함한다.
상기 메모리 장치는, 제 1 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹 중 임의의 선택된 뱅크 그룹에서 제 1 버스트 길이의 병렬 데이터를 출력하고, 제 2 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹에서 1회씩 번갈아 가면서 제 2 버스트 길이의 병렬 데이터를 출력할 수 있다.
상기 데이터 전달부는, 상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 전달받아 제 1 시간 간격으로 출력하고, 상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 전달받아 제 2 시간 간격으로 출력할 수 있다.
상기 병렬/직렬 변환부는, 상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 제 1 시간 간격으로 직렬로 변환하고, 상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 제 2 시간 간격으로 직렬로 변환할 수 있다.
상기 컨트롤러는 상기 제 2 버스트 모드에서 상기 제 1 버스트 모드보다 1/2배의 시간 간격으로 상기 리드 명령을 인가할 수 있으며, 상기 제 2 버스트 길이는 상기 제 1 버스트 길이의 1/2배일 수 있다.
본 발명에 의하면, 뱅크 그룹핑의 도입 하에, 저장된 데이터를 각 뱅크 그룹에 대응하는 각각의 글로벌 데이터 버스로 전송하고 이를 출력하는 특성을 개선함으로써 출력되는 데이터의 버스트 길이에 따라 리드 명령을 인가하는 시간 간격을 조절할 수 있다. 즉, 짧은 버스트 길이로 동작하는 경우에는 종래의 tCCD보다 짧은 시간 간격으로 리드 명령을 인가하더라도 정상적으로 저장된 데이터를 출력할 수 있는 메모리 시스템의 구현이 가능하다.
또한, 짧은 버스트 길이로 동작하는 경우 리드 명령이 인가되는 시간 간격을 줄임으로써 메모리 장치의 동작 속도 및 데이터 출력 효율을 크게 높일 수 있다.
도 1은 종래 기술에 의한 메모리 장치 내의 데이터 출력 경로를 나타낸 구성도.
도 2a는 도 1의 메모리 장치의 BL8 리드 동작 타이밍도.
도 2b는 도 1의 메모리 장치의 BL4 리드 동작 타이밍도.
도 3은 본 발명에 의한 메모리 시스템의 일 실시예 구성도.
도 4는 도 3의 메모리 장치(303)의 일 실시예 구성도.
도 5a는 본 발명에 의한 메모리 시스템의 제 1 버스트 모드(BL8) 동작 타이밍도.
도 5b는 본 발명에 의한 메모리 시스템의 제 2 버스트 모드(BL4) 동작 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 의한 메모리 시스템의 일 실시예 구성도이다.
도 3을 참조하면, 메모리 시스템은, 리드 명령 인가시 동작 모드에 대응하는 버스트 길이의 데이터를 출력하는 메모리 장치(303) 및 동작 모드에 대응하여 메모리 장치(303)에 리드 명령을 인가하는 시간 간격 및 버스트 길이를 조절하는 컨트롤러(301)를 포함한다.
컨트롤러(301)는 리드 명령(RD)과 모드신호(MODE) 및 제 1, 2 입력신호(PIN1, PIN2)를 메모리 장치(303)에 인가하고, 메모리 장치(303)는 동작 모드에 대응하여 서로 다른 시간 간격 및 버스트 길이로 데이터(DOUT)를 출력한다. 여기에서 모드신호(MODE)는 메모리 장치(303)의 동작 모드를 결정하기 위한 신호이며, 제 1, 2 입력신호(PIN1, PIN2)는 메모리 장치(303) 내의 데이터 출력 경로에서 동작 모드에 따른 데이터의 전달 타이밍을 결정하기 위한 신호이다.
메모리 장치(303)의 동작 모드는 제 1 버스트 모드와 제 2 버스트 모드로 구분될 수 있고, 컨트롤러(301)는 각각의 동작 모드에 대응하는 시간 간격으로 리드 명령을 인가할 수 있다. DDR3 SDRAM을 예로 들면, 제 1 버스트 모드에서는 BL8로, 제 2 버스트 모드에서는 BL4로 동작할 수 있다. 이 경우 컨트롤러(301)는 제 1 버스트 모드(BL8) 동작시 4tCK 간격으로 리드 명령을 인가하고, 제 2 버스트 모드(BL4) 동작시 2tCK 간격으로 리드 명령을 인가하여 메모리 시스템의 동작 속도 및 데이터 출력 속도를 향상시킬 수 있다. 이하, 메모리 장치(303)의 상세한 구성을 통해 자세히 설명하기로 한다.
도 4는 도 3의 메모리 장치(303)의 일 실시예 구성도이다.
도 4를 참조하면, 메모리 장치(303)는, 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405)을 포함하는 메모리 셀 영역(401), 리드 명령에 대응하여 제 1 뱅크 그룹(403) 또는 제 2 뱅크 그룹(405)에서 병렬로 출력되는 다수 비트의 데이터를 전달받아 동작 모드에 대응하는 시간 간격으로 출력하는 데이터 전달부(407), 제 1 뱅크 그룹(403)에서 출력되는 데이터를 데이터 전달부(407)로 전송하기 위한 제 1 글로벌 데이터 버스(GIO1<0:7>), 제 2 뱅크 그룹(405)에서 출력되는 데이터를 데이터 전달부(407)로 전송하기 위한 제 2 글로벌 데이터 버스(GIO2<0:7>), 데이터 전달부(407)에서 출력된 데이터를 직렬로 변환하되, 동작 모드에 대응하여 변환 시점 및 변환되는 데이터의 비트 수를 조절하는 병렬/직렬 변환부(409) 및 데이터 출력 패드(411)를 포함한다.
여기에서, 도 4는 메모리 셀 영역(401)과 하나의 데이터 출력 패드(411) 간의 구성을 도시한 것이며, 메모리 장치(303) 내에는 이와 같은 구성이 데이터 출력 패드의 개수만큼 다수 구현될 수 있다. 또한, 메모리 셀 영역(401) 내의 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405)은 각각 2 이상의 뱅크(도면에 미도시)를 포함할 수 있다.
본 실시예에서 메모리 장치는 DDR3 SDRAM인 것으로 가정한다. 따라서, 앞에서 설명한 바와 같이 BL8 동작 및 BL4 동작이 모두 지원 가능하다.
제 1 버스트 모드(BL8)에서는 리드 명령이 인가될 때마다 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405) 중 선택된 하나의 뱅크 그룹에서 8비트의 병렬 데이터가 출력되어 제 1 글로벌 데이터 버스(GIO1<0:7>) 또는 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 데이터 전달부(407)로 전송된다.
제 2 버스트 모드(BL4)에서는 리드 명령이 인가될 때마다 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405)에서 1회씩 번갈아 가면서 4비트의 데이터가 출력되고, 각각 제 1 글로벌 데이터 버스(GIO1<0:7>)와 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 번갈아 가면서 전송된다.
데이터 전달부(407)는 제 1, 2 입력신호(PIN1, PIN2)에 응답하여 동작하며, 각 글로벌 데이터 버스(GIO1<0:7>, GIO2<0:7>)를 통해 전송된 병렬 데이터를 래치(Latch)해 두었다가 동작 모드에 대응하는 시간 간격으로 DOUTP<0:7>에 전달할 수 있다. 구체적으로, 리드 명령에 대응하여 선택된 뱅크 그룹이 제 1 뱅크 그룹(403)인 경우에는 제 1 입력신호(PIN1)가 '하이'로 활성화되어 제 1 글로벌 데이터 버스(GIO1<0:7>)를 통해 전송된 데이터를 DOUTP<0:7>로 전달하고, 선택된 뱅크 그룹이 제 2 뱅크 그룹(405)인 경우에는 제 2 입력신호(PIN2)가 '하이'로 활성화되어 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 전송된 데이터를 DOUTP<0:7)으로 전달한다. 여기에서 제 1, 2 입력신호(PIN1, PIN2)는 제 1 버스트 모드(BL8)에서는 4tCK 간격으로 활성화되고, 제 2 버스트 모드(BL4)에서는 2tCK 간격으로 번갈아 가면서 활성화될 수 있다.
병렬/직렬 변환부(409)는 모드신호(MODE)에 응답하여 동작하며, DOUTP<0:7>을 통해 전달받은 병렬 데이터를 동작 모드에 대응하는 시간 간격으로 직렬 변환하여 DOUT으로 출력한다. 모드신호(MODE)는 제 1 버스트 모드(BL8)에서 '하이' 레벨을 가지고, 제 2 버스트 모드(BL4)에서 '로우' 레벨을 가지는 신호이다. 출력된 직렬 데이터는 데이터 출력 패드(411)를 통해 메모리 장치(303) 외부로 출력된다.
이하, 도 5a 및 도 5b를 통해 각 모드에서의 동작을 보다 상세히 살펴보기로 한다.
도 5a는 본 발명에 의한 메모리 시스템의 제 1 버스트 모드(BL8) 동작 타이밍도이다.
제 1 버스트 모드(BL8) 동작시, 리드 명령(RD1, RD2)이 연속으로 인가되는 시간 간격은 4tCK이고, 각각의 리드 명령(RD1, RD2)이 인가될 때마다 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405) 중 선택된 하나의 뱅크 그룹에서 8비트의 병렬 데이터(D0 ~ D7, D8 ~ D15)가 출력된다. 출력된 병렬 데이터(D0 ~ D7, D8 ~ D15)는 제 1 글로벌 데이터 버스(GIO1<0:7>)와 제 2 글로벌 데이터 버스(GIO2<0:7>) 중 선택된 뱅크 그룹에 대응하는 데이터 버스를 통해 데이터 전달부(407)로 전송된다.
데이터 전달부(407)는 제 1 입력신호(PIN1) 또는 제 2 입력신호(PIN2)의 활성화시에 전송된 8비트의 병렬 데이터(D0 ~ D7, D8 ~ D15)를 DOUTP<0:7>로 전달한다. 여기에서, 제 1 글로벌 데이터 버스(GIO1<0:7>)를 통해 데이터가 전송되는 경우에는 제 1 입력신호(PIN1)가 '하이'로 활성화되고, 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 데이터가 전송되는 경우에는 제 2 입력신호(PIN2)가 '하이'로 활성화된다. 제 1 입력신호(PIN1) 또는 제 2 입력신호(PIN2)는 4tCK 간격으로 활성화된다.
병렬/직렬 변환부(409)는 '하이' 레벨의 모드신호(MODE)에 응답하여 4tCK 간격으로 DOUTP<0:7>을 통해 전달받은 8비트의 병렬 데이터(D0 ~ D7, D8 ~ D15)를 직렬 데이터(D0,D1,…,D7 / D8,D9,…,D15)로 변환한다. 변환된 직렬 데이터(D0,D1,…,D7 / D8,D9,…,D15)는 DOUT 및 데이터 출력 패드(411)를 통해 메모리 장치(303) 외부로 출력된다.
도 5b는 본 발명에 의한 메모리 시스템의 제 2 버스트 모드(BL4) 동작 타이밍도이다.
제 2 버스트 모드(BL4) 동작시에는, 리드 명령(RD1, RD2, RD3, RD4)이 종래 tCCD(4tCK)의 1/2인 2tCK 간격으로 인가되고, 각각의 리드 명령(RD1, RD2, RD3, RD4)이 인가될 때마다 제 1 뱅크 그룹(403)과 제 2 뱅크 그룹(405)에서 번갈아 가면서 4비트의 병렬 데이터(D0 ~ D3, D4 ~ D7, D8 ~ D11, D12 ~ D15)가 출력된다. 출력된 병렬 데이터(D0 ~ D3, D4 ~ D7, D8 ~ D11, D12 ~ D15)는 제 1 글로벌 데이터 버스(GIO1<0:7>)와 제 2 글로벌 데이터 버스(GIO2<0:7>) 중 데이터가 출력된 뱅크 그룹에 대응하는 데이터 버스를 통해 번갈아 가면서 2tCK 간격으로 데이터 전달부(407)로 전송된다.
데이터 전달부(407)에 제 1 글로벌 데이터 버스(GIO1<0:7>)와 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 번갈아 가면서 전송되는 4비트의 병렬 데이터(D0 ~ D3, D4 ~ D7, D8 ~ D11, D12 ~ D15)를 2tCK 간격으로 DOUTP<0:7>로 전달한다. 즉, 도 5b에 도시된 바와 같이, 제 1 입력신호(PIN1)의 활성화시에는 제 1 글로벌 데이터 버스(GIO1<0:7>)를 통해 전송되는 데이터(D0 ~ D3, D8 ~ D11)를, 제 2 입력신호(PIN2)의 활성화시에는 제 2 글로벌 데이터 버스(GIO2<0:7>)를 통해 전송되는 데이터(D4 ~ D7, D12 ~ D15)를 DOUTP<0:7>로 전달한다. 여기에서 제 1 입력신호(PIN1)는 홀수 번째 리드 명령(RD1, RD3)에 응답하여 '하이'로 활성화되고, 제 2 입력신호(PIN2)는 짝수 번째 리드 명령(RD2, RD4)에 응답하여 '하이'로 활성화될 수 있다.
이 때, 전송되는 병렬 데이터는 4비트이므로 각 글로벌 데이터 버스(GIO1<0:7>, GIO2<0:7>) 및 DOUTP<0:7>의 8개 라인 중 4개 라인만이 사용될 수 있다.
병렬/직렬 변환부(409)는 '로우' 레벨의 모드신호(MODE)에 응답하여 2tCK 간격으로 DOUTP<0:7>을 통해 전달받은 4비트의 병렬 데이터(D0 ~ D3, D4 ~ D7, D8 ~ D11, D12 ~ D15)를 직렬 데이터(D0,D1,D2,D3 / D4,D5,D6,D7 / D8,D9,D10,D11 / D12,D13,D14,D15)로 변환한다. 변환된 직렬 데이터(D0,D1,D2,D3 / D4,D5,D6,D7 / D8,D9,D10,D11 / D12,D13,D14,D15)는 DOUT 및 데이터 출력 패드(411)를 통해 메모리 장치(303) 외부로 출력된다.
이를 통해, 하나의 글로벌 데이터 버스에 데이터가 실리는 시간 간격을 4tCK으로 유지하는 동시에, 2tCK 간격으로 입력되는 리드 명령에 대응하여 모든 데이터를 메모리 셀 영역(401)으로부터 메모리 장치(303) 외부로 안정적으로 출력할 수 있게 된다. 따라서 종래의 BL4 동작(도 2b 참조)에 비해 동작 속도 및 데이터 전송 효율이 2배로 높아지게 된다.
한편, 본 실시예에서는 8비트 프리페치를 수행하는 DDR3 SDRAM을 예로 들어 본 발명을 설명하였으나, 본 발명의 기술적 사상은 다수 비트의 데이터를 연속으로 출력하는 다양한 형태의 메모리 장치에 모두 적용이 가능하다.
또한, 본 실시예에서는 메모리 셀 영역이 2개의 뱅크 그룹으로 나누어진 경우를 한정하여 본 발명을 설명하였으나, 메모리 셀 영역이 2 이상의 뱅크 그룹으로 나누어지고 각 뱅크 그룹에 대응하여 2 이상의 글로벌 데이터 버스가 형성되는 경우, 본 발명의 기술적 사상은 그 중 2개의 선택된 뱅크 그룹으로부터 대응되는 글로벌 데이터 버스로 번갈아 가면서 데이터 전송이 이루어지는 등의 방법으로 적용될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (17)

  1. 제 1 뱅크 그룹;
    제 2 뱅크 그룹;
    리드 명령에 대응하여 상기 제 1 뱅크 그룹 또는 상기 제 2 뱅크 그룹에서 병렬로 출력되는 다수 비트의 데이터를 전달받아 동작 모드에 대응하는 시간 간격으로 출력하는 데이터 전달부;
    상기 제 1 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 1 글로벌 데이터 버스;
    상기 제 2 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 2 글로벌 데이터 버스; 및
    상기 데이터 전달부에서 출력된 데이터를 직렬로 변환하되, 상기 동작 모드에 대응하여 변환 시점 및 변환되는 데이터의 비트 수를 조절하는 병렬/직렬 변환부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    제 1 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 제 1 버스트 길이의 병렬 데이터가 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹 중 임의의 선택된 뱅크 그룹에서 출력되고,
    제 2 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 제 2 버스트 길이의 병렬 데이터가 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹에서 1회씩 번갈아 가면서 출력되는
    메모리 장치.
  3. 제 2항에 있어서,
    상기 제 2 버스트 길이는 상기 제 1 버스트 길이의 1/2배인
    메모리 장치.
  4. 제 2항에 있어서,
    상기 제 2 버스트 모드 동작시 상기 리드 명령이 연속으로 인가되는 시간 간격은 상기 제 1 버스트 모드 동작시 상기 리드 명령이 연속으로 인가되는 시간 간격의 1/2배인
    메모리 장치.
  5. 제 2항에 있어서,
    상기 데이터 전달부는
    상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 전달받아 제 1 시간 간격으로 출력하고,
    상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 전달받아 제 2 시간 간격으로 출력하는
    메모리 장치.
  6. 제 2항에 있어서,
    상기 병렬/직렬 변환부는
    상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 제 1 시간 간격으로 직렬로 변환하고,
    상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 제 2 시간 간격으로 직렬로 변환하는
    메모리 장치.
  7. 제 5항 또는 제 6항에 있어서,
    상기 제 1 시간 간격과 상기 제 2 시간 간격은 각각 대응되는 동작 모드에서 상기 라이트 명령이 연속으로 인가되는 시간 간격과 동일한
    메모리 장치.
  8. 리드 명령 인가시 동작 모드에 대응하는 버스트 길이의 데이터를 출력하는 메모리 장치; 및
    상기 동작 모드에 따라 상기 메모리 장치에 상기 리드 명령을 인가하는 시간 간격 및 상기 버스트 길이를 조절하는 컨트롤러
    를 포함하는 메모리 시스템.
  9. 제 8항에 있어서,
    상기 메모리 장치는
    제 1 뱅크 그룹;
    제 2 뱅크 그룹;
    상기 리드 명령에 대응하여 상기 제 1 뱅크 그룹 또는 상기 제 2 뱅크 그룹에서 병렬로 출력되는 다수 비트의 데이터를 전달받아 상기 동작 모드에 대응하는 시간 간격으로 출력하는 데이터 전달부;
    상기 제 1 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 1 글로벌 데이터 버스;
    상기 제 2 뱅크 그룹에서 출력되는 데이터를 상기 데이터 전달부로 전송하기 위한 제 2 글로벌 데이터 버스; 및
    상기 데이터 전달부에서 출력된 데이터를 직렬로 변환하되, 상기 동작 모드에 대응하여 변환 시점 및 변환되는 데이터의 비트 수를 조절하는 병렬/직렬 변환부를 포함하는
    메모리 시스템.
  10. 제 9항에 있어서,
    상기 메모리 장치는
    제 1 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹 중 임의의 선택된 뱅크 그룹에서 제 1 버스트 길이의 병렬 데이터를 출력하고,
    제 2 버스트 모드 동작시 상기 리드 명령이 인가될 때마다 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹에서 1회씩 번갈아 가면서 제 2 버스트 길이의 병렬 데이터를 출력하는
    메모리 시스템.
  11. 제 10항에 있어서,
    상기 컨트롤러는
    상기 제 2 버스트 모드에서 상기 제 1 버스트 모드보다 1/2배의 시간 간격으로 상기 리드 명령을 인가하는
    메모리 시스템.
  12. 제 10항에 있어서,
    상기 제 2 버스트 길이는 상기 제 1 버스트 길이의 1/2배인
    메모리 시스템.
  13. 제 10항에 있어서,
    상기 데이터 전달부는
    상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 전달받아 제 1 시간 간격으로 출력하고,
    상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 전달받아 제 2 시간 간격으로 출력하는
    메모리 시스템.
  14. 제 10항에 있어서,
    상기 병렬/직렬 변환부는
    상기 제 1 버스트 모드 동작시 상기 제 1 버스트 길이의 병렬 데이터를 제 1 시간 간격으로 직렬로 변환하고,
    상기 제 2 버스트 모드 동작시 상기 제 2 버스트 길이의 병렬 데이터를 제 2 시간 간격으로 직렬로 변환하는
    메모리 시스템.
  15. 제 13항 또는 제 14항에 있어서,
    상기 제 1 시간 간격과 상기 제 2 시간 간격은 각각 대응되는 동작 모드에서 상기 리드 명령이 연속으로 인가되는 시간 간격과 동일한
    메모리 시스템.
  16. 제 9항에 있어서,
    상기 컨트롤러는 상기 동작 모드에 대응하는 모드신호를 생성하고,
    상기 병렬/직렬 변환부는 상기 모드신호를 입력받아 동작하는
    메모리 시스템.
  17. 제 9항에 있어서,
    상기 컨트롤러는 상기 동작 모드에 대응하는 시간 간격으로 제 1 입력신호와 제 2 입력신호를 활성화하고,
    상기 데이터 전달부는 상기 제 1 입력신호의 활성화시에 상기 제 1 글로벌 데이터 버스로부터 데이터를 전달받아 출력하고, 상기 제 2 입력신호의 활성화시에 상기 제 2 글로벌 데이터 버스로부터 데이터를 전달받아 출력하는
    메모리 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11132148B2 (en) 2019-05-13 2021-09-28 SK Hynix Inc. Semiconductor memory device and a method of operating the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103823762B (zh) * 2012-11-19 2016-08-31 华为技术有限公司 存储器随机查表方法、装置和系统
KR102077073B1 (ko) 2013-07-26 2020-02-14 에스케이하이닉스 주식회사 반도체 장치
KR102184721B1 (ko) * 2013-12-04 2020-12-01 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
KR20210042465A (ko) * 2019-10-10 2021-04-20 에스케이하이닉스 주식회사 메모리

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5715476A (en) * 1995-12-29 1998-02-03 Intel Corporation Method and apparatus for controlling linear and toggle mode burst access sequences using toggle mode increment logic
TW430815B (en) * 1998-06-03 2001-04-21 Fujitsu Ltd Semiconductor integrated circuit memory and, bus control method
US6185149B1 (en) * 1998-06-30 2001-02-06 Fujitsu Limited Semiconductor integrated circuit memory
US6473838B1 (en) 2000-01-04 2002-10-29 International Business Machines Corporation Data transfer system for multiple network processors using dual DRAM storage
KR100723889B1 (ko) 2006-06-30 2007-05-31 주식회사 하이닉스반도체 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자
KR100821579B1 (ko) 2006-09-15 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 테스트 방법
KR20090016168A (ko) 2007-08-10 2009-02-13 주식회사 하이닉스반도체 스트로브 신호 생성 회로를 포함하는 반도체 집적 회로
KR20090126607A (ko) 2008-06-04 2009-12-09 주식회사 하이닉스반도체 반도체 메모리장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11132148B2 (en) 2019-05-13 2021-09-28 SK Hynix Inc. Semiconductor memory device and a method of operating the same

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