KR102184721B1

KR102184721B1 - 반도체 장치 및 그를 포함하는 반도체 시스템

Info

Publication number: KR102184721B1
Application number: KR1020130149738A
Authority: KR
Inventors: 임유리; 김재일
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-04
Filing date: 2013-12-04
Publication date: 2020-12-01
Also published as: KR20150064882A; US20150155861A1; US9300282B2

Abstract

클럭을 이용하는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것으로, 외부로부터 제1 클럭을 인가받기 위한 제1 패드; 상기 외부로부터 제2 클럭을 인가받기 위한 제2 패드; 미러 기능(Mirror Function)의 활성화 여부를 나타내는 미러기능신호에 응답하여 상기 제1 및 제2 클럭 중 어느 하나를 정 클럭으로써 인식하고 나머지 하나를 부 클럭으로써 인식하기 위한 차동 클럭 인식부; 상기 차동 클럭 인식부로부터 출력되는 차동 클럭에 응답하여 내부신호를 출력신호로써 출력하되, 상기 미러기능신호와 출력시점조절신호에 응답하여 상기 출력신호의 출력 시점을 조절하기 위한 출력부; 및 상기 출력신호를 상기 외부로 제공하기 위한 제3 패드를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그를 포함하는 반도체 시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 클럭을 이용하는 반도체 장치 및 그를 포함하는 반도체 시스템에 관한 것이다.

일반적으로, 반도체 장치는 반도체 시스템 내에서 약속된 속도로 동작한다. 이때, 반도체 장치가 약속된 속도로 동작하기 위하여 필요한 신호가 클럭(clock)이다. 클럭은 일정한 주기로 펄싱하며, 반도체 시스템 내에 구비된 제어 장치로부터 생성 및 제공된다.

여기서, 클럭은 위상이 서로 반대인 2개의 신호를 포함한다. 이를 차동 클럭이라 한다. 차동 클럭은 신호 인식 및 증폭시 잡음에 강인한 특성을 가지므로, 반도체 시스템의 동작 신뢰성을 보장할 수 있다.

도 1에는 종래기술에 따른 반도체 시스템의 구성도가 도시되어 있다.

도 1을 참조하면, 반도체 시스템은 차동 클럭(WCK, WCKB)과 어드레스(ADD)와 각종 커맨드(CMD)를 생성하기 위한 제어 장치(10)와, 차동 클럭(WCK, WCKB)과 어드레스(ADD)와 각종 커맨드(CMD)에 응답하여 예정된 동작을 수행하는 제1 및 제2 반도체 장치(20, 30)와, 차동 클럭(WCK, WCKB)과 어드레스(ADD)와 각종 커맨드(CMD)를 전송하기 위한 라우팅 경로를 포함하는 기판(40)을 포함한다.

여기서, 제어 장치(10)는 그래픽 처리 장치(GPU)와 같은 프로세서를 포함한다.

그리고, 제1 및 제2 반도체 장치(20, 30)는 디램(DRAM)과 같은 메모리 장치를 포함한다. 제1 반도체 칩(20)은 기판(40)의 일면에 실장되고, 제2 반도체 칩(30)은 기판(40)의 타면에 실장되되, 제1 및 제2 반도체 장치(20, 30)는 기판(40)을 사이에 두고 서로 마주보게 실장된다. 즉, 제1 및 제2 반도체 장치(20, 30)는 기판(40)을 기준으로 상호 미러링된 구조를 가진다. 이하에서는 설명의 편의를 위하여, 제1 반도체 장치(20)를 기준 반도체 장치라 칭하고 제2 반도체 장치(30)를 미러링된 반도체 장치라 칭하기로 한다. 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 상호 미러링된 구조를 가짐에 따라 패드 배열이 서로 반대가 되고, 기판(40)의 라우팅 경로에 따라 마주보는 패드끼리 동일한 신호가 입력된다. 예컨대, 기준 반도체 장치(20)의 정 클럭 패드와 미러링된 반도체 장치(30)의 부 클럭 패드가 서로 마주보며 기준 반도체 장치(20)의 부 클럭 패드와 미러링된 반도체 장치(30)의 정 클럭 패드가 서로 마주보기 때문에, 기준 반도체 장치(20)에는 정 클럭 패드를 통해 차동 클럭(WCK, WCKB) 중 정 클럭(WCK)이 입력되고 부 클럭 패드를 통해 차동 클럭(WCK, WCKB) 중 부 클럭(WCKB)이 입력되는 반면, 미러링된 반도체 장치(30)는 정 클럭 패드를 통해 부 클럭(WCKB)이 입력되고 부 클럭 패드를 통해 정 클럭(WCK)이 입력된다. 이때, 기준 반도체 장치(20)에는 약속된 패드를 통해 약속된 신호가 입력되고, 미러링된 반도체 장치(30)에는 약속된 패드를 통해 약속된 신호가 입력되지 않음을 알 수 있다. 이에 따라, 어떤 반도체 장치가 미러링되었는지를 나타내는 신호가 필요하며, 이를 미러 기능(Mirror Function) 신호(MF)라 한다. 기준 반도체 장치(20)는 미러 기능 신호(MF)가 비활성화되며(MF=0), 반면 미러링 반도체 장치(30)는 미러 기능 신호(MF)가 활성화된다(MF=1). 따라서, 기준 반도체 장치(20)는 비활성화된 미러 기능 신호(MF)에 따라 해당 패드들을 통해 입력된 신호들을 그대로 이용하고, 반면 미러링 반도체 장치(30)는 활성화된 미러 기능 신호(MF)에 따라 해당 패드들을 통해 입력된 신호들을 내부적으로 재할당하여 이용한다.

도 2에는 도 1에 도시된 기준 반도체 장치(20)의 내부 구성도가 도시되어 있다.

도 2를 참조하면, 기준 반도체 장치(20)는 미러 기능 패드(PD00)를 통해 입력된 미러 기능 신호(MF)를 버퍼링하여 미러 기능 인에이블신호(ENMF)를 생성하기 위한 버퍼부(21)와, 미러 기능 인에이블신호(ENMF)와 동작 인에이블신호(BUFEN)에 응답하여 정 클럭 패드(PD01)를 통해 입력된 정 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 인식하고 부 클럭 패드(PD02)를 통해 입력된 부 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식하기 위한 차동 클럭 인식부(23)와, 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬 데이터로써 출력하기 위한 프리 출력부(25)와, 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬 데이터를 데이터 패드(PD03)를 통해 직렬로 출력하기 위한 메인 출력부(27)를 포함한다.

여기서, 미러 기능 신호(MF)는 예정된 전압 레벨로 고정된 신호를 포함한다. 예컨대, 미러 기능 패드(PD00)는 접지전압단(도면에 미도시)에 접속되며, 그로 인해 미러 기능 신호(MF)는 논리 로우 레벨로 비활성화된다(MF=0).

한편, 차동 클럭 인식부(23)는 비활성화된 미러 기능 인에이블신호(ENMF)에 따라 정 클럭 패드(PD01)와 부 클럭 패드(PD02)를 통해 약속된 정 클럭(WCK)과 부 클럭(WCKB)이 입력되었음을 인식하고, 정 클럭(WCK)과 부 클럭(WCKB)을 그대로 내부 정 클럭(WCKOUT)과 내부 부 클럭(WCKOUTB)으로써 출력한다.

도 3에는 도 1에 도시된 미러링된 반도체 장치(30)의 내부 구성도가 도시되어 있다.

도 3을 참조하면, 미러링된 반도체 장치(30)는 미러 기능 패드(PD10)를 통해 입력된 미러 기능 신호(MF)를 버퍼링하여 미러 기능 인에이블신호(ENMF)를 생성하기 위한 버퍼부(31)와, 미러 기능 인에이블신호(ENMF)와 동작 인에이블신호(BUFEN)에 응답하여 정 클럭 패드(PD11)를 통해 입력된 부 클럭(WCK)을 내부 부 클럭(WCKOUTB)으로써 인식하고 부 클럭 패드(PD12)를 통해 입력된 정 클럭(WCKB)을 내부 정 클럭(WCKOUT)으로써 인식하기 위한 차동 클럭 인식부(33)와, 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬 데이터로써 출력하기 위한 프리 출력부(35)와, 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬 데이터를 데이터 패드(PD13)를 통해 직렬로 출력하기 위한 메인 출력부(37)를 포함한다.

여기서, 미러 기능 신호(MF)는 예정된 전압 레벨로 고정된 신호를 포함한다. 예컨대, 미러 기능 패드(PD10)는 전원전압단(도면에 미도시)에 접속되며, 그로 인해 미러 기능 신호(MF)는 논리 하이 레벨로 활성화된다(MF=1).

한편, 차동 클럭 인식부(33)는 활성화된 미러 기능 인에이블신호(ENMF)에 따라 정 클럭 패드(PD11)와 부 클럭 패드(PD12)를 통해 약속되지 않은 부 클럭(WCKB)과 정 클럭(WCK)이 입력되었음을 인식하고, 정 클럭(WCK)과 부 클럭(WCKB)을 재할당하여 내부 정 클럭(WCKOUT)과 내부 부 클럭(WCKOUTB)으로써 출력한다.

이하, 상기와 같은 구성을 가지는 반도체 시스템의 동작을 도 4를 참조하여 설명한다.

도 4에는 도 1에 도시된 반도체 시스템의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

도 4를 참조하면, 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 제어 장치(10)의 제어에 따라 데이터 독출 동작을 수행한다. 예컨대, 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 차동 클럭(WCK, WCKB), 리드 커맨드(CMD), 로우 어드레스 및 컬럼 어드레스(ADD)에 응답하여 독출 동작을 수행한다.

먼저, 기준 반도체 장치(20)의 동작을 살펴보면, 차동 클럭 인식부(23)는 비활성화된 미러 기능 인에이블신호(ENMF)에 응답하여 정 클럭 패드(PD01)를 통해 입력된 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 인식 및 출력하고 부 클럭 패드(PD02)를 통해 입력된 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력한다.

이러한 상태에서, 프리 출력부(25)는 독출 동작에 따라 독출된 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬 데이터로써 출력하고, 메인 출력부(27)는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 데이터 패드(PD03)를 통해 직렬로 출력한다. 이때, 메인 출력부(27)는 내부 차동 클럭(WCKOUT, WCKOUTB)을 분배하여 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)을 생성하고, 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 데이터 패드(PD13)를 통해 직렬로 출력한다.

다음, 미러링된 반도체 장치(30)의 동작을 살펴보면, 차동 클럭 인식부(33)는 활성화된 미러 기능 인에이블신호(ENMF)에 응답하여 정 클럭 패드(PD11)를 통해 입력된 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력하고 부 클럭 패드(PD12)를 통해 입력된 클럭(WCK)을 내부 정 클럭(WCKOUTB)으로써 인식 및 출력한다.

이러한 상태에서, 프리 출력부(35)는 독출 동작에 따라 독출된 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬 데이터로써 출력하고, 메인 출력부(37)는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 데이터 패드(PD13)를 통해 직렬로 출력한다. 이때, 메인 출력부(37)는 내부 차동 클럭(WCKOUT, WCKOUTB)을 분배하여 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)을 생성하고, 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 데이터 패드(PD13)를 통해 직렬로 출력한다.

상기와 같은 독출 동작에 따르면, 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 이론상 동일한 시점에 독출 데이터(MXOUT0, MXOUT1)를 제어 장치(10)에게 출력한다. 예컨대, 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 독출 커맨드(CMD)가 입력된 시점으로부터 카스 레이턴시(CL) 이후에 데이터 패드(PD03, PD13)를 통해 독출 데이터(MXOUT0, MXOUT1)를 출력한다. 따라서, 제어 장치(10)는 예정된 저지 포인트(judge point)에서 독출 데이터(MXOUT0, MXOUT1)를 저지한다.

그런데, 기준 반도체 장치(20)와 미러링된 반도체 장치(30)는 장치별로 상이하게 반영되는 미스매치(mismatch)로 인하여 독출 데이터(MXOUT0, MXOUT1)에 반영되는 스큐(skew)의 경향이 달라질 수 있다. 예컨대, 정 클럭(WCK)이 전송되는 전송라인의 레이아웃(layout)과 부 클럭(WCKB)이 전송되는 전송라인의 레이아웃 간에 미스매치가 존재한다면 기준 반도체 장치(20)에서 출력되는 독출 데이터(MXOUT0)와 미러링된 반도체 장치(30)에서 출력되는 독출 데이터(MXOUT1)는 스큐의 경향이 달라질 수 있다. 도 4에 도시된 바와 같이, 기준 반도체 장치(20)에서 출력되는 독출 데이터(MXOUT0)는 데이터 아이(data eye)의 왼쪽에 스큐가 발생하고 미러링된 반도체 장치(30)에서 출력되는 독출 데이터(MXOUT1)는 데이터 아이의 오른쪽에 스큐가 발생할 수 있다. 이러한 경우, 독출 데이터(MXOUT0, MXOUT1) 간의 공통 유효 윈도우(valid window)가 매우 작아지기 때문에, 제어 장치(10)는 예정된 저지 포인트에서 독출 데이터(MXOUT0, MXOUT1)를 저지할 때 페일(fail)이 발생하는 문제점이 있다.

본 발명은 미러 기능(Mirror Function)에 따라 스큐(skew) 경향이 달라지는 신호를 제어하기 위한 반도체 장치 및 그를 포함하는 반도체 시스템을 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 외부로부터 제1 클럭을 인가받기 위한 제1 패드; 상기 외부로부터 제2 클럭을 인가받기 위한 제2 패드; 미러 기능(Mirror Function)의 활성화 여부를 나타내는 미러기능신호에 응답하여 상기 제1 및 제2 클럭 중 어느 하나를 정 클럭으로써 인식하고 나머지 하나를 부 클럭으로써 인식하기 위한 차동 클럭 인식부; 상기 차동 클럭 인식부로부터 출력되는 차동 클럭에 응답하여 내부신호를 출력신호로써 출력하되, 상기 미러기능신호와 출력시점조절신호에 응답하여 상기 출력신호의 출력 시점을 조절하기 위한 출력부; 및 상기 출력신호를 상기 외부로 제공하기 위한 제3 패드를 포함할 수 있다.

여기서, 상기 출력부는 상기 내부신호를 예정된 지연시간만큼 지연시켜 상기 출력신호로써 출력할 수 있다.

본 발명의 다른 측면에 따르면, 본 발명은 외부로부터 제1 클럭을 인가받기 위한 제1 패드; 상기 외부로부터 제2 클럭을 인가받기 위한 제2 패드; 버퍼 인에이블신호와 미러 기능(Mirror Function)의 활성화 여부를 나타내는 미러기능신호에 응답하여 선택제어신호를 생성하기 위한 선택제어부; 상기 선택제어신호에 응답하여, 상기 제1 및 제2 클럭 중 어느 하나를 정 클럭으로써 출력하고 나머지 하나를 부 클럭으로써 출력하기 위한 차동 클럭 버퍼부; 상기 차동 클럭 버퍼부로부터 출력되는 차동 클럭에 응답하여 내부 병렬데이터를 내부 직렬데이터로써 출력하기 위한 동기화부; 상기 미러기능신호와 출력시점조절신호에 응답하여 상기 내부 직렬데이터의 출력시점을 조절하기 위한 출력시점 조절부; 및 상기 출력시점 조절부로부터 출력되는 출력데이터를 상기 외부로 제공하기 위한 제3 패드를 포함할 수 있다.

여기서, 상기 출력시점 조절부는, 상기 미러기능신호와 상기 출력시점조절신호에 응답하여 출력지연신호를 생성하기 위한 출력제어부; 및 상기 출력지연신호에 응답하여 상기 내부 직렬데이터를 예정된 지연시간만큼 지연시켜 상기 출력데이터로써 출력하기 위한 지연출력부를 포함할 수 있다.

본 발명의 또 다른 측면에 따르면, 본 발명은 차동 클럭을 생성하기 위한 제어 장치; 상기 제어 장치의 제어에 따라 상기 차동 클럭에 동기된 제1 내부 출력데이터를 상기 제어 장치에게 출력하며, 상기 차동 클럭 간의 미스매치(mismatch) 존재 여부에 따라 상기 제1 내부 출력데이터의 출력 시점을 조절하는 제1 반도체 장치; 및 상기 제어 장치의 제어에 따라 상기 차동 클럭에 동기된 제2 내부 출력데이터를 상기 제어 장치에게 출력하며, 상기 차동 클럭 간의 미스매치(mismatch) 존재 여부에 따라 상기 제2 내부 출력데이터의 출력 시점을 조절하는 제2 반도체 장치를 포함할 수 있다.

여기서, 상기 제1 및 제2 반도체 장치 중 적어도 하나는 상기 출력 시점을 지연할 수 있다.

미러 기능(Mirror Function)에 따라 스큐(skew) 경향이 달라지는 신호를 반도체 장치별로 제어함으로써, 신호 간의 공통 유효 윈도우(valid window)를 증가시켜 신호를 저지하기 위한 저지 포인트(judge point)의 마진을 확보할 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 시스템의 구성도이다.
도 2는 도 1에 도시된 기준 반도체 장치의 구성도이다.
도 3은 도 1에 도시된 미러링된 반도체 장치의 구성도이다.
도 4는 종래기술에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
도 6은 도 5에 도시된 기준 반도체 장치의 일예를 보인 구성도이다.
도 7은 도 6에 도시된 차동 클럭 인식부의 일예를 보인 구성도이다.
도 8은 도 6에 도시된 프리 출력부의 일예를 보인 구성도이다.
도 9는 도 6에 도시된 메인 출력부의 일예를 보인 구성도이다.
도 10은 도 6에 도시된 출력시점 조절부의 일예를 보인 구성도이다.
도 11은 도 5에 도시된 미러링된 반도체 장치의 일예를 보인 구성도이다.
도 12는 도 11에 도시된 차동 클럭 인식부의 일예를 보인 구성도이다.
도 13은 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예에서는 독출(read) 동작이 가능한 반도체 장치를 예로 들어 설명한다.

도 5에는 본 발명의 실시예에 따른 반도체 시스템이 구성도로 도시되어 있다.

도 5를 참조하면, 반도체 시스템은 차동 클럭(WCK, WCKB)과 각종 어드레스(ADD)와 리드 커맨드(CMD)를 생성하기 위한 제어 장치(100)와, 차동 클럭(WCK, WCKB)과 각종 어드레스(ADD)와 리드 커맨드(CMD)에 응답하여 독출 동작을 수행하는 제1 및 제2 반도체 장치(200, 300)와, 차동 클럭(WCK, WCKB)과 각종 어드레스(ADD)와 리드 커맨드(CMD)를 전송하기 위한 라우팅 경로를 포함하는 기판(400)을 포함한다.

여기서, 제어 장치(100)는 그래픽 처리 장치(GPU)와 같은 프로세서를 포함할 수 있다.

그리고, 제1 반도체 장치(200)는 제어 장치(100)의 제어에 따라 차동 클럭(WCK, WCKB)에 동기된 제1 내부 출력데이터(MXOUT_MF0; 도 6 참조)를 제어 장치(100)에게 출력하며, 차동 클럭(WCK, WCKB) 간의 미스매치(mismatch) 존재 여부에 따라 제1 내부 출력데이터(MXOUT_MF0)의 출력 시점을 조절할 수 있다.

또한, 제2 반도체 장치(300)는 제어 장치(100)의 제어에 따라 차동 클럭(WCK, WCKB)에 동기된 제2 내부 출력데이터(MXOUT_MF1; 도 11 참조)를 제어 장치(100)에게 출력하며, 차동 클럭(WCK, WCKB) 간의 미스매치(mismatch) 존재 여부에 따라 제2 내부 출력데이터(MXOUT_MF1)의 출력 시점을 조절할 수 있다.

여기서, 제1 및 제2 반도체 장치(200, 300)는 디램(DRAM)과 같은 메모리 장치를 포함할 수 있다. 제1 반도체 칩(200)은 기판(400)의 일면에 실장되고, 제2 반도체 칩(300)은 기판(400)의 타면에 실장되되, 제1 및 제2 반도체 장치(200, 300)는 기판(400)을 사이에 두고 서로 마주보게 실장된다. 즉, 제1 및 제2 반도체 장치(200, 300)는 기판(400)을 기준으로 상호 미러링된 구조를 가진다. 이하에서는 설명의 편의상 제1 반도체 장치(200)를 기준 반도체 장치라 칭하고, 제2 반도체 장치(300)를 미러링된 반도체 장치라 칭하기로 한다. 기준 반도체 장치(200)와 미러링된 반도체 장치(300)는 상호 미러링된 구조를 가짐에 따라 패드 배열이 서로 반대가 되기 때문에, 마주보는 패드끼리 동일한 신호가 입력되는 구조를 가진다. 예컨대, 기준 반도체 장치(200)의 정 클럭 패드와 미러링된 반도체 장치(300)의 부 클럭 패드가 서로 마주보며 기준 반도체 장치(200)의 부 클럭 패드와 미러링된 반도체 장치(300)의 정 클럭 패드가 서로 마주보기 때문에, 기준 반도체 장치(200)에는 정 클럭 패드를 통해 차동 클럭(WCK, WCKB) 중 정 클럭(WCK)이 입력되고 부 클럭 패드를 통해 차동 클럭(WCK, WCKB) 중 부 클럭(WCKB)이 입력되는 반면, 미러링된 반도체 장치(300)는 정 클럭 패드를 통해 부 클럭(WCKB)이 입력되고 부 클럭 패드를 통해 정 클럭(WCK)이 입력된다. 이때, 기준 반도체 장치(200)에는 약속된 패드를 통해 약속된 신호가 입력되고, 미러링된 반도체 장치(300)에는 약속된 패드를 통해 약속된 신호가 입력되지 않음을 알 수 있다. 이에 따라, 어떤 반도체 장치가 미러링되었는지를 나타내는 신호가 필요하며, 이를 미러 기능(Mirror Function) 신호(MF)라 한다. 기준 반도체 장치(200)는 미러 기능 신호(MF)가 비활성화되며(MF=0), 반면 미러링 반도체 장치(300)는 미러 기능 신호(MF)가 활성화된다(MF=1). 따라서, 기준 반도체 장치(200)는 비활성화된 미러 기능 신호(MF)에 따라 약속된 패드들을 통해 입력된 신호들을 그대로 이용하고, 반면 미러링 반도체 장치(300)는 활성화된 미러 기능 신호(MF)에 따라 약속된 패드들을 통해 입력된 신호들을 내부적으로 재할당하여 이용한다.

또한, 기판(400)은 인쇄 회로 기판(Printed Circuit Board : PCB)을 포함할 수 있다.

도 6에는 도 5에 도시된 기준 반도체 장치(200)의 일예를 보인 구성도가 도시되어 있다.

도 6을 참조하면, 기준 반도체 장치(200)는 미러 기능 패드(PD20)를 통해 입력된 미러 기능 신호(MF)를 버퍼링하여 미러 기능 인에이블신호(ENMF)를 생성하기 위한 버퍼부(210)와, 미러 기능 인에이블신호(ENMF)와 동작 인에이블신호(BUFEN)에 응답하여 정 클럭 패드(PD21)를 통해 입력된 정 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 인식 및 출력하고 부 클럭 패드(PD22)를 통해 입력된 부 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력하기 위한 차동 클럭 인식부(220)와, 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)로써 출력하기 위한 프리 출력부(230)와, 차동 클럭 인식부(220)로부터 출력되는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 제1 독출 데이터(MXOUT_MF0)로써 출력하되, 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제1 독출 데이터(MXOUT_MF0)의 출력 시점을 조절하기 위한 메인 출력부(240)와, 제1 독출 데이터(MXOUT_MF0)를 제어 장치(100)로 제공하기 위한 데이터 패드(PD23)와, 메인 출력부(240)와 데이터 패드(PD23) 사이에 접속된 온 다이 터미네이션(On Die Termination : ODT)을 포함할 수 있다.

여기서, 미러 기능 신호(MF)는 예정된 전압 레벨로 고정된 신호를 포함한다. 예컨대, 미러 기능 패드(PD20)는 접지전압단(도면에 미도시)에 접속되며, 그로 인해 미러 기능 신호(MF)는 논리 로우 레벨로 비활성화된다(MF=0).

한편, 차동 클럭 인식부(220)는 비활성화된 미러 기능 인에이블신호(ENMF)에 따라 정 클럭 패드(PD21)와 부 클럭 패드(PD22)를 통해 약속된 정 클럭(WCK)과 부 클럭(WCKB)이 입력되었음을 인식하고, 정 클럭(WCK)과 부 클럭(WCKB)에 대응하는 내부 정 클럭(WCKOUT)과 내부 부 클럭(WCKOUTB)을 출력한다.

도 7에는 차동 클럭 인식부(220)의 일예를 보인 구성도가 도시되어 있다.

도 7을 참조하면, 차동 클럭 인식부(220)는 동작 인에이블신호(BUFEN)와 미러 기능 인에이블신호(ENMF)에 응답하여 제1 및 제2 선택제어신호(SEL_CK, SEL_MF)를 생성하기 위한 선택제어부(221)와, 제1 및 제2 선택제어신호(SEL_CK, SEL_MF)에 응답하여 차동 클럭(WCK, WCKB)에 대응하는 내부 차동 클럭(WCKOUT, WCKOUTB)를 출력하기 위한 차동 클럭 버퍼부(223)를 포함할 수 있다.

여기서, 선택제어부(221)는 동작 인에이블신호(BUFEN)를 반전하기 위한 제1 인버터(INV00)와, 제1 인버터(INV00)의 출력신호를 반전하기 위한 제2 인버터(INV01)와, 제2 인버터(INV01)의 출력신호를 반전하기 위한 제3 인버터(INV02)와, 미러 기능 인에이블신호(ENMF)를 반전하기 위한 제4 인버터(INV03)와, 제3 및 제4 인버터(INV02, INV03)의 출력신호를 부정 논리 곱 연산하여 제1 선택제어신호(SEL_CK)를 출력하기 위한 제1 낸드 게이트(NAND00)와, 제3 인버터(INV02)의 출력신호와 미러 기능 인에이블신호(ENMF)를 부정 논리 곱 연산하여 제2 선택제어신호(SEL_MF)를 출력하기 위한 제2 낸드 게이트(NAND01)를 포함할 수 있다. 이와 같이 구성되는 선택제어부(221)는 동작 인에이블신호(BUFEN)가 활성화(예:논리 하이 레벨임)된 경우 미러 기능 인에이블신호(ENMF)에 따라 제1 및 제2 선택제어신호(SEL_CK, SEL_MF) 중 어느 하나만을 활성화한다.

그리고, 차동 클럭 버퍼부(223)는 정 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 출력하고 부 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 출력하기 위한 제1 차동 버퍼부(223_1)와, 정 클럭(WCK)을 내부 부 클(WCKOUTB)으로써 출력하고 부 클럭(WCKB)을 내부 정 클럭(WCKOUT)으로써 출력하기 위한 제2 차동 버퍼부(223_3)와, 바이어스 전원을 공급하기 위한 바이어싱부(223_5)와, 제1 선택제어신호(SEL_CK)에 응답하여 제1 차동 버퍼부(223_1)와 바이어싱부(233_5)를 접속하기 위한 제1 접속부(223_7)와, 제2 선택제어신호(SEL_MF)에 응답하여 제2 차동 버퍼부(223_3)와 바이어싱부(223_5)를 접속하기 위한 제2 접속부(223_9)를 포함할 수 있다. 예컨대, 차동 클럭 버퍼부(223)는 제1 선택제어신호(SEL_CK)가 활성화됨에 따라 제1 차동 버퍼부(223_3)가 인에이블된다.

도 8에는 도 6에 도시된 프리 출력부(230)의 일예를 보인 구성도가 도시되어 있다.

도 8을 참조하면, 프리 출력부(230)는 파이프인신호(PIN)에 응답하여 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 입력받고 파이프아웃신호(POUT)에 응답하여 제1 및 제2 파이프 병렬데이터(DO0_Q0~3, DO1_Q0~3)를 출력하기 위한 파이프 래치부(231)와, 제1 및 제2 출력제어신호(POUT_CL1, POUT_CL0)와 내부 클럭(ICLKB)에 응답하여 제1 및 제2 파이프 병렬데이터(DO0_Q0~3, DO1_Q0~3)를 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)로써 출력하기 위한 프리 직렬화부(233)를 포함할 수 있다.

도 9에는 도 6에 도시된 메인 출력부(240)의 일예를 보인 구성도가 도시되어 있고, 도 10에는 도 9에 도시된 출력시점 조절부(245)의 일예를 보인 구성도가 도시되어 있다.

도 9를 참조하면, 메인 출력부(240)는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 제1 내부 직렬데이터(MXOUT0)로써 출력하기 위한 동기화부(241, 243)와, 미러 기능 인에이블신호(ENMF)와 MRS(Mode Register Set) 코드(MRS<0:1>)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제1 내부 직렬데이터(MXOUT0)의 출력시점을 조절하기 위한 출력시점 조절부(245)를 포함할 수 있다.

여기서, 동기화부(241. 243)는 내부 차동 클럭(WCKOUT, WCKOUTB)을 분배하여 제1 내지 제4 분배 클럭(ICLK, QCLK, ICLKB, QCLKB)를 출력하기 위한 클럭분배부(241)와, 제1 내지 제4 분배 클럭(ICLK, QCLK, ICLKB, QCLKB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 직렬화하여 제1 내부 직렬데이터(MXOUT0)를 출력하기 위한 메인 직렬화부(243)를 포함할 수 있다.

또한, 출력시점 조절부(245)는 도 10에 도시된 바와 같이, 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 출력지연신호(OUT_DLY)를 생성하기 위한 출력제어부(245_1)와, 출력지연신호(OUT_DLY)에 응답하여 제1 내부 직렬데이터(MXOUT0)를 예정된 지연시간만큼 지연시켜 제1 독출 데이터(MXOUT_MF0)로써 출력하기 위한 지연출력부(245_3)를 포함할 수 있다. 여기서, 출력시점조절신호(TMF, TM_SKEW)는 제1 내부 직렬데이터(MXOUT0)의 스큐(skew)를 보정할지 여부를 나타내는 스큐보정신호(TMF)와, 제1 내부 직렬데이터(MXOUT0)의 출력 시점을 변경할지 여부를 나타내는 출력시점변경신호(TM_SKEW)를 포함할 수 있다. 스큐보정신호(TMF)와 출력시점변경신호(TM_SKEW)는 테스트 모드시 퓨즈회로 등을 이용하여 정의할 수 있다.

여기서, 출력제어부(245_1)는 미러 기능 인에이블신호(ENMF)에 응답하여 스큐보정신호(TMF)를 반전 또는 비반전하여 지연제어신호(MF_DLY)를 생성하기 위한 보정제어부(245_1A)와, 지연제어신호(MF_DLY)와 출력시점변경신호(TM_SKEW)를 논리 조합하여 출력지연신호(OUT_DLY)를 생성하기 위한 지연제어부(245_1B)를 포함할 수 있다. 보정제어부(245_1A)는 미러 기능 인에이블신호(ENMF)를 반전하기 위한 제5 인버터(INV04)와, 제5 인버터(INV04)의 출력신호와 미러 기능 인에이블신호(ENMF)에 응답하여 스큐보정신호(TMF)를 반전하여 출력하기 위한 제6 인버터(INV05)와, 제5 인버터(INV04)의 출력신호와 미러 기능 인에이블신호(ENMF)에 응답하여 스큐보정신호(TMF)를 비반전하여 출력하기 위한 제1 전달 게이트(TG00)를 포함할 수 있다. 지연제어부(245_1B)는 지연제어신호(MF_DLY)와 출력시점변경신호(TM_SKEW)를 부정 논리 곱 연산하기 위한 제3 낸드 게이트(NAND02)를 포함할 수 있다.

그리고, 지연출력부(245_3)는 출력지연신호(OUT_DLY)에 응답하여, 제1 내부 직렬데이터(MXOUT0)가 지연 없이 제1 독출 데이터(MXOUT_MF0)로써 출력되기 위한 노말 경로와 제1 내부 직렬데이터(MXOUT0)가 예정된 지연시간만큼 지연되어 제1 독출 데이터(MXOUT_MF0)로써 출력되기 위한 지연 경로를 선택적으로 제공하기 위한 경로 제공부(245_3A)와, 지연 경로에 접속되며 제1 내부 직렬데이터(MXOUT0)를 예정된 지연시간만큼 지연시켜 제1 독출 데이터(MXOUT_MF0)로써 출력하기 위한 지연부(245_3B)를 포함할 수 있다. 경로 제공부(245_3A)는 출력지연신호(OUT_DLY)를 반전하기 위한 제7 인버터(INV06)와, 제7 인버터(INV06)의 출력신호와 출력지연신호(OUT_DLY)에 응답하여 제1 내부 직렬데이터(MXOUT0)를 제1 독출 데이터(MXOUT_MF0)로써 전달하기 위한 제2 전달 게이트(TG01)와, 제7 인버터(INV06)의 출력신호와 출력지연신호(OUT_DLY)에 응답하여 제1 내부 직렬데이터(MXOUT0)를 지연부(245_3B)로 전달하기 위한 제3 전달 게이트(TG02)를 포함할 수 있다. 지연부(245_3B)는 지연 경로에 병렬로 접속되며, 서로 다른 지연시간이 반영된 복수의 지연부(DELAY1 ~ DELAY4)를 포함할 수 있다. 이때, 복수의 지연부(DELAY1 ~ DELAY4)는 MRS 코드(MRS<0:1>)에 기초하여 어느 하나만이 인에이블될 수 있다.

도 11에는 도 5에 도시된 미러링된 반도체 장치(300)의 일예를 보인

도 11을 참조하면, 미러링된 반도체 장치(300)는 미러 기능 패드(PD30)를 통해 입력된 미러 기능 신호(MF)를 버퍼링하여 미러 기능 인에이블신호(ENMF)를 생성하기 위한 버퍼부(310)와, 미러 기능 인에이블신호(ENMF)와 동작 인에이블신호(BUFEN)에 응답하여 정 클럭 패드(PD31)를 통해 입력된 부 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력하고 부 클럭 패드(PD32)를 통해 입력된 정 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 인식 및 출력하기 위한 차동 클럭 인식부(320)와, 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)로써 출력하기 위한 프리 출력부(330)와, 차동 클럭 인식부(320)로부터 출력되는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 제2 독출 데이터(MXOUT_MF1)로써 출력하되, 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제2 독출 데이터(MXOUT_MF1)의 출력 시점을 조절하기 위한 메인 출력부(340)와, 제2 독출 데이터(MXOUT_MF1)를 제어 장치(100)로 제공하기 위한 데이터 패드(PD33)와, 메인 출력부(340)와 데이터 패드(PD33) 사이에 접속된 온 다이 터미네이션(ODT)을 포함할 수 있다.

여기서, 미러 기능 신호(MF)는 예정된 전압 레벨로 고정된 신호를 포함한다. 예컨대, 미러 기능 패드(PD30)는 전원전압단(도면에 미도시)에 접속되며, 그로 인해 미러 기능 신호(MF)는 논리 하이 레벨로 활성화된다(MF=1).

한편, 차동 클럭 인식부(320)는 활성화된 미러 기능 인에이블신호(ENMF)에 따라 정 클럭 패드(PD31) 및 부 클럭 패드(PD32)를 통해 약속되지 않은 부 클럭(WCKB) 및 정 클럭(WCK)이 입력되었음을 인식하고, 부 클럭(WCKB)과 정 클럭(WCK)을 재할당하여 내부 정 클럭(WCKOUT)과 내부 부 클럭(WCKOUTB)을 출력한다.

도 12에는 차동 클럭 인식부(320)의 일예를 보인 구성도가 도시되어 있다.

도 12를 참조하면, 차동 클럭 인식부(320)는 동작 인에이블신호(BUFEN)와 미러 기능 인에이블신호(ENMF)에 응답하여 제1 및 제2 선택제어신호(SEL_CK, SEL_MF)를 생성하기 위한 선택제어부(321)와, 제1 및 제2 선택제어신호(SEL_CK, SEL_MF)에 응답하여 차동 클럭(WCK, WCKB)에 대응하는 내부 차동 클럭(WCKOUT, WCKOUTB)를 출력하기 위한 차동 클럭 버퍼부(323)를 포함할 수 있다.

여기서, 선택제어부(321)는 동작 인에이블신호(BUFEN)를 반전하기 위한 제8 인버터(INV07)와, 제8 인버터(INV07)의 출력신호를 반전하기 위한 제9 인버터(INV08)와, 제9 인버터(INV08)의 출력신호를 반전하기 위한 제10 인버터(INV09)와, 미러 기능 인에이블신호(ENMF)를 반전하기 위한 제11 인버터(INV10)와, 제10 및 제11 인버터(INV09, INV10)의 출력신호를 부정 논리 곱 연산하여 제1 선택제어신호(SEL_CK)를 출력하기 위한 제4 낸드 게이트(NAND03)와, 제10 인버터(INV09)의 출력신호와 미러 기능 인에이블신호(ENMF)를 부정 논리 곱 연산하여 제2 선택제어신호(SEL_MF)를 출력하기 위한 제5 낸드 게이트(NAND04)를 포함할 수 있다. 이와 같이 구성되는 선택제어부(321)는 동작 인에이블신호(BUFEN)가 활성화(예:논리 하이 레벨임)된 경우 미러 기능 인에이블신호(ENMF)에 따라 제1 및 제2 선택제어신호(SEL_CK, SEL_MF) 중 어느 하나만을 활성화한다.

그리고, 차동 클럭 버퍼부(323)는 정 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 출력하고 부 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 출력하기 위한 제1 차동 버퍼부(323_1)와, 정 클럭(WCK)을 내부 부 클럭(WCKOUTB)으로써 출력하고 부 클럭(WCKB)을 내부 정 클럭(WCKOUT)으로써 출력하기 위한 제2 차동 버퍼부(323_3)와, 바이어스 전원을 공급하기 위한 바이어싱부(323_5)와, 제1 선택제어신호(SEL_CK)에 응답하여 제1 차동 버퍼부(323_1)와 바이어싱부(333_5)를 접속하기 위한 제1 접속부(323_7)와, 제2 선택제어신호(SEL_MF)에 응답하여 제2 차동 버퍼부(323_3)와 바이어싱부(323_5)를 접속하기 위한 제2 접속부(323_9)를 포함할 수 있다. 예컨대, 차동 클럭 버퍼부(323)는 제2 선택제어신호(SEL_MF)가 활성화됨에 따라 제2 차동 버퍼부(323_3)가 인에이블된다.

한편, 프리 출력부(330) 및 메인 출력부(340)는 기준 반도체 장치(200)의 프리 출력부(230) 및 메인 출력부(240)와 동일한 구성을 가지므로, 그에 대한 자세한 설명은 생략하도록 한다(도 8 내지 도 10 참조).

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 시스템의 동작을 도 13을 참조하여 설명한다.

이때, 기준 반도체 장치(200)에서 출력되는 제1 독출 데이터(MXOUT_MF0)는 데이터 아이(data eye)의 왼쪽에 스큐가 발생하고, 미러링된 반도체 장치(300)에서 출력되는 제2 독출 데이터(MXOUT_MF1)는 데이터 아이의 오른쪽에 스큐가 발생한 것을 예로 들어 설명한다.

도 13에는 본 발명의 실시예에 따른 반도체 시스템의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

도 13을 참조하면, 기준 반도체 장치(200)와 미러링된 반도체 장치(300)는 제어 장치(100)의 제어에 따라 데이터 독출 동작을 수행한다. 예컨대, 기준 반도체 장치(200)와 미러링된 반도체 장치(300)는 차동 클럭(WCK, WCKB), 리드 커맨드(CMD), 로우 어드레스 및 컬럼 어드레스(ADD)에 응답하여 독출 동작을 수행한다.

먼저, 기준 반도체 장치(200)의 동작을 살펴보면, 차동 클럭 인식부(220)는 비활성화된 미러 기능 인에이블신호(ENMF)에 응답하여 정 클럭 패드(PD21)를 통해 입력된 클럭(WCK)을 내부 정 클럭(WCKOUT)으로써 인식 및 출력하고 부 클럭 패드(PD22)를 통해 입력된 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력한다.

이러한 상태에서, 프리 출력부(230)는 독출 동작에 따라 독출된 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)로써 출력한다. 그리고, 메인 출력부(240)는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)에 대응하는 제1 독출 데이터(MXOUT_MF0)를 데이터 패드(PD23)를 통해 출력하되, 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제1 독출 데이터(MXOUT_MF0)의 출력시점을 조절한다.

여기서, 메인 출력부(240)의 동작을 더욱 자세하게 설명하면, 클럭 분배부(241)는 내부 차동 클럭(WCKOUT, WCKOUTB)을 분배하여 각각 90°의 위상 차이를 가지는 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)을 출력하고, 메인 직렬화부(243)는 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 직렬화하여 제1 내부 직렬데이터(MXOUT0)로써 출력하고, 출력시점 조절부(245)는 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제1 내부 직렬데이터(MXOUT0)를 출력시점 조절 없이 예정된 출력시점(예:CL)에 제1 독출 데이터(MXOUT_MF0)로써 출력한다.

여기서, 출력시점 조절부(245)의 동작을 더욱 자세하게 설명하면, 보정제어부(245_1A)는 논리 로우 레벨로 비활성화된 미러 기능 인에이블신호(ENMF)에 따라 논리 하이 레벨의 스큐보정신호(TMF)를 반전하여 논리 로우 레벨의 지연제어신호(MF_DLY)를 출력하고, 지연제어부(245_1B)는 논리 로우 레벨의 지연제어신호(MF_DLY)와 논리 하이 레벨의 출력시점변경신호(TM_SKEW)를 부정 논리 곱 연산하여 논리 하이 레벨의 출력지연신호(OUT_DLY)를 출력하면, 경로제공부(245_3A)는 제1 내부 직렬데이터(MXOUT0)를 노말 경로를 통해 지연 없이 제1 독출 데이터(MXOUT_MF0)로써 출력한다.

다음, 미러링된 반도체 장치(300)의 동작을 살펴보면, 차동 클럭 인식부(320)는 활성화된 미러 기능 인에이블신호(ENMF)에 응답하여 정 클럭 패드(PD31)를 통해 입력된 클럭(WCKB)을 내부 부 클럭(WCKOUTB)으로써 인식 및 출력하고 부 클럭 패드(PD32)를 통해 입력된 클럭(WCK)을 내부 정 클럭(WCKOUTB)으로써 인식 및 출력한다.

이러한 상태에서, 프리 출력부(330)는 독출 동작에 따라 독출된 제1 내지 제8 내부 병렬데이터(RGIO_EV0 ~ RGIO_OD3)를 2개의 데이터씩 직렬화하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)로써 출력한다. 그리고, 메인 출력부(340)는 내부 차동 클럭(WCKOUT, WCKOUTB)에 응답하여 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)에 대응하는 제2 독출 데이터(MXOUT_MF1)를 데이터 패드(PD33)를 통해 출력하되, 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 제2 독출 데이터(MXOUT_MF1)의 출력시점을 조절한다.

여기서, 메인 출력부(340)의 동작을 더욱 자세하게 설명하면, 클럭 분배부(341)는 내부 차동 클럭(WCKOUT, WCKOUTB)을 분배하여 각각 90°의 위상 차이를 가지는 제1 내지 제4 분배 클럭(ICLK ~ QCLKB)을 출력하고, 메인 직렬화부(343)는 제1 내지 제4 프리 병렬데이터(D04D ~ D37B)를 직렬화하여 제2 내부 직렬데이터(MXOUT1)로써 출력하고, 출력시점 조절부(345)는 미러 기능 인에이블신호(ENMF)와 출력시점조절신호(TMF, TM_SKEW)에 응답하여 예정된 출력시점(예:CL)보다 예정된 지연시간만큼 지연된 시점에 제2 내부 직렬데이터(MXOUT1)를 제2 독출 데이터(MXOUT_MF1)로써 출력한다.

여기서, 출력시점 조절부(345)의 동작을 더욱 자세하게 설명하면, 보정제어부(345_1A)는 논리 하이 레벨로 활성화된 미러 기능 인에이블신호(ENMF)에 따라 논리 하이 레벨의 스큐보정신호(TMF)를 비반전하여 논리 하이 레벨의 지연제어신호(MF_DLY)를 출력하고, 지연제어부(345_1B)는 논리 하이 레벨의 지연제어신호(MF_DLY)와 논리 하이 레벨의 출력시점변경신호(TM_SKEW)를 부정 논리 곱 연산하여 논리 로우 레벨의 출력지연신호(OUT_DLY)를 출력하면, 경로제공부(345_3A)는 제2 내부 직렬데이터(MXOUT1)를 지연 경로를 통해 지연부(345_3B)로 전송하고, 지연부(345_3B)는 예정된 지연시간이 반영된 제1 독출 데이터(MXOUT_MF0)를 출력한다.

정리하면, 기준 반도체 장치(200)와 미러링된 반도체 장치(300)는 이론상 동일한 출력시점에 독출 데이터(MXOUT0, MXOUT1)를 제어 장치(10)에게 출력한다. 예컨대, 기준 반도체 장치(200)와 미러링된 반도체 장치(300)는 독출 커맨드(CMD)가 입력된 시점으로부터 카스 레이턴시(CL) 이후에 데이터 패드(PD23, PD33)를 통해 제1 및 제2 독출 데이터(MXOUT_MF0, MXOUT_MF1)를 출력한다. 이때, 제2 독출 데이터(MXOUT_MF1)는 예정된 출력시점보다 소정의 지연시간만큼 지연되어 출력되고 있다. 따라서, 제1 및 제2 독출 데이터(MXOUT_MF0, MXOUT_MF1) 간의 공통 유효 윈도우가 충분히 확보되기 때문에, 제어 장치(100)는 예정된 저지 포인트(judge point)에서 제1 및 제2 독출 데이터(MXOUT_MF0, MXOUT_MF1)를 안전하게 저지할 수 있다.

이와 같은 본 발명의 실시예에 따르면, 반도체 장치 간에 발생하는 미스매치(mismatch)에 따라 독출 데이터의 출력시점을 조절함으로써 독출 데이터를 저지하기 위한 저지 포인트의 마진을 확보할 수 있는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

100 : 제어 장치 200 : 기준 반도체 장치
210 : 버퍼부 220 : 차동 클럭 인식부
221 : 선택제어부 223 : 차동 클럭 버퍼부
230 : 프리 출력부 231 : 파이프 래치부
233 : 프리 직렬화부 240 : 메인 출력부
241 : 클럭 분배부 243 : 메인 직렬화부
245 : 출력시점 조절부 300 : 미러링된 반도체 장치
310 : 버퍼부 320 : 차동 클럭 인식부
321 : 선택제어부 223 : 차동 클럭 버퍼부
330 : 프리 출력부 340 : 메인 출력부

Claims

외부로부터 제1 클럭을 인가받기 위한 제1 패드;
상기 외부로부터 제2 클럭을 인가받기 위한 제2 패드;
미러 기능(Mirror Function)의 활성화 여부를 나타내는 미러기능신호에 응답하여 상기 제1 및 제2 클럭 중 어느 하나를 정 클럭으로써 인식하고 나머지 하나를 부 클럭으로써 인식하기 위한 차동 클럭 인식부;
상기 차동 클럭 인식부로부터 출력되는 차동 클럭에 응답하여 내부신호를 출력신호로써 출력하되, 상기 미러기능신호와 출력시점조절신호에 응답하여 상기 출력신호의 출력 시점을 조절하기 위한 출력부; 및
상기 출력신호를 상기 외부로 제공하기 위한 제3 패드
를 포함하는 반도체 장치.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 출력부는 상기 내부신호를 예정된 지연시간만큼 지연시켜 상기 출력신호로써 출력하는 반도체 장치.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈

제2항에 있어서,
상기 출력부는 MRS(Mode Register Set) 코드에 기초하여 상기 지연시간을 조절하는 반도체 장치.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 출력시점조절신호는 상기 출력신호의 스큐(skew)를 보정할지 여부를 나타내는 스큐보정신호와, 상기 출력신호의 출력 시점을 변경할지 여부를 나타내는 출력시점변경신호를 포함하는 반도체 장치.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈

제4항에 있어서,
상기 스큐보정신호와 상기 출력시점변경신호를 생성하기 위한 퓨즈회로를 더 포함하는 반도체 장치.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈

제1항에 있어서,
상기 출력부와 상기 제3 패드 사이에 접속된 온 다이 터미네이션(On Die Termination : ODT)를 포함하는 반도체 장치.
외부로부터 제1 클럭을 인가받기 위한 제1 패드;
상기 외부로부터 제2 클럭을 인가받기 위한 제2 패드;
버퍼 인에이블신호와 미러 기능(Mirror Function)의 활성화 여부를 나타내는 미러기능신호에 응답하여 선택제어신호를 생성하기 위한 선택제어부;
상기 선택제어신호에 응답하여, 상기 제1 및 제2 클럭 중 어느 하나를 정 클럭으로써 출력하고 나머지 하나를 부 클럭으로써 출력하기 위한 차동 클럭 버퍼부;
상기 차동 클럭 버퍼부로부터 출력되는 차동 클럭에 응답하여 내부 병렬데이터를 내부 직렬데이터로써 출력하기 위한 동기화부;
상기 미러기능신호와 출력시점조절신호에 응답하여 상기 내부 직렬데이터의 출력시점을 조절하기 위한 출력시점 조절부; 및
상기 출력시점 조절부로부터 출력되는 출력데이터를 상기 외부로 제공하기 위한 제3 패드
를 포함하는 반도체 장치.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 선택제어신호는 제1 및 제2 선택신호를 포함하며,
상기 선택제어부는 상기 버퍼 인에이블신호가 활성화된 경우 상기 미러기능신호에 응답하여 상기 제1 및 제2 선택신호 중 어느 하나만을 활성화하는 반도체 장치.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 선택제어신호는 제1 및 제2 선택신호를 포함하며,
상기 차동 클럭 버퍼부는,
상기 제1 선택신호에 응답하여 상기 제1 클럭을 상기 정 클럭으로써 출력하고 상기 제2 클럭을 상기 부 클럭으로써 출력하기 위한 제1 차동 클럭 버퍼부; 및
상기 제2 선택신호에 응답하여 상기 제1 클럭을 상기 부 클럭으로써 출력하고 상기 제2 클럭을 상기 정 클럭으로써 출력하기 위한 제2 차동 클럭 버퍼부를 포함하는 반도체 장치.
◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 선택제어신호는 제1 및 제2 선택신호를 포함하며,
상기 차동 클럭 버퍼부는,
바이어스 전원을 공급하기 위한 바이어싱부;
상기 제1 클럭을 상기 정 클럭으로써 출력하고 상기 제2 클럭을 상기 부 클럭으로써 출력하기 위한 제1 차동 버퍼부;
상기 제1 클럭을 상기 부 클럭으로써 출력하고 상기 제2 클럭을 상기 정 클럭으로써 출력하기 위한 제2 차동 버퍼부;
상기 제1 선택신호에 응답하여 상기 제1 차동 버퍼부와 상기 바이어싱부를 접속하기 위한 제1 접속부; 및
상기 제2 선택신호에 응답하여 상기 제2 차동 버퍼부와 상기 바이어싱부를 접속하기 위한 제2 접속부를 포함하는 반도체 장치.
◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 출력시점 조절부는,
상기 미러기능신호와 상기 출력시점조절신호에 응답하여 출력지연신호를 생성하기 위한 출력제어부; 및
상기 출력지연신호에 응답하여 상기 내부 직렬데이터를 예정된 지연시간만큼 지연시켜 상기 출력데이터로써 출력하기 위한 지연출력부를 포함하는 반도체 장치.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 출력시점조절신호는 상기 출력데이터의 스큐(skew)를 보정할지 여부를 나타내는 스큐보정신호와, 상기 출력데이터의 출력 시점을 변경할지 여부를 나타내는 출력시점변경신호를 포함하는 반도체 장치.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈

제12항에 있어서,
상기 출력제어부는,
상기 미러기능신호에 응답하여 상기 스큐보정신호를 반전 또는 비반전하여 지연제어신호를 생성하기 위한 보정제어부; 및
상기 지연제어신호와 상기 출력시점변경신호를 논리 조합하여 상기 출력지연신호를 생성하기 위한 지연제어부를 포함하는 반도체 장치.
◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈

제11항에 있어서,
상기 지연출력부는,
상기 출력지연신호에 응답하여, 상기 내부 직렬데이터가 상기 출력데이터로써 출력되기 위한 노말 경로와 상기 내부 직렬데이터가 상기 지연시간만큼 지연되어 상기 출력데이터로써 출력되기 위한 지연 경로를 선택적으로 제공하기 위한 경로 제공부; 및
상기 지연 경로에 접속되며, 상기 내부 직렬데이터를 상기 지연시간만큼 지연시켜 상기 출력데이터로써 출력하기 위한 지연부를 포함하는 반도체 장치.
◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈

제14항에 있어서,
상기 지연부는 상기 지연 경로에 병렬로 접속되며, 서로 다른 지연시간이 반영된 복수의 지연부를 포함하며,
상기 복수의 지연부는 MRS(Mode Register Set) 코드에 기초하여 인에이블되는 반도체 장치.
◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈

제7항에 있어서,
상기 출력시점 조절부와 상기 제3 패드 사이에 접속된 온 다이 터미네이션(On Die Termination : ODT)를 포함하는 반도체 장치.
차동 클럭을 생성하기 위한 제어 장치;
상기 제어 장치의 제어에 따라 상기 차동 클럭에 동기된 제1 내부 출력데이터를 상기 제어 장치에게 출력하며, 상기 차동 클럭 간의 미스매치(mismatch) 존재 여부에 따라 상기 제1 내부 출력데이터의 출력 시점을 조절하는 제1 반도체 장치; 및
상기 제어 장치의 제어에 따라 상기 차동 클럭에 동기된 제2 내부 출력데이터를 상기 제어 장치에게 출력하며, 상기 차동 클럭 간의 미스매치(mismatch) 존재 여부에 따라 상기 제2 내부 출력데이터의 출력 시점을 조절하는 제2 반도체 장치
를 포함하는 반도체 시스템.
◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 차동 클럭을 전송하기 위한 라우팅 경로를 포함하는 기판을 포함하며,
상기 제1 및 제2 반도체 장치는 미러 기능(Mirror Function)에 따라 상기 기판에 실장되는 반도체 시스템.
◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈

제17항에 있어서,
상기 차동 클럭 간의 미스매치가 존재하는 경우, 상기 제1 및 제2 반도체 장치 중 적어도 하나는 상기 출력 시점을 조절하는 반도체 시스템.
◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈

제19항에 있어서,
상기 제1 및 제2 반도체 장치 중 적어도 하나는 상기 출력 시점을 지연하는 반도체 시스템.