JP2014175020A

JP2014175020A - 半導体記憶装置

Info

Publication number: JP2014175020A
Application number: JP2013044106A
Authority: JP
Inventors: Susumu Shudo; 晋首藤; Takayuki Okada; 貴行岡田; Iwao Kunishima; 巌國島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2013-03-06
Filing date: 2013-03-06
Publication date: 2014-09-22
Anticipated expiration: 2033-03-06
Also published as: US8953359B2; JP5902111B2; US9324406B2; US20140254274A1; US20150117085A1

Abstract

【課題】強誘電体トランジスタの分極反転後のしきい値の安定性を向上させる。
【解決手段】メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置され、メモリセルには、強誘電体膜がゲート絶縁膜に設けられたセルトランジスタが用いられ、制御回路７は、メモリセルにデータを記憶させる時に、そのゲート絶縁膜に第１電圧を印加させた後、第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させ、第１電圧の振幅は、メモリセルのゲート絶縁膜に用いられている強誘電体膜の分極反転閾値以上に設定し、第２電圧の振幅は、メモリセルのゲート絶縁膜に用いられている強誘電体膜の分極反転閾値より小さくなるように設定する。
【選択図】図６

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置では、メモリセルの微細化に対応するため、メモリセルに強誘電体トランジスタ（ＦｅＦＥＴ）を用いたものがある。この強誘電体トランジスタでは、強誘電体膜の分極方向を反転させることでデータを記憶することができる。

特開２０１０−７９９４１号公報

本発明の一つの実施形態は、強誘電体トランジスタの分極反転後のしきい値の安定性を向上させることが可能な半導体記憶装置を提供することを目的とする。

本発明の一つの実施形態によれば、メモリセルと、制御回路とが設けられている。メモリセルは、強誘電体膜がゲート絶縁膜に設けられている。制御回路は、前記メモリセルにデータを記憶させる時に、前記ゲート絶縁膜に第１電圧を印加させた後、前記第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させる。

図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。図３（ａ）は、図１の半導体記憶装置のセルトランジスタの一例を示す断面図、図３（ｂ）は、図１の半導体記憶装置のセルトランジスタのその他の例を示す断面図である。図４（ａ）は、図１の半導体記憶装置の書き込み電圧印加方法を示す断面図、図４（ｂ）は、図４（ａ）の書き込み電圧印加後のセルトランジスタの状態を示す断面図、図４（ｃ）は、図１の半導体記憶装置の弱消去電圧印加方法を示す断面図である。図５は、図１の半導体記憶装置の書き込み時の動作を示すフローチャートである。図６は、図１の半導体記憶装置の書き込み時の動作を示すタイミングチャートである。図７（ａ）は、第２実施形態に係る半導体記憶装置の消去電圧印加方法を示す断面図、図７（ｂ）は、図７（ａ）の消去電圧印加後のセルトランジスタの状態を示す断面図、図７（ｃ）は、第２実施形態に係る半導体記憶装置の弱書き込み電圧印加方法を示す断面図である。図８は、第２実施形態に係る半導体記憶装置の消去時の動作を示すフローチャートである。図９は、第２実施形態に係る半導体記憶装置の消去時の動作を示すタイミングチャートである。図１０は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。図１１は、図１０の半導体記憶装置の書き込み時の動作を示すフローチャートである。図１２は、図１０の半導体記憶装置の書き込み時の動作を示すタイミングチャートである。

以下に添付図面を参照して、実施形態に係る半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、この半導体記憶装置には、メモリセルアレイ１、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４、カラム選択回路５、データ入出力バッファ６、制御回路７およびセンスアンプ回路８が設けられている。

メモリセルアレイ１には、データを記憶するメモリセルがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルは、強誘電体膜がゲート絶縁膜に設けられたセルトランジスタを用いることができる。なお、１個のメモリセルは、１ビット分のデータを記憶するようにしてもよいし、２ビット以上のデータが記憶できるように多値化されていてもよい。

ここで、メモリセルアレイ１は、ｎ（ｎは正の整数）個のブロックＢ１〜Ｂｎに分割されている。なお、各ブロックＢ１〜Ｂｎは、ＮＡＮＤセルをロウ方向に複数配列して構成することができる。

また、ロウ選択回路２は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のロウ方向のメモリセルを選択することができる。ウェル電位設定回路３は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のウェル電位を設定することができる。ソース電位設定回路４は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のソース電位を設定することができる。カラム選択回路５は、メモリセルの読み書き消去動作時において、メモリセルアレイ１のカラム方向のメモリセルを選択することができる。センスアンプ回路８は、メモリセルから読み出されたデータをカラムごとに判別することができる。データ入出力バッファ６は、外部から受け取ったコマンドやアドレスを制御回路７に送ったり、センスアンプ回路８と外部との間でデータの授受を行ったりすることができる。

制御回路７は、コマンドおよびアドレスに基づいて、ロウ選択回路２、ウェル電位設定回路３、ソース電位設定回路４およびカラム選択回路５の動作を制御することができる。また、制御回路７は、メモリセルにデータを記憶させる時に、そのゲート絶縁膜に第１電圧を印加させた後、第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させることができる。なお、第１電圧の振幅は、メモリセルのゲート絶縁膜に用いられている強誘電体膜の分極反転閾値以上に設定し、第２電圧の振幅は、メモリセルのゲート絶縁膜に用いられている強誘電体膜の分極反転閾値より小さくなるように設定する。

図２は、図１の半導体記憶装置のブロックの概略構成を示す回路図である。
図２において、各ブロックＢ１〜Ｂｎには、ｈ（ｈは正の整数）本のワード線ＷＬ１〜ＷＬｈ、セレクトゲート線ＳＧＤ、ＳＧＳおよびソース線ＳＣＥが設けられている。また、各ブロックＢ１〜Ｂｎには、ｍ（ｍは正の整数）本のビット線ＢＬ１〜ＢＬｍが共通に設けられている。

そして、各ブロックＢ１〜Ｂｎには、ｍ個のＮＡＮＤセルＮＵ１〜ＮＵｍが設けられ、ＮＡＮＤセルＮＵ１〜ＮＵｍはビット線ＢＬ１〜ＢＬｍにそれぞれ接続されている。

ここで、ＮＡＮＤセルＮＵ１〜ＮＵｍには、セルトランジスタＭＴ１〜ＭＴｈおよびセレクトトランジスタＭＳ１、ＭＳ２がそれぞれ設けられている。なお、メモリセルアレイ１の１個のメモリセルは、１個のセルトランジスタにて構成することができる。そして、セルトランジスタＭＴ１〜ＭＴｈが直列に接続されることでＮＡＮＤストリングが構成され、そのＮＡＮＤストリングの両端にセレクトトランジスタＭＳ１、ＭＳ２が接続されることで各ＮＡＮＤセルＮＵ１〜ＮＵｍが構成されている。

そして、各ＮＡＮＤセルＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈの制御ゲート電極には、ワード線ＷＬ１〜ＷＬｈがそれぞれ接続されている。なお、各ワード線ＷＬ１〜ＷＬｈを共有するロウ方向の複数のメモリセルは、ページを構成する。また、各ＮＡＮＤセルＮＵ１〜ＮＵｍにおいて、セルトランジスタＭＴ１〜ＭＴｈからなるＮＡＮＤストリングの一端は、セレクトトランジスタＭＳ１を介してビット線ＢＬ１〜ＢＬｍにそれぞれ接続され、ＮＡＮＤストリングの他端は、セレクトトランジスタＭＳ２を介してソース線ＳＣＥに接続されている。セレクトトランジスタＭＳ１のゲート電極には、セレクトゲート線ＳＧＤが接続され、セレクトトランジスタＭＳ２のゲート電極には、セレクトゲート線ＳＧＳが接続されている。

図３（ａ）は、図１の半導体記憶装置のセルトランジスタの一例を示す断面図、図３（ｂ）は、図１の半導体記憶装置のセルトランジスタのその他の例を示す断面図である。
図３（ａ）において、ウェル３１上には強誘電体膜３４を介して制御ゲート電極３５が設けられている。また、ウェル３１には、制御ゲート電極３５の両側に配置されたソース層３３およびドレイン層３２が設けられている。なお、ウェル３１は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの半導体を用いることができる。強誘電体膜３４は、例えば、ＨｆＯ_２などを用いることができる。このＨｆＯ_２には２〜３モル％のＳｉを添加してもよい。制御ゲート電極３５は、例えば、多結晶シリコンなどを用いることができる。

また、図３（ｂ）において、ウェル４１上には界面絶縁膜４４、強誘電体膜４５およびバリアメタル膜４６を順次介して制御ゲート電極４７が設けられている。また、ウェル４１には、制御ゲート電極４７の両側に配置されたソース層４３およびドレイン層４２が設けられている。なお、ウェル４１は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの半導体を用いることができる。界面絶縁膜４４は、例えば、ＳｉＯ_２などを用いることができる。強誘電体膜４５は、例えば、ＨｆＯ_２などを用いることができる。このＨｆＯ_２には２〜３モル％のＳｉを添加してもよい。バリアメタル膜４６は、例えば、ＴｉＮなどを用いることができる。制御ゲート電極４７は、例えば、多結晶シリコンなどを用いることができる。

なお、以下の説明では、図３（ａ）のセルトランジスタを例にとって説明する。また、セルトランジスタの閾値を低い値から高い値に移行させることを書き込み動作と称し、セルトランジスタの閾値を高い値から低い値に移行させることを消去動作と称する。

図４（ａ）は、図１の半導体記憶装置の書き込み電圧印加方法を示す断面図、図４（ｂ）は、図４（ａ）の書き込み電圧印加後のセルトランジスタの状態を示す断面図、図４（ｃ）は、図１の半導体記憶装置の弱消去電圧印加方法を示す断面図である。

なお、書き込み動作では、書き込み時にメモリセルのゲート絶縁膜に第１電圧をブロックＢ１〜Ｂｎ単位で一括して印加させた後、弱消去時にメモリセルのゲート絶縁膜に第２電圧をブロックＢ１〜Ｂｎ単位で一括して印加させることができる。

すなわち、図４（ａ）において、書き込み時では、ブロックＢ１〜Ｂｎのワード線ＷＬ１〜ＷＬｈに０Ｖを印加し、メモリセルアレイ１のウェル電位を書き込み電圧Ｖｐｐ（例えば、６Ｖ）に設定する。なお、ソース層３３およびドレイン層３２は書き込み電圧Ｖｐｐに設定することができる。この時、強誘電体膜３４にはチャネル側が正、制御ゲート電極３５側が負になるように高電圧がかかる。このため、図４（ｂ）に示すように、チャネル側が負、制御ゲート電極３５側が正になるように強誘電体膜３４に分極３７が発生し、セルトランジスタの閾値が上昇する。この時、強誘電体膜３４には、正のトラップ電荷３６がトラップされ、セルトランジスタの閾値の上昇を打ち消すように作用する。

次に、図４（ｃ）に示すように、弱消去時では、ブロックＢ１〜Ｂｎのワード線ＷＬ１〜ＷＬｈに弱消去電圧Ｖｗｐ（例えば、０．５Ｖ）を印加し、メモリセルアレイ１のウェル電位を０Ｖに設定する。なお、ソース層３３およびドレイン層３２は０Ｖに設定することができる。この時、強誘電体膜３４には書き込み時と反対方向の電界がかかる。このため、強誘電体膜３４にトラップされたトラップ電荷３６が引き抜かれ、トラップ電荷３６によるセルトランジスタの閾値の上昇抑制作用が解消される。
なお、弱消去電圧Ｖｗｐの絶対値は、強誘電体膜３４の分極反転閾値より小さな値に設定することができる。例えば、強誘電体膜３４の分極反転閾値が２．５Ｖであるとすると、弱消去電圧Ｖｗｐの絶対値は２．５Ｖより小さな値に設定することができる。これにより、メモリセルの書き込み状態を破壊することなく、強誘電体膜３４にトラップされたトラップ電荷３６を引き抜くことができる。

このように、書き込み後に弱消去を行うことにより、セルトランジスタの閾値の変化幅を拡大することができ、読み出しマージンを広げることが可能となるとともに、セルトランジスタの分極反転後のしきい値の安定性を向上させることができる。

なお、図４（ａ）の方法では、書き込み時に、メモリセルのウェル３１、ソース層３３およびドレイン層３２に書き込み電圧Ｖｐｐを印加し、制御ゲート電極３５に０Ｖを印加する方法について説明したが、メモリセルのウェル３１、ソース層３３およびドレイン層３２に０Ｖを印加し、制御ゲート電極３５に−Ｖｐｐを印加するようにしてもよい。

図５は、図１の半導体記憶装置の書き込み時の動作を示すフローチャートである。
図５において、書き込み動作が開始されると、強誘電体膜３４の分極反転が起こるようにメモリセルに書き込み電圧Ｖｐｐを印加する（Ｓ１）。

次に、メモリセルに書き込まれたデータが消失しない程度に書き込み時と反対方向の電界が強誘電体膜３４にかかるようにメモリセルに弱消去電圧Ｖｗｐを印加する（Ｓ２）。

図６は、図１の半導体記憶装置の書き込み時の動作を示すタイミングチャートである。
図６において、書き込み前は、制御ゲート電圧およびソース・ドレイン・ウェル電圧は接地電位ＧＮＤに設定されている。そして、書き込み指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がると、ソース・ドレイン・ウェル電圧が接地電位ＧＮＤから書き込み電圧Ｖｐｐに立ち上がる。このため、チャネル側が負、制御ゲート電極３５側が正になるように強誘電体膜３４に分極３７が発生し、セルトランジスタの閾値が上昇する。

次に、書き込み指示信号が電源電位Ｖｃｃから接地電位ＧＮＤに立ち下がることで、ソース・ドレイン・ウェル電圧が書き込み電圧Ｖｐｐから接地電位ＧＮＤに立ち下がる。そして、弱消去指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がると、制御ゲート電圧が接地電位ＧＮＤから弱消去電圧Ｖｗｐに立ち上がる。このため、強誘電体膜３４にトラップされたトラップ電荷３６が引き抜かれ、トラップ電荷３６によるセルトランジスタの閾値の上昇抑制作用が解消される。そして、弱消去指示信号が電源電位Ｖｃｃから接地電位ＧＮＤに立ち下がることで、制御ゲート電圧が弱消去電圧Ｖｗｐから接地電位ＧＮＤに立ち下がる。

この時、強誘電体膜３４のトラップ電荷を引き抜く時に強誘電体膜３４にかかる電界の絶対値は、強誘電体膜３４の分極を反転させる時に強誘電体膜３４にかかる電界の絶対値よりも小さくなるように、書き込み電圧Ｖｐｐおよび弱消去電圧Ｖｗｐを設定することができる。弱消去電圧Ｖｗｐによる電界が強誘電体膜３４にかかる時間ｔｗｅ（例えば、５０ｎｓ）は、書き込み電圧Ｖｐｐによる電界が強誘電体膜３４にかかる時間ｔｗ（例えば、１００ｎｓ）よりも短くすることができる。また、弱消去電圧Ｖｗｐの電圧パルスの高さまたは幅は可変であってもよい。また、弱消去電圧Ｖｗｐの電圧パルスの高さまたは幅は外部から指定することができる。

なお、上述した説明では、書き込み動作において、書き込み時にメモリセルのゲート絶縁膜に第１電圧をブロックＢ１〜Ｂｎ単位で一括して印加させた後、弱消去時にメモリセルのゲート絶縁膜に第２電圧をブロックＢ１〜Ｂｎ単位で一括して印加させる方法について説明した。その他の方法として、書き込み時にメモリセルのゲート絶縁膜に第１電圧をブロックＢ１〜Ｂｎ単位で一括して印加させた後、弱消去時にメモリセルのゲート絶縁膜に第２電圧をビット単位で印加させるようにしてもよい。この弱消去では、ＮＡＮＤストリングの選択セルの制御ゲート電極３５にかかる電圧が、ＮＡＮＤストリングの非選択セルの制御ゲート電極３５にかかる電圧より大きくなるように設定することができる。例えば、選択ワード線に弱消去電圧Ｖｗｐ（例えば、１Ｖ）を印加し、選択ビット線に０Ｖを印加する。非選択ワード線には選択セルを含むＮＡＮＤストリングの非選択セルをオンさせるのに十分な電圧（例えば、０．８Ｖ）を印加し、非選択ビット線には消去禁止電圧Ｖｆｅ（例えば、０．５Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

さらにその他の方法として、書き込み時にメモリセルのゲート絶縁膜に第１電圧をブロックＢ１〜Ｂｎ単位で一括して印加させた後、弱消去時にメモリセルのゲート絶縁膜に第２電圧をＮＡＮＤストリング単位で印加させるようにしてもよい。この弱消去では、選択されたＮＡＮＤストリングのメモリセルにおける強誘電体膜３４にかかる電圧が、非選択のＮＡＮＤストリングメモリセルにおける強誘電体膜３４にかかる電圧より大きくなるように設定することができる。例えば、選択ワード線ＷＬ１〜ＷＬｈに弱消去電圧Ｖｗｐ（例えば、０．８Ｖ）を印加し、選択されたＮＡＮＤストリングが接続されたビット線に０Ｖを印加する一方、非選択のＮＡＮＤストリングが接続されたビット線には消去禁止電圧Ｖｆｅ（例えば、０．５Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

（第２実施形態）
図７（ａ）は、第２実施形態に係る半導体記憶装置の消去電圧印加方法を示す断面図、図７（ｂ）は、図７（ａ）の消去電圧印加後のセルトランジスタの状態を示す断面図、図７（ｃ）は、第２実施形態に係る半導体記憶装置の弱書き込み電圧印加方法を示す断面図である。

なお、消去動作では、消去時にメモリセルのゲート絶縁膜に第１電圧をビット単位で印加させた後、弱書き込み時にメモリセルのゲート絶縁膜に第２電圧をブロックＢ１〜Ｂｎ単位で一括して印加させることができる。

すなわち、図７（ａ）において、消去時では、選択ワード線に消去電圧Ｖｅ（例えば、６Ｖ）を印加し、選択ビット線に０Ｖを印加する。非選択ワード線には選択セルを含むＮＡＮＤストリングの非選択セルをオンさせるのに十分な電圧（例えば、０．８Ｖ）を印加し、非選択ビット線には消去禁止電圧Ｖｆｅ（例えば、０．５Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

すると、選択ビット線に印加された０Ｖの電圧は、セレクトトランジスタＭＳ１および非選択セルを介して選択セルに転送され、ウェル３１、ソース層３３およびドレイン層３２が０Ｖに設定される。この時、選択ワード線に消去電圧Ｖｅが印加されているため、強誘電体膜３４にはチャネル側が負、制御ゲート電極３５側が正になるように高電圧がかかる。このため、図７（ｂ）に示すように、チャネル側が正、制御ゲート電極３５側が負になるように強誘電体膜３４に分極３９が発生し、セルトランジスタの閾値が下降する。この時、強誘電体膜３４には、負のトラップ電荷３８がトラップされ、セルトランジスタの閾値の下降を打ち消すように作用する。

一方、非選択ビット線に接続されたＮＡＮＤセルでは、消去禁止電圧Ｖｆｅが非選択ビット線に印加されているので、セレクトトランジスタＭＳ１がオフする。その結果、非選択ビット線に接続されたＮＡＮＤセルのセルトランジスタＭＴ１〜ＭＴｈはフローティング状態になり、選択ワード線に印加された消去電圧Ｖｅに追従するように、選択ワード線に接続された非選択セルのチャネルの電位が上昇する（セルフブースト）。このため、選択ワード線に接続された非選択セルでは、強誘電体膜３４にかかる電圧が低下し、強誘電体膜３４の分極３９が変化しないようにすることができる。

次に、図７（ｃ）に示すように、弱書き込み時では、ブロックＢ１〜Ｂｎのワード線ＷＬ１〜ＷＬｈに弱書き込み電圧Ｖｗｅ（例えば、−０．５Ｖ）を印加し、メモリセルアレイ１のウェル電位を０Ｖに設定する。なお、ソース層３３およびドレイン層３２は０Ｖに設定することができる。この時、強誘電体膜３４には消去時と反対方向の電界がかかる。このため、強誘電体膜３４にトラップされたトラップ電荷３８が引き抜かれ、トラップ電荷３８によるセルトランジスタの閾値の下降抑制作用が解消される。
なお、弱書き込み電圧Ｖｗｅの絶対値は、強誘電体膜３４の分極反転閾値より小さな値に設定することができる。例えば、強誘電体膜３４の分極反転閾値が２．５Ｖであるとすると、弱書き込み電圧Ｖｗｅの絶対値は２．５Ｖより小さな値に設定することができる。これにより、メモリセルの消去状態を破壊することなく、強誘電体膜３４にトラップされたトラップ電荷３８を引き抜くことができる。

このように、消去動作後に弱書き込み動作を行うことにより、セルトランジスタの閾値の変化幅を拡大することができ、読み出しマージンを広げることが可能となるとともに、セルトランジスタの分極反転後のしきい値の安定性を向上させることができる。

図８は、第２実施形態に係る半導体記憶装置の消去時の動作を示すフローチャートである。
図８において、消去動作が開始されると、強誘電体膜３４の分極反転が起こるようにメモリセルに消去電圧Ｖｅを印加する（Ｓ１１）。

次に、メモリセルの書き込みが起こらない程度に消去時と反対方向の電界が強誘電体膜３４にかかるようにメモリセルに弱書き込み電圧Ｖｗｅを印加する（Ｓ１２）。

図９は、第２実施形態に係る半導体記憶装置の消去時の動作を示すタイミングチャートである。
図９において、消去前は、制御ゲート電圧およびソース・ドレイン・ウェル電圧は接地電位ＧＮＤに設定されている。そして、消去指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がると、制御ゲート電圧が接地電位ＧＮＤから消去電圧Ｖｅに立ち上がる。このため、チャネル側が正、制御ゲート電極３５側が負になるように強誘電体膜３４に分極３９が発生し、セルトランジスタの閾値が降下する。

次に、消去指示信号が電源電位Ｖｃｃから接地電位ＧＮＤに立ち下がることで、制御ゲート電圧が消去電圧Ｖｅから接地電位ＧＮＤに立ち下がる。そして、弱書き込み指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がると、制御ゲート電圧が接地電位ＧＮＤから弱書き込み電圧Ｖｗｅに立ち下がる。このため、強誘電体膜３４にトラップされたトラップ電荷３８が引き抜かれ、トラップ電荷３８によるセルトランジスタの閾値の降下抑制作用が解消される。そして、弱書き込み指示信号が電源電位Ｖｃから接地電位ＧＮＤに立ち下がることで、制御ゲート電圧が弱書き込み電圧Ｖｗｅから接地電位ＧＮＤに立ち上がる。

この時、強誘電体膜３４のトラップ電荷３８を引き抜く時に強誘電体膜３４にかかる電界の絶対値は、強誘電体膜３４の分極を反転させる時に強誘電体膜３４にかかる電界の絶対値よりも小さくなるように、消去電圧Ｖｅおよび弱書き込み電圧Ｖｗｅを設定することができる。弱書き込み電圧Ｖｗｅによる電界が強誘電体膜３４にかかる時間ｔｗｅは、消去電圧Ｖｅによる電界が強誘電体膜３４にかかる時間ｔｗよりも短くすることができる。また、弱書き込み電圧Ｖｗｅの電圧パルスの高さまたは幅は可変であってもよい。また、弱書き込み電圧Ｖｗｅの電圧パルスの高さまたは幅は外部から指定することができる。

なお、上述した説明では、消去動作において、消去時にメモリセルのゲート絶縁膜に第１電圧をビット単位で印加させた後、弱書き込み時にメモリセルのゲート絶縁膜に第２電圧をブロックＢ１〜Ｂｎ単位で一括して印加させる方法について説明した。別の方法として、消去時にメモリセルのゲート絶縁膜に第１電圧をブロックＢ１〜Ｂｎ単位で一括して印加させた後、弱書き込み時にメモリセルのゲート絶縁膜に第２電圧をブロックＢ１〜Ｂｎ単位で一括して印加させるようにしてもよい。

また、第１実施形態では、書き込み動作後に弱消去動作を行う方法を示し、第２実施形態では、消去動作後に弱書き込み動作を行う方法を示したが、両方の動作を行うようにしてもよい。

（第３実施形態）
図１０は、第３実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１０において、この半導体記憶装置には、図１の半導体記憶装置の制御回路７の代わりに制御回路２７が設けられている。制御回路２７は、メモリセルにデータを記憶させる時に、そのゲート絶縁膜に第１電圧を印加させた後、そのメモリセルからのデータの読み出し結果に基づいて、第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させることができる。この第２電圧はビット単位で印加させることができる。この時、メモリセルから読み出されたデータが正しくない場合、そのメモリセルに第２電圧を印加させ、そのメモリセルから読み出されたデータが正しい場合、第２電圧を印加させないようにすることができる。また、メモリセルの書き込み時において、第２電圧をビット単位で印加させる場合、ＮＡＮＤストリングの選択セルの制御ゲート電極３５にかかる電圧が、ＮＡＮＤストリングの非選択セルの制御ゲート電極３５にかかる電圧より大きくなるように設定することができる。

図１１は、図１０の半導体記憶装置の書き込み時の動作を示すフローチャートである。なお、以下の説明では、メモリセルに‘１’が記憶されている時は書き込み状態、メモリセルに‘０’が記憶されている時は消去状態とする。
図１１において、書き込み動作が開始されると、強誘電体膜３４の分極反転が起こるようにメモリセルに書き込み電圧Ｖｐｐを印加する（Ｓ３１）。次に、ベリファイ対象となるメモリセルを選択し（Ｓ３２）、選択セルからデータを読み出す（Ｓ３３）。なお、メモリセルの選択はビット単位で行うことができる。

次に、選択セルに記憶されているデータが‘１’であるか‘０’であるかを判断し（Ｓ３４）、選択セルに記憶されているデータが‘０’の場合、選択セルに書き込まれたデータが消失しない程度に書き込み時と反対方向の電界が強誘電体膜３４にかかるように選択セルに弱消去電圧Ｖｗｐを印加する（Ｓ３５）。

一方、選択セルに記憶されているデータが‘１’の場合、全てのメモリセルを選択したかどうかを判断し（Ｓ３６）、全てのメモリセルを選択してない場合、全てのメモリセルが選択されるまでＳ３１〜Ｓ３５の処理を繰り返す。

ここで、選択セルに記憶されているデータが‘０’の場合にのみ選択セルに弱消去電圧Ｖｗｐを印加することにより、メモリセルの閾値が高くなり過ぎるのを防止することができ、同一ＮＡＮＤストリングの異なるメモリセルの読み出しができなくなるのを防止することができる。また、初めから強すぎる弱消去が行われるのを防止することができ、分極反転を防止することができる。

図１２は、図１０の半導体記憶装置の書き込み時の動作を示すタイミングチャートである。
図１２において、書き込み前は、制御ゲート電圧、ビット線電圧、ドレイン電圧およびソース・ウェル電圧は接地電位ＧＮＤに設定されている。そして、書き込み指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がると、ビット線電圧、ドレイン電圧およびソース・ウェル電圧が接地電位ＧＮＤから書き込み電圧Ｖｐｐに立ち上がる。このため、チャネル側が負、制御ゲート電極３５側が正になるように強誘電体膜３４に分極３７が発生し、セルトランジスタの閾値が上昇する。そして、書き込み指示信号が電源電位Ｖｃｃから接地電位ＧＮＤに立ち下がることで、ビット線電圧、ドレイン電圧およびソース・ウェル電圧が書き込み電圧Ｖｐｐから接地電位ＧＮＤに立ち下がる。

次に、書き込み動作が行われた後、読み出し動作が行われる。この読み出し動作では、選択ワード線に読み出し電圧Ｖｒｇが印加されることで、選択セルの制御ゲート電圧が接地電位ＧＮＤから読み出し電圧Ｖｒｇに立ち上がる。非選択ワード線にはセルトランジスタをオンさせるのに十分な中間電圧（例えば、２．５Ｖ）が印加される。また、セレクトゲート線ＳＧＤ、ＳＧＳには、セレクトトランジスタＭＳ１、ＭＳ２をオンさせるのに十分な中間電圧が印加される。また、選択ビット線にプリチャージ電圧が印加され、ソース線ＳＣＥに０Ｖが印加される。

この時、選択セルの閾値が読み出しレベルに達していない場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電され、選択ビット線の電位がロウレベルになる。一方、選択セルのしきい値が読み出しレベルに達している場合は、選択ビット線に充電された電荷がＮＡＮＤストリングを介して放電されないので、選択ビット線の電位がハイレベルになる。

そして、選択ビット線の電位がロウレベルかハイレベルかを判定することで選択セルの閾値が読み出しレベルに達しているかどうかが判定され、選択セルに記憶されているデータが読み出される。例えば、選択セルの書き込み動作が行われたにもかかわらず、選択セルに記憶されているデータが‘０’の場合、選択ビット線の電位がロウレベルになる。一方、選択セルの書き込み動作後、選択セルに記憶されているデータが‘１’の場合、選択ビット線の電位がハイレベルになる。なお、選択セルの読み出し動作後に弱消去動作を行う場合、読み出し動作後の選択ビット線の電位を弱消去動作まで保持することができる。

次に、読み出し電圧Ｖｒｇが立ち下がった後、弱消去指示信号が接地電位ＧＮＤから電源電位Ｖｃｃに立ち上がる。すると、制御ゲート電圧が接地電位ＧＮＤから弱消去電圧Ｖｗｐに立ち上がり、選択セルから読み出されたデータに応じて弱消去がビット単位で行われる。

この弱消去をビット単位で行う場合、ＮＡＮＤストリングの選択セルの制御ゲート電極３５にかかる電圧が、ＮＡＮＤストリングの非選択セルの制御ゲート電極３５にかかる電圧より大きくなるように設定することができる。また、選択ビット線には、読み出し動作後の選択ビット線の電位を印加することができる。例えば、選択セルに記憶されているデータが‘０’の場合、選択ワード線に弱消去電圧Ｖｗｐ（例えば、１Ｖ）を印加し、選択ビット線に０Ｖを印加する。非選択ワード線には選択セルを含むＮＡＮＤストリングの非選択セルをオンさせるのに十分な電圧（例えば、０．８Ｖ）を印加し、非選択ビット線には消去禁止電圧Ｖｆｅ（例えば、０．５Ｖ）を印加する。また、セレクトゲート線ＳＧＤには、セレクトトランジスタＭＳ１がオンし、セレクトゲート線ＳＧＳには、セレクトトランジスタＭＳ２をオフする電圧を印加する。

すると、選択ビット線に印加された０Ｖの電圧は、セレクトトランジスタＭＳ１および非選択セルを介して選択セルに転送され、ウェル３１、ソース層３３およびドレイン層３２が０Ｖに設定される。ここで、選択セルに記憶されているデータが‘０’の場合、選択ビット線の電位がロウレベルであるため、選択セルのウェル３１と制御ゲート電極３５との間に弱消去電圧Ｖｗｐがかかる。このため、強誘電体膜３４にトラップされたトラップ電荷３６が引き抜かれ、トラップ電荷３６によるセルトランジスタの閾値の上昇抑制作用が解消される。そして、弱消去指示信号が電源電位Ｖｃｃから接地電位ＧＮＤに立ち下がることで、制御ゲート電圧が弱消去電圧Ｖｗｐから接地電位ＧＮＤに立ち下がる。

この時、そのＮＡＮＤストリングの非選択セルの強誘電体膜３４にも、その非選択セルをオンさせるのに十分な電圧が印加されるが、その非選択セルの制御ゲート電極３５にかかる電圧は、選択セルの制御ゲート電極３５にかかる電圧より小さいので、その非選択セルでは弱消去が行われないようにすることができる。

一方、選択セルに記憶されているデータが‘１’の場合、選択ビット線の電位がハイレベルである。このため、選択セルのウェル３１と制御ゲート電極３５との間に弱消去電圧Ｖｗｐがかかることなく、選択セルの閾値が高くなり過ぎるのを防止することができる。

一方、非選択ビット線に接続されたＮＡＮＤセルでは、消去禁止電圧Ｖｆｅが非選択ビット線に印加されているので、セレクトトランジスタＭＳ１がオフする。その結果、非選択ビット線に接続されたＮＡＮＤセルのセルトランジスタＭＴ１〜ＭＴｈはフローティング状態になり、選択ワード線に印加された弱消去電圧Ｖｗｐに追従するように、選択ワード線に接続された非選択セルのチャネルの電位が上昇する。このため、選択ワード線に接続された非選択セルでは、強誘電体膜３４にかかる電圧が低下し、弱消去が行われないようにすることができる。

また、ＮＡＮＤメモリでは、弱消去動作は、同一ワード線を共有するメモリセル全部に対して行うことができる。この時、読み出し動作と弱消去動作は、書き込み後にページ中の全てのビットでデータ‘１’が読み出されるか、弱消去動作の最大繰り返し数に達するまで行うことができる。

なお、上述した実施形態では、弱消去動作の電圧と時間は、複数回の弱消去動作を通じて同一として説明をしたが、弱消去動作の電圧を順に大きくしていったり、弱消去動作の時間を順に長くしていったりしてもよい。

このようにすれば、最初はごく弱い消去から初めて、消去の程度を順に強くしていくことが可能となる。このため、弱消去の効果が大きなメモリセルに対して、より弱い弱消去を行い、弱消去の効果が小さいメモリセルに対しては、強めの弱消去を行うことが可能となる。

なお、ＮＡＮＤストリングの選択セルの制御ゲート電極３５にかかる電圧が、ＮＡＮＤストリングの非選択セルの制御ゲート電極３５にかかる電圧以下になるように設定した場合、ＮＡＮＤストリングの非選択セルの制御ゲート電極３５には弱消去電圧Ｖｗｐ以上の電圧がかかる。このため、ＮＡＮＤストリングの選択セルだけでなく非選択セルも弱消去が行われ、ＮＡＮＤストリング単位で弱消去を行うことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリセルアレイ、Ｂ１〜Ｂｎブロック、２ロウ選択回路、３ウェル電位設定回路、４ソース電位設定回路、５カラム選択回路、６データ入出力バッファ、７、２７制御回路、８センスアンプ回路

Claims

強誘電体膜がゲート絶縁膜に設けられたメモリセルであって、ウェルに形成されたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間の前記ウェル上に前記ゲート絶縁膜を介して形成された制御ゲート電極とを有するメモリセルと、
前記メモリセルにデータを記憶させる時に、前記ゲート絶縁膜に第１電圧を印加させた後、前記メモリセルからのデータの読み出し結果に基づいて、前記第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させる制御回路とを備え、
前記メモリセルに含まれるセルトランジスタが直列に接続されることでＮＡＮＤストリングが構成され、前記ＮＡＮＤストリングの両端がそれぞれセレクトトランジスタを介してビット線およびソース線に接続され、
前記制御回路は、前記制御ゲート電極に０Ｖ、前記ウェルに書き込み電圧を印加することで、前記ゲート絶縁膜に前記第１電圧をブロック単位で一括して印加させた後、前記メモリセルからのデータの読み出し結果に基づいて、前記制御ゲート電極に弱消去電圧、前記ビット線に前記メモリセルからの読み出し結果に応じた電圧を印加することで、前記ゲート絶縁膜に前記第２電圧をビット単位で印加させて前記メモリセルへの書き込み動作を行うことを特徴とする半導体記憶装置。
強誘電体膜がゲート絶縁膜に設けられたメモリセルと、
前記メモリセルにデータを記憶させる時に、前記ゲート絶縁膜に第１電圧を印加させた後、前記第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させる制御回路を備えることを特徴とする半導体記憶装置。
強誘電体膜がゲート絶縁膜に設けられたメモリセルと、
前記メモリセルにデータを記憶させる時に、前記ゲート絶縁膜に第１電圧を印加させた後、前記メモリセルからのデータの読み出し結果に基づいて、前記第１電圧よりも振幅が小さくかつ極性が逆方向の第２電圧を印加させる制御回路を備えることを特徴とする半導体記憶装置。
前記第１電圧の振幅は前記強誘電体膜の分極反転閾値以上、前記第２電圧の振幅は前記強誘電体膜の分極反転閾値より小さいことを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
前記第２電圧の印加時間は前記第１電圧の印加時間よりも小さいことを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。