JP2013171593A - メモリ回路 - Google Patents

メモリ回路 Download PDF

Info

Publication number
JP2013171593A
JP2013171593A JP2012032960A JP2012032960A JP2013171593A JP 2013171593 A JP2013171593 A JP 2013171593A JP 2012032960 A JP2012032960 A JP 2012032960A JP 2012032960 A JP2012032960 A JP 2012032960A JP 2013171593 A JP2013171593 A JP 2013171593A
Authority
JP
Japan
Prior art keywords
memory
nonvolatile memory
drain
source
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012032960A
Other languages
English (en)
Other versions
JP5677339B2 (ja
Inventor
Masato Oda
田 聖 翔 小
Koichiro Zaitsu
津 光一郎 財
Kiwamu Sakuma
究 佐久間
Shinichi Yasuda
田 心 一 安
Kohei Oikawa
川 恒 平 及
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2012032960A priority Critical patent/JP5677339B2/ja
Priority to US13/719,775 priority patent/US20130215670A1/en
Publication of JP2013171593A publication Critical patent/JP2013171593A/ja
Application granted granted Critical
Publication of JP5677339B2 publication Critical patent/JP5677339B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Read Only Memory (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】ダイナミックリコンフィギャラブル回路に用いることのできるメモリ回路を提供する。
【解決手段】メモリセルの第１不揮発性メモリ回路２ａの第１端子が接続される第１電源線ＶＬ１と、メモリセルの前記第２不揮発性メモリ回路２ｂの第１端子が接続される第２電源線ＶＬ２と、メモリセルの前記第１および第２不揮発性メモリ回路のそれぞれの第２端子が接続される出力線３０と、前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第１および第２不揮発性メモリ回路のそれぞれの第３端子が接続される、複数の選択信号線ＳＬと、前記出力線３０に接続されるスイッチ回路５０と、を備え、複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第１および第２不揮発メモリ回路うちの一方が高抵抗状態であって、他方が低抵抗状態である。
【選択図】図３

Description

本発明の実施形態は、メモリ回路に関する。
フィールドプログラマブルゲートアレイ（以下、ＦＰＧＡともいう）は、任意の論理機能を実現することができるＩＣである。一般的なＦＰＧＡは、基本的な論理情報を実現するロジックブロック（以下、ＬＢともいう）と、各ＬＢを任意に接続するスイッチブロック（以下、ＳＢともいう）を含む基本タイルが配置されたものである。それぞれのブロックを構成する回路にはメモリが含まれており、このメモリを書き換えることで、ＦＰＧＡ全体で任意の論理を実現する。もし、このメモリに記憶されているデータを動作周波数より速く書き換えるダイナミックリコンフィギャラブル回路が実現できれば、通常は何枚ものＦＰＧＡを使用して計算する大きな論理を１枚のＦＰＧＡで計算することができる。しかし、上記ダイナミックリコンフィギャラブル回路に、たとえ書き換えが高速なＳＲＡＭメモリを用いても、動作周波数よりも速く書き換えることができない。
数種類のＳＲＡＭ（Static Random Access Memory）を実装し、それらを切り替えるマルチコンテキスト技術が知られている。このマルチコンテキスト技術では、動作周波数より速く切り替えを実行することで、ダイナミックリコンフィギャラブル回路と同じ機能を実現している。現在のＦＰＧＡのメモリとして、揮発性のＳＲＡＭを用いるのが主流である。ＳＲＡＭを用いた場合は、データ保持中は電源を入れ続けなければならないため、消費電力が大きいという問題がある。
米国特許第７１９３４３７号明細書
後述するように、ダイナミックリコンフィギャラブル回路のメモリにＳＲＡＭを用いると、各種の問題点が生じる
本実施形態は、ダイナミックリコンフィギャラブル回路に用いることのできるメモリ回路を提供する。
本実施形態のメモリ回路は、一対の第１および第２不揮発性メモリ回路をそれぞれが有する複数のメモリセルであって、前記第１および第２不揮発性メモリ回路はそれぞれ第１乃至第３端子を有する、複数のメモリセルと、各メモリセルの前記第１不揮発性メモリ回路の第１端子が接続される第１電源線と、各メモリセルの前記第２不揮発性メモリ回路の第１端子が接続される第２電源線と、各メモリセルの前記第１および第２不揮発性メモリ回路のそれぞれの第２端子が接続される出力線と、前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第１および第２不揮発性メモリ回路のそれぞれの第３端子が接続される、複数の選択信号線と、前記出力線に接続されるスイッチ回路と、を備え、各メモリセルにおける前記第１および第２不揮発メモリ回路はそれぞれ高抵抗状態と低抵抗状態との間で遷移可能であり、前記複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第１および第２不揮発メモリ回路うちの一方が高抵抗状態であって、他方が低抵抗状態であることを特徴とする。
第１参考例によるメモリ回路を示す回路図。 第２参考例によるメモリ回路を示す回路図。 第１実施形態によるメモリ回路を示す回路図。 第１実施形態の変形例によるメモリ回路を示す回路図。 第２実施形態によるメモリ回路を示す回路図。 第２実施形態のメモリ回路に用いられる不揮発性メモリトランジスタを示す断面図。 図７（ａ）、７（ｂ）は、第２実施形態に係るメモリセルの状態を説明する図。 図８（ａ）、８（ｂ）は、第２実施形態に係るメモリセルの書き込みを説明する図。 不揮発性メモリトランジスタのドレイン電流特性を示す図。 第３実施形態によるメモリ回路を示す回路図。 第３実施形態の変形例によるメモリ回路を示す回路図。 図１２（ａ）、１２（ｂ）は、第３実施形態およびその変形例によるメモリ回路の読み出しを説明する図。 第４実施形態によるメモリ回路を示す回路図。 第４実施形態の第１具体例によるメモリ回路を示す回路図。 第４実施形態の第１具体例のメモリ回路で、ＦＮトンネル電流の書き込みを行う場合を説明する図。 第４実施形態の第２具体例によるメモリ回路を示す回路図。 図１７（ａ）乃至１７（ｄ）は、第５実施形態によるＦＰＧＡを示す模式図。 図１８（ａ）乃至１８（ｄ）は、第５実施形態の変形例によるＦＰＧＡを示す模式図。
実施形態を説明する前に、実施形態に至った経緯について説明する。
本願発明者達は、６個のトランジスタから構成されるＳＲＡＭをダイナミックリコンフィギャラブル回路に用いることができるか否かを鋭意検討した。まず、第１参考例として、図１に示すメモリ回路が知られている。
この図１に示す第１参考例のメモリ回路は、複数のメモリセルを備えている。各メモリセルは１個のＳＲＡＭを有している。図１には、２個のメモリセルが示されており、第１および第２のＳＲＡＭ１０１、１０２が表示され、各ＳＲＡＭがメモリセルを構成している。第１および第２のＳＲＡＭ１０１、１０２のそれぞれは、ｐチャネルトランジスタ１２ａ、１２ｂと、ｎチャネルトランジスタ１４ａ、１４ｂと、ｎチャネルトランジスタからなる選択トランジスタ１６ａ、１６ｂを備えている。トランジスタ１２ａ、１４ａは第１インバータ回路を構成し、トランジスタ１２ｂ、１４ｂは第２インバータ回路を構成する。そして第１インバータ回路と第２インバータ回路は交差接続される。すなわち第１インバータ回路の入力端子が第２インバータ回路の出力端子に接続され、第２インバータ回路の入力端子が第１インバータ回路の出力端子に接続される。そして、選択トランジスタ１６ａのソース／ドレインの一方が第１インバータ回路の出力端子に接続され、選択トランジスタ１６ｂのソース／ドレインの一方が第２インバータ回路の出力端子に接続される。
トランジスタ１２ａ、１２ｂのソースが第１電源線ＶＬ１に接続され、トランジスタ１４ａ、１４ｂのソースが第２電源線ＶＬ２に接続される。選択トランジスタ１６ａのソース／ドレインの他方がビット線ＢＬに接続され、選択トランジスタ１６ｂのソース／ドレインの他方が出力線３０に接続される。また、第１のＳＲＡＭ１０１における選択トランジスタ１６ａのゲートが第１書込み選択信号線ＷＬ１に接続され、選択トランジスタ１６ｂのゲートが第１選択信号線ＳＬ１に接続される。第２のＳＲＡＭ１０２における選択トランジスタ１６ａのゲートが第２書込み選択信号線ＷＬ２に接続され、選択トランジスタ１６ｂのゲートが第２選択信号線ＳＬ２に接続される。また、出力線３０はスイッチ回路５０に接続される。
図１に示す第１参考例のメモリ回路における書込みは、以下のように行う。それぞれのＳＲＡＭ１０１、１０２は、それぞれ独立の書き込み選択信号ＷＬ１、ＷＬ２と、共通のビット線ＢＬを用いて書き込みが行われる。ビット線ＢＬを「Ｈ」レベルの状態にして「Ｌ」レベルを出力させたいＳＲＡＭ、例えば第１のＳＲＡＭ１０１においては書き込み選択信号ＷＬ１を「Ｈ」レベルにする。また、ビット線ＢＬを「Ｌ」レベルの状態にして「Ｈ」レベルを出力させたい第２のＳＲＡＭ１０２においては書き込み選択信号ＷＬ２を「Ｈ」レベルにすることで、それぞれのＳＲＡＭ１０１、１０２への書き込みを行うことができる。また、動作はそれぞれの選択信号ＳＬ１、ＳＬ２によってＳＲＡＭ１０１、１０２を選択して読み出しを行う。
このように、図１に示す第１参考例のメモリ回路においては、１つのメモリセルに対して、出力線３０と、２つの電源線ＶＬ１、ＶＬ２と、ビット線ＢＬと、選択信号線ＳＬと、書き込み選択信号線ＷＬとからなる合計６本の配線が必要となる。
これに対し、第２参考例として、図２に示すように、選択信号線と書き込み選択信号線を共通にすることが考えられる。すなわち、第１のＳＲＡＭ１０１の選択トランジスタ１６ａのゲートを第１選択信号線ＳＬ１に接続し、第２のＳＲＡＭ１０１の選択トランジスタ１６ａのゲートを第２選択信号線ＳＬ２に接続する。この場合、各メモリセルに対して、出力線３０と、第１および第２電源線ＶＬ１、ＶＬ２と、ビット線ＢＬと、選択信号線ＳＬとからなる５本の配線が必要となる。
図２に示す第２参考例のメモリ回路の書込みおよび読み出しは、図１に示す第１参考例のメモリ回路と同様に行うことができる。
しかしながら、この第２参考例のメモリ回路では、以下に述べるように２つの問題がある。
一番目の問題は、読み出し時にデータが書き換わる可能性がある。例えばある時間で選択されてスイッチ回路５０に出力されるＳＲＡＭ、例えばＳＲＡＭ１０１の出力が「Ｈ」レベルの場合、ビット線ＢＬは「Ｌ」になっている。その次の時間に「Ｌ」レベルを出力するＳＲＡＭ、例えばＳＲＡＭ１０２が選択されると、そのＳＲＡＭ１０２はビット線ＢＬの容量を充電して「Ｈ」レベルにしなければならない。このときビット線ＢＬを充電するために流れる電流によってこのＳＲＡＭ１０２のデータが書き換わる可能性がある。よって、選択信号を、ＳＲＡＭが書き換わらない程度までゆっくり切り替える必要があり、頻繁な切り替えを必要とするダイナミックリコンフィギャラブル回路には不利である。
二番目の問題は、上記のようにＳＲＡＭの読み出しでビット線の充放電が起きるため、ビット線は各スイッチ回路５０に対応して設ける必要がある。例えば１つのビット線で２つのＳＲＡＭを読み出したとき、一方が「Ｌ」レベルの出力で他方が「Ｈ」レベルの出力であれば、一方のＳＲＡＭから他方のＳＲＡＭに電流が流れ続け、電力を消費し、さらにデータの書き換えが起きる可能性がある。よって、各スイッチ回路のビット線それぞれにさらに選択トランジスタを設ける必要がある。
以上により、ダイナミックリコンフィギャラブル回路において図２に示す回路を用いることは現実的ではなく、実際にはＳＲＡＭを用いるときは１つのＳＲＡＭに対し５本もの電源線および信号線が必要になる。
以下、実施形態について図面を参照して具体的に説明する。
（第１実施形態）
第１実施形態によるメモリ回路を図３に示す。この第１実施形態のメモリ回路１は、複数のメモリセル２１、２２、２３と、選択信号線ＳＬ１、ＳＬ２、ＳＬ３と、第１および第２電源線Ｖ１、Ｖ２と、スイッチ回路５０とを備えている。各メモリセル２ｉ（ｉ＝１，２，３）は一対の第１及び第２不揮発性メモリ回路２ａｉ、２ｂｉを備えている。一対の第１及び第２不揮発性メモリ回路２ａｉ、２ｂｉ（ｉ＝１，２，３）はそれぞれ、第１乃至第３端子を有している。第１不揮発性メモリ回路２ａｉ（ｉ＝１，２，３）は、第１端子が第１電源線ＶＬ１に接続され、第２端子が出力線３０に接続される。また、第２不揮発性メモリ回路２ｂｉ（ｉ＝１，２，３）は、第１端子が第２電源線ＶＬ２に接続され、第２端子が出力線３０に接続される。そして、一対の第１及び第２不揮発性メモリ回路２ａｉ、２ｂｉ（ｉ＝１，２，３）のそれぞれの第３端子は、選択信号線ＳＬｉに接続される。出力線３０はスイッチ回路５０に接続される。
この第１実施形態のメモリ回路においては、同じ選択信号に接続される一対の第１および第２不揮発性メモリ回路２ａｉ、２ｂｉ（ｉ＝１，２，３）は、それぞれ接続されている第１電源線ＶＬ１および第２電源線ＶＬ２と、選択信号線ＳＬｉによって、相補的に書き込みが行われ、メモリセルに情報が書き込まれた状態では、すなわち読み出し時には一方の不揮発性メモリ回路例えば第１不揮発性メモリ回路２ａ１が高抵抗状態、他方の不揮発性メモリ回路例えば第２不揮発性メモリ回路２ｂ１が低抵抗状態になっている。
また、第１電源線ＶＬ１および第２電源線ＶＬ２は、読み出し時（定常状態）では一方が「Ｈ」レベルに、他方が「Ｌ」レベルになっている。例えば、第１電源線ＶＬ１が「Ｈ」レベル、第２電源線ＶＬ２が「Ｌ」レベルで、選択信号線ＳＬ１が読み出し電圧になっているとき、第１電源線ＶＬ１に第１端子が接続されている第１不揮発性メモリ回路２ａ１が低抵抗状態、第２電源線ＶＬ２に第１端子が接続されている第２不揮発性メモリ回路２ｂ１が高抵抗状態になっていると、メモリセル２１の出力として「Ｈ」レベルが出力線３０に出力される。一対の不揮発性メモリ回路の抵抗状態が逆であれば、メモリセル２１の出力として、「Ｌ」レベルが出力線３０に出力される。スイッチ回路５０は、メモリ回路１の出力によって制御される。
このように、第１実施形態においては、各メモリセルに対して、出力線３０と、第１および第２電源線ＶＬ１，ＶＬ２と、選択信号ＳＬの計４本の電源線および信号線となり、メモリセルにＳＲＡＭを使用した場合と比べて配線を削減することができる。
また、第１実施形態においては、メモリセルが相補的な状態となる第１および第２不揮発性メモリ回路を有しているので、消費電力を低減することができるとともに、動作周波数より早く切り替えを行っても、メモリセルの記憶状態が変化することを防止することができる。
以上により、第１実施形態のメモリ回路は、ダイナミックリコンフィギャラブル回路に用いることができる。
なお、図４に示す第１実施形態の変形例のように、出力線３０とスイッチ回路５０との間にインバータからなるバッファ回路３５を設けてもよい。これにより、不揮発メモリ回路の低抵抗時の電流が小さい、またはスイッチ回路５０を制御するのに必要な電流が多い場合でも、スイッチ回路５０を安定に制御できる。
（第２実施形態）
第２実施形態によるメモリ回路を図５に示す。この第２実施形態のメモリ回路１は、図３に示す第１実施形態において、第１および第２不揮発性メモリ回路２ａｉ、２ｂｉ（ｉ＝１，２，３）として、電荷蓄積膜を有する第１および第２不揮発性メモリトランジスタ３ａｉ、３ｂｉを用いた構成となっている。第１および第２不揮発性メモリトランジスタ３ａｉ、３ｂｉ（ｉ＝１，２，３）はそれぞれ、図６に示すように、例えばｐ型半導体層２１に離間して設けられたｎ型のソース２２ａおよびドレイン２２ｂと、ソース２２ａとドレイン２２ｂとの間のチャネル２２ｃとなる半導体層２１上に設けられたトンネル絶縁膜２３と、トンネル絶縁膜２３上に設けられた電荷蓄積膜２４と、電荷蓄積膜２４上に設けられたブロック絶縁膜２５と、ブロック絶縁膜２５上に設けられた制御ゲート２６と、を備えている。なお、図６に示すメモリトランジスタ２ａまたは２ｂはｎチャネルメモリトランジスタであったが、ｐチャネルメモリトランジスタであってもよい。また、電荷蓄積膜２４は、例えばポリシリコンからなるフローティングゲートであってもよいし、電荷をトラップするトラップ絶縁膜（例えば、ＳｉＮ膜）であってもよい。電荷蓄積膜２４がフローティングゲートである場合には、メモリトランジスタ２は、フローティングゲート型メモリトランジスタとも呼ばれる。また、電荷蓄積膜２４がＳｉＮを基本構成物質としたトラップ絶縁膜である場合には、メモリトランジスタ２は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型メモリトランジスタとも呼ばれる。ここで、ゲート電極がポリシリコンである場合はＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Silicon）型メモリトランジスタと呼ばれることもあるが、今回はこれも含めてＭＯＮＯＳ型メモリトランジスタと呼ぶ。
この第２実施形態においては、メモリトランジスタ３ａｉ（ｉ＝１，２，３）は、第３端子である制御ゲート（単にゲートともいう）が選択信号線ＳＬｉに接続され、第１端子であるソース／ドレインの一方が第１電源線ＶＬ１に接続され、第２端子であるソース／ドレインの他方が出力線３０に接続されている。また、メモリトランジスタ３ｂｉ（ｉ＝１，２，３）は、第３端子である制御ゲートが選択信号線ＳＬｉに接続され、第１端子であるソース／ドレインの一方が第２電源線ＶＬ２に接続され、第２端子であるソース／ドレインの他方が出力線３０に接続されている。そして、選択信号を共有する一対の２つのメモリトランジスタ、例えば、選択信号ＳＬ１を共有するメモリトランジスタ３ａ１、３ｂ１は、それぞれ相補的に書き込まれる。すなわち、片方のメモリトランジスタ、例えばメモリトランジスタ３ａ１は電荷蓄積膜に電子が多く蓄積されて閾値が高くなっており、他方のメモリトランジスタ、例えばメモリトランジスタ３ｂ１は逆に電荷蓄積膜に蓄積された電子が少なく、閾値が低くなっている。
次に、第２実施形態のメモリ回路の選択方法について図７（ａ）乃至図８（ｂ）を参照して説明する。本明細書では、図７（ｂ）に示すように、閾値が高い状態を書き込み状態、閾値が低い状態を消去状態と定義する。読み出し時の選択信号は、書き込み状態のメモリトランジスタのリークはなるべく小さく且つ消去状態のメモリトランジスタのオン電流がなるべく高くなるような電圧Ｖｓｅｌｅｃｔに設定される。読み出すメモリ以外の非選択信号は、両方のメモリトランジスタがオフ状態になるような電圧Ｖｏｆｆを印加する（図７（ａ））。選択信号Ｖｓｅｌｅｃｔおよび非選択信号Ｖｏｆｆはメモリトランジスタの特性に依存する。特に非選択信号Ｖｏｆｆは負の電圧の可能性もある。
図８（ａ）、８（ｂ）に示すように、メモリセル２を構成する一対の２つのメモリトランジスタ３ａ、３ｂに選択的にデータを書き込みたい場合、選択信号線ＳＬに選択信号電圧（例えば１０Ｖ）を印加し、書き込みを行いたいメモリトランジスタ（例えばメモリトランジスタ３ｂ）が接続されている電源線（例えば第２電源線ＶＬ２）に書き込み電圧（例えば、４Ｖ）を印加する。なお、書き込みを行わないメモリトランジスタ（例えば、メモリトランジスタ３ａ）に接続されている電源線（例えば第１電源線ＶＬ１）に０Ｖを印加する（図８（ａ））。これは、以下で説明するようにチャネルホットエレクトロン（channel hot electron）を利用した書き込み方式である。チャネルホットエレクトロンは極めて高いエネルギー有している電子で、トランジスタのドレイン電圧がある値よりも大きくなりチャネルがドレイン端でピンチオフを起こしたときに発生する。ソース／ドレイン間の電位差によって発生したチャネルホットエレクトロンをゲート電圧によって電荷蓄積膜に引き込むことによってメモリの書き込みを実現する。チャネルホットエレクトロンを用いた書き込み方式の場合、ＦＮ（Fowler-Nordheim）トンネル電流を用いた書き込み方式に比べて個々の端子に印加する電圧の値が小さいという利点がある。なお、電圧を印加するタイミングは、選択信号線ＳＬに選択信号電圧を印加してから、第２電源線ＶＬ２に書き込み電圧を印加する（図８（ｂ））。
次に、上記チャネルホットエレクトロンによる書き込み方式について図８（ａ）、８（ｂ）を参照して説明する。選択信号線ＳＬに選択信号電圧（１０Ｖ）を印加すると、第１および第２メモリトランジスタ３ａ、３ｂがともにオン状態になる。ここで、ＦＮトンネル電流としては２０Ｖ程度の電圧が必要なため、この選択信号電圧では両方のメモリトランジスタ３ａ、３ｂに書き込みは生じない。この状態で第２電源線ＶＬ２に書き込み電圧（４Ｖ）を印加すると、メモリトランジスタ３ａとメモリトランジスタ３ｂにおいて、ソースに対するゲート電位差（以下、駆動電圧ともいう）に差が生じる。すなわち、メモリトランジスタ３ａでは駆動電圧が１０Ｖであるのに対し、メモリトランジスタ３ｂでは駆動電圧が６Ｖになる。一般にトランジスタのチャネル抵抗は駆動電圧が大きいほど小さくなるため、メモリトランジスタ３ｂよりもメモリトランジスタ３ａのほうが低抵抗状態となる。ここで、メモリトランジスタ３ａのチャネル抵抗をＲ１、メモリトランジスタ３ｂのチャネル抵抗をＲ２とし、第１電源線ＶＬ１、第２電源線ＶＬ２に印加する電圧をそれぞれＶＢＬ１、ＶＢＬ２とし、メモリ出力ノードＱすなわち出力線３０の電位をＶＱとすると、ＶＱは以下の式で表される。
ＶＱ＝（Ｒ１／（Ｒ１＋Ｒ２））×（ＶＢＬ２−ＶＢＬ１）
ここでＲ１＜Ｒ２であるから、ＶＱは（ＶＢＬ２−ＶＢＬ１）／２よりも小さくなる。すなわち電位ＶＱは、電圧ＶＢＬ２よりも電圧ＶＢＬ１に近い電位となり、メモリトランジスタ３ａのソース／ドレイン間電圧よりもメモリトランジスタ３ｂのソース／ドレイン間電圧のほうが大きくなる。
前述したように、チャネルホットエレクトロンはトランジスタのチャネルがドレイン端でピンチオフするときに発生するが、ソースドレイン間電圧を大きくしていくと、ある電圧（Ｖｄｓａｔ）に達したところでピンチオフが生じ、いったんピンチオフが生じるとトランジスタのドレイン電流は飽和する。
このような、様々な駆動電圧に対するドレイン電流特性を図９に示す。すなわち、図９は、様々な駆動電圧Ｖｄｒｉｖｅをパラメータに取った場合の、ドレイン電流に対するソース／ドレイン間電圧依存性を示す。図９において、駆動電圧Ｖｄｒｉｖｅとして、５種類の電圧Ｖ１乃至Ｖ５を取った場合のドレイン電流特性を示している。ここで、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５である。点線はチャネルがピンチオフする点を表したものであり、一般に駆動電圧が大きいほど飽和電圧Ｖｄｓａｔは大きくなる。
図８に示すメモリ回路において、第２メモリトランジスタ３ｂの駆動電圧よりも第１メモリトランジスタ３ａの駆動電圧のほうが大きいため、ピンチオフに必要なソースドレイン間電圧も第１メモリトランジスタ３ａのほうが第２メモリトランジスタ３ｂよりも大きい。しかし前述したように、第１メモリトランジスタ３ａのソースドレイン間電圧は第２メモリトランジスタ３ｂのソースドレイン間電圧よりも小さい。このため、ピンチオフに必要なソースドレイン間電圧が第１メモリトランジスタ３ａでは得られず、チャネルホットエレクトロンによる書き込みは生じない。これに対して、第２メモリトランジスタ３ｂにおいては相対的に駆動電圧が小さく、ソースドレイン間電圧が大きいため、チャネルのピンチオフが生じ、チャネルホットエレクトロンによるメモリの書き込みが生じ、選択的に書き込みを行うことができる。
メモリを消去する場合には、基板電極（メモリトランジスタ３ａ、３ｂが形成されている半導体層２１に印加する電極）に０Ｖの電圧を与えた状態で選択信号線ＳＬに負の消去電圧を印加することで行う。消去電圧は例えば−２０Ｖである。このとき、同じ選択信号線ＳＬに接続されたメモリセルは一括で消去される。
このように、第２実施形態においても第１実施形態と同様に、各メモリセルに対して、出力線３０と、第１および第２電源線ＶＬ１，ＶＬ２と、選択信号ＳＬの計４本の電源線および信号線となり、メモリセルにＳＲＡＭを使用した場合と比べて配線を削減することができる。
また、第２実施形態においては、第１実施形態と同様に、メモリセルが相補的な状態となる第１および第２不揮発性メモリトランジスタを有しているので、消費電力を低減することができるとともに、動作周波数より早く切り替えを行っても、メモリセルの記憶状態が変化することを防止することができる。
以上により、第２実施形態のメモリ回路は、第１実施形態と同様に、ダイナミックリコンフィギャラブル回路に用いることができる。
なお、図４に示す第１実施形態の変形例のように、出力線３０とスイッチ回路５０との間にインバータからなるバッファ回路３５を設けてもよい。
（第３実施形態）
第３実施形態によるメモリ回路を図１０に示す。この第３実施形態のメモリ回路１は、図３に示す第１実施形態において、第１不揮発性メモリ回路２ａｉ（ｉ＝１，２，３）として、直列に接続された抵抗変化型メモリ素子４ａｉと選択トランジスタ５ａｉとを用い、第２不揮発性メモリ回路２ｂｉ（ｉ＝１，２，３）として、直列に接続された抵抗変化型メモリ素子４ｂｉと選択トランジスタ５ｂｉとを用いた構成となっている。すなわち、第１不揮発性メモリ回路２ａｉ（ｉ＝１，２，３）においては、抵抗変化型メモリ素子４ａｉの一端子が出力線３０に接続され、他の端子が選択トランジスタ５ａｉのソース／ドレインの一方に接続される。そして、選択トランジスタ５ａｉ（ｉ＝１，２，３）はソース／ドレインの他方が第１電源線ＶＬ１に接続され、ゲートが選択信号線ＳＬｉに接続される。また、第２不揮発性メモリ回路２ｂｉ（ｉ＝１，２，３）においては、抵抗変化型メモリ素子４ｂｉの一端子が出力線３０に接続され、他の端子が選択トランジスタ５ｂｉのソース／ドレインの一方に接続される。そして、選択トランジスタ５ｂｉ（ｉ＝１，２，３）はソース／ドレインの他方が第２電源線ＶＬ２に接続され、ゲートが選択信号線ＳＬｉに接続される。なお、図１１に示す第３実施形態の変形例のように、抵抗変化型メモリ素子と選択トランジスタの接続配置を図１０に示す第３実施形態の場合と逆に配置してもよい。
各メモリセル２ｉ（ｉ＝１，２，３）の抵抗変化型メモリ素子４ａｉおよび抵抗変化型メモリ素子４ｂｉは、一方が高抵抗状態で、他方が低抵抗状態となっており、書き込みを行うことによって、一方が低抵抗状態で、他方が高抵抗状態となるように、することができる。
抵抗変化型メモリ素子としては、２つの磁性層の間にトンネルバリア層を挟んだ構造を有するＭＴＪ（Magnetic Tunnel Junction）素子、２つの電極の間に遷移金属酸化物層を挟み遷移金属酸化物の酸素欠損の移動を利用する構造の酸化還元型抵抗変化素子、または２つの電極の間に例えば半導体層を挟み半導体層内部の金属等のイオンの移動を利用するイオン伝導型抵抗変化素子等を用いることができる。
この第３実施形態においても、第１および第２実施形態と同様に、２つの抵抗変化型メモリ素子には相補的な書き込みが行われる。すなわち、各メモリセル２ｉ（ｉ＝１，２，３）においては、一方の抵抗変化型メモリ素子、例えば抵抗変化型メモリ素子４ａｉは高抵抗状態に、他方の抵抗変化型メモリ素子、例えば抵抗変化型メモリ素子４ｂｉは低抵抗状態になるように書き込みが行われる。これら抵抗変化型メモリ素子４ａｉ、４ｂｉ（ｉ＝１，２，３）を選択するために、選択信号線ＳＬｉを共有するスイッチトランジスタ５ａｉ、５ｂｉが用いられる。選択信号は、スイッチトランジスタ５ａｉ、５ｂｉがオンするゲート電圧が用いられ、非選択信号にはオフするゲート電圧が用いられる。
まず、メモリセル２１に書き込みを行う場合について説明する。この場合、メモリセル２１が接続されている選択信号線ＳＬ１に選択信号を印加し、他のメモリセル２２が接続されている選択信号線ＳＬ２には非選択信号を印加する。すると、メモリセル２１の選択トランジスタ５ａ１、５ｂ１はオン状態となるが、他のメモリセル２２の選択トランジスタ５ａ２、５ｂ２はオフ状態となる。そして、例えば第１電源線ＶＬ１からメモリセル２１を介して第２電源線ＶＬ２に書き込み電流を流す。すると、メモリセル２１の抵抗変化型メモリ素子４ａ１、４ｂ１のうち、一方が低抵抗状態に、他方が高抵抗状態になる。例えば、抵抗変化型メモリ素子４ａ１が低抵抗状態になり、抵抗変化型メモリ素子４ｂ１が高抵抗状態になる。なお、これとは逆に、抵抗変化型メモリ素子４ａ１が高抵抗状態にし、抵抗変化型メモリ素子４ｂ１が低抵抗状態にするには、逆方向に第２電源線ＶＬ２からメモリセル２１を介して第１電源線ＶＬ１に書き込み電流を流す。このようにして、各メモリセルに書き込みを行うことができる。書き込みは、第３実施形態およびその変形例とも同じように行うことができる。なお、スイッチ回路５０と出力線３０との間に、書き込み時にオフし、読み出し時にオンするスイッチ、例えばトランジスタを設けてもよい。
次に、このように書き込みが行われたメモリの読み出しについて説明する。第１電源線ＶＬ１および第２電源線ＶＬ２は、読み出し時（定常状態）では一方が「Ｈ」レベルに、他方が「Ｌ」レベルになっている。例えば、第１電源線ＶＬ１が「Ｈ」レベル、第２電源線ＶＬ２が「Ｌ」レベルとする。メモリセル２１が接続されている選択信号線ＳＬ１に選択信号を印加し、他のメモリセル２２が接続されている選択信号線ＳＬ２には非選択信号を印加する。すると、選択トランジスタ５ａ１および５ｂ２がオン状態になり、他の選択トランジスタはオフ状態になる。これにより、相補的に書きこまれた抵抗変化型メモリ素子の状態によって、スイッチ回路に出力される。例えば、抵抗変化型メモリ素子４a１が低抵抗状態、４ｂ１が高抵抗状態である場合は、４a１が接続されている電源線ＶＬ１の信号すなわち「Ｈ」レベルが出力される。
図１０および図１１で示した第３実施形態の動作について図１２（ａ）、１２（ｂ）を参照して説明する。メモリ出力３０は選択されるメモリセルによって充放電を繰り返す。抵抗変化型メモリ素子のオフ抵抗が低い素子の場合は、それよりもオフ抵抗の高い選択トランジスタをメモリセルの出力側に接続することが好ましい（図１２（ｂ））。これにより、充電時のリーク電流を低減し、消費電力を下げることができる。これに対し、抵抗変化型メモリが出力側に接続された場合は、非選択のメモリ回路２ａ２の抵抗変化型メモリでリーク電流が起き、消費電力が増大する（図１２（ａ））。
このように、第３実施形態においても第１実施形態と同様に、各メモリセルに対して、出力線３０と、第１および第２電源線ＶＬ１，ＶＬ２と、選択信号ＳＬの計４本の電源線および信号線となり、メモリセルにＳＲＡＭを使用した場合と比べて配線を削減することができる。
また、第３実施形態においては、第１実施形態と同様に、メモリセルが相補的な状態となる第１および第２不揮発性抵抗変化型素子を有しているので、消費電力を低減することができるとともに、動作周波数より早く切り替えを行っても、メモリセルの記憶状態が変化することを防止することができる。
以上により、第３実施形態のメモリ回路は、第１実施形態と同様に、ダイナミックリコンフィギャラブル回路に用いることができる。
なお、図４に示す第１実施形態の変形例のように、出力線３０とスイッチ回路５０との間にインバータからなるバッファ回路３５を設けてもよい。
（第４実施形態）
第４実施形態によるメモリ回路を図１３に示す。この第４実施形態によるメモリ回路１は、第１実施形態において、第１および第２不揮発性メモリ回路の出力が出力制御信号によって制御された構成であり、出力制御信号を第１および第２不揮発性メモリ回路に伝送するための出力制御信号線ＯＣＬを新たに設けた構成となっている。
この第４実施形態においては、出力制御信号によってメモリセルからの出力信号が遮断される。
第１および第２参考例で述べたように、メモリセルにＳＲＡＭを用いたメモリ回路でも信号線５本で構成することが出来るが現実的ではない。しかしながら、図１４に示す第４実施形態の第１具体例のように、第１および第２不揮発性メモリ回路としてそれぞれ、直列に接続された不揮発性メモリトランジスタと選択トランジスタとを備えるようにすることにより、選択信号をゆっくり切り替えなければならないという制約はなく、また不揮発性であるのでデータが書き換わる危険性もない。
図１４に示す第１具体例のメモリ回路１においては、各メモリセル２ｉ（ｉ＝１，２，３）は、第１不揮発性メモリ回路２ａｉと、第２不揮発性メモリ回路２ｂｉとを備えている。
第１不揮発性メモリ回路２ａｉ（ｉ＝１，２，３）は、不揮発性メモリトランジスタ６ａｉと、選択トランジスタ７ａｉとを備えている。不揮発性メモリトランジスタ６ａｉ（ｉ＝１，２，３）は、ソース／ドレインの一方が第１電源線ＶＬ１に接続され、他方が選択トランジスタ７ａｉのソース／ドレインの他方に接続され、ゲートが選択信号線ＳＬｉに接続されている。また、選択トランジスタ７ａｉ（ｉ＝１，２，３）は、ソース／ドレインの他方が出力線３０に接続され、ゲートが出力制御信号線ＯＣＬに接続されている。
一方、第２不揮発性メモリ回路２ｂｉ（ｉ＝１，２，３）は、不揮発性メモリトランジスタ６ｂｉと、選択トランジスタ７ｂｉとを備えている。不揮発性メモリトランジスタ６ｂｉ（ｉ＝１，２，３）は、ソース／ドレインの一方が第２電源線ＶＬ２に接続され、他方が選択トランジスタ７ｂｉのソース／ドレインの他方に接続され、ゲートが選択信号線ＳＬｉに接続されている。また、選択トランジスタ７ｂｉ（ｉ＝１，２，３）は、ソース／ドレインの他方が出力線３０に接続され、ゲートが出力制御信号線ＯＣＬに接続されている。出力線３０はスイッチ回路５０に接続されている。
このように構成された第４実施形態の第１具体例のメモリ回路においては、複数のメモリセルに対して共通の出力制御信号線ＯＣＬは、動作時は接続される選択トランジスタがどちらもオン状態になるような電圧が印加され、メモリセルの出力が出力線３０に出力される。一方、メモリセルへの書き込み時には、選択トランジスタがオフ状態になるような電圧を出力制御信号線ＯＣＬに印加することで、スイッチ回路５０への電圧印加を防止する。これにより、ＦＮトンネル電流の書き込みを行うことができる。
図１４に示す第４実施形態の第１具体例のメモリ回路で、ＦＮトンネル電流の書き込みを行う場合について図１５を参照して説明する。出力制御信号線に選択トランジスタをオフ状態にする電圧を印加する。例えば、書き込みを行うメモリセル、例えばメモリセル２１に接続された選択信号線ＳＬ１に２０Ｖを印加し、第１電源線ＶＬ１の電圧を０Ｖ、第２電源線ＶＬ２の電圧を例えば７Ｖにすることで第１電源線ＶＬ１に接続されたメモリトランジスタ６ａ１に書き込みを行う（図１５）。第２電源線ＶＬ２に接続されたメモリトランジスタ６ｂ１の駆動電圧は１３Ｖ程度となり、ＦＮ電流による書き込みは起こらない。しかし、第２電源線ＶＬ２に接続されたメモリトランジスタ５ｂ１は当然オン状態になっており、第２電源線ＶＬ２に印加した７Ｖの電圧が出力制御信号線によってオフ状態になっている選択トランジスタ７ｂ１のソース／ドレインの一方に印加される。このため、この選択トランジスタ７ｂ１のゲート破壊耐圧が高いものが必要となる。具体的には、選択トランジスタのゲート絶縁膜を厚くする、または例えばＨｉｇｈ−ｋ絶縁膜を用いることが考えられる。なお、Ｈｉｇｈ−ｋ絶縁膜は、ＳｉＯ２と比べて大きな誘電率を有している絶縁膜であり、例えば、ＨｆＯ、ＺｒＯ、ＡｌＯ等が挙げられる。
また、図１６に示す第４実施形態の第２具体例によるメモリ回路のように構成してもよい。この第２具体例のメモリ回路は、図１４に示す第１具体例のメモリ回路において、選択トランジスタ７ａｉ（ｉ＝１，２，３）、７ｂｉ（ｉ＝１，２，３）を不揮発性メモリトランジスタ８ａｉ（ｉ＝１，２，３）、８ｂｉ（ｉ＝１，２，３）に置き換えた構成となっている。
この第２具体例のメモリ回路においては、出力制御信号線ＯＣＬには二つのメモリトランジスタ８ａｉ（ｉ＝１，２，３）、８ｂｉ（ｉ＝１，２，３）がオン状態もしくはオフ状態になるようなゲート電圧が印加される。メモリトランジスタ８ａｉ（ｉ＝１，２，３）、８ｂｉ（ｉ＝１，２，３）は、ゲートが複数の層が積層された構造を有しているためゲート破壊耐圧も高いという利点がある。また、メモリトランジスタ６ａｉ（ｉ＝１，２，３）、６ｂｉ（ｉ＝１，２，３）と同じ工程で作製することが可能となるために、作製しやすい。
（第５実施形態）
第５実施形態によるＦＰＧＡを図１７（ａ）乃至１７（ｄ）に示す。この第５実施形態のＦＰＧＡは、図１７（ａ）に示すように、基本的な論理情報を実現するロジックブロック（以下、ＬＢともいう）と、各ＬＢを任意に接続するスイッチブロック（以下、ＳＢともいう）を含む基本タイルが配置された構成を有している。それぞれのブロックを構成する回路には、図１７（ｂ）乃至図１７（ｄ）に示すように、メモリ回路が含まれている。これらのメモリ回路を書き換えることで、ＦＰＧＡ全体で任意の論理を実現する。
この第５実施形態のＦＰＧＡにおいて用いられるメモリ回路として、第１乃至第４実施形態およびそれらの変形例、または具体例のメモリ回路を用いる。なお、図１８（ａ）乃至図１８（ｄ）においては、複数種類のメモリ回路を備えており、これらの複数種類のメモリ回路を切り替えて使用する。なお、図１８（ａ）乃至１８（ｄ）に示す変形例のように、１種類のメモリ回路を複数個備えるように構成してもよい。
このような構成とすることにより、電源線および信号線の本数を削減することができ、ＦＰＧＡのサイズを小さくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ メモリ回路
２１〜２３ メモリセル
２ａ１〜２ａ３ 不揮発性メモリ回路（不揮発性メモリトランジスタ）
２ｂ１〜２ｂ３ 不揮発性メモリ回路（不揮発性メモリトランジスタ）
３ａ１〜３ａ３ 不揮発性メモリトランジスタ
３ｂ１〜３ｂ３ 不揮発性メモリトランジスタ
４ａ１〜４ａ３ 抵抗変化型メモリ素子
４ｂ１〜４ｂ３ 抵抗変化型メモリ素子
５ａ１〜５ａ３ 選択トランジスタ
５ｂ１〜５ｂ３ 選択トランジスタ
６ａ１〜６ａ３ 不揮発性メモリトランジスタ
６ｂ１〜６ｂ３ 不揮発性メモリトランジスタ
７ａ１〜７ａ３ 選択トランジスタ
７ｂ１〜７ｂ３ 選択トランジスタ
８ａ１〜８ａ３ 不揮発性メモリトランジスタ
８ｂ１〜８ｂ３ 不揮発性メモリトランジスタ
３０ 出力線
３５ バッファ回路
５０ スイッチ回路
ＶＬ１ 第１電源線
ＶＬ２ 第２電源線
ＳＬ１〜ＳＬ３ 選択信号線

Claims (8)

  1. 一対の第１および第２不揮発性メモリ回路をそれぞれが有する複数のメモリセルであって、前記第１および第２不揮発性メモリ回路はそれぞれ第１乃至第３端子を有する、複数のメモリセルと、
    各メモリセルの前記第１不揮発性メモリ回路の第１端子が接続される第１電源線と、
    各メモリセルの前記第２不揮発性メモリ回路の第１端子が接続される第２電源線と、
    各メモリセルの前記第１および第２不揮発性メモリ回路のそれぞれの第２端子が接続される出力線と、
    前記複数のメモリセルに対応して設けられる複数の選択信号線であって、それぞれの選択信号線には対応するメモリセルにおける前記第１および第２不揮発性メモリ回路のそれぞれの第３端子が接続される、複数の選択信号線と、
    前記出力線に接続されるスイッチ回路と、
    を備え、
    各メモリセルにおける前記第１および第２不揮発メモリ回路はそれぞれ高抵抗状態と低抵抗状態との間で遷移可能であり、
    前記複数のメモリセルの一つのメモリセルが情報を記憶している状態では、前記一つのメモリセル内の前記第１および第２不揮発メモリ回路うちの一方が高抵抗状態であって、他方が低抵抗状態であることを特徴とするメモリ回路。
  2. 第１および第２不揮発性メモリ回路は、第１および第２不揮発性メモリトランジスタであり、
    前記第１不揮発性メモリトランジスタは、ソース／ドレインの一方が前記第１電源線に接続され、ソース／ドレインの他方が前記出力線に接続され、ゲートが前記選択信号線に接続され、
    前記第２不揮発性メモリトランジスタは、ソース／ドレインの一方が前記第２電源線に接続され、ソース／ドレインの他方が前記出力線に接続され、ゲートが対応する前記選択信号線に接続されることを特徴とする請求項１記載のメモリ回路。
  3. 前記第１および第２不揮発性メモリトランジスタは、フローティングゲート型不揮発性メモリトランジスタであることを特徴とする請求項２記載のメモリ回路。
  4. 前記第１および第２不揮発性メモリトランジスタは、ＭＯＮＯＳ型不揮発性メモリトランジスタであることを特徴とする請求項２記載のメモリ回路。
  5. 前記第１不揮発性メモリ回路は、一端が前記第１電源線および前記出力線の一方に接続される第１抵抗変化型メモリ素子と、ソース／ドレインの一方が前記第１抵抗変化型メモリ素子の他端に接続され、ソース／ドレインの他方が前記第１電源線および前記出力線の他方に接続され、ゲートが対応する前記選択信号線に接続される第１選択トランジスタと、を備え、
    前記第２不揮発性メモリ回路は、一端が前記第２電源線および前記出力線の一方に接続される第２抵抗変化型メモリ素子と、ソース／ドレインの一方が前記第２抵抗変化型メモリ素子の他端に接続され、ソース／ドレインの他方が前記第２電源線および前記出力線の他方に接続され、ゲートが対応する前記選択信号線に接続される第２選択トランジスタと、を備え、
    ていることを特徴とする請求項１記載のメモリ回路。
  6. 前記第１および第２不揮発性メモリ回路の出力を制御する出力制御信号を伝送する出力制御信号線をさらに備えていることを特徴とする請求項１記載のメモリ回路。
  7. 前記第１不揮発性メモリ回路は、ソース／ドレインの一方が前記第１電源線に接続され、ゲートが対応する前記選択信号線に接続される第１不揮発性メモリトランジスタと、ソース／ドレインの一方が前記第１不揮発性メモリトランジスタのソース／ドレインの他方に接続され、ソース／ドレインの他方が前記出力線の他方に接続され、ゲートが前記出力制御信号線に接続される第１選択トランジスタと、を備え、
    前記第２不揮発性メモリ回路は、ソース／ドレインの一方が前記第２電源線に接続され、ゲートが対応する前記選択信号線に接続される第２不揮発性メモリトランジスタと、ソース／ドレインの一方が前記第２不揮発性メモリトランジスタのソース／ドレインの他方に接続され、ソース／ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第２選択トランジスタと、を備え、
    ていることを特徴とする請求項６記載のメモリ回路。
  8. 前記第１不揮発性メモリ回路は、ソース／ドレインの一方が前記第１電源線に接続され、ゲートが対応する前記選択信号線に接続される第１不揮発性メモリトランジスタと、ソース／ドレインの一方が前記第１不揮発性メモリトランジスタのソース／ドレインの他方に接続され、ソース／ドレインの他方が前記出力線の他方に接続され、ゲートが前記出力制御信号線に接続される第２不揮発性メモリトランジスタと、を備え、
    前記第２不揮発性メモリ回路は、ソース／ドレインの一方が前記第２電源線に接続され、ゲートが対応する前記選択信号線に接続される第３不揮発性メモリトランジスタと、ソース／ドレインの一方が前記第３不揮発性メモリトランジスタのソース／ドレインの他方に接続され、ソース／ドレインの他方が前記出力線に接続され、ゲートが前記出力制御信号線に接続される第４不揮発性メモリトランジスタと、を備え、
    ていることを特徴とする請求項６記載のメモリ回路。
JP2012032960A 2012-02-17 2012-02-17 メモリ回路 Expired - Fee Related JP5677339B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012032960A JP5677339B2 (ja) 2012-02-17 2012-02-17 メモリ回路
US13/719,775 US20130215670A1 (en) 2012-02-17 2012-12-19 Memory circuit and field programmable gate array

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012032960A JP5677339B2 (ja) 2012-02-17 2012-02-17 メモリ回路

Publications (2)

Publication Number Publication Date
JP2013171593A true JP2013171593A (ja) 2013-09-02
JP5677339B2 JP5677339B2 (ja) 2015-02-25

Family

ID=48982159

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012032960A Expired - Fee Related JP5677339B2 (ja) 2012-02-17 2012-02-17 メモリ回路

Country Status (2)

Country Link
US (1) US20130215670A1 (ja)
JP (1) JP5677339B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8842475B2 (en) 2012-03-28 2014-09-23 Kabushiki Kaisha Toshiba Configuration memory
US9276581B2 (en) 2014-02-21 2016-03-01 Kabushiki Kaisha Toshiba Nonvolatile programmable logic switch

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2012039415A1 (ja) * 2010-09-21 2014-02-03 日本電気株式会社 半導体装置およびその制御方法
JP5613188B2 (ja) 2012-02-13 2014-10-22 株式会社東芝 プログラマブルロジックスイッチ
TWI493548B (zh) * 2013-01-31 2015-07-21 Ind Tech Res Inst 可組態邏輯區塊及其操作方法
CN111161775B (zh) * 2019-11-26 2023-03-14 华东师范大学 一种静态随机存取存储器
US11605430B2 (en) * 2021-03-03 2023-03-14 Sandisk Technologies Llc Control gate signal for data retention in nonvolatile memory

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467396A (ja) * 1990-07-02 1992-03-03 Fujitsu Ltd 半導体不揮発性記憶素子及び記憶装置
JP2004220759A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体記憶装置
US20040225980A1 (en) * 2003-02-14 2004-11-11 Stmicroelectronics S.R.L. Architecture for a connection block in reconfigurable gate arrays
US20080025091A1 (en) * 2004-09-09 2008-01-31 Actel Corporation Non-volatile memory cells in a field programmable gate array
US20100177560A1 (en) * 2009-01-15 2010-07-15 Altera Corporation Non-volatile memory circuit including voltage divider with phase change memory devices
JP2011003275A (ja) * 2010-10-07 2011-01-06 Renesas Electronics Corp 半導体集積回路
JP2011172084A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体集積回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5847993A (en) * 1997-06-23 1998-12-08 Xilinx, Inc. Non-volatile programmable CMOS logic cell and method of operating same
US6002610A (en) * 1998-04-30 1999-12-14 Lucent Technologies Inc. Non-volatile memory element for programmable logic applications and operational methods therefor
JP2000200842A (ja) * 1998-11-04 2000-07-18 Sony Corp 不揮発性半導体記憶装置、製造方法および書き込み方法
US6356478B1 (en) * 2000-12-21 2002-03-12 Actel Corporation Flash based control for field programmable gate array
US7697330B1 (en) * 2007-12-20 2010-04-13 Actel Corporation Non-volatile memory array having drain-side segmentation for an FPGA device
KR101182423B1 (ko) * 2008-12-17 2012-09-12 한국전자통신연구원 상변화 메모리 소자를 이용한 필드프로그래머블 게이트 어레이(ｆｐｇａ)의 프로그래머블 논리 블록

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0467396A (ja) * 1990-07-02 1992-03-03 Fujitsu Ltd 半導体不揮発性記憶素子及び記憶装置
JP2004220759A (ja) * 2002-12-27 2004-08-05 Toshiba Corp 半導体記憶装置
US20040225980A1 (en) * 2003-02-14 2004-11-11 Stmicroelectronics S.R.L. Architecture for a connection block in reconfigurable gate arrays
US20080025091A1 (en) * 2004-09-09 2008-01-31 Actel Corporation Non-volatile memory cells in a field programmable gate array
US20100177560A1 (en) * 2009-01-15 2010-07-15 Altera Corporation Non-volatile memory circuit including voltage divider with phase change memory devices
JP2011172084A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体集積回路
JP2011003275A (ja) * 2010-10-07 2011-01-06 Renesas Electronics Corp 半導体集積回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8842475B2 (en) 2012-03-28 2014-09-23 Kabushiki Kaisha Toshiba Configuration memory
US9276581B2 (en) 2014-02-21 2016-03-01 Kabushiki Kaisha Toshiba Nonvolatile programmable logic switch

Also Published As

Publication number Publication date
US20130215670A1 (en) 2013-08-22
JP5677339B2 (ja) 2015-02-25

Similar Documents

Publication Publication Date Title
JP5677339B2 (ja) メモリ回路
US8952720B2 (en) Reconfigurable integrated circuit device and writing method thereof
JP5092001B2 (ja) 半導体集積回路
KR101038635B1 (ko) 강화된 전류 및 강화된 전류 대칭성을 갖는 전류 구동 메모리 셀
US11257544B2 (en) Fast read speed memory device
US8836007B2 (en) Programmable logic switch
US9214465B2 (en) Structures and operational methods of non-volatile dynamic random access memory devices
WO2015012305A1 (ja) リコンフィギュラブル論理回路
US8842475B2 (en) Configuration memory
CN103119718B (zh) 存储器单元结构和方法
TW201440056A (zh) 減少在非揮發記憶體單元中的程式干擾的方法
JP2009267185A (ja) 不揮発性半導体記憶装置
WO2013146039A1 (ja) 半導体記憶装置
TW201320312A (zh) 非揮發記憶單元
JP2014086435A (ja) 不揮発性半導体記憶装置
TWI416526B (zh) Nonvolatile semiconductor memory device
US8483004B2 (en) Semiconductor device with transistor storing data by change in level of threshold voltage
US9530502B2 (en) Configuration memory storing data by injecting carriers in gate insulating layer of MISFET
WO2016143383A1 (ja) メモリセルおよび記憶装置
TWI498896B (zh) 非揮發性半導體記憶電路
US8437187B2 (en) Semiconductor integrated circuit including memory cells having non-volatile memories and switching elements
JP6069137B2 (ja) 不揮発性半導体記憶装置
JP4359166B2 (ja) 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法
TWI471863B (zh) 非揮發性記憶體單元及其程式化、抹除和讀取方法
TWI429082B (zh) 非揮發性記憶體單元及其程式化、抹除和讀取方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140203

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140611

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140711

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141202

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141226

LAPS Cancellation because of no payment of annual fees