CN112349717B - 一种FinFET CMOS结构及其制备方法 - Google Patents

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Abstract

本发明公开了一种FinFET CMOS结构及其制备方法，该FinFET CMOS结构包括nFinFET和pFinFET，所述nFinFET包括在半导体衬底上设置的若干第一鳍部和第一栅电极，所述pFinFET包括在半导体衬底上设置的若干第二鳍部和第二栅电极，其中，所述第一鳍部与所述第二鳍部由相同导电类型的半导体材料形成；所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。本发明的FinFET CMOS减少了制备FinFET CMOS的工艺步骤，缩减了工艺过程，从而可以降低工艺难度和制备成本，由此还有益于提升FinFET CMOS及其集成电路的性能与可靠性。

Description

一种FinFET CMOS结构及其制备方法
技术领域
本发明属于半导体技术领域，具体涉及一种FinFET CMOS结构及其制备方法。
背景技术
随着集成电路越来越广泛的应用以及对集成电路功能，尤其是性能要求的增强，作为集成电路基本单元的CMOS(Complementary Metal Oxide Semiconductor fieldEffect Transistor，互补金属氧化物半导体场效应晶体管，简称CMOS)，其性能及工艺水平势必需要不断提升。据此，业界研究者提出了多种新型的CMOS结构方案和相应技术，但CMOS仍由nMOS和pMOS构成的基本结构不变。
在较长时间内被广泛采用的CMOS都是一种平面结构器件，其电流延芯片的水平表面流动，目前该平面结构的CMOS被称为常规CMOS。为了进一步提高和改善CMOS的性能，CMOS逐渐被制造成三维的结构。其中，FinFET(Fin Field-Effect Transistor，鳍式场效应晶体管)就是目前广泛采用的一种高性能、应用于纳米集成电路的CMOS单元结构。FinFET是一种三维结构器件，其形状类似于鱼鳍(Fin)而得名，电流沿鳍的表面流动。FinFET CMOS与常规CMOS一样，由nFinFET和pFinFET构成。FinFET CMOS与常规CMOS相比有诸多明显优势，例如，速度快、功耗低、栅漏电流小、栅控能力强、亚阈特性好等。因此，FinFET CMOS成为了当前纳米级集成电路的主流技术。
但是，FinFET CMOS目前仍然存在制造工艺步骤多、技术复杂、成本高于常规CMOS等问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种FinFET CMOS结构及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种FinFET CMOS结构，包括nFinFET和pFinFET，所述nFinFET包括在半导体衬底上设置的第一鳍部和第一栅电极，所述pFinFET包括在所述半导体衬底上设置的第二鳍部和第二栅电极，其中，
所述第一鳍部与所述第二鳍部由相同导电类型的半导体材料形成；
所述第一栅电极与所述第二栅电极由相同功函数的导电材料形成。
在本发明的一个实施例中，所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的n型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂。
在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.2eV。
在本发明的一个实施例中，所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的p型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂。
在本发明的一个实施例中，所述第一栅电极和所述第二栅电极的功函数的范围为3.8～4.5eV。
在本发明的一个实施例中，所述nFinFET和所述pFinFET的半导体衬底为体Si材料或者SOI材料。
本发明一个实施例还提供一种FinFET CMOS结构的制备方法，用于制备上述任一项实施例所述的FinFET CMOS结构，所述制备方法包括：
选取半导体衬底；
在所述半导体衬底上形成相同导电类型的第一鳍部和第二鳍部；
在所述第一鳍部和所述第二鳍部的顶部和侧壁表面形成栅介质层和相同功函数的第一栅电极和第二栅电极；
对所述第一鳍部制备第一源极区和第一漏极区以形成nFinFET；
对所述第二鳍部制备第二源极区和第二漏极区以形成pFinFET。
在本发明的一个实施例中，在所述半导体衬底上形成相同导电类型的第一鳍部和第二鳍部，包括：
刻蚀所述半导体衬底，在所述半导体衬底上形成相同导电类型的第一鳍部和第二鳍部。
在本发明的一个实施例中，在所述半导体衬底上形成相同导电类型的第一鳍部和第二鳍部，包括：
在所述半导体衬底上形成鳍材料层；
刻蚀所述鳍材料层，在所述半导体衬底上形成所述第一鳍部和所述第二鳍部。
在本发明的一个实施例中，在所述第一鳍部和所述第二鳍部的顶部和侧壁表面形成栅介质层和位于所述栅介质层上的相同功函数的第一栅电极和第二栅电极，包括：
在所述第一鳍部和所述第二鳍部的顶部和侧壁表面生长介质材料以形成所述栅介质层；
在所述栅介质层表面生长同一栅电极材料，以形成具有相同功函数的所述第一栅电极和所述第二栅电极。
本发明的有益效果：
本发明的nFinFET和pFinFET在相同导电类型和优选相同掺杂浓度的半导体材料上制备，这样便不需要分别制备n型区或者p型区。同时，由于本发明的nFinFET和pFinFET的栅电极所采取的材料为相同功函数的导电材料，优选为同一导电材料，由此不需要分别制备nFinFET的栅电极和pFinFET的栅电极，所以本发明的FinFET CMOS减少了制备FinFETCMOS的工艺步骤，缩减了工艺过程，从而降低制备成本和工艺难度，由此对增强FinFETCMOS及其集成电路的性能与可靠性大有益处。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是现有技术提供的一种基于SOI衬底的FinFET CMOS的结构示意图；
图2是现有技术提供的一种基于SOI衬底的FinFET CMOS的部分结构示意图；
图3是现有技术提供的一种基于体硅衬底的FinFET CMOS的结构示意图；
图4是现有技术提供的一种基于体硅衬底的FinFET CMOS的部分结构示意图；
图5是现有技术提供的一种基于SOI衬底的无结FinFET CMOS的结构示意图；
图6是现有技术提供的一种基于体硅衬底的无结FinFET CMOS的结构示意图；
图7是本发明实施例提供的一种FinFET CMOS的结构示意图；
图8是本发明实施例提供的一种n型鳍FinFET CMOS的原理示意图；
图9是本发明实施例提供的一种基于体硅衬底的FinFET CMOS的结构示意图；
图10a～图10f是本发明实施例提供的一种基于体硅衬底的FinFET CMOS结构的制备过程示意图；
图11是本发明实施例提供的另一种基于体硅衬底的FinFET CMOS的结构示意图；
图12a～图12f是本发明实施例提供的另一种基于体硅衬底的FinFET CMOS结构的制备过程示意图；
图13是本发明实施例提供的一种基于SOI衬底的FinFET CMOS的结构示意图；
图14a～图14e是本发明实施例提供的一种基于SOI衬底的FinFET CMOS结构的制备过程示意图；
图15是本发明实施例提供的另一种基于SOI衬底的FinFET CMOS的结构示意图；
图16a～图16e是本发明实施例提供的另一种基于SOI衬底的FinFET CMOS结构的制备过程示意图；
图17是本发明实施例提供的一种基于p型半导体衬底的FinFET CMOS的结构示意图；
图18a～图18g是本发明实施例提供的一种基于p型半导体衬底的FinFET CMOS结构的制备过程示意图；
图19是本发明实施例提供的一种基于n型半导体衬底的FinFET CMOS的结构示意图；
图20a～图20g是本发明实施例提供的一种基于n型半导体衬底的FinFET CMOS结构的制备过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了更好地理解本方案，在介绍本发明所提供的FinFET CMOS结构之前，首先对现有的FinFET CMOS结构进行说明。
FinFET由源极区(Source)、沟道区(channel)、漏极区(Drain)和栅极区(Gate)构成，相应的在源极区、漏极区和栅极区各有一个电极，分别称为源(电)极、漏(电)极和栅(电)极。器件工作时，栅电极是控制端，输出电流由源极区流经沟道区到达漏极区而输出。常规pFinFET与nFinFET的区别依沟道区材料的导电类型而定，若沟道区，即鳍(Fin)为n型半导体，源极区和漏极区即为p型半导体材料，那么该FinFET则为pFinFET；反之，若沟道区，即鳍为p型半导体材料，源极区和漏极区即为n型半导体材料，那么该FinFET则为nFinFET。
请参见图1，图1是现有技术提供的一种基于SOI衬底的FinFET CMOS的结构示意图。图1中的FinFET CMOS是在SOI(Silicon-On-Insulator，绝缘衬底上的硅)的绝缘层上的表层硅制备的nFinFET和pFinFET。其中，该FinFET CMOS的nFinFET的鳍是p型半导体，即，绝缘层上制备nFinFET的表层硅部位是p型区；该FinFET CMOS的pFinFET的鳍是n型半导体，即，绝缘层上制备pFinFET的表层硅部位则必须是n型区，因此，SOI的表层硅上需要制备出p型区和n型区。请参见图2，图2是现有技术提供的一种基于SOI衬底的FinFET CMOS的部分结构示意图，因此，利用SOI所制备的FinFET CMOS需要在表层硅上采用相关工艺方法制备n型区或p型区，而n型鳍(pFinFET)或p型鳍(nFinFET)则分别在n型区或p型区制备。nFinFET的鳍必须是p型半导体材料，因此，在绝缘层上制备nFinFET的表层硅部位必须是p型区，pFinFET的鳍必须是n型半导体材料，在制备pFinFET的Si层部位必须是n型区，基于该技术需求，如果SOI的绝缘层上的表层硅是n型的，那么就需经生长介质、掩蔽刻蚀、扩散或离子注入等工艺步骤后，再形成定域的p型区域，以制备nFinFET的鳍；反之，如果SOI的绝缘层上的Si层是p型的，那么就需经生长介质、掩蔽刻蚀、扩散或离子注入等工艺步骤后，再形成定域的n型区域，以制备pFinFET的鳍。或者在其形成之后，采用其他工艺方法形成n型鳍，或p型鳍。另外，又因为nFinFET和pFinFET对栅电极材料的功函数要求不同，因此，nFinFET和pFinFET的栅电极需要分别制备。
请参见图3和图4，图3是现有技术提供的一种基于体硅衬底的FinFET CMOS的结构示意图，图4是现有技术提供的一种基于体硅衬底的FinFET CMOS的部分结构示意图，图3中的FinFET CMOS是在体硅的表层硅上制备的nFinFET和pFinFET。同理地，在体硅上制备nFinFET的表层硅部位必须是p型区，在制备pFinFET的Si层部位必须是n型区，基于该技术需求，如果体硅的表层硅是n型的，那么就需经生长介质、掩蔽刻蚀、扩散或离子注入等工艺步骤后，再形成定域的p型区域，以制备nFinFET的鳍；反之，如果体硅的Si层是p型的，那么就需经生长介质、掩蔽刻蚀、扩散或离子注入等工艺步骤后，再形成定域的n型区域，以制备pFinFET的鳍。或者在其形成之后，采用其他工艺方法形成n型鳍，或p型鳍。另外，又因为nFinFET和pFinFET对栅电极材料的功函数要求不同，因此，nFinFET和pFinFET的栅电极需要分别制备。
另外，目前还可以通过处于研究发展之中的无结FinFET技术制备得到无结FinFETCMOS，而无结FinFET CMOS，系指nFinFET和pFinFET结构中源极区和漏极区与沟道区之间不存在pn结，即：源极区、漏极区半导体材料的导电类型与沟道区是同一种类型。如，对于nFinFET，它的源极区、漏极区和沟道区都是n型半导体材料，即：鳍是n型半导体；pFinFET的源极区、漏极区和沟道区都是p型半导体材料，即：鳍是p型半导体。请参见图5，图5是现有技术提供的一种基于SOI衬底的无结FinFET CMOS的结构示意图，其是在SOI的绝缘层上的表层硅上制备的无结nFinFET和无结pFinFET，同时参见图6，图6是现有技术提供的一种基于体硅衬底的无结FinFET CMOS的结构示意图，其是在体硅上制备的无结nFinFET和无结pFinFET，而对于图5和图6中两种无结FinFET CMOS，制备无结nFinFET鳍的Si层部位必须是n型区域，制备无结pFinFET鳍的Si层部位必须是p型区域，因此对于n型Si衬底，则还需要形成p型区域，对于p型Si衬底，则还需要形成n型区域；另外，无结nFinFET和无结pFinFET对栅电极材料的功函数不同。因此，无结nFinFET和无结pFinFET也需要分别制备不同功函数的栅电极。
综上所述，在当前集成电路技术中，无论是SOI常规FinFET CMOS技术、SOI无结FinFET CMOS技术，还是体Si常规FinFET CMOS技术、体Si无结FinFET CMOS技术，都存在下述二方面缺点：
1.在FinFET CMOS中，nFinFET的鳍和pFinFET的鳍需要采用不同导电类型的半导体；
2.在FinFET CMOS中，nFinFET的栅电极和pFinFET的栅电极需要采用不同功函数的导电材料。
为此，都需要下述二项关键工艺技术：
1.制备n型区、或p型区；
1)对常规FinFET CMOS技术，无论是SOI常规FinFET CMOS技术，还是体Si常规FinFET CMOS技术，nFinFET需要在p型半导体材料区域制备，pFinFET需要在n型半导体材料区域制备，也就是制备FinFET CMOS需要在形成鳍之前或之后为pFinFET制备n型区或者为nFinFET制备p型区；
2)对无结FinFET CMOS技术，无论是SOI无结FinFET CMOS技术，还是体Si无结FinFET CMOS技术，nFinFET需要在n型半导体材料区域制备，pFinFET需要在p型半导体材料区域制备，也就是制备FinFET CMOS需要在形成鳍之前或之后为nFinFET制备n型区或者为pFinFET制备p型区；
2.分别制备栅电极；
无论是SOI常规FinFET CMOS技术，还是体Si常规FinFET CMOS技术，无论是SOI无结FinFET CMOS技术，还是体Si无结FinFET CMOS技术，它们的nFinFET和pFinFET因栅电极材料的功函数要求不同，因此，需要分别制备，也就是制备FinFET CMOS需要单独用某种导电材料为nFinFET制备一次栅电极，用另一种导电材料单独为pFinFET制备一次栅电极，栅电极需要两次制备工艺。
虽然仅是二项技术，但要实现上述二项技术却需要多次的工艺步骤，由此会带来工艺复杂性大、步骤多、成本高的问题，相应引起的寄生效应又会影响器件和电路的性能及其可靠性。
实施例一
请参见图7，图7是本发明实施例提供的一种FinFET CMOS的结构示意图。基于上述原因，本实施例提供了一种FinFET CMOS结构，该FinFET CMOS结构包括nFinFET和pFinFET，nFinFET包括在半导体衬底10上设置的若干第一鳍部20和第一栅电极30，pFinFET包括在半导体衬底10上设置的若干第二鳍部40和第二栅电极50，其中，第一鳍部20与第二鳍部40由相同导电类型的半导体材料形成；第一栅电极30与第二栅电极50由相同功函数的导电材料形成。需要强调的是，第一鳍部20和第二鳍部40的厚度和掺杂浓度应满足在栅电极功函数作用下完全耗尽的要求。
例如，第一鳍部20与第二鳍部40的材料为掺杂浓度相同的n型半导体材料，nFinFET的第一源极区、第一漏极区为n型掺杂，pFinFET的第二源极区、第二漏极区为p型掺杂。
进一步地，若第一鳍部20和第二鳍部40都在掺杂浓度相同的同一n型半导体材料上制备，那么，第一栅电极30和第二栅电极50采用功函数在该n型半导体材料价带顶附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使鳍完全耗尽，优选地第一栅电极30和第二栅电极50的功函数的范围为4.6～5.2eV，具体取值以鳍的厚度和掺杂浓度等参数而定，此处不做任何限定。
再例如，第一鳍部20与第二鳍部40的材料为掺杂浓度相同的p型半导体材料，nFinFET的第一源极区、第一漏极区为n型掺杂，pFinFET的第二源极区、第二漏极区为p型掺杂。
进一步地，若第一鳍部20与第二鳍部40都在掺杂浓度相同的同一p型半导体材料上制备，那么，第一栅电极30和第二栅电极50采用功函数在该p型半导体材料导带底附近的同一导电材料，且所选取的第一栅电极30和第二栅电极50功函数要使鳍完全耗尽，优选地第一栅电极30和第二栅电极50的功函数范围的范围为3.8～4.5eV，具体取值以鳍的厚度和掺杂浓度等参数而定，此处不做任何限定。
在本实施例中，半导体衬底10可以为体硅衬底或者SOI衬底，因此第一鳍部与第二鳍部可以直接通过刻蚀体硅或者SOI的表层硅材料形成，另外，第一鳍部和第二鳍部的材料还可以为Ge、SiGe、Ⅲ-Ⅴ族或者SiC等，例如可以在硅材料表面外延生长的方式形成这些材料，通过刻蚀形成第一鳍部和第二鳍部。
请参见图8，图8是本发明实施例提供的一种n型鳍FinFET CMOS的原理示意图。通过本实施例所提供的FinFET CMOS结构和图8可知，当电源施加正电压VD，而输入端未接电压，即悬空时，nFinFET和pFinFET都处于截止状态，FinFET CMOS不工作。当输入端接0V时，pFinFET导通，输出端高电平。之后，随输入电压由0V逐渐上升，pFinFET逐渐向截止过渡，nFinFET逐渐向导通过渡，当pFinFET截止，nFinFET导通时，输出低电平。
本实施例的nFinFET和pFinFET的鳍在同一导电类型的半导体材料上制备，且为相同或相近掺杂浓度，优选相同的掺杂浓度，即nFinFET的第一鳍部和pFinFET的第二鳍部同在一定掺杂浓度的p型半导体材料上制备，或同在一定掺杂浓度的n型半导体材料上制备，这样便不需要专门制备n型区或者p型区，从而本实施例的FinFET CMOS结构可以省去制备n型区或者p型区的工艺过程，虽然表面上看省去的是制作n型区或者p型区的关键工艺，但却可减少多次工序步骤，这对缩短工艺周期，控制工艺误差，降低芯片工艺成本，提升器件和电路的性能及可靠性等是极为有益和有利的，而该问题恰是业界所重视和长期关注的核心问题之一。同时，又由于本实施例的nFinFET和pFinFET的栅电极所采取的材料为相同功函数的导电材料，或者优选为同一导电材料，当采用同一导电材料作为栅电极时，则不需要分开制备nFinFET的栅电极和pFinFET的栅电极，据此，虽然是缩减了制备栅电极的关键工艺，但同样可减少多次工艺步骤，缩短工艺周期，控制工艺误差，降低芯片工艺成本。另外，FinFET的栅电极区域是FinFET的敏感区域，栅电极控制FinFET的性能，且栅电极制备的工艺过程会影响FinFET的性能，因此，nFinFET栅电极和pFinFET的栅电极采用功函数相同的同一种导电材料，且只需制备一次，有利于提升FinFET CMOS电路的性能及可靠性。
综上所述，本实施例通过上述方式简化了FinFET CMOS的两项关键工艺技术，减少了制备FinFET CMOS的工艺步骤，缩减了工艺过程、工艺难度，从而可以降低制备成本，由此还可以提升FinFET及其集成电路的成品率、性能与可靠性。另外，本实施例所提供的FinFETCMOS结构还可增加阈值电压调控维度，及提升开关速度。
实施例二
本实施例在上述实施例的基础上，还提供一种FinFET CMOS结构的制备方法，该FinFET CMOS结构的制备方法包括：
步骤2.1、选取半导体衬底10；
步骤2.2、在半导体衬底10上形成相同导电类型的第一鳍部20和第二鳍部40；
步骤2.3、在第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层和相同功函数的第一栅电极30和第二栅电极50；
步骤2.4、对第一鳍部20制备第一源极区和第一漏极区形成nFinFET；
步骤2.5、对第二鳍部40制备第二源极区和第二漏极区形成pFinFET。
进一步地，在一种具体实施方式中，步骤2.2可以具体包括：刻蚀半导体衬底10，在半导体衬底10上形成相同导电类型的第一鳍部20和第二鳍部40。
具体地，可以直接通过刻蚀半导体衬底10从而在掺杂浓度相同或相近的同一导电类型的半导体材料上形成第一鳍部20和第二鳍部40，如半导体衬底10为体硅衬底或者SOI衬底，则可以直接同时刻蚀体硅或者SOI的表层硅，从而形成第一鳍部20和第二鳍部40。
进一步地，在另一种具体实施方式中，步骤2.2还可以具体包括：在半导体衬底10上形成鳍材料层；刻蚀鳍材料层，在半导体衬底10上形成第一鳍部20和第二鳍部40。
具体地，通过在半导体衬底10上例如采用外延工艺形成一层用于形成第一鳍部20和第二鳍部40的鳍材料层，然后根据第一鳍部20和第二鳍部40的结构刻蚀鳍材料层，从而可以在半导体衬底10上形成第一鳍部20和第二鳍部40，鳍材料层例如可以为Ge、SiGe、Ⅲ-Ⅴ族或者SiC等。
进一步地，在一种具体实施方式中，步骤2.3可以具体包括：在第一鳍部20和第二鳍部40的顶部和侧壁表面生长介质材料以形成栅介质层；在栅介质层表面生长同一栅电极材料以形成具有相同功函数的第一栅电极30和第二栅电极50。
具体地，在形成第一鳍部20和第二鳍部40之后，首先需要在所有的第一鳍部20和第二鳍部40顶部和侧壁表面形成栅介质层，然后可以在栅介质层上形成一层用于形成第一栅电极30和第二栅电极50的导电材料，第一鳍部20上对应的为第一栅电极30，第二鳍部40上对应的为第二栅电极50。
综上可知，本实施例的nFinFET和pFinFET在相同导电类型及优选相同掺杂浓度的半导体材料上制备，这样便不需要制备n型区或者p型区，同时，由于本实施例的nFinFET和pFinFET的栅电极所采取的材料为相同功函数的导电材料，尤其是采用同一导电材料，就不需要分开制备nFinFET的栅电极和pFinFET的栅电极，所以本实施例通过该制备方法所制备的FinFET CMOS减少了制备FinFET CMOS的工艺步骤，缩减了工艺过程和工艺难度，从而可以降低制备成本，相关寄生影响也会减小，由此有益于提升FinFET CMOS及其集成电路的性能与可靠性。
需要说明的是，本实施例的制备方法的步骤顺序并不是唯一实现实施例一所提供的FinFET CMOS结构的顺序，其仅是为了便于说明本实施例的制备方法，例如在制备过程中还可以先制备第一源极区、第一漏极区、第二源极区和第二漏极区，再制备栅介质层、第一栅电极和第二栅电极，因此并不能以本实施例的步骤顺序进行限定。
应该明白的是，本实施例制备FinFET CMOS所采取的其他具体工艺手段可以通过现有技术实现，在此不再赘述。
本发明所涉及工艺技术与现有CMOS工艺技术兼容，所以本实施例未给出了全部工艺过程，且部分工艺过程可调换顺序。
实施例三
请参见图9，图9是本发明实施例提供的一种基于体硅衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上还提供一种在体硅上制备的FinFET CMOS结构，即本实施例的半导体衬底10为体硅，则该FinFET CMOS结构包括：nFinFET和pFinFET，nFinFET包括在体硅上设置的若干第一鳍部20，pFinFET包括在体硅上设置的若干第二鳍部40，该体硅包括Si衬底层101和位于Si衬底层之上的Si外延层，Si衬底层101为p型材料，Si外延层为n型材料，第一鳍部20和第二鳍部40是利用位于表层的Si外延层制成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的n型半导体材料；然后在体硅上除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极30和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间设置栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET的第二源极区、第二漏极区均为p型掺杂。
另外，对于鳍部为由n型半导体材料形成的FinFET CMOS结构，在pFinFET的第二鳍部40下方还可以设置一层与第二鳍部40掺杂浓度相同的n型半导体层70，这样有利于FinFET CMOS的设计和性能。
进一步地，对于鳍部为由n型半导体材料形成的FinFET CMOS结构，为提升FinFETCMOS结构的综合性能，pFinFET的第二鳍部40和nFinFET的第一鳍部20可选择(100)面或(110)晶面，或pFinFET的第二鳍部40和nFinFET的第一鳍部20分别选择(110)和(100)晶面。
请参见图10a～图10f，图10a～图10f是本发明实施例提供的一种基于体硅衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在体硅上制备FinFET CMOS结构的方法，该方法包括：
步骤3.1、提供体硅。
请参见图10a，体硅包括Si衬底层101和位于Si衬底层101之上的Si外延层102，Si衬底层为p型材料，Si外延层为n型材料。
步骤3.2、请参见图10b，刻蚀体硅的Si外延层102以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在pFinFET的所有第二鳍部40的下方应保留一定厚度的Si外延层102，并将所保留的Si外延层102作为n型半导体层70，在刻蚀第一鳍部20时，可以刻蚀至Si衬底层101，从而在nFinFET的每个第一鳍部20下部保留一与第一鳍部20的预设横截面的形状和大小相同或相近的第一过渡结构80，第一过渡结构80的材料为p型半导体材料，其中，预设横截面为图10b所示的水平方向的横截面，这样有利于FinFET CMOS的设计和性能。
步骤3.3、请参见图10c，在体硅上除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，第一绝缘层60如为SiO2或者SiN等绝缘材料。
步骤3.4、请参见图10d，在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90，其中栅介质层90的材料例如为高k介质或者SiO2等。
步骤3.5、请参见图10e，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤3.6、请参见图10f，然后在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
实施例四
请参见图11，图11是本发明实施例提供的另一种基于体硅衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上提供另一种在体硅上制备的FinFET CMOS结构，即本实施例的半导体衬底10为体硅，该FinFET CMOS结构包括：nFinFET和pFinFET，nFinFET包括在体硅上设置的若干第一鳍部20，pFinFET包括在体硅上设置的若干第二鳍部40，该体硅包括Si衬底层101和位于Si衬底层之上的Si外延层，Si衬底层101为n型材料，Si外延层为p型材料，第一鳍部20和第二鳍部40是利用位于表层的Si外延层形成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的p型半导体材料；然后在体硅上除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极30和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间设置有栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET的第二源极区、第二漏极区均为p型掺杂。
另外，对于鳍部为由p型半导体材料形成的FinFET CMOS结构，在nFinFET的第一鳍部20下方还可以设置有一层与第一鳍部20掺杂浓度相同的p型半导体层100，这样有利于FinFET CMOS的设计和性能。
进一步地，对于鳍部为由p型半导体材料形成的FinFET CMOS结构，为提升FinFETCMOS结构的综合性能，pFinFET的第二鳍部40和nFinFET的第一鳍部20可选择(100)面或(110)晶面，或pFinFET的第二鳍部40和nFinFET的第一鳍部20分别选择(110)和(100)晶面。
请参见图12a～图12f，图12a～图12f是本发明实施例提供的另一种基于体硅衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在体硅上制备FinFET CMOS结构的方法，该方法包括：
步骤4.1、提供体硅。
请参见图12a，体硅包括Si衬底层101和位于Si衬底层101之上的Si外延层102，Si衬底层101为n型材料，Si外延层102为p型材料。
步骤4.2、请参见图12b，刻蚀体硅的Si外延层102以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在nFinFET的所有第一鳍部20的下方应保留一定厚度的Si外延层102，并将所保留的Si外延层102作为p型半导体层100，在刻蚀第二鳍部40时，可以刻蚀至Si衬底层101，从而在pFinFET的每个第二鳍部40下部保留一与第二鳍部40的预设横截面的形状和大小相同或相近的第二过渡结构110，该第二过渡结构110的材料为n型半导体材料，其中，预设横截面为图12b所示的水平方向的横截面，这样有利于FinFETCMOS的设计和性能。
步骤4.3、请参见图12c，在体硅上除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，第一绝缘层60如为SiO2或者SiN等绝缘材料。
步骤4.4、请参见图12d，在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90，其中栅介质层90的材料例如为高k介质或者SiO2等。
步骤4.5、请参见图12e，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤4.6、请参见图12f，然后在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
实施例五
请参见图13，图13是本发明实施例提供的一种基于SOI衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上还提供一种在SOI上制备的FinFET CMOS结构，即本实施例的半导体衬底10为SOI，该FinFET CMOS结构包括：nFinFET和pFinFET，nFinFET包括在SOI上设置的若干第一鳍部20，pFinFET包括在SOI上设置的若干第二鳍部40，SOI包括衬底层103、位于衬底层103之上的第二绝缘层104、位于第二绝缘层104之上的表层硅，该表层硅为n型材料，则第一鳍部20和第二鳍部40是利用表层硅制成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的n型半导体材料；且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极20和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间还设置栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET的第二源极区、第二漏极区均为p型掺杂。
另外，对于鳍部为由n型半导体材料形成的FinFET CMOS结构，在pFinFET的第二鳍部40下方还可以设置有一层与第二鳍部40掺杂浓度相同的n型半导体层70，在n型半导体层70上除形成第二鳍部40的部位以外的部分设置有一层第一绝缘层60，这样有利于FinFETCMOS的设计和性能。
进一步地，对于鳍部为由n型半导体材料形成的FinFET CMOS结构，为提升FinFETCMOS结构的综合性能，pFinFET的第二鳍部40和nFinFET的第一鳍部20可选择(100)面或(110)晶面，或pFinFET的第二鳍部40和nFinFET的第一鳍部20分别选择(110)和(100)晶面。
请参见图14a～图14e，图14a～图14e是本发明实施例提供的一种基于SOI衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在SOI上制备FinFET CMOS结构的方法，该方法包括：
步骤5.1、提供SOI。
请参见图14a，该SOI包括衬底层103、位于衬底层103之上的第二绝缘层104、位于第二绝缘层104之上的表层硅105，其中表层硅105为n型材料。
步骤5.2、请参见图14b，刻蚀SOI的表层硅105以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在pFinFET的所有第二鳍部40的下方可以保留一定厚度的表层硅105，并将所保留的表层硅105作为n型半导体层70。
步骤5.3、请参见图14c，在n型半导体层70上除形成第二鳍部40的部位以外的部分形成一层第一绝缘层60。
步骤5.4、在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90。
步骤5.5、请参见图14d，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤5.6、请参见图14e，然后在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
实施例六
请参见图15，图15是本发明实施例提供的另一种基于SOI衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上还提供另一种在SOI上制备的FinFET CMOS结构，即本实施例的半导体衬底10为SOI，该FinFET CMOS结构包括：nFinFET和pFinFET，nFinFET包括在SOI上设置的若干第一鳍部20，pFinFET包括在SOI上设置的若干第二鳍部40，SOI包括衬底层103、位于衬底层103之上的第二绝缘层104、位于第二绝缘层104之上的表层硅，该表层硅为p型材料，第一鳍部20和第二鳍部40是利用表层硅制成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的p型半导体材料；且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极30和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间还可设置栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET第二源极区、第二漏极区均为p型掺杂。
另外，对于鳍部为由p型半导体材料形成的FinFET CMOS结构，在nFinFET的第一鳍部20下方还可以设置有一层与第一鳍部20掺杂浓度相同的p型半导体层100，在p型半导体层100上除形成第一鳍部20的部位以外的部分设置有一层第一绝缘层60。
进一步地，对于鳍部为由p型半导体材料形成的FinFET CMOS结构，为提升FinFETCMOS结构的综合性能，pFinFET的第二鳍部40和nFinFET的第一鳍部20可选择(100)面或(110)晶面，或pFinFET的第二鳍部40和nFinFET的第一鳍部20分别选择(110)和(100)晶面。
请参见图16a～图16e，图16a～图16e是本发明实施例提供的另一种基于SOI衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在SOI上制备FinFET CMOS结构的方法，该方法包括：
步骤6.1、提供SOI。
请参见图16a，该SOI包括衬底层103、位于衬底层103之上的第二绝缘层104、位于第二绝缘层104之上的表层硅105，其中表层硅105为p型材料。
步骤6.2、请参见图16b，刻蚀表层硅105以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在nFinFET的所有第一鳍部20的下方应保留一定厚度的表层硅105，并将所保留的表层硅105作为p型半导体层100。
步骤6.3、请参见图16c，在p型半导体层100上除形成第一鳍部20的部位以外的部分设置有一层第一绝缘层60。
步骤6.4、在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90。
步骤6.5、请参见图16d，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤6.6、请参见图16e，在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
实施例七
请参见图17，图17是本发明实施例提供的一种基于p型半导体衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上还提供一种在p型半导体衬底上制备的FinFET CMOS结构，即本实施例的半导体衬底10为p型半导体衬底，且在p型半导体衬底内具有n型区106，该FinFET CMOS结构包括nFinFET和pFinFET，nFinFET包括在p型半导体衬底上设置的若干第一鳍部20，pFinFET包括在n型区106上设置的若干第二鳍部40，在p型半导体衬底上设置有一n型外延层，第一鳍部20和第二鳍部40是利用位于p型半导体衬底上的n型外延层制成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的n型半导体材料；然后在除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极30和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间还设置栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET的第二源极区、第二漏极区均为p型掺杂。
请参见图18a～图18g，图18a～图18g是本发明实施例提供的一种基于p型半导体衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在p型半导体衬底上制备FinFET CMOS结构的方法，该方法包括：
步骤7.1、提供p型半导体衬底。
请参见图18a，半导体衬底10为p型半导体衬底，且在p型半导体衬底内设置有n型区106，如p型半导体衬底为p型Si衬底。
步骤7.2、请参见图18b，在p型半导体衬底和n型区106上制备一层n型外延层120，如n型外延层120为n型Si层。
步骤7.3、请参见图18c，刻蚀n型外延层120以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在刻蚀pFinFET的第二鳍部40时，可以刻蚀至n型区106表面之下，同时所有第二鳍部40的下方仍保留有n型区106，在刻蚀第一鳍部20时，可以刻蚀至p型半导体衬底内，从而在nFinFET的每个第一鳍部20下部保留一与第一鳍部20的预设横截面的形状和大小相同或相近的第一过渡结构80，第一过渡结构80的材料为p型半导体材料，其中，预设横截面为图18c所示的水平方向的横截面。
步骤7.4、请参见图18d，在除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，第一绝缘层60如为SiO2或者SiN等绝缘材料。
步骤7.5、请参见图18e，在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90，其中栅介质层90的材料例如为高k介质或者SiO2等。
步骤7.6、请参见图18f，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤7.7、请参见图18g，然后在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
实施例八
请参见图19，图19是本发明实施例提供的一种基于n型半导体衬底的FinFET CMOS的结构示意图。本实施例在上述实施例的基础上还提供一种在n型半导体衬底上制备的FinFET CMOS结构，即本实施例的半导体衬底10为n型半导体衬底，且在n型半导体衬底内具有p型区107，该FinFET CMOS结构包括nFinFET和pFinFET，nFinFET包括在p型区107上设置的若干第一鳍部20，pFinFET包括在n型半导体衬底10上设置的若干第二鳍部40，在n型半导体衬底上设置有一p型外延层，第一鳍部20和第二鳍部40是利用位于n型半导体衬底上的p型外延层制成，因此第一鳍部20和第二鳍部40的材料为掺杂浓度相同的p型半导体材料；然后在除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，且在第一鳍部20上设置有第一栅电极30、在第二鳍部40上设置有第二栅电极50，nFinFET的第一栅电极30和pFinFET的第二栅电极50采用同一功函数的导电材料，在栅电极和鳍部之间设置栅介质层，与栅介质层接触的鳍部部分为沟道区，位于沟道区两端的分别为源极区、漏极区，其中，nFinFET的第一源极区、第一漏极区均为n型掺杂，pFinFET的第二源极区、第二漏极区均为p型掺杂。
请参见图20a～图20g，图20a～图20g是本发明实施例提供的一种基于n型半导体衬底的FinFET CMOS结构的制备过程示意图，本实施例基于上述内容，还提供一种在n型半导体衬底上制备FinFET CMOS结构的方法，该方法包括：
步骤8.1、提供n型半导体衬底。
请参见图20a，半导体衬底10为n型半导体衬底，且在n型半导体衬底内设置有p型区107，如n型半导体衬底为n型Si衬底。
步骤8.2、请参见图20b，在n型半导体衬底和p型区107上制备一层p型外延层130，如p型外延层130为p型Si层。
步骤8.3、请参见图20c，刻蚀p型外延层130以形成nFinFET所需要的第一鳍部20和pFinFET所需要的第二鳍部40，其中，在刻蚀nFinFET的第一鳍部20时，可以刻蚀至p型区107表面之下，同时所有第一鳍部20的下方仍保留有p型区107，在刻蚀第二鳍部40时，可以刻蚀至n型半导体衬底内，从而在pFinFET的每个第二鳍部40下部保留一与第二鳍部40的预设横截面的形状和大小相同或相近的第二过渡结构110，第二过渡结构110的材料为n型半导体材料，其中，预设横截面为图20c所示的水平方向的横截面。
步骤8.4、请参见图20d，在除形成第一鳍部20和第二鳍部40的部位以外的部分设置有一层第一绝缘层60，第一绝缘层60如为SiO2或者SiN等绝缘材料。
步骤8.5、请参见图20e，在所有第一鳍部20和第二鳍部40的顶部和侧壁表面形成栅介质层90，其中栅介质层90的材料例如为高k介质或者SiO2等。
步骤8.6、请参见图20f，在栅介质层90上淀积和刻蚀栅电极材料以形成第一栅电极30和第二栅电极50。
步骤8.7、请参见图20g，然后在nFinFET的沟道区两侧通过n型掺杂，形成第一源极区、第一漏极区，在pFinFET的沟道区两侧通过p型掺杂，形成第二源极区、第二漏极区，最后实现金属化连接。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (3)

1.一种FinFET CMOS结构，包括nFinFET和pFinFET，其特征在于，所述nFinFET包括在半导体衬底上设置的第一鳍部和第一栅电极，所述pFinFET包括在所述半导体衬底上设置的第二鳍部和第二栅电极，所述半导体衬底的材料为体硅，所述体硅包括Si衬底层和位于Si衬底层之上的Si外延层，所述Si衬底层为p型材料、所述Si外延层为n型材料或者所述Si衬底层为n型材料、所述Si外延层为p型材料，其中，
所述第一鳍部与所述第二鳍部由相同导电类型和掺杂浓度的同一半导体材料形成；
所述第一栅电极与所述第二栅电极由相同功函数的同一导电材料形成；
所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的n型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.2eV，或者，所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的p型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂，所述第一栅电极和所述第二栅电极的功函数的范围为3.8～4.5eV；
当所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的n型半导体材料时，所述第一鳍部与所述第二鳍部的材料为所述体硅上n型材料的Si外延层，所述第一鳍部下部保留一与所述第一鳍部的预设横截面的形状和大小相同的第一过渡结构，所述第一过渡结构的材料为所述体硅的p型半导体材料的Si衬底层，所述第二鳍部下方还设置一层与所述第二鳍部掺杂浓度相同的n型半导体层，所述n型半导体层为所述体硅上n型材料的Si外延层；
当所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的p型半导体材料时，所述第一鳍部与所述第二鳍部的材料为所述体硅上p型材料的Si外延层，所述第一鳍部下方还设置一层与第一鳍部掺杂浓度相同的p型半导体层，所述p型半导体层为所述体硅上p型材料的Si外延层，所述第二鳍部下部保留一与所述第二鳍部的预设横截面的形状和大小相同的第二过渡结构，第二过渡结构的材料为所述体硅的n型半导体材料的Si衬底层；
所述pFinFET的第二鳍部和所述nFinFET的第一鳍部分别选择(110)和(100)晶面。
2.一种FinFET CMOS结构的制备方法，其特征在于，用于制备权利要求1所述的FinFETCMOS结构，所述制备方法包括：
选取半导体衬底，所述半导体衬底的材料为体硅，所述体硅包括Si衬底层和位于Si衬底层之上的Si外延层，所述Si衬底层为p型材料、所述Si外延层为n型材料或者所述Si衬底层为n型材料、所述Si外延层为p型材料；
在所述半导体衬底上形成相同导电类型的第一鳍部和第二鳍部，具体包括：刻蚀体硅的Si外延层以形成nFinFET所需要的第一鳍部和pFinFET所需要的第二鳍部，其中，
当所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的n型半导体材料时，所述第一鳍部与所述第二鳍部的材料为所述体硅上n型材料的Si外延层，所述第一鳍部下部保留一与所述第一鳍部的预设横截面的形状和大小相同的第一过渡结构，所述第一过渡结构的材料为体硅的p型材料的Si衬底层，所述第二鳍部下方还设置一层与第二鳍部掺杂浓度相同的n型半导体层，所述n型半导体层为n型材料的Si外延层；
当所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的p型半导体材料时，所述第一鳍部与所述第二鳍部的材料为所述体硅上p型材料的Si外延层，所述第一鳍部下方还设置一层与第一鳍部掺杂浓度相同的p型半导体层，所述p型半导体层为p型材料的Si外延层，所述第二鳍部下部保留一与所述第二鳍部的预设横截面的形状和大小相同的第二过渡结构，第二过渡结构的材料为体硅的n型材料的Si衬底层；
在所述第一鳍部和所述第二鳍部的顶部和侧壁表面形成相同的栅介质层和相同功函数的第一栅电极和第二栅电极；
对所述第一鳍部制备第一源极区和第一漏极区，以形成nFinFET；
对所述第二鳍部制备第二源极区和第二漏极区，以形成pFinFET；
其中，所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的n型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂，所述第一栅电极和所述第二栅电极的功函数的范围为4.6～5.2eV，或者，所述第一鳍部与所述第二鳍部的材料为掺杂浓度相同的p型半导体材料，所述nFinFET的第一源极区、第一漏极区为n型掺杂，所述pFinFET的第二源极区、第二漏极区为p型掺杂，所述第一栅电极和所述第二栅电极的功函数的范围为3.8～4.5eV；
所述pFinFET的第二鳍部和所述nFinFET的第一鳍部分别选择(110)和(100)晶面。
3.根据权利要求2所述的FinFET CMOS结构的制备方法，其特征在于，在所述第一鳍部和所述第二鳍部的顶部和侧壁表面形成栅介质层和位于所述栅介质层上的相同功函数的第一栅电极和第二栅电极，包括：
在所述第一鳍部和所述第二鳍部的顶部和侧壁表面生长介质材料以形成所述栅介质层；
在所述栅介质层表面生长同一栅电极材料，以形成具有相同功函数的所述第一栅电极和所述第二栅电极。
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