KR20080046656A - 하이브리드 결정 배향을 구비한 기판에서의 용이한ｓｒａｍ 셀 제조 - Google Patents

하이브리드 결정 배향을 구비한 기판에서의 용이한ｓｒａｍ 셀 제조 Download PDF

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KR20080046656A
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Abstract

본 발명은 기판에 형성된 적어도 하나의 SRAM 셀을 포함하는 반도체 장치 구조에 관한 것이다. SRAM 셀은 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함한다. 풀 다운 트랜지스터와 패스 게이트 트랜지스터는 실질적으로 유사한 채널폭 및 소스-드레인 도핑 농도를 가지며, SRAM 셀은 적어도 약 1.5 이상의 베타 비율을 갖는다. 기판은 두 개의 격리된 영역 세트를 갖는 하이브리드 기판을 포함하는 것이 바람직하며, 이 두 개의 영역 세트에서의 캐리어 이동도는 적어도 대략 1.5 배만큼 차이가 난다. SRAM 셀의 풀 다운 트랜지스터는 하나의 영역 세트에 형성되고, 패스 게이트 트랜지스터는 나머지 다른 영역 세트에 형성되는 것이 보다 바람직하며, 이로써 풀 다운 트랜지스터에서의 전류 흐름은 패스 게이트 트랜지스터에서보다 크게 된다.
Figure P1020087006075
기판, SRAM, 셀, 반도체, 풀 업 트랜지스터, 풀 다운 트랜지스터, 패스 게이트 트랜지스터, 채널폭, 도핑 농도, 베타 비율, 하이브리드 기판, 캐리어 이동도.

Description

하이브리드 결정 배향을 구비한 기판에서의 용이한 ＳＲＡＭ 셀 제조{HIGHLY MANUFACTURABLE SRAM CELLS IN SUBSTRATES WITH HYBRID CRYSTAL ORIENTATION}
본 발명은 SRAM(static random access memory) 셀을 포함하는 반도체 장치에 관한 것으로서, 보다 구체적으로는, 상당히 향상된 셀 안정성을 갖는 SRAM 셀을 포함하는 반도체 장치에 관한 것이다. 본 발명은 이와 같은 반도체 장치를 제조하는데에 사용될 수 있는 리소그래피 기반의 제조공정에 관한 것이다.
SRAM 은 고속, 저전력소비, 및 단순 동작성으로 인하여 중요 메모리 장치이다. DRAM(dynamic random access memory)과는 달리, SRAM은 저장된 데이터를 정기적으로 리프레쉬(refresh)할 필요가 없으며, 간단한 설계를 갖는다.
전형적인 6-트랜지스터 SRAM(6T-SRAM)셀에서의 각 비트는 로드 트랜지스터(또는 풀 업 트랜지스터)와 구동 트랜지스터(또는 풀 다운 트랜지스터)로서 일반적으로 불리어지는 네 개의 트랜지스터상에 저장되는데, 이 트랜지스터들은 두 개의 교차 결합 인버터를 갖는 플립 플롭 회로를 형성한다. 이 저장셀은 0과 1을 나타내는데에 사용되는 두 개의 안정상태를 갖는다. 추가적인 두 개의 액세스 트랜지스터(또는 패스 게이트 트랜지스터)는 판독 및 기입동작동안에 저장셀에 대한 액세스 제어를 담당한다.
적절히 기능하도록 하기 위하여, SRAM 셀은 충전이 되면, 하이(논리 1) 또는 로우(논리 0) 중의 하나인 전압레벨을 유지하여야 한다. 셀로부터 데이터를 판독하는 경우, 패스 게이트 트랜지스터가 턴 "온"됨에 따라 발생되는 셀 전류는 내부 셀 노드에서의 전압레벨을 플립핑(flip)해서는 안된다. 셀을 안정화시키기 위하여, 구동 트랜지스터 또는 풀 다운 트랜지스터는 패스 게이트 트랜지스터보다 높은 컨덕턴스를 갖도록 제조된다.
그러므로, 패스 게이트 트랜지스터의 컨덕턴스 대비 풀 다운 트랜지스터의 컨덕턴스의 비율은 SRAM 셀의 안정성 또는 데이터 상태를 존속시키는 셀 성능을 측정하는 기본 판단기준으로서 사용될 수 있다. 일반적으로 이 컨덕턴스 비율을 "베타 비율"이라고 부른다. 베타 비율이 클수록, SRAM 셀은 보다 안정된다. SRAM 응용에 따라, 일반적으로 베타 비율은 적어도 대략 1.5 이상이고, 바람직하게는 대략 1.8 내지 3의 범위를 갖는다.
트랜지스터의 컨덕턴스는 유효 캐리어 이동도(μeff), 및 채널 길이에 대한 장치의 폭의 비율, 즉 W/L 에 대략적으로 비례한다. 따라서, SRAM 셀의 베타 비율은 패스 게이트 트랜지스터의 μeff(W/L) 대비 풀 다운 트랜지스터의 μeff(W/L)의 비율에 의해 근사화될 수 있다. 보통, SRAM 셀의 베타 비율은 패스 게이트 트랜지스터의 W/L 에 대한 풀 다운 트랜지스터의 W/L 을 조정함으로써 제어된다. 만약 대부분의 경우처럼, 풀 다운 트랜지스터와 패스 게이트 트랜지스터가 동일 채널길이 및 동일 유효 캐리어 이동도를 갖는다면, 베타 비율은 패스 게이트 트랜지스터의 채널 폭 대비 풀 다운 트랜지스터의 채널폭의 비율이 된다.
그러므로, 대부분의 SRAM 셀에 있어서, 풀 다운 트랜지스터는 패스 게이트 트랜지스터의 채널폭의 대략 두배 크기의 채널폭을 갖도록 제조된다.
도 1은 전형적인 상보형 금속 산화 반도체(CMOS) SRAM 셀에서의 전형적인 금속 산화 반도체(MOS) 트랜지스터를 형성하는데에 사용될 수 있는 활성 영역, 격리 영역, 게이트 구조, 및 접촉 구조를 포함하는 예시적인 SRAM 셀 레이아웃의 윗면도를 나타낸다. 구체적으로, 패스 게이트 트랜지스터(1, 4)와 풀 다운 트랜지스터(2, 3)는 접속된 활성 영역(12, 14)(즉, 패스 게이트 트랜지스터(1, 4)의 활성 영역과 풀 다운 트랜지스터(2, 3)의 활성 영역 사이에는 격리 영역이 없다)내에 형성되고, 풀 업 트랜지스터(5, 6)는 활성 영역(16, 18)내에 형성된다. 반도체 기판내에는 활성 영역(12, 14, 16, 18)이 형성되는데, 이것은 바람직하게는, p채널 트랜지스터와 n채널 트랜지스터의 부근에 각각 n형 불순물과 p형 불순물로 도핑된 실리콘 기판이며, 유전체 격리 영역(31-33)에 의해 서로 분리되어 있다. 게이트 구조(22, 26)가 풀 다운 트랜지스터(2)와 패스 게이트 트랜지스터(1)의 게이트를 각각 형성하기 위하여 활성 영역(12) 위에 배치된다. 이와 비슷하게, 활성 영역(14) 위에는 게이트 구조(24, 28)가 풀 다운 트랜지스터(3)와 패스 게이트 트랜지스터(4)의 게이트를 각각 형성하기 위하여 배치된다. 결과적으로, 활성 영역(16, 18) 위에는 두 개의 게이트 구조(22, 24)가 각각 배치된다.
도 1에서, 풀 다운 트랜지스터(2)와 패스 게이트 트랜지스터(1)를 형성하는 활성 영역(12)은 제 1 영역(12a)에서 제 1 폭(W1)을 갖고, 제 2 영역(12b)에서 제 2 폭(W2)을 갖는데, 여기서 제 1 폭(W1)은 대략 제 2 폭(W2)의 절반이다. 이와 비슷하게, 풀 다운 트랜지스터(3)와 패스 게이트 트랜지스터(4)를 형성하는 활성 영역(14)은 또한 폭(W1)을 갖는 좁은 영역(14a)과 폭(W2)을 갖는 넓은 영역(14b)을 갖는다. 이와 같이, 풀 다운 트랜지스터(2, 3)의 활성 영역은 패스 게이트 트랜지스터(1, 4)의 활성 영역의 대략 두 배 크기이며, 이로써 베타 비율을 높이고 SRAM 셀의 안정성을 확보한다.
각각의 접속된 활성 영역(12, 14)에서, 장치의 폭이 급격하게 변하는 천이 영역은 각각의 접속된 활성 영역의 좁은 영역과 넓은 영역사이에 존재함을 주지한다.
리소그래피 기술에 의해 제공되는 수치 범위성(dimensional scalability)으로 인하여, SRAM 셀을 제조하는데에는 보통 개선된 리소그래피가 사용된다. 그러나, 통상 크기의 장치구조물을 제조하는데에는 개선된 리소그래피가 매우 효과적이지만, SRAM 셀의 접속된 활성 영역의 좁은 영역과 넓은 영역사이의 천이 영역은 리소그래피 공정에 있어서 하나의 난관을 가져다준다. 결과적으로, SRAM 셀의 공정 복잡도 및 제조비용은 이러한 천이 영역이 존재함에 따라 상당히 증가한다.
본 발명은 리소그래피 기반의 제조에 특히 적합한 통상 크기의 장치구조물뿐만이 아니라 충분한 셀 안정성을 갖는 SRAM 구조를 제공함으로써 상술된 문제를 해결한다.
일 실시모습에 있어서, 본 발명은 기판에 위치된 적어도 하나의 SRAM 셀을 포함하는 반도체 장치 구조에 관한 것이며, 적어도 하나의 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 풀 다운 트랜지스터와 패스 게이트 트랜지스터는 실질적으로 유사한 채널폭 및 소스-드레인 도핑 농도를 가지며, 적어도 하나의 SRAM 셀은 적어도 약 1.5 이상의 베타 비율을 갖는다.
여기서 "실질적으로 유사하다"라는 용어는 두 개의 값들이 이 두 값 중에서 큰 값의 ±10% 보다 작게 차이나는 것으로서 정의한다.
다른 실시모습에 있어서, 본 발명은,
적어도 제 1 영역 세트와 제 2 영역 세트를 포함하는 하이브리드 기판을 형성하는 단계로서, 제 2 영역 세트의 캐리어 이동도는 제 1 영역 세트의 캐리어 이동도와 적어도 대략 1.5 배만큼 차이가 나는 것인, 상기 기판 형성 단계; 및
하이브리드 기판에 적어도 하나의 SRAM 셀을 형성하는 단계로서, 적어도 하나의 SRAM 셀은 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하고, 이 두 개의 풀 다운 트랜지스터는 제 1 영역 세트 및 제 2 영역 세트 중 한 곳에 형성되고, 두 개의 패스 게이트 트랜지스터는 제 1 영역 세트 및 제 2 영역 세트 중 나머지 다른 한 곳에 형성되며, 풀 다운 트랜지스터와 패스 게이트 트랜지스터는 실질적으로 유사한 채널폭 및 소스-드레인 도핑 농도를 가지며, 적어도 하나의 SRAM 셀은 적어도 대략 1.5 이상의 베타 비율을 갖는 것인, SRAM 셀 형성 단계;를 포함하는 반도체 장치 구조를 제조하는 방법에 관한 것이다.
본 발명의 바람직한 실시예에 있어서, 기판은 제 1 결정 배향을 갖는 제 1 영역 세트와 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트를 구비한 하이브리드 결정 배향 기판이다. 이러한 하이브리드 결정 배향 기판은, 일반적으로,
적어도 제 1 결정 배향을 갖는 상부 반도체층 및 제 2 결정 배향을 갖는 하부 반도체층을 포함하는 접합 기판을 제공하는 단계;
하부 반도체층 표면이 노출되도록 접합 기판의 일부를 선택적으로 에칭하는 단계;
제 2 결정 배향과 실질적으로 동일한 결정 배향을 갖는 반도체 물질을 하부 반도체층의 노출면상에서 재성장시키는 단계; 및
상부 반도체층의 윗면이 재성장된 반도체 물질의 윗면과 실질적으로 동일면상에 있도록 하기 위하여 재성장된 반도체 물질을 포함하는 접합 기판을 평탄화하는 단계로서, 상부 반도체층의 윗면은 하이브리드 기판의 상기 제 1 영역 세트와 제 2 영역 세트 중 하나를 설정하며, 재성장된 반도체 물질의 윗면은 하이브리드 기판의 제 1 영역 세트와 제 2 영역 세트 중 나머지 다른 하나를 설정하는 것인, 접합 기판 평탄화 단계를 포함하는 방법에 의해 형성된다.
또 다른 실시모습에 있어서, 본 발명은 기판에 형성된 적어도 하나의 SRAM 셀을 포함하는 반도체 장치 구조에 관한 것으로서, 적어도 하나의 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 기판은 적어도 제 1 결정 배향을 갖는 제 1 영역 세트및 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트를 갖는 하이브리드 결정 배향 기판을 포함하며, 두 개의 풀 다운 트랜지스터는 제 1 영역 세트와 제 2 영역 세트 중 한 곳에 위치되고, 두 개의 패스 게이트 트랜지스터는 제 1 영역 세트와 제 2 영역 세트 중 나머지 다른 한 곳에 위치되며, 풀 다운 트랜지스터에서의 전류 캐리어는 패스 게이트 트랜지스터에서의 전류 캐리어보다 높은 이동도를 갖는다.
바람직하게, SRAM 셀의 풀 다운 트랜지스터와 패스 게이트 트랜지스터들은 모두 n채널 전계 효과 트랜지스터를 포함하며, 하이브리드 결정 배향기판의 제 1 영역 세트는 (100)면을 갖는 실리콘을 포함하고, 하이브리드 결정 배향기판의 제 2 영역 세트는 (110)면을 갖는 실리콘을 포함하며, SRAM 셀의 풀 다운 트랜지스터는 제 1 영역 세트에 형성되며, 패스 게이트 트랜지스터는 제 2 영역 세트에 형성된다.
또 다른 실시모습에 있어서, 본 발명은,
적어도 제 1 결정 배향을 갖는 제 1 영역 세트 및 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트를 구비한 하이브리드 결정 배향 기판을 형성하는 단계; 및
하이브리드 결정 배향 기판에 적어도 하나의 SRAM 셀을 형성하는 단계로서, 이 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 두 개의 풀 다운 트랜지스터는 하이브리드 결정 배향 기판의 제 1 영역 세트와 제 2 영역 세트 중 한 곳에 형성되고, 두 개의 패스 게이트 트랜지스터는 하이브리드 결정 배향 기판의 제 1 영역 세트와 제 2 영역 세트 중 나머지 다른 한 곳에 형성되며, 풀 다운 트랜지스터의 전류 캐리어는 패스 게이트 트랜지스터의 전류 캐리어보다 높은 이동도를 갖는 것인, 상기 SRAM 셀 형성 단계를 포함하는 반도체 장치 구조를 형성하는 방법에 관한 것이다.
본 발명의 다른 실시모습, 특징 및 장점들은 후속하는 개시내용과 첨부된 청구범위를 통해 충분히 보다 명확해질 것이다.
도 1은 변화하는 채널폭을 갖는 접속된 활성 영역에 형성된 풀 다운 트랜지스터와 패스 게이트 트랜지스터를 구비한 통상적인 6T SRAM 셀의 윗면도를 도시한다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따라, SRAM 셀을 제조하는데에 사용될 수 있는 예시적인 하이브리드 기판을 형성하는 공정단계를 설명한다.
도 3은 본 발명의 일 실시예에 따라, SRAM 셀을 제조하는데에 사용될 수 있는 예시적인 하이브리드 기판의 윗면도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 예시적인 6T SRAM 셀의 윗면도를 도시한다.
다음의 미국 특허출원들은 범용적 목적에 의해 그 내용 전체가 참조로서 본 명세서내에 병합된다:
"HIGH PERFORMANCE CMOS SOI DEVICES ON HYBRID CRYSTAL ORIENTED SUBSTRATES"라는 제목으로 2003년 6월 17일에 출원된 미국 특허출원 제10/250,241호(2004년 12월 23일에, 미국 특허공개 제2004/0256700호로서 공개됨); 및
"ULTRA-THIN-SILICON-ON-INSULATOR AND STRAINED-SILICON-DIRECT-ON INSULATOR WITH HYBRID CRYSTAL ORIENTAITONS"라는 제목으로 2004년 9월 2일에 출원된 미국 특허출원 제10/932,982호(2005년 3월 3일에, 미국 특허공개 제2005/0045995호로서 공개됨);
본 발명은 개선된 리소그래피 기술을 사용하는 제조에 적합하며, 실질적으로 유사한 채널폭을 갖는 풀 다운 트랜지스터와 패스 게이트 트랜지스터를 포함한 SRAM 셀 구조를 제공한다. 상기 SRAM 셀은 SRAM 셀의 안정성을 확보해주는 적어도 약 1.5 이상의 베타 비율, 바람직하게는 약 1.8 내지 3 의 베타 비율, 보다 바람직하게는 약 2 내지 3의 베타 비율, 가장 바람직하게는 약 2.5 내지 3의 베타 비율에 의해 동시에 특징지워진다.
본 발명의 SRAM 셀의 높은 베타 비율은 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 채널폭이 실질적으로 동일하도록 하면서, 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 각각의 활성 영역에서의 캐리어 이동도의 비율을 증가시킴으로써 제공된다.
보다 구체적으로, 본 발명은 특정 유형의 전하 캐리어(즉, 정공 또는 전자)의 이동도가 높아지는 영역 세트와, 이 특정 유형의 전하 캐리어의 이동도가 낮아지는 다른 영역 세트를 포함하는 하이브리드 기판을 제공한다. 하나의 영역 세트에 풀 다운 트랜지스터를 그리고 나머지 다른 영역 세트에는 패스 게이트 트랜지스터 를 제조함으로써, 패스 게이트 트랜지스터에서의 전하 캐리어 이동도는 낮아질 수 있는 반면에, 풀 다운 트랜지스터에서의 전하 캐리어 이동도는 높아질 수 있게 됨에 따라, 풀 다운 트랜지스터에서의 전류 이득을 패스 게이트 트랜지스터에서의 전류 이득보다 상당히 높게 제공하여 충분히 높은 베타 비율을 유지하게 한다.
이와 같은 하이브리드 기판은 비제한적 예시로서, 기타의 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 화합물 반도체뿐만 아니라, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs, InP 를 포함하는 임의의 반도체 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 하이브리드 기판은 서로 다른 조성의 둘 또는 그 이상의 기판물질을 포함한다. 예를 들어, 하나의 기판물질은 실리콘을 포함할 수 있으며, 나머지 다른 하나의 기판물질은 게르마늄을 포함할 수 있다. 다른 예시에서, 하나의 기판물질은 언스트레인드 실리콘(unstrained silicon)을 포함할 수 있는 반면, 나머지 다른 하나는 스트레인드 실리콘을 포함할 수 있다. 캐리어 이동도는 기판물질의 조성에 따라 변할 수 있기 때문에, SRAM 셀의 베타 비율을 증가시키도록 패스 게이트 트랜지스터에서의 전류이득이 선택적으로 감소되는 하이브리드 기판을 형성하는데 서로 다른 반도체 물질이 사용될 수 있다. 이와 같이 서로 다른 기판 물질조성을 포함하는 하이브리드 기판을 본 명세서에서는 하이브리드 조성 기판이라고 부른다.
본 발명의 다른 실시예에서, 서로 다른 결정 배향을 갖는 서로 다른 영역을 포함하는 하이브리드 기판(하이브리드 결정 배향 기판이라고 부른다)은 패스 게이트 트랜지스터의 활성영역에서의 전류 흐름을 선택적으로 감소시키는데에 사용되 고, 이로써 SRAM 셀의 베타 비율을 증가시킨다.
이와 같은 하이브리드 결정 배향 기판의 기능성은 반도체 결정의 캐리어 이동도의 이방성(anisotropy)을 기초로 한다. 구체적으로, 전자와 정공과 같은 전하 캐리어의 이동도는 반도체 기판의 결정 배향에 따라 변한다. 예를 들어, 정공 이동도는 실리콘 기판에서의 (100)면과 비교하여 (110)면에 대해 높아지지만, 전자 이동도는 (100)표준면과 비교하여 (110)면에 대해 대략 2.5배만큼 낮아진다.
그러므로, 상기 풀 다운 트랜지스터에서의 각 캐리어(즉, n채널 풀 다운 트랜지스터에서는 전자, p채널 풀 다운 트랜지스터에서는 정공)의 이동도를 높이는 결정 배향을 갖는 영역에 SRAM 셀의 풀 다운 트랜지스터를 제고하고, 각 캐리어의 이동도를 낮추는 이와 다른 결정 배향을 갖는 이와 다른 영역에서 패스 게이트 트랜지스터를 제조함으로써, 상기 SRAM 셀의 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 활성 영역사이에 캐리어 이동도 격차가 형성될 수 있다. 결과적으로, 풀 다운 트랜지스터의 활성 영역과 패스 게이트 트랜지스터의 활성 영역의 채널폭이 정확히 동일할지라도, 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 활성 영역에서의 상대 전류 이득들은 차별화된다. 따라서, 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 서로 다른 채널폭을 제공할 필요없이, SRAM 셀의 베타 비율은 효과적으로 높아질 수 있다.
이와 같은 캐리어 이동도 이방성은 또한 Ⅲ-Ⅴ족 및 Ⅱ-Ⅵ족 화합물 뿐만이 아니라 기타 Ⅳ족 반도체물질과 같은 기타의 반도체물질에서도 존재하며, 이에 따라 하이브리드 결정 배향 기술은 상기의 기타의 반도체물질로 형성된 SRAM 셀에 용 이하게 적용가능하다. 적합한 결정 배향(이것은 상기 기타 반도체물질의 결정 구조를 기초로 용이하게 결정될 수 있다)을 갖는 기판 영역에 SRAM 셀의 풀 다운 트랜지스터와 패스 게이트 트랜지스터를 제조함으로써, 풀 다운 트랜지스터와 패스 게이트 트랜지스터의 채널폭을 동일하게 유지하면서, 상기 SRAM 셀의 베타 비율은 유리하게 높아질 수 있다.
본 발명의 하이브리드 결정 배향 기판은 예를 들어, 범용적 목적에 의해 그 내용 전체가 참조로서 본 명세서내에 병합된 미국 특허출원 제10/250,241호 및 제10/932,982호에서 서술된 바와 같이, 예를 들어, 웨이퍼 접합, 선택적 에칭 및 반도체층의 재성장을 포함하는 방법에 의해 형성될 수 있다.
도 2a 내지 도 2f는 본 발명의 SRAM 셀을 형성하는데에 적합한 하이브리드 결정 배향 기판을 제조하는데에 사용될 수 있는 기본 공정단계를 설명한다.
도 2a에서, 제 1 결정 배향을 갖는 상부 반도체층(202)과, 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 하부 반도체층(204)이 제공되고, 이들은 함께 접합되어 접합 기판을 형성한다.
상부 반도체층(202)과 하부 반도체층(204)은 비제한적 예시로서, 기타의 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 화합물 반도체뿐만 아니라, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs, InP 를 포함하는 임의의 반도체 물질을 포함할 수 있다. 상기 반도체층은 도핑 또는 비도핑 벌크 웨이퍼, 웨이퍼의 일부분을 분할하는데에 사용될 수 있는 H2 주입 영역과 같은 이온 주입 영역을 포함하는 벌크 웨이퍼, 기형성 SOI 웨 이퍼, 또는 예컨데 Si/SiGe 와 같은 반도체층 구조를 포함할 수 있다. 바람직한 일 실시예에서, 상부 반도체층(202)과 하부 반도체층(204)은 모두 Si 함유 반도체물질을 포함한다.
상부 반도체층(202)의 두께는 기판을 형성하는데에 사용된 초기 개시 웨이퍼에 따라 변할 수 있다. 바람직하게, 상부 반도체층은 약 5 nm 내지 100 nm의 초기 두께를 가지며, 이 후에 평탄화, 연삭(glinding), 습식 에칭, 건식 에칭 또는 이들의 임의의 조합에 의해 40 nm 이하의 두께로 얇아질 수 있다. 보다 바람직하게는, 상부 반도체층은 박막 SOI(silicon on insulator) 구조를 제공하는 소망 두께를 취득하기 위하여 산화처리 및 습식 에칭에 의해 얇아진다.
하부 반도체층(204)의 두께는 기판을 형성하는데에 사용된 초기 개시 웨이퍼에 따라 변할 수 있다. 하부 반도체층은 약 5 nm 내지 200 nm의 두께를 갖는 것이 바람직하지만, 약 5 nm 내지 100 nm의 두께를 갖는 것이 보다 바람직하다.
상부 반도체층(202)과 하부 반도체층(204)은 서로 다른 결정 배향을 갖는 적어도 두 개의 벌크 Si 영역 세트를 갖는 하이브리드 결정 배향 기판의 제조를 위해 함께 직접 접합될 수 있다.
대안책으로서, 벌크 Si 영역 및 SOI 영역, 또는 서로 다른 결정 배향을 갖는 두 개의 SOI 영역 세트를 교대로 위치시켜 포함하는 하이브리드 배향 기판의 제조를 위해 하나 또는 그 이상의 계면층이 상,하부 반도체층사이에 제공될 수 있다.
절연층(206)이 상부 반도체층(202)과 하부 반도체층(204)사이에 제공되는 것이 바람직하지만, 꼭 그럴 필요는 없다. 상기 절연층(206)은 기판을 생성하는데에 사용된 개시 웨이퍼에 따라 다양한 두께를 갖는다. 하지만, 일반적으로, 절연층(206)은 약 1 nm 내지 500 nm 의 두께를 갖는데, 보다 일반적으로는 약 1 nm 내지 50 nm 의 두께를 갖는다. 절연층(206)은 접합 이전의 한쪽 웨이퍼 또는 양쪽 웨이퍼상에 형성된 산화물 또는 기타 절연물질이다.
또한, 표면 유전체층(208)이 상부 반도체층(202)위에 제공될 수 있다. 표면 유전체층(208)은 바람직하게, 접합 이전의 초기 웨이퍼들 중의 어느 한쪽 웨이퍼에 존재하거나, 또는 열처리 공정(즉, 산화처리, 질화처리 또는 산화질화처리) 또는 증착에 의한 웨이퍼 접합이후의 제 1 반도체층(202)위에 형성된 산화층, 질화층, 산화질소층, 또는 기타 절연층이다. 표면 유전체층(208)의 출처에 상관없이, 표면 유전체층(208)은 약 3 nm 내지 500 nm 의 두께를 갖는데, 보다 일반적으로는 약 5 nm 내지 20 nm 의 두께를 갖는다.
상부 반도체층(202)와 하부 반도체층(204)의 접합은 우선 두 개의 웨이퍼를 서로 밀착접촉시키고, 택일적으로 접촉된 웨이퍼에 외력을 가한 후, 두 웨이퍼를 함께 접합시킬 수 있는 조건하에 두 개의 접촉된 웨이퍼를 가열시킴으로써 달성된다. 가열 단계는 외력의 존재 또는 부존재하에서 수행될 수 있다. 가열 단계는, 일반적으로, 대략 2 내지 20 시간의 기간동안 대략 200℃ 내지 1050℃의 온도로 불활성 환경(inert ambient)에서 수행된다. 보다 일반적으로는, 접합은 대략 2 내지 20 시간 기간동안 대략 200℃ 내지 400℃의 온도에서 수행된다. 본 발명에서 "불활성 환경"이라는 용어는, 예를 들어, He, Ar, N2, Xe, Kr 또는 이들의 혼합물과 같은 불 활성 기체가 이용되는 환경을 나타내기 위해 사용된다. 접합공정동안에 사용되는 바람직한 환경은 N2 이다. 대략 20℃ 내지 40℃ 온도의 환경 온도에서 수행되는 접합을 포함하는 다른 접합조건이 또한 구상된다.
이제 도 2b를 참조하면, 그 후 보호 영역 세트와 비보호 영역 세트를 기판면상에 설정하기 위하여 패턴 마스크(210)가 도 2a의 접합 기판의 소정의 일부분상에 형성된다. 패턴 마스크(210)는 도 2c에서 도시된 바와 같이, 표면 유전체층(208)의 일부, 제 1 반도체층(202)의 일부, 및 절연층(206)의 일부를 제거하기 위하여 비보호 영역에서 선택적으로 에칭할 수 있도록 해줌으로써, 제 2 반도체층(204)의 표면을 노출시킨다. 선택적 에칭은 비제한적 예시로서, 반응성 이온 에칭과 같은 건식 에칭 공정, 이온 빔 에칭, 플라즈마 에칭 또는 레이저 에칭, 또는 화학 에천트 또는 화학 에천트의 임의의 조합을 이용하는 습식 에칭 공정을 포함하는, 단일 에칭 공정 또는 다중 에칭 단계를 이용하여 수행될 수 있다. 본 발명의 바람직한 실시예에서는, 상기 선택적 에칭을 위해 반응성 이온 에칭(RIE)을 사용한다. 에칭 이후, 패턴 마스크(210)는 통상적인 레지스트 제거 공정을 이용하여 도 2c에서 도시된 구조에서 제거된다.
도 2d에서 도시된 바와 같이, 택일적 사항으로서, 선택적 에칭에 의해 형성된 하나 또는 그 이상의 트렌치의 노출 측벽상에 라이너 또는 스페이서(205)가 형성될 수 있지만, 꼭 그럴 필요는 없다. 상기 라이너 또는 스페이서(205)는 예컨데, 산화물과 같은 절연물질을 포함할 수 있다.
택일적 사항인 라이너 또는 스페이서(205)를 형성한 후에는, 제 2 반도체층(204)의 노출면위에 선택적 에칭에 의해 형성된 트렌치에서 반도체물질(212)이 재성장된다. 상기 반도체물질(212)은 Si, 스트레인드 Si, SiGe, SiC, SiGeC, 또는 이들의 조합과 같은 임의의 Si 함유 반도체를 포함할 수 있으며, 이는 선택적 에피택셜 성장법을 이용하여 형성가능하다.
본 발명에 따르면, 상기 반도체물질(212)은 제 2 반도체층(204)의 결정 배향과 동일한 결정 배향을 갖는다. 상부 반도체층(202)과 인접하는 반도체구조(212a)를 형성하기 위하여, 상기 반도체물질의 일부분이 임의의 라이너 또는 스페이서없이 트렌치에서 재성장된다. 도 2e에서 도시된 바와 같이, 절연층(206) 및 라이너 또는 스페이서(205)에 의하여 상부 반도체층(202)으로부터 격리된 반도체구조(212b)를 형성하기 위하여, 상기 반도체물질의 다른 일부분은 라이너 또는 스페이서와 함께 트렌치에서 재성장된다.
도 2e에서 도시된 구조는 화학적 기계 연마(CMP) 또는 연삭과 같은 평탄화 공정처리를 받게되고, 이로써 반도체물질(212)의 윗면은 도 2f에서 도시된 바와 같이 제 1 반도체층(202)의 윗면과 실질적으로 동일평면상에 있게 된다. 이전의 표면 유전체층(208)의 보호 부분은 이 평탄화 공정동안에 제거됨을 주지한다.
실질적인 평면을 제공한 후, 얕은 트렌치 격리 영역과 같은 격리 영역(207)이 일반적으로 제 1 반도체층(202)으로부터 영역(212b)을 한층 격리시키도록 형성된다. 격리 영역(207)은 본 발명기술분야의 당업자에게 잘 알려져 있는 공정 단계, 예컨데, 트렌치 설정화 및 에칭단계, 택일적으로 확산 방벽으로 트렌치를 라이닝하 는 단계, 및 산화물과 같은 트렌치 유전체로 트렌치를 충전하는 단계를 포함하는 공정 단계를 이용하여 형성된다. 트렌치를 충전한 후, 구조물은 평탄화될 수 있고, 트렌치 유전체를 조밀화하기 위하여 택일적 조밀화(densification) 공정 단계가 수행될 수 있다.
따라서, 도 2f에서 도시된 바와 같은 평탄화된 기판면은 제 1 결정 배향을 갖는 상부 반도체층(202)의 윗면에 의해 설정된 제 1 영역 세트와, 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 재성장 반도체물질(212)의 윗면에 의해 설정된 제 2 영역 세트를 포함한다. 보다 구체적으로, 제 2 영역 세트 중에는, 제 1 결정 배향을 갖는 영역과 접속된 제 1 영역(212a)과, 제 1 결정 배향을 갖는 영역으로부터 격리된 제 2 영역(212b)이 있다.
도 2f에서의 하이브리드 결정 배향 기판은 절연층상에 형성된 박막 반도체층을 포함하는 SOI 영역과, 그 아래에 어떠한 절연층도 없는 벌크 반도체 영역을 교대로 위치시킨 것이 도시되고 있지만, 본 발명의 하이브리드 결정 배향 기판은 이에 국한되지는 않고, 상부 반도체층(202)과 하부 반도체층(204)사이의 서로 다른 계면구조를 이용함으로써 용이하게 구성될 수 있는 주 벌크 반도체 영역 또는 주 SOI 영역을 포함할 수 있다.
도 3은 제 1 결정 배향을 갖는 제 1 영역 세트(302, 304, 306, 308)와, 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트(312, 314)를 포함하는 예시적인 하이브리드 결정 배향 기판(300)의 윗면도를 도시한다. 상기 제 1 영역 세트 중에서, 영역(302, 308)은 자기와 다른 결정 배향을 갖는 영역(312, 314)과 접 속되는 반면에(즉, 어떠한 유전체 또는 절연 구조에 의해서도 격리되지 않음), 영역(304, 308)은 유전체 격리 영역(331-333)에 의해 다른 영역으로부터 격리된다.
실리콘 기반 하이브리드 결정 배향 기판에 있어서, 제 1 결정 배향과 제 2 결정 배향은 (100), (111), (110), (010), (001) 및 (210)으로 구성된 그룹으로부터 선택되는 것이 바람직하다. (100)면 및 (110)면은 실리콘 기반 하이브리드 결정 배향 기판에서의 최대 캐리어 이동도 격차를 제공해주기 때문에, 상기 실리콘 기반 하이브리드 결정 배향 기판에서의 하나의 영역 세트가 (100) 결정면을 갖는 반면에, 다른 영역 세트는 (110) 결정면을 갖는 것이 바람직하다. 대안책으로서, 상기 실리콘 기반 하이브리드 결정 배향 기판에서의 하나의 영역 세트는 (100) 결정면을 갖는 반면, 나머지 다른 영역 세트는 (111) 결정면을 갖는 것 등이 있다.
하이브리드 결정 배향 기판에서의 영역 내 격리를 제공하기 위하여, 추가적인 장치 격리 영역이 제 1 영역 세트와 제 2 영역 세트내에 형성될 수도 있다. 상기 장치 격리 영역은 제 1 영역 세트와 제 2 영역 세트를 분리시키는 격리 영역과 유사하며, 이것은 통상적인 블럭 마스크와 함께, 반응성 이온 에칭(RIE) 또는 플라즈마 에칭과 같은 통상적인 건식 에칭 공정을 이용하여 기판에서 트렌치를 선택적으로 에칭함으로써 제공될 수 있다. 대안책으로서, 장치 격리 영역은 필드 격리 영역일 수 있으며, 실리콘 국부 산화공정을 이용하여 형성된다.
장치 격리 구조의 형성 이후, 하이브리드 결정 배향 기판은 더욱 평탄화될 수 있으며, 택일적 조밀화 공정 단계가 수행되어 장치 격리 구조에서 트렌치 유전체를 조밀화하게 할 수 있다.
그 후, 풀 다운 트랜지스터와 패스 게이트 트랜지스터에 서로 다른 채널폭을 제공하는 것 없이 베타 비율을 높이기 위하여, SRAM 셀은 서로 다른 결정 배향을 갖는 서로 다른 영역들에서 제조된 자체 풀 다운 트랜지스터와 패스 게이트 트랜지스터를 가지면서 하이브리드 결정 배향 기판에 형성될 수 있다. 예를 들어, 상기 SRAM 셀이 n채널 전계효과 트랜지스터(nFET)인 풀 다운 트랜지스터와 패스 게이트 트랜지스터를 포함하는 경우, 풀 다운 트랜지스터는 전자 이동도를 높이는 결정 배향을 갖는 하나의 영역 세트에 형성되는 것이 바람직하며, 두 개의 패스 게이트 트랜지스터는 전자 이동도를 낮추는 이와 다른 결정 배향을 갖는 다른 영역 세트에 형성되는 것이 바람직하다. 대안책으로서, 상기 SRAM 셀의 풀 다운 트랜지스터와 패스 게이트 트랜지스터가 p채널 전계효과 트랜지스터(pFET)를 포함하는 경우, 풀 다운 트랜지스터는 정공 이동도를 높이는 결정 배향을 갖는 하나의 영역 세트에 형성되는 것이 바람직하며, 두 개의 패스 게이트 트랜지스터는 정공 이동도를 낮추는 이와 다른 결정 배향을 갖는 다른 영역 세트에 형성되는 것이 바람직하다.
도 4는 본 발명의 일 실시예에 따라, 하이브리드 결정 배향 기판에서 제조된 것으로서의 본 발명의 예시적인 SRAM 셀을 도식화한다.
구체적으로, 패스 게이트 트랜지스터(401)와 풀 다운 트랜지스터(402)는 양자 사이에 어떠한 격리 없이, 접속된 활성 영역(412)내에 형성되며, 패스 게이트 트랜지스터(404)와 풀 다운 트랜지스터(403)는 접속된 활성 영역(414)내에 형성된다. 또한, 풀 업 트랜지스터(405, 406)는 활성 영역(416, 418)내에 형성된다. 활성 영역(412, 414, 416, 418)은 반도체 기판(실리콘 함유 기판인 것이 바람직하다)내 에 형성되며, 유전체 격리 영역(431-433)에 의해 서로가 분리된다. 게이트 구조(422, 426)는 각각 풀 다운 트랜지스터(402)와 패스 게이트 트랜지스터(401)의 게이트를 형성하기 위하여 활성 영역(412)위에 배치된다. 이와 유사하게, 게이트 구조(424, 428)는 각각 풀 다운 트랜지스터(403)와 패스 게이트 트랜지스터(404)의 게이트를 형성하기 위하여 활성 영역(414)위에 배치된다. 결과적으로, 활성 영역(416, 418)위에는 각각 두 개의 게이트 구조(422, 424)가 배치된다.
도 4의 실시예에서, 패스 게이트 트랜지스터(401)(또는 404)와 풀 다운 트랜지스터(402)(또는 403)를 형성하는 활성 영역(412)(또는 414)은 제 1 결정 배향을 갖는 제 1 영역과, 제 2 결정 배향을 갖는 제 2 영역을 가지는데, 즉 패스 게이트 트랜지스터(401)(또는 404)와 풀 다운 트랜지스터(402)(또는 403)의 각각의 활성 영역들은 비록 접속되어 있지만 서로 다른 결정 배향을 갖는다. 예를 들어, 만약 패스 게이트 트랜지스터(401)(또는 404)와 풀 다운 트랜지스터(402)(또는 403)가 nFET 라면, 패스 게이트 트랜지스터 영역은 전자 이동도를 낮추는 (실리콘의 (110)면과 같은) 결정 배향을 가져야하며, 풀 다운 트랜지스터 영역은 전자 이동도를 높이는 (실리콘의 (100)면과 같은) 결정 배향을 가져야한다. 이와 반대로, 만약, 패스 게이트 트랜지스터(401)(또는 404)와 풀 다운 트랜지스터(402)(또는 403)가 pFET 라면, 패스 게이트 트랜지스터 영역은 정공 이동도를 낮추는 (실리콘의 (100)면과 같은) 결정 배향을 가져야하며, 풀 다운 트랜지스터 영역은 정공 이동도를 높이는 (실리콘의 (110)면과 같은) 결정 배향을 가져야한다.
이와 같이, 패스 게이트 트랜지스터(401)(또는 404)와 풀 다운 트랜지스 터(402)(또는 403)사이에 캐리어 이동도 격차가 제공된다. 그러므로, 활성 영역(412, 414)은 SRAM 장치의 셀 안정성을 손상시키지 않으면서, 전체 길이에 걸쳐서 동일한 채널폭(W)을 가질 수 있다.
풀 업 트랜지스터(405, 406)는 임의의 결정 배향을 갖는 반도체 영역상에서 제조될 수 있다. 최대 셀 성능을 위해, 상기 풀 업 트랜지스터는 자체내의 특정 유형의 전하 캐리어 이동도를 높이는 결정 배향을 갖는 반도체 영역에 형성되는 것이 바람직하다. 예를 들어, 만약 풀 업 트랜지스터가 pFET 이라면, 이 트랜지스터는 정공 이동도를 높이는 (실리콘의 (110)면과 같은) 결정 배향을 갖는 반도체 영역에 형성되어야 한다. 이와 반대로, 만약 풀 업 트랜지스터가 nFET 이라면, 이 트랜지스터는 전자 이동도를 높이는 (실리콘의 (100)면과 같은) 결정 배향을 갖는 반도체 영역에 형성되어야 한다.
비록, 상기 설명이 오로지 간단명료한 설명을 위하여 주로 평면 SRAM 셀 구조와 관련하여 제공되었지만, 본 발명은 평면 SRAM 셀에 한정되지는 않고, 본 명세서에서의 원리에 따라 본 발명분야의 당업자에 의해 용이하게 판단될 수 있는 바와 같이, 개조 및 변경과 함께 또는 개조 및 변경없이, 수직 SRAM 셀 및 트렌치 SRAM 셀과 같은 기타의 SRAM 셀 구조에도 폭넓게 적용가능하다. 상기에서 언급된 바와 같은 다양한 트랜지스터들은 본 발명분야의 당업자에게 잘 알려져 있는 통상적인 CMOS 공정기술을 이용하여 손쉽게 마련될 수 있으므로, 이들의 제조와 관련된 설명은 본 명세서에서는 제공되지 않는다.
본 발명의 도면들은 설명용으로서 제공된 것이며, 일정 비례로 도시되지 않았음을 주지바란다.
본 발명이 특정 실시예들, 특징들 및 실시모습들을 참조하여 명세서에서 서술되어 왔지만, 본 발명은 이에 한정되기 보다는, 오히려 기타의 개조, 변경, 응용 및 실시예들에 대한 활용에 까지 확장되며, 이에 따라 이와 같은 모든 기타의 개조, 변경, 응용 및 실시예들은 본 발명의 범위와 사상내에 있는 것으로서 간주되어야 함을 인지바란다.

Claims (10)

  1. 기판에 위치된 적어도 하나의 SRAM 셀을 포함하는 반도체 장치 구조로서,
    상기 적어도 하나의 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 상기 풀 다운 트랜지스터와 상기 패스 게이트 트랜지스터는 실질적으로 유사한 채널폭 및 소스-드레인 도핑 농도를 가지며, 상기 적어도 하나의 SRAM 셀은 적어도 약 1.5 이상의 베타 비율을 갖는 것을 특징으로 하는 반도체 장치 구조.
  2. 제 1 항에 있어서, 상기 기판은 실리콘, Si, SiC, SiGe, SiGeC, Ge 합금, GaAs, InAs 및 InP 로 구성된 그룹으로부터 선택된 하나 또는 그 이상의 물질을 포함하는 것을 특징으로 하는 반도체 장치 구조.
  3. 제 1 항에 있어서, 상기 적어도 하나의 SRAM 셀은 평면 SRAM 셀, 수직 SRAM 셀 및 트렌치 SRAM 셀로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 장치 구조.
  4. 제 1 항에 있어서, 상기 SRAM 셀의 패스 게이트 트랜지스터들의 적어도 하나와 풀 다운 트랜지스터들의 적어도 하나는 서로 동일평면상에 있으며 접속된 활성 영역을 갖는 것을 특징으로 하는 반도체 장치 구조.
  5. 반도체장치 구조를 제조하는 방법으로서:
    적어도 제 1 영역 세트와 제 2 영역 세트를 포함하는 하이브리드 기판을 형성하는 단계로서, 상기 제 2 영역 세트의 캐리어 이동도는 상기 제 1 영역 세트의 캐리어 이동도와 적어도 대략 1.5 배만큼 차이가 나는 것인, 상기 하이브리드 기판 형성 단계; 및,
    상기 하이브리드 기판에서 적어도 하나의 SRAM 셀을 형성하는 단계로서, 상기 적어도 하나의 SRAM 셀은 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하고, 상기 두 개의 풀 다운 트랜지스터는 상기 제 1 영역 세트 및 상기 제 2 영역 세트 중 한 곳에 형성되고, 상기 두 개의 패스 게이트 트랜지스터는 상기 제 1 영역 세트 및 상기 제 2 영역 세트 중 나머지 다른 한 곳에 형성되며, 상기 풀 다운 트랜지스터와 상기 패스 게이트 트랜지스터는 실질적으로 유사한 채널폭 및 소스-드레인 도핑 농도를 가지며, 상기 적어도 하나의 SRAM 셀은 적어도 대략 1.5 이상의 베타 비율을 갖는 것인, 상기 SRAM 셀 형성 단계;
    를 포함하는 것을 특징으로 하는 반도체 장치 구조를 제조하는 방법.
  6. 제 5 항에 있어서, 상기 하이브리드 기판의 상기 제 1 영역 세트와 상기 제 2 영역 세트는 서로 다른 조성 또는 서로 다른 결정 배향을 갖는 기판물질을 포함하는 것을 특징으로 하는 반도체 장치 구조를 제조하는 방법.
  7. 제 5 항에 있어서, 상기 하이브리드 기판의 상기 제 1 영역 세트는 제 1 결정 배향에 의해 특징지워지고, 상기 하이브리드 기판의 상기 제 2 영역 세트는 제 1 결정 배향과 다른 제 2 결정 배향에 의해 특징지워지는 것을 특징으로 하는 반도체 장치 구조를 제조하는 방법.
  8. 기판에 위치된 적어도 하나의 SRAM 셀을 포함하는 반도체 장치 구조로서,
    상기 적어도 하나의 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 상기 기판은 적어도 제 1 결정 배향을 갖는 제 1 영역 세트와 상기 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트를 갖는 하이브리드 결정 배향 기판을 포함하며, 상기 두 개의 풀 다운 트랜지스터는 상기 제 1 영역 세트와 상기 제 2 영역 세트 중 한 곳에 위치되고, 상기 두 개의 패스 게이트 트랜지스터는 상기 제 1 영역 세트와 상기 제 2 영역 세트 중 나머지 다른 한 곳에 위치되며, 상기 풀 다운 트랜지스터의 전류 캐리어는 상기 패스 게이트 트랜지스터의 전류 캐리어보다 높은 이동도를 갖는 것을 특징으로 하는 반도체 장치 구조.
  9. 반도체 장치 구조를 형성하는 방법으로서,
    제 1 결정 배향을 갖는 제 1 영역 세트와 상기 제 1 결정 배향과 다른 제 2 결정 배향을 갖는 제 2 영역 세트를 적어도 구비한 하이브리드 결정 배향 기판을 형성하는 단계; 및
    상기 하이브리드 결정 배향 기판에 적어도 하나의 SRAM 셀을 형성하는 단계로서, 상기 SRAM 셀은 적어도 두 개의 풀 업 트랜지스터, 두 개의 풀 다운 트랜지스터, 및 두 개의 패스 게이트 트랜지스터를 포함하며, 상기 두 개의 풀 다운 트랜지스터는 상기 하이브리드 결정 배향 기판의 상기 제 1 영역 세트와 상기 제 2 영역 세트 중 적어도 한 곳에 형성되고, 상기 두 개의 패스 게이트 트랜지스터는 상기 하이브리드 결정 배향 기판의 상기 제 1 영역 세트와 상기 제 2 영역 세트 중 나머지 다른 한 곳에 형성되며, 상기 풀 다운 트랜지스터의 전류 캐리어는 상기 패스 게이트 트랜지스터의 전류 캐리어보다 높은 이동도를 갖는 것인, 상기 SRAM 셀 형성 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 구조를 형성하는 방법.
  10. 제 9 항에 있어서, 상기 SRAM 셀의 상기 풀 다운 트랜지스터와 상기 패스 게이트 트랜지스터는 n채널 전계 효과 트랜지스터를 포함하며, 상기 하이브리드 결정 배향 기판의 상기 제 1 영역 세트는 (100)면을 갖는 실리콘을 포함하며, 상기 하이브리드 결정 배향 기판의 상기 제 2 영역 세트는 (110)면을 갖는 실리콘을 포함하며, 상기 SRAM 셀의 상기 풀 다운 트랜지스터는 상기 제 1 영역 세트에 형성되고, 상기 패스 게이트 트랜지스터는 상기 제 2 영역 세트에 형성되는 것을 특징으로 하는 반도체 장치 구조를 형성하는 방법.
KR1020087006075A 2005-09-22 2006-07-25 하이브리드 결정 배향을 구비한 기판에서의 용이한ｓｒａｍ 셀 제조 KR101013083B1 (ko)

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