KR20080057143A - 선택적으로 스트레스가 인가되어 안정도가 향상된ｓｒａｍ셀을 포함하는 집적 회로 - Google Patents

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Abstract

본 발명은 풀-다운 트랜지스터와 패스-게이트 트랜지스터 간의 베타 비를 향상시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 트랜지스터들 간의 베타비가 향상되면, SRAM 셀을 포함하는 집적 회로의 전체적인 안정성이 종래의 SRAM 셀을 포함하는 집적 회로에 비해 향상된다.
SRAM 셀 내의 트랜지스터들 간의 베타 비를 향상시키기 위하여 패스-게이트 트랜지스터의 성능을 약화시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 보다 상세하게는 의도적으로 패스-게이트 트랜지스터의 성능을 약화시키면서, 풀 다운 트랜지스터의 성능만을 강화시켜서, 베타 비를 향상시킨다.
이러한 효과를 얻기 위하여, 논리 CMOS의 nFET과 SRAM의 풀 다운 트랜지스터에서, 선택적인 스트레스 기억 기법(Stress Memorization Technique: SMT)을 수행하여서, 상기 트랜지스터들의 성능을 강화한다. 그리고, 논리 CMOS 의 pFET과 SRAM의 패스-게이트 트랜지스터에서는 선택적인 스트레스 기억 기법을 수행하지 않아서, pFET의 성능은 약화시키고, 패스-게이트 트랜지스터의 성능 강화를 피한다. 이렇게 패스-게이트 트랜지스터의 성능은 향상시키지 않고 풀 다운 트랜지스터의 성능만 향상시켜서, SRAM 트랜지스터들의 베타 비를 향상시킨다.
SRAM, 패스-게이트 트랜지스터, 풀 다운 트랜지스터

Description

선택적으로 스트레스가 인가되어 안정도가 향상된 ＳＲＡＭ셀을 포함하는 집적 회로{Intergrated circuit compring stability improved and selectively stressed SRAM cell}
본 발명은 집적 회로에 관한 것으로, 보다 상세하게는 안정성이 향상된 SRAM(Static Random Access Memory) 셀을 포함하는 집적 회로에 관한 것이다.
고집적과 저전력 소비, 및 성능 향상을 위해서 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이 미세화되면서, MOSFET은 저 전원 전압에서 구동되고 있다. 그 결과, 트랜지스터의 유전체 두께와 채널 길이도 전원 전압과 함께 축소되었다.
SRAM(Static Random Access Memory) 셀은 고속으로 동작하고, 작은 전력을 소비하며, 그 구동 원리가 단순한 중요한 메모리 소자이다. DRAM(Dynamic Random Access Memory) 셀과는 달리, SRAM 셀은 저장된 데이터를 주기적으로 리프레쉬(refresh)할 필요가 없으며, 설계가 간단하다. 그런데, SRAM 셀의 안정성은 셀의 크기 축소에 의해서 심하게 영향 받는다. 공정 중 소자들 간의 작은 미스매치(mismatch)에 의하여 SRAM 셀이 '0' 또는 '1'의 어느 한 상태에 치우치게 된다. 이러한 미스매치는 드레인과 소스 간의 변위(dislocation)들이나 이온 주입의 변동(fluctuation) 또는 열 어닐링(thermal anneal) 온도의 변동에 의해서 초래될 수 있다.
SRAM 셀의 안정성은 공정 조건과 구동 조건 상의 변화에 대한 SRAM 셀의 소프트 에러(soft-error)와 민감도를 결정한다. 이러한 안정성을 좌우하는 중요한 한 파라미터는 베타 비(beta ratio)이다. 베타 비는, 풀 다운 트랜지스터(pull-down transistor) 구동 전류와 패스-게이트 트랜지스터(pass-gate transistor) 구동 전류 간의 비이다. 베타 비는 SRAM 셀의 풀 다운 트랜지스터와 패스-게이트 트랜지스터 사이의 이온 비로 정의될 수도 있다. 베타비가 약 1이상이 되면, SRAM 셀의 안정성이 향상될 수 있다.
종래, 베타 비를 조절하기 위하여 문턱 전압(Vt) 조절 이온 주입(threshold voltage adjustment implantation)과 액티브 영역 크기의 조절(active area sizing)과 같은 방법이 사용되었다. 여기서, 액티브 영역 크기의 조절은 디자인 룰(groundrules)과 마스크 셋(mask sets)에 의해서 제한된다.
스트레스 공학(stress engineering)은 FET 소자들의 성능을 향상시키기 위하여 사용되어 왔다. 일반적으로, n형 FET들에는 인장 스트레스를, p형 FET들에는 압축 스트레스를 사용해서 소자 성능을 향상시킨다. 이러한 기법은 일반적으로 풀 다운 트랜지스터와 패스-게이트 트랜지스터 모두에 적용된다. 이러한 종래 기술에 따른 구조에 의하면, 풀 다운 트랜지스터와 패스-게이트 트랜지스터 모두의 소자 성능이 향상된다. 그러나, 베타 비가 향상되지 않는다.
따라서, 풀 다운 트랜지스터와 패스-게이트 트랜지스터들 간의 베타비가 향상되어서, 전체적으로 안정성이 향상된 구조를 가진 SRAM 셀을 필요로 한다.
이에 본 발명이 해결하고자 하는 과제는, 안정성이 향상된 SRAM 셀을 포함하는 집적 회로를 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 풀-다운 트랜지스터와 패스-게이트 트랜지스터 간의 베타 비를 향상시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 트랜지스터들 간의 베타비가 향상되면, SRAM 셀을 포함하는 집적 회로의 전체적인 안정성이 종래의 SRAM 셀을 포함하는 집적 회로에 비해 향상된다.
SRAM 셀 내의 트랜지스터들 간의 베타 비를 향상시키기 위하여 패스-게이트 트랜지스터의 성능을 약화시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 보다 상세하게는 의도적으로 패스-게이트 트랜지스터의 성능을 약화시키면서, 풀 다운 트랜지스터의 성능만을 강화시켜서, 베타 비를 향상시킨다.
이러한 효과를 얻기 위하여, 논리 CMOS(Complementary Metal Oxide Semiconductor)의 nFET과 SRAM의 풀 다운 트랜지스터에서, 선택적인(selective) 스트레스 기억 기법(Stress Memorization Technique: SMT)을 수행하여서, 상기 트랜지스터들의 성능을 강화한다. 그리고, 논리 CMOS 의 pFET과 SRAM의 패스-게이트 트랜지스터에서는 선택적인 스트레스 기억 기법을 수행하지 않아서, pFET의 성능은 약화시키고, 패스-게이트 트랜지스터의 성능 강화를 피한다. 이렇게 패스-게이트 트랜지스터의 성능은 향상시키지 않고 풀 다운 트랜지스터의 성능만 향상시켜서, SRAM 트랜지스터들의 베타 비를 향상시킨다.
본 발명의 실시예들에 따른 집적 회로는 하나 이상의 패스-게이트 트랜지스터와 하나 이상의 풀 다운 트랜지스터를 포함하는 SRAM 셀을 하나 이상 포함한다. 각각의 패스-게이트 트랜지스터는 스트레스 비인가(unstressed) 채널을 가지고, 각각의 풀 다운 트랜지스터는 스트레스 인가(stressed) 채널을 가진다.
상기한 SRAM에서, 하나 이상의 패스-게이트 트랜지스터와 하나 이상의 풀 다운 트랜지스터 간의 이온비는 약 1 이상일 수 있다. 이러한 이온비는 각 트랜지스터들이 스트레스 인가 채널을 가지거나, 각 트랜지스터들이 스트레스 비인가 채널을 가지는 종래의 SRAM과 비교하여 향상된 것이다.
상기한 집적 회로는, SRAM 셀을 포함하는 영역에 인접한 로직 영역(logic area)을 더 포함할 수 있다. 로직 영역은 스트레스 인가 채널을 가지는 하나 이상의 nFET과 스트레스 비인가 채널을 가지는 하나 이상의 pFET을 포함한다.
본 발명은 또한, 하나 이상의 풀 다운 트랜지스터를 포함하는 SRAM 셀을 하나 이상 포함하는 집적 회로의 제조 방법을 제공한다. 선택적인 스트레스 기억 공정을 사용하여서 각각의 풀 다운 트랜지스터의 채널에 스트레스를 가한다. 여기서, 선택적인 스트레스 기억 공정은 nFET 소자들의 채널에도 스트레스를 가하기 위해서 사용될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여, 선택적인 스트레스 기억 기법을 사용하여서 안정성이 향상된, SRAM 셀을 포함하는 집적 회로를 상세히 설명한다. 도면은 설명을 위한 예시적인 것이며, 설명을 위하여 과장된 수치를 가질 수 있다.
본 발명의 충분한 이해를 돕기 위하여, 특정한 구조들, 구성 요소들, 물질들, 치수들, 공정 단계들, 및 기법들과 같은 다양한 구체적인 세부들이 제시된다. 그런데, 본 발명이 속한 기술 분야의 통상의 기술자는 이들에 대한 상세한 설명 없이도 본 발명을 용이하게 실시할 수 있을 것이다. 따라서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명하지 않는다.
소자, 층, 영역 또는 기판이 다른 소자, 층, 영역 또는 기판 '위(on)'라고 지칭되는 것은 다른 소자, 층, 영역 또는 기판 바로 위에, 다른 소자, 층, 영역 또는 기판이 있는 경우와, 중간에 다른 소자, 층, 영역 또는 기판을 개재한 경우를 모두 포함한다. 반면, 소자, 층, 영역 또는 기판이 다른 소자, 층, 영역 또는 기판 '바로 위(directly on)'라고 지칭되는 것은 중간에 다른 소자, 층, 영역 또는 기판 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 용어인 아래(below), 아래(beneath), 아래(lower), 위(above), 위(upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다.
공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 구동시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below)로 기술된 소자는 다른 소자의 위(above)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
전술한 바와 같이, 본 발명은 풀-다운 트랜지스터와 패스-게이트 트랜지스터 간의 베타 비를 향상시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 트랜지스터들 간의 베타비가 향상되면, SRAM 셀을 포함하는 집적 회로의 전체적인 안정성이 종래의 SRAM 셀을 포함하는 집적 회로에 비해 향상된다.
SRAM 셀 내의 트랜지스터들 간의 베타 비를 향상시키기 위하여 패스-게이트 트랜지스터의 성능을 약화시킨 SRAM 셀을 포함하는 집적 회로를 제공한다. 보다 상세하게는 의도적으로 패스-게이트 트랜지스터의 성능을 약화시키면서, 풀 다운 트랜지스터의 성능만을 강화시켜서, 베타 비를 향상시킨다.
이러한 효과를 얻기 위하여, 논리 CMOS(Complementary Metal Oxide Semiconductor)의 nFET과 SRAM의 풀 다운 트랜지스터에서, 선택적인(selective) 스트레스 기억 기법(Stress Memorization Technique: SMT)을 수행하여서, 상기 트랜지스터들의 성능을 강화한다. 그리고, 논리 CMOS 의 pFET과 SRAM의 패스-게이트 트랜지스터에서는 선택적인 스트레스 기억 기법을 수행하지 않아서, pFET의 성능은 약화시키고, 패스-게이트 트랜지스터의 성능 강화를 피한다. 이렇게 패스-게이트 트랜지스터의 성능은 향상시키지 않고 풀 다운 트랜지스터의 성능만 향상시켜서, SRAM 트랜지스터들의 베타 비를 향상시킨다.
이하, 도 1a 내지 도 1e를 참조하여, 선택적인 응력 기억 기법이 적용된 본 발명의 실시예들을 상세하게 설명한다.
도 1a는 본 발명이 적용될 수 있는 초기의 집적 회로(10)를 나타낸다. 도시한 바와 같이, 집적 회로(10)는 트렌치 소자 분리 영역(13)들을 가진 반도체 기판(12)을 포함한다. 반도체 기판(12)은 적어도 하나의 논리 소자 영역(100)과 적어도 하나의 SRAM 소자 영역(102)을 포함한다. 다만, 본 발명은 이에 한정되지 아니하고, 이들은 도시된 바와 다른 타입의 소자 영역들일 수 있다.
다양한 소자 영역들(100, 102) 각각은 트랜지스터들(14A, 14B, 14C, 14D)를 포함한다. 본 실시예에서, 트랜지스터 14A는 nFET을 나타내고, 트랜지스터 14B는 pFET을 나타낸다. 트랜지스터 14C는 패스-게이트 트랜지스터를 나타내고, 트랜지스터 14D는 풀 다운 트랜지스터를 나타낸다. 도면에서 각각의 트랜지스터가 하나인 경우를 나타내고 있지만, 반도체 기판(12)의 표면에는 각각의 트랜지스터가 복수 개 위치할 수 있다.
SRAM 소자 영역(102)은 하나 이상의 SRAM 셀을 포함한다. SRAM 셀은 두 개의 패스-게이트 트랜지스터, 두 개의 풀-다운 트랜지스터, 및 두 개의 풀-업 트랜지스터를 포함하는 6개의 트랜지스터를 포함할 수 있다. 여기서, SRAM 셀의 레이아웃은 종래에 알려진 어떠한 레이아웃을 포함할 수 있다. 예를 들어 미합중국 특허 No. 6,984,564의 도 4에 도시된 SRAM의 레이아웃을 포함할 수 있다.
도시된 각 트랜지스터는 게이트 적층 구조(gate stack)를 포함한다. 각 게이트 적층 구조는 적어도 하나의 게이트 유전막(18A, 18B, 18C, 18D)과 게이트 도전체(20A, 20B, 20C, 20D)를 포함한다. 또한, 각 게이트 스택의 측벽들에는 유전 스페이서(dielectric spacer, 22)를 포함한다.
도 1a에서 도시된 다양한 소자들 또는 구성 요소들은 본 발명의 기술 분야에서 널리 알려진 물질들로 구성될 수 있다. 예를 들어, 반도체 기판(12)은 Si, SiGe, SiGeC, SiC, Ge 합금, GaAs, InAs, InP 와 같은 반도체 물질로 이루어질 수 있다. 또는 반도체 기판(12)은 그 밖의 III - V 화합물 반도체나 II - VI 화합물 반도체로 이루어질 수 있다.
반도체 기판(12)은 벌크(bulk) 기판이거나, Si/SiGe 또는 SOI(semiconductor-on-insulator) 기판과 같은 다층 기판이거나, 표면 영역들이 다른 결정학적 배향(crystallographic orientation)을 가지는 혼성 기판(hybrid substrate)일 수 있다. 바람직하게는 반도체 기판(12)을 이루는 반도체 물질은 Si를 포함하는 반도체이다.
반도체 기판(12)은 변형되거나(strained) 변형되지 않을 수 있으며, 기판(12) 내에 변형 영역과 비변형 영역을 포함할 수 있다. 또한, 반도체 기판(12)은 이온이 주입되거나 이온이 주입되지 않을 수 있으며, 기판(12) 내에 이온 주입 영역과 비이온 주입 영역을 포함할 수 있다.
트렌치 소자 분리 영역(13)들은 일반적으로 산화물과 같은 유전 물질로 이루어지고, 종래의 트렌치 소자 분리 영역 공정에 의하여 형성될 수 있다. 트렌치 소자 분리 영역(13)은 필드 산화막(field oxide) 소자 분리 영역이나 그 밖의 이 분야의 기술 분야에서 알려진 다른 타입의 소자 분리 영역으로 대체될 수 있다.
트랜지스터들은 증착, 리소그래피(lithography), 식각(etching)에 의해 형성되거나, 교체 게이트 공정(replacement gate process)이 사용되어 형성될 수 있다. 각 트랜지스터의 게이트 유전막(18A, 18B, 18C, 18D)은 같거나 다른 유전 물질로 이루어질 수 있다. 게이트 유전막을 이루는 유전 물질로는 산화물, 질화물, 질화산화물, 및 이런 절연물들의 적층막을 예로 들 수 있다. 바람직하게는, 게이트 유전막을 이루는 물질로서 산화물 특히, 이산화규소(silicon dioxide)가 사용될 수 있으나, 이에 제한되는 것은 아니다.
각 트렌지스터의 게이트 도전체(20A, 20B, 20C, 20D)는 도전 물질, 예를 들 면, 도핑된 폴리 실리콘, 도핑된 SiGe, 금속, 금속 합금, 금속 실리사이드(metal silicide) 또는 금속 실리사이드와 폴리 실리콘으로 이루어진 적층 구조와 같은 적층 구조로 이루어질 수 있다. 바람직하게는, 게이트 도전체를 이루는 물질로서, 폴리 실리콘이 사용될 수 있다.
각 트랜지스터들의 유전 스페이서(22)는 산화물, 질화물, 질화산화물, 및 이들의 다층 스택으로 이루어질 수 있다. 바람직하게는, 유전 스페이서(22)를 이루는 물질로서, 실리콘 산화물이나, 실리콘 질화물이 사용될 수 있다.
각 트랜지스터를 제조하는 과정에서 불순물(dopants)을 기판 내로 주입하여서, 트랜지스터들 각각이 접하는 기판의 접지면(footprint)에 소스/드레인 확장 영역, 할로 주입 영역(halo implant regions), 및 소스/드레인 확산 영역을 형성할 수 있다. 이에 대해서는 이 분야의 통상의 기술자에게 용이하게 이해될 수 있을 것이다. 종래의 이온 주입 공정들이 상기한 영역들을 형성하기 위하여 사용될 수 있다.
또한, 이 분야의 통상의 기술자는 반도체 기판(12)의 각 트랜지스터의 게이트 적층 구조 아래의 영역이 채널임을 인식할 수 있을 것이다. 채널 영역은 기판 표면에 형성되는 이온 주입 영역에 의해서 그 영역이 제한된다.
도 1b는 도 1a에 도시된 구조에서 모든 노출된 표면에 라이너(24)를 형성한 후의 집적 회로 구조이다. 라이너(24)는 일반적으로 인장력이 가해진 물질이다. 라이너(24)는 실리콘 질화물과 같은 절연 물질, 도전 물질 및 반도체 물질로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 바람직하게는 라이너(24)는 실리콘 질화물로 이루어질 수 있다.
라이너(24)는 종래의 증착 공정에 의해서 형성될 수 있다. 예를 들어, 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정, 또는 플라즈마 화학 기상 증착(Plasma-enhanced chemical vapor deposition : PECVD) 공정이 사용될 수 있다. 라이너(24)의 두께는 다양할 수 있으며, 라이너(24)의 두께는 본 발명의 실시예들에 있어서 결정적인(critical) 요소는 아니다.
도 1c는 도 1b에 도시된 구조에 차단 마스크(26)를 형성한 후의 집적 회로 구조이다. 차단 마스크(26)는 nFET(14A)과 풀 다운 트랜지스터(14D) 위에 형성되고, 다른 트랜지스터들, 곧, pFET(14B)과 패스-게이트 트랜지스터(14C)는 차단 마스크(26)에 의해 보호되지 않는다. 차단 마스크(26)는 산화물 및 포토 레지스트로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 하드 마스크 물질을 포함한다. 일반적으로, 포토 레지스트가 차단 마스크(26)로서 사용된다. 차단 마스크(26)는 종래의 공정에 의해서 형성될 수 있다. 예를 들어, 마스크 물질의 증착, 리소그래피, 및 선택적인 식각을 포함하여 형성될 수 있다.
도 1d는 도 1c에 도시된 구조의 차단 마스크(26)에 의해 보호되지 않은 라이너(24)의 노출된 부분들이 선택적으로 제거된 후의 집적 회로 구조이다. 선택적인 제거는 반응 이온 식각(RIE) 등과 같은 건식 식각 공정이나 습식 식각 공정에 의해 수행될 수 있다. 식각 후에 차단 마스크(26)는 이 분야의 통상의 기술자에게 잘 알려진 종래의 박리(stripping) 공정에 의하여 제거할 수 있다.
도 1d에서, 라이너(24)는 논리 소자 영역(100)의 nFET(14A)과 SRAM 영 역(102)의 풀 다운 트랜지스터(14D)를 둘러싼다.
이어서, 어닐링을 수행한다. 어닐링은 일반적으로 이미 반도체 기판(12)에 주입된 도펀트들을 활성화시킨다. 어닐링 동안, 라이너(24)의 스트레인(strain)이 nFET(14A)과 풀 다운 트랜지스터(14D)의 채널에 전달된다. 도펀트들을 활성화하고, 라이너(24)부터 기판의 채널들에 스트레스를 전달하는 어닐링은 약 1000˚C 이상에서 수행한다. 어닐링 동안 비활성 기체로서, He, Ne, Ar, N2 또는 그 화합물을 사용한다. 또한, 포밍 가스 어닐(forming gas anneal)이 사용될 수도 있다.
어닐링 시간(duration)은 사용된 어닐링 공정의 타입에 따라 달라진다. 관상 어닐링(furnace anneal)를 사용하면, 긴 어닐링 시간을 요하는 반면, 급속 열 어닐링(rapid thermal anneal), 스파이크 어닐링(spike anneal), 레이저 어닐링(laser anneal) 또는 마이크로 웨이브 어닐링(microwave anneal)을 사용하면, 짧은 어닐링 시간을 요한다.
도 1e을 참조하면, 전술한 어닐링에 의해서 스트레스 인가(stressed) 채널(104)들과, 스트레스 비인가(unstressed) 채널(106)들이 형성된다. 또한, 도 1d에서 남아 있던 라이너(24)가 제거되었다. 남아 있던 라이너(24)는 전술한 식각 공정에 의해서 제거할 수 있다.
이 후, 이 분야에서 잘 알려진 공정이 도 1e에 도시된 구조에서 적용될 수 있다.
이상과 같이 제조 공정을 거칠 경우, 스트레스 비인가 채널(106)과 스트레스 인가 채널(104)의 이온 비(ion ratio)는 약 1 이상이 될 수 있다. 다시 말하면, 스 트레스 인가 채널(104)를 가지는 풀 다운 트랜지스터(pull-down transistor)(14D) 구동 전류와 스트레스 비인가 채널(106)을 가지는 패스-게이트 트랜지스터(pass-gate transistor)(14C) 구동 전류 간의 비인 베타 비가 약 1 이상이 될 수 있다.
SRAM 셀을 포함하는 집적 회로에서 전술한 선택적인 스트레스 기억 기법을 적용하면, 풀-다운 트랜지스터와 패스-게이트 트랜지스터 간의 베타 비를 향상시킨 SRAM 셀을 포함하는 집적 회로를 얻을 수 있다. 트랜지스터들 간의 베타비가 향상되어서, SRAM 셀을 포함하는 집적 회로의 전체적인 안정성이 향상된다.
전술한 선택적인 스트레스 기억 기법에서, 패스-게이트 트랜지스터의 성능을 약화시켜서 SRAM 셀 내의 트랜지스터들 간의 베타 비를 향상시킨다. 보다 상세하게는 의도적으로 패스-게이트 트랜지스터의 성능을 약화시키면서, 풀 다운 트랜지스터의 성능만을 강화시켜서, 베타 비를 향상시킨다. 이러한 효과를 얻기 위하여, 논리 CMOS의 nFET 과 SRAM의 풀 다운 트랜지스터에 선택적인 스트레스 기억 기법을 수행하여서, 상기 트랜지스터들의 성능을 강화한다. 그리고, 논리 CMOS의 pFET과 SRAM의 패스-게이트 트랜지스터에는 선택적인 스트레스 기억 기법을 수행하지 않아서, pFET의 성능이 약화되는 것을 방지하고, 패스-게이트 트랜지스터의 성능 강화를 피한다. 이렇게 패스-게이트 트랜지스터의 성능은 향상시키지 않고 풀 다운 트랜지스터의 성능만 향상시켜서, SRAM 트랜지스터들의 베타 비를 향상시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1a 내지 1e는 본 발명의 실시예들에 따른 SRAM 셀을 포함하는 집적 회로에서, 트랜지스터들의 베타 비를 향상시키기 위해서 사용되는 기본적인 공정 단계들을 도시하는 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10 : 집적 회로 12 : 반도체 기판
13 : 트렌치 소자 분리 영역
14A, 14B, 14C, 14D : 트랜지스터
18A, 18B, 18C, 18D : 게이트 유전막
20A, 20B, 20C, 20D : 게이트 도전체
22 : 유전 스페이서 24 : 라이너
26 : 차단 마스크 102 : SRAM 소자 영역

Claims (5)

  1. 하나 이상의 패스-게이트 트랜지스터(pass-gate transistor)와 하나 이상의 풀 다운 트랜지스터(pull-down transistor)를 포함하는 SRAM 셀을 하나 이상 포함하되,
    상기 각각의 패스-게이트 트랜지스터는 스트레스 비인가 채널(unstressed channel)을 가지고, 상기 각각의 풀 다운 트랜지스터는 스트레스 인가 채널(stressed channel)을 가지는 집적 회로.
  2. 제1 항에 있어서,
    상기 하나 이상의 패스-게이트 트랜지스터와 상기 하나 이상의 풀 다운 트랜지스터 간의 이온비는 약 1 이상인 집적 회로.
  3. 제1 항에 있어서,
    상기 집적 회로는 상기 SRAM 셀을 포함하는 영역에 인접한 로직 영역(logic area) 을 더 포함하되,
    상기 로직 영역은 스트레스 인가 채널을 가지는 하나 이상의 nFET과 스트레스 비인가 채널을 가지는 하나 이상의 pFET을 포함하는 집적 회로
  4. 하나 이상의 패스-게이트 트랜지스터(pass-gate transistor)와 하나 이상의 풀 다운 트랜지스터(pull-down transistor)를 포함하는 SRAM 셀을 하나 이상 포함하는 제1 영역; 및
    하나 이상의 pFET과, 하나 이상의 nFET을 포함하는 제2 영역을 포함하되,
    상기 각각의 패스-게이트 트랜지스터와, 상기 각각의 pFET은 스트레스 비인가 채널을 가지고, 상기 각각의 풀 다운 트랜지스터와, 상기 각각의 nFET은 스트레스 인가 채널을 가지는 집적 회로.
  5. 제4 항에 있어서,
    상기 하나 이상의 패스-게이트 트랜지스터와 상기 하나 이상의 풀 다운 트랜지스터 간의 이온비는 약 1 이상인 집적 회로.
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