KR20060035746A - 다수 개의 표면을 따라 변형 격자 구조를 가지는 전계 효과트랜지스터 채널 - Google Patents

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Abstract

FinFET(10)의 채널(16)은 채널 코어(24) 및 채널 엔빌로프(32)를 구비하는데, 이들 각각은 변형 실리콘의 성질을 이용하기 위하여 상이한 격자 구조를 형성하는 반도체 재료로부터 제조된다. 게이트는 게이트 유전체를 통하여 상기 채널 엔빌로프에 결합된다. 예시적인 재료는 Si와 SixGe1 -x이며, 여기서 78<x<92이다. 상기 채널 코어(24)는 폭(wc)을 가지는 상부면(26)과 높이(hc)를 가지는 직립 표면(28, 30)에 접촉하는데, 이들 표면은 서로 90°로 배향되는 것이 바람직하다. 상기 채널 엔빌로프(32)는 상부면(26) 및 직립 표면(28. 30)과 접촉함으로써, 상부면(26)을 따라서만 접촉하는 것에 비하여 경계 면적이 증가되는데, 이는 채널(16)에 대한 전기 전도도 및 게이트(18)의 제어를 향상시킨다. 상기 높이(hc)는, 안정화된 SRAM 내에 더 작은 스케일의 FET을 가능하게 하도록 재단될 수 있다. 마스킹 및 에칭 방법, 핸들 웨이퍼/캐리어 웨이퍼 방법 및 쉘로우 트랜치 방법을 포함한, 채널(16)을 제조하는 다양한 방법이 개시된다. 1개 내지 4개의 게이트를 구비하는 FinFET에 대한 실시예 및 방법이 개시된다.

Description

다수 개의 표면을 따라 변형 격자 구조를 가지는 전계 효과 트랜지스터 채널{FET CHANNEL HAVING A STRAINED LATTICE STRUCTURE ALONG MULTIPLE SURFACES}
본 발명은 일반적으로 반도체 웨이퍼 또는 칩 상에 배치되는 전계 효과 트랜지스터(FET)에 관한 것이고, 보다 상세하게는 FET의 소스와 드레인을 연결하는 채널로서의 층상 구조로서, 하나의 층은 변형 격자 구조의 특징을 가지는 층상 구조에 관한 것이다.
반도체 및 집적 회로는 비용 및 크기의 계속적인 감소로 인하여 많은 제품에서 보편적으로 존재하게 되었다. 일반적으로 소형화는 보다 낮은 전력 레벨 및 보다 낮은 비용으로 향상된 성능(클럭 주기당의 더 많은 연산 및 더 적은 발열)을 가능하게 한다. 현재의 기술은 로직 게이트, FET, 캐패시터 등과 같은 마이크로 소자에 대해서 원자 레벨의 스케일링에 있거나, 이에 근접하고 있다. 이러한 소자를 수 억개 가지고 있는 회로 칩은 흔히 있다. 추가적인 크기의 감소는 반도체 기판 위 또는 그 내부에 임베드되는 트레이스 라인 및 마이크로 소자의 물리적 한계에 근접하는 것으로 보인다. 본 발명은 이러한 마이크로 크기의 FET 디바이스에 관한 것이다. FET은 소스, 드레인 및 게이트로 구성되는 트랜지스터이다. FET의 동작은 소스와 드레인 사이의 채널을 따라, 게이트의 후방에서 흐르는 다수 캐리어의 흐름에 의존한다. 소스와 드레인 사이의 채널을 통한 전류는 게이트 아래의 횡 전기장에 의해 제어된다. 채널의 제어를 보다 효율적으로 수행하기 위하여, 하나 이상의 게이트가 사용될 수 있다. 게이트의 길이는 얼마나 빨리 FET이 스위칭되고, 얼마나 빨리 회로가 작동하는지를 결정하는데, 이것은 일반적으로 채널의 길이(즉, 소스와 드레인 사이의 거리)와 거의 같다. 오늘날, 기술 분야의 게이트 길이는 50 nm 크기이며, 차후 10년 이내에 10 nm로 이행될 것이다. 이러한 크기의 감소는, 하나의 칩 상에 10억 개 이상의 디바이스를 배치할 수 있어야 한다. 그러나, 이러한 작은 크기는 단 채널 효과(short channel effect), 펀치 스루(punch through) 및 MOS 누설 전류와 같은 성능 문제에 대해서 더 많은 제어가 요구된다.
최근, FET의 크기는 핀으로 알려진 하나 이상의 핀 모양의 채널의 사용을 통해서 성공적으로 감소하였다. 핀을 사용한 FET은 FinFET으로 알려져 있다. 종래, 씨모스(CMOS) 디바이스는 반도체 기판의 표면을 따라서 실질적으로 평면이었는데, 이에 대한 예외는 채널 상부에 위치하는 FET 게이트였다. 핀은, 게이트에 노출된 채널의 표면적을 최대화하기 위해서 수직 구조를 사용함으로써, 그러한 패러다임으로부터 이탈하도록 해 주었다. 게이트는 보다 전통적인 평면 채널에서와 같이 상부만을 가로지르기보다는, 핀 모양 채널의 3개의 부분 위에서 연장하기 때문에, 보다 강력하게 채널을 제어한다. FinFET의 예가 도 1에 도시되는데, 이것은 6 핀을 가진 종래의 FET에 대한 투과 전자 현미경(TEM) 그림이다. 각 핀의 쌍은 NFET 및 PFET을 이룬다.
핀의 성능을 향상시키는 하나의 방법은 핀을 이종 재료 층으로 제조하는 것 이다. 이러한 예시적 디바이스로서, 본 발명의 위임자에게 위임된 미국 특허 제6,252,284 B1호, "평활화된 실리콘 핀 다바이스"가 있는데, 이는 단 채널 효과를 제어하는 것에 관한 것이다.
흔히, 다층의 평활화 FET 핀의 층들 중 하나의 층은 변형 실리콘이다. 2축으로 연신된 실리콘 결정 격자 구조는 트랜지스터를 통한 전자의 흐름을 가속하여, 성능을 향상시키고, 전력 소모를 줄일 수 있다는 것이 종래에 발견되었다. 이종 재료 층으로 된 원자는 불일치된 평면 계면을 따라 불일치된 격자 구조를 연신 및/또는 압축함으로써 서로 정렬되는 자연적 성향이 있다. 재료 각각의 두께 및 화학적 조성을 변화시킴으로써, 임의의 재료에서의 연신 및 압축 한도를 제어하는 것에 도움을 준다. 예를 들어, 도 2a는 자연적(연신되지 않은) 상태의 축척되지 않은 실리콘 및 게르마늄 격자 구조를 도시한다. 도 2b의 SiGe 화합물에서와 같이, 실리콘이 더 두꺼운 게르마늄 층 위에 배치(또는 증착)되는 경우, 게르마늄 격자는 실질적으로 변화 없이 유지되는 반면, 실리콘 격자는 연신되어, 그 결과 변형 실리콘을 얻게 된다. 이러한 결과는 상대적으로 더 큰 게르마늄 층의 두께로 인해 더 큰 구조적 통합성 및 격자 압축에 대한 더 큰 저항성이 생기기 때문에 달성된다. 격자가 연신되는 실제 과정에서는 상기의 과정과 함께, 또는 그를 대신하여 격자 구조 내에서 상호 혼합된 Si 및 Ge 원자를 얻게 된다. 이는 2 가지의 원자 모두를 단일의 층 내에 통합시키는데, 여기서 더 많은 Ge 원자는 자연적(연신되지 않은) 상태의 실리콘 격자 구조와 비교할 때, 연신된 통합된 격자 구조가 되도록 강제한다. 도 2b에 도시된 것과 반대의 효과가 일어날 수도 있는데, 즉 더 얇은 게르마 늄 층이 더 두꺼운 실리콘 층과 접합되는 경우, 격자가 압축되는 것을 보여준다. 변형 실리콘은 전자/홀 이동도를 NFET에서는 70%, PFET에서는 30%까지 향상시킨다. 전도성을 향상시키는 결정성 이종 접합을 형성하기 위해 실리콘 게르마늄 탄소와 같은 여타의 재료가 사용될 수 있다. 변형 실리콘을 형성하기 위해 사용되는 몇 가지 방법이 있는데, 여기에는 화학 기상 증착법(chemical vapor deposition; CVD) 및 분자선 증착법(molecular beam epitaxy; MBE)이 포함된다.
평면을 따라 배치된 변형 실리콘은 종래 기술의 FinFET에서 이용되어 왔다. 그러나, 전류 누설은, FET를 원자 한계로 더욱 스케일하는 데에 있어서 계속적으로 제한 요소가 된다. 소형화가 진행됨에 따라, 전류 누설은 증대되는 관심 사항이 되는데, 이는 일반적으로 채널 길이를 가로지르는 FET 게이트의 길이가 더 짧아짐에 따라, 전하 캐리어(홀 또는 전자)를 제어하는 능력이 떨어지기 때문이다.
트랜지스터가 오프되었을 때의 의도되지 않은 전하 운반자의 흐름을 "전류 누설(current leakage)"이라 지칭한다. 전류 누설은 아이들 트랜지스터에 의해 소모되는 전력의 주요한 원천이다. 전류 누설은 2 가지 타입으로 분류될 수 있다. 즉, 게이트가 전류를 완전히 셧 오프하려고 함에도 불구하고, 의도되지 않은 전류가 채널을 통해서 통과하게 되는 것인 MOS 오프 전류; 및 누설 전류가 채널, 확산 또는 실리콘 몸체로 유입되는 기생 경로를 따르게 되는 것인 게이트 터널링 누설 전류가 그것이다. FET 채널 길이가 계속적으로 감소함에 따라, 게이트 터널링 누설 전류는 설계자에게 있어서 주요한 관심 사항이 될 것이다. 핀 구조는 채널에 대한 게이트 제어를 향상시키지만, 전류에 대한 게이트의 제어는 종래 기술의 FinFET에서도 절대적이지 않다. 전류 누설 문제를 완화시켜키면, 소형화는 보다 많은 절대적 게이트 제어를 요구하는 아주 낮은 전력 레벨을 가능하게 한다. 게이트의 제어를 벗어나는 전류의 누설은 의도된 전류에서, 특히 낮은 전류 레벨에서는 덜 두드러진다.
NFET 및 PFET 모두에 대해서 향상된 성능을 가지면서 작은 스케일링을 가능하게 해 주는 FET이 요구된다. 바람직하게는, FET은 향상된 캐리어 수송 특성을 나타내는 핀 구조에서의 게이트 제어를 개선하여야 한다.
본 발명에 대한 바람직한 실시예에 따라서 전술한, 그리고 여타의 문제들이 극복되며, 다른 이점이 실현된다. 본 발명은 통상 FinFET용 핀으로 지칭되는 전계 효과 트랜지스터(FET)의 소스와 드레인을 전기적으로 연결하기 위한 채널에 관한 것이다. 채널은 채널 코어 및 채널 엔빌로프를 포함한다. 채널 코어는 SIMOX 웨이퍼(상부 영역이 이식된 산소에 의해 분리된 웨이퍼) 또는 본디드 웨이퍼(bonded wafer)와 같은 기판에 결합된다. 채널 코어는 기판으로부터 간격을 두고 떨어진 상부면 및 상기 기판과 상부면 사이에서 대향하는 측벽면을 형성한다. 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료로부터 형성된다.
채널 엔빌로프는 대향하는 측벽면 및 채널 코어의 상부면에 접촉한다. 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료로부터 형성된다. 이러한 격자 구조의 차이로 인해 격자 구조의 연신 또는 압축에 기인한 향상된 전기 전도도가 제공된다. 상기 2가지의 재료는 실리콘 및 실리콘-게르마늄 화합물인 것이 바람직하다.
본 발명의 다른 측면에서는, 채널 코어가 상부면 및 인접한 측부 표면을 형성한다. 바람직한 실시예에서, 상부면은 수평의 상부면이고, 측부 표면은 상기 채널 코어의 2개의 직립 측벽 중 하나이지만, 상기 기판으로부터 연장하고 정점에서 만나는 2개의 직립 표면이나, 제3의 측부 표면에 의해 합쳐진 2개의 측벽이 사용될 수 있다. 채널 코어는 제1 반도체 재료를 포함하고, 채널 엔빌로프는 상기 제1 반도체 재료와 상이한 제2 반도체 재료를 포함한다. 제1 또는 제2 반도체 재료 중 적어도 하나는 격자 구조의 신장 또는 압축에 의하여 향상된 전기 전도도를 나타낸다. 채널 엔빌로프는 상부면과 측부 표면 모두와 접촉함으로써, 상부면을 따른 경계면만을 제공하던 종래 기술에 비하여 상이한 격자 구조 사이에서 더 넓은 경계 면적을 제공한다. 전술한 예시적 재료는 연신 및 압축 격자 구조를 제공하기 위해 적용가능하다.
또한, 본 발명은 FET 채널을 제조하는 방법을 포함한다. 이러한 방법 중 하나에 있어서, 기판에는 제1 반도체 재료 층이 마련된다. 제1 채널 코어는 덮여진 층으로부터 마스킹 및 에칭과 같은 기술에 의해서 형성된다. 이 채널 코어는 기판으로부터 간격을 두고 떨어진 상부면과 기판 및 상부면 사이에 있는 대향하는 제1 및 제2 측벽을 형성한다. 이 방법은 상기 표면(즉, 상부면, 제1 측벽 및 제2 측벽 중 적어도 2개의 표면)과 접촉하는 제2 반도체 재료 층을 배치하는 단계를 더 포함한다. 제1 반도체 재료와 상이한 제2 반도체 재료 층을 통한 전기 전도도는 이 재료를 채널 코어와 접촉시킴으로써 향상된다. 제2 반도체 재료 층은 진공 증착을 통해 증착되거나, 캐리어 웨이퍼 상에서 성장되고 그로부터 분리되어 상기 채널 코어의 적당한 표면에 접촉한다.
채널을 형성하는 다른 방법은 기판 상에 제1 반도체 재료 층을 마련하는 단계를 포함한다. 이 방법은 오버레이어 내에 트랜치를 형성하는 단계를 포함한다. 이 트랜치는 TEOS(테트라에톡시레인, 테트라에틸로토실리케이트, 테트라에틸로토실리사이드 및 테트라에톡시실리사이드로도 알려짐)와 같은 버퍼 재료로 채워질 수 있다. 그 다음 제2 부분의 일부가 제거되어 트랜치의 제1 부분의 잔여층을 남긴다. 이는 트랜치의 일부분을 노출시킨다. 그 다음으로 본 방법은 잔여층의 상부 및 트랜치의 인접부에 제2 반도체 재료 층을 배치하는 단계를 포함한다. 예시적인 반도체 재료는 전술하였다. 잔여층은 약 15 nm 미만인 것이 바람직하다. 제2 반도체 재료가 SixGe1 -x 인 경우, 게르마늄의 상대 농도는 채널의 열적 안정도를 향상시키도록 결정될 수 있다. 게르마늄 성분은 약 8% 내지 약 22%인 것이 바람직하고, 약 10% 내지 약 20%인 것이 가장 바람직하며, 제2 반도체 재료 층을 형성하기 위해서 저온 화학 기상 증착 공정이 사용된다.
또한, 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하기 위한 채널이 본 명세서에서 개시되는데, 이 채널은, 기판에 결합하는 저면과 상기 기판으로부터 간격을 두고 떨어진 상부면 및 상기 기판과 상기 상부면 사이에서 대향하는 측벽면을 포함하며, 제1 격자 구조를 형성하는 제1 반도체 재료로부터 형성되는 채널 코어; 및 상기 상부면, 저면 중 적어도 하나와 상기 측벽면 중 적어도 하나(또는 이들의 조합)와 접촉하고 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하며, 게이트 전극과 전기적으로 결합되는 것인 채널 엔빌로프를 포함한다. 상기 채널은 이완된 Si-Ge 격자로부터 형성되고, 상기 엔빌로프는 변형 Si 격자로부터 형성된다.
본 명세서에 따른 FinFET을 사용한 SRAM 회로의 실시예가 개시된다.
도 1은 6핀을 가진 종래 기술의 FET에 대한 투과 전자 현미경(TEM)도.
도 2a 및 도 2b(함께 도 2로 지칭함)는 실리콘 격자 구조가 게르마늄에 인접하여 배치되었을 때 자연적 상태(도 2a)와 비교하여, 어떻게 변형되는지를 보여주는(도 2b) 종래 기술의 도면.
도 3은 본 발명이 배치된 FinFET을 보여주는 블록도.
도 4는 절단선 4'-4'에 따른 도 3의 단면도.
도 5a 내지 도 5f(함께 도 5로 지칭함)는 마스킹 및 에칭을 사용하여 채널 코어 위로 채널 엔빌로프를 증착하는, 본 발명에 따른 하나의 채널 제조 방법을 보여주는 확대 단면도.
도 6a 내지 도 6h(함께 도 6으로 지칭함)는 캐리어 웨이퍼 및 핸들 웨이퍼를 사용하여 적어도 하나의 채널을 제조하는 다른 방법을 보여주는 확대 단면도.
도 7a 내지 도 7f(함께 도 7로 지칭함)는 쉘로우 트렌치(shallow trench)를사용하여 PFET을 위한 채널을 제조하는 다른 방법을 보여주는 확대 단면도.
도 8a 내지 도 8f(함께 도 8로 지칭함)는 FinFET 디바이스의 다양한 실시예 에 대한 투시도.
도 9는 양자화를 논의하는데에 유용한 SRAM 회로를 보여주는 도면.
본 발명에 대해 전술한, 그리고 여타의 측면은 첨부된 도면과 함께 바람직한 실시예에 대한 이하의 상세한 설명으로부터 보다 더 명백해 질 것이다.
도 1과 도 2a 및 도 2b는 전술하였고, 이는 본 발명의 이해를 위한 기초가 될 것이다. 도 3은 FET(10)의 블록도를 도시한다. 기술 분야에서 알려진 바와 같이, 소스(12) 및 드레인(14)은 채널(16)을 경유하여 전기적으로 연결된는데, 게이트(18)가 이 채널(16)을 가로지른다. 하나 이상의 채널(16) 및 게이트(18)가 하나의 FET(10)에 존재한다. 본 명세서에서 사용되는 바와 같이, 채널(16)의 길이는 도 3에 도시된 바와 같이, 소스(12)로부터 드레인(14)까지의 거리이다.
절단선 4'-4'에서의 채널(16)의 단면도가 도 4에 도시된다. FET(10)은 매립 산화막(22)이 덮여진 실리콘(21)과 같은 기판(20) 상에 배치된다. 채널 코어(24)는 기판(20) 상에 배치된 제1 반도체 재료로부터 제조된다. 기판(20)은 기술 분야에서 공지인 SIMOX 웨이퍼, 본디드 웨이퍼 또는 CZ 실리콘[쵸크랄스키 공정(Czochralski process)에 의한 실리콘 웨이퍼]와 같이 실리콘 기반인 것이 바람직하다. 채널 코어(24)는 기판(20)의 일부를 형성하는 매립 산화막(22)의 상부에 형성되는 것이 바람직하다. 채널 코어(24)는 저면(27)[기판(20)에 부착된 것으로 도시됨]과 기판(20) 및 상부면(26) 사이에 배치된 대향하는 측벽(28, 30)을 형성한다. 채널 코어(24)는 제1 반도체 재료로부터 만들어지는데, 제1 반도체 재료는 제 1 결정 격자 구조를 형성한다. 본 명세서에서 사용되는 것과 같이, 특별히 다르게 언급되지 않는다면, 특정 재료(원소 또는 화합물)에 대한 자연적 격자 구조란, 문제가 되는 특정 재료의 구조가 자연적 상태에 있는 것, 즉 전술한 것과 같은 변형 실리콘에 대한 연신, 압축 또는 외부적 조작에 의한 기타 변형이 일어나지 않은 상태에 있는 것을 지칭한다. 본 명세서에서 이완된 격자 구조를 나타내는 화합물(여기서, 이완은 처리를 하지 않았으면 존재했을 인장력이나 압축력을 의도적으로 제어하는 어닐링 또는 그 밖의 처리에 의해서만 발생함)은 자연적 상태의 격자 구조로 간주되지 않는다.
채널 엔빌로프(32)는 게이트(18)에 의해 가로질러진 채널(16)의 적어도 일부분에서, 채널(16)이 단면도로 도시되었을 때 기판(20)에 직접 접촉하지 않는 채널 코어(24) 부분을 실질적으로 덮도록 배치된다. 채널 엔빌로프(32)는 제1 격자 구조와는 상이한 제2 격자 구조를 형성하는 제2 반도체 재료로부터 형성된다. 제1 및 제2 격자 구조 사이의 자연적 구조의 차이로 인해 적어도 채널 코어(24) 및 채널 엔빌로프(32)의 경계에서 인장 응력 또는 압축 응력이 발생한다. 이러한 격자 구조의 불일치[본 명세서에서는 "이종 접합(heterojunction)"으로 지칭함]는 게이트 유전체가 이종 접합 스택과 접촉하는 곳에서 캐리어의 수송을 촉진시킨다. 그러나, 캐리어 수송은 반드시 이종 접합에서 최대화되는 것은 아니고, 그 대신에 캐리어 수송을 위한 메인 채널은 기술 분야에서 알려진 것과 같이 몇 가지 요인에 따라서 하나 또는 다른 이종 재료 내에서 형성될 수 있다. 채널 코어(24)는 코어 폭 (wc) 및 코어 높이(hc)를 정의한다. 이와 유사하게, 채널 엔빌로프(32)는 엔빌로프 폭(we) 및 엔빌로프 높이(he)를 정의한다. 대향하는 측벽(28, 30) 및 상부면(26)의 결합된 표면적을 최적화하거나 제어하기 위해서 이러한 치수들 중 일부 또는 전부가 선택될 수 있다. 채널 코어(24) 및/또는 엔빌로프(32)가 직사각형(본 명세서에서 도시된 바와 같이)이 아닌 경우, 즉 채널 코어(24)가 삼각형이고, 채널 엔빌로프(32)가 채널 코어(24)의 2개의 부분 위에 배치되는 경우, 폭과 높이는 특정 요소에 대한 평균으로 간주되게 된다. 본 명세서에서 기술된 본 발명의 채널(16)을 사용하는 FET(10)의 문턱 전압은 제1 및 제2 반도체 재료 중 하나 또는 이들 모두의 특정 재료, 하나 또는 다른 하나의 도펀트(dopant), 또는 코어(24)와 엔빌로프(32)의 크기에 기초해서 선택될 수 있다.
PFET에 있어서, 채널 코어(24)를 구성하는 제1 반도체 재료는 실리콘이고, 채널 엔빌로프(32)를 구성하는 제2 반도체 재료는 Si0 .7Ge0 .3과 같은 실리콘 및 게르마늄으로 구성된 화합물인 것이 바람직하다. NFET에 있어서, 채널 코어(24)를 구성하는 제1 반도체 재료는 이완된 격자 구조를 나타내도록 처리된 실리콘 및 게르마늄 화합물인 것이 바람직하고, 채널 엔빌로프(32)를 구성하는 제2 반도체 재료는 실리콘인 것이 바람직하다.
폴리머, 금속 또는 기술 분야에서 공지인 여타의 재료로 형성된 게이트(18)는, 채널 엔빌로프(32) 주위에 배치된 유전체 층(33; 게이트 유전체로도 지칭됨)을 통하여 채널 엔빌로프(32)와 접촉하도록 채널(16) 위에 배치된다. 유전체 층(33) 은 산소, 산질화물 또는 희토류 산화물(예컨데, 산화 하프늄)을 포함할 수 있다. 채널 엔빌로프(32)는 게이트(18)와 채널 코어(24)가 실질적으로, 바람직하게는 완전히 접촉하도록 배치된다.
도 5는 본 명세서의 교시에 따른 FET(10)을 제조하는 바람직한 방법을 도시한다. 도 5a 내지 도 5f는 일 실시예를 도시하는데, 여기서는 PFET 채널(34) 및 NFET 채널(36) 모두가 하나의 기판(20) 위에 배치되어 있다.
도 5a에서, 매립 산화막(22; BOX)을 포함한 기판(20)이 마련되고, 이 기판(20)은 실리콘과 같은 제1 반도체 재료 층(38)으로 덮여있다. 기판(20), 매립 산화막(22) 및 제1 반도체 재료(38)의 조합은 SIMOX 웨이퍼나 본디드 웨이퍼에 의해 마련될 수 있고 또는 기술 분야에서 공지인 쵸크랄스키 공정에 의해 마련될 수도 있다. 도 5b에서, 제1 채널 코어(40) 및 제2 채널 코어(42)는 마스킹이나 에칭 또는 기술 분야에서 공지인 다른 수단에 의해서 제1 반도체 재료 층(38)으로부터 형성될 수 있다. 제1 채널 코어(40)의 길이 및/또는 폭은 제2 채널 코어(42)와 상이할 수 있다. 도 5c는 제2 채널 코어(42)의 상부, 그리고 제1 채널 코어(40)의 바로 근처를 제외한 모든 영역의 상부에 위치하는 마스크(44; 2개의 마스크가 도시됨)를 도시한다. 제1 채널 코어(40)의 대향하는 측벽과의 접촉으로부터 마스크(44)를 제거하거나, 측벽과 마스크(44)가 접촉하는 것을 방지하기 위해서 에칭 또는 여타의 공지의 처리 방법이 사용될 수 있다. 제1 채널 코어(40)는 PFET 채널(34)가 될 것이다.
도 5d는 제2 반도체 재료 층(46)이 웨이퍼 전체에 증착된 것을 도시한다. 제2 반도체 재료 층(46)은 초고진공 화학 기상 증착(UHVCVD)를 통해서 증착된 실리콘 및 게르마늄 화합물인 것이 바람직하지만, 다른 화학 증착 공정도 가능하다. 제2 반도체 재료 층(46)은 5-10 nm의 범위의 두께를 가지는 것이 가장 바람직한데, 이 층(46)의 두께는 게르마늄의 농도에 의해서, 그리고 그러한 게르마늄의 농도에서의 층의 열적 안정도에 의해서 결정된다. 도 5d에 도시된 물체는 마스크(44) 위를 덮은 제2 반도체 재료(46)의 전체의 부분이 제거되어 도 5e에서 평활화된다. 마스크(44)의 나머지 부분은 도 5f에서 제거되어, PFET 채널(34) 및 NFET 채널(36)이 남겨진다. 보다 최근에 개발된 방법은 실리콘 위에 SiGe를 선택적으로 증착시킨다. 이러한 기술을 이용하여, SiGe 층(46)은 노출된 실리콘 채널 코어(40) 상에 선택적으로 증착되고, 임의의 잔여물은 화학적 에칭을 통해 제거될 수도 있다. 제1 반도체 재료 층이 실리콘이고, 제2 반도체 재료 층이 SixGe1 -x인 경우, 기저 Si 층(38)이 더 작은 자연적 격자 구조를 가지기 때문에, SixGe1 -x 화합물에 의해 형성된 채널 엔빌로프(32)는, 압축 응력 하에 있게 된다.
다른 방법이 도 6에 도시된다. 도 6a에서, 핸들 웨이퍼(48)는 전술한 바와 같이 매립 산화막(22) 및 실리콘과 같은 제1 반도체 재료(38)의 기저층을 포함한다. 도 6b는 제1 반도체 재료 층(38)의 잔여 부분(38a)에 인접한 하나 이상의 트랜치(47)를 형성하기 위해 마스킹 및 에칭을 사용한 것을 도시한다. 핸들 웨이퍼(48)의 전체 비용을 고려하여, 트랜치(47) 및/또는 제1 반도체 재료(38) 층의 잔여 부분(38a)은 인접할 수도 있고 그렇지 않을 수도 있다. 도 6a 및 도 6b에 도시된 처리와 함께 또는 그와 별도로, 도 6c에서는 개별적인 캐리어 웨이퍼(50)가 변형 또는 이완된 SiGe와 같은 제2 반도체 재료 층(46)으로 덮여진다. 그 다음 덧층(46)으로 덮여진 캐리어 웨이퍼(50)는 도 6c에서와 같이 이온 주입된다. 기술 분야에서 공지인 바와 같이, 수소 또는 붕소 이온과 같은 이온(52)을 주입함으로써, 일반적으로 약 600℃ 미만의 온도에서 덧층(46)이 어닐링되고, 캐리어 웨이퍼(50)로부터 분리되도록 하면서도, 또한 이탈(dislocation)이 없는 고품질의 SiGe를 제공하게 된다. 거의 완전하게(95% 이상) 변형 이완된 SiGe(46) 층이 얻어진다. 상기의 공정은 일반적으로 "스마트-컷" 기술로서 알려져 있는데, IEEE transaction on Electron Devices, vol. 49, no. 9, 2002년 9월판 1566-1561쪽에 수록된 리주안 황 등의「웨이퍼 결합에 의한 변형 SOI의 전자 및 홀 이동도 향상」에 보다 상세히 설명되어 있다. 도 6d에서, 마스킹 및 에칭이 사용되어 제2 반도체 재료 층(46)으로부터 하나 이상의 섬(49)을 형성한다. 캐리어 웨이퍼(50) 상의 섬(49)은 트랜치(47) 형상과 반대이다. 핸들 웨이퍼(48)로의 차후의 결합을 촉진하기 위해서, 적어도 섬(49) 위에 얇은 산화막(51)이 배치되는 것이 바람직하다. 일단 섬(49)이 형성되면, 예컨대 측벽 이미지 전환과 같은 FinFET 처리 기술에 따라서 추가적 공정이 수행될 수 있다.
도 6e는 도 6b의 구조와 함께, 도 6d의 구조를 도시한다. 섬(49) 및 트랜치(47)는 서로 정확하게 정렬되는데, 바람직하게는 0.25 미크론 이내의 정밀도가 바람직하다. 스마트-컷 기술을 의한 전술한 어닐링 공정이 수행되어, 캐리어 웨이퍼(50)로부터 섬(49)을 분리한다. 그 다음 섬(49)은 트랜치(47) 내에 놓이고, 얇은 산화막(51)에 의해서 핸들 웨이퍼(48)에 결합된다. 캐리어 웨이퍼(50)는 제거되어 고온 어닐링 및 연마 후에 핸들 웨이퍼로서 재사용하는 것이 바람직하다. 어떤 실시예에서는 덧층(46)을 통한 수직 에칭 및 그러한 수직 에칭에 의한 선택적 이온 주입이 사용되어, 하나 이상의 층(하나 이상의 반도체 재료 형태)을 섬(49)에 결합시킨다. 이러한 섬(49)은 전술한 것과 같이 핸들 웨이퍼(48) 상의 만입된 트랜치(47)에 맞추어지도록 배치되거나, 핸들 웨이퍼(48) 상의 실리콘 또는 여타의 반도체 재료의 상향된 표면 위에 배치될 수 있다. 이러한 실시예들은 이하에서 좀 더 기술되는 바와 같이, 2개 이상의 이종 접합층을 만들어 낸다.
도 6f는 섬(49) 및 잔여 부분(38a)의 노출 표면을 평활화(smoothing)하는 것을 도시하는데, 여기서 이러한 표면들은 핸들 웨이퍼(48)의 대향면에 있다. 평활화 및 연마가 이용되어 실질적으로 균일한 높이를 얻는다.
도 6g에서는 섬(49) 및 잔여 부분(38a) 모두가, 마스킹 및 에칭되거나 다른 처리가 수행되어서, 하나 이상의 PFET 채널 코어(53) 및 바람직하게는 NFET 채널 코어(55)를 형성하는 것이 도시된다. 도 6h에 도시된 바와 같이, 제1 반도체 재료와 상이한 반도체 재료로 된 에피텍셜 층이 PFET 채널 코어(53) 위에서 성장하거나 배치되어서 변형 실리콘 는 여타의 헤테로 층을 만들어 내는 채널 엔빌로프(32)를 형성한다.
채널 엔빌로프(32)의 재료는 합성된 채널(16)의 요구 성질에 따라 변형될 수도 있고, 변형되지 않을 수도 있다. 최대 격자 불연속은 채널 코어(24)의 대향하는 측벽(28, 30) 및 저면(27)/상부면(26) 중 어느 하나에 의해 형성된 선을 따라서 발생한다.
PFET 채널(34) 또는 NFET 채널(36)은 약 100-150Å의 폭 및 약 500-600Å의 높이의 특징이 있다. 이러한 치수는 스케일링과 함께 변동될 수 있다. 변형 격자는 측벽(28, 30)과 PFET 채널(34) 또는 NFET 채널(36)의 상부면(26) 모두를 따라서 배치되는 것이 바람직하다.
변형된 측벽을 따른 캐리어의 경로가 사용되는 하나의 특정 분야는 SRAM에서의 FET(10)이다. SRAM은 DRAM과 같이 재생(refresh)을 할 필요가 없는 형식의 메모리이어서, 일반적으로 훨씬 빠르고(전형적으로 SRAM의 약 10 ns에 대해 DRAM은 약 60 ns), 더 안정적이다. 또한, SRAM의 사이클 시간(메모리 칩으로 2번의 백-투-백 접근을 얼마나 빨리 수행하는지에 대한 측정값)은, 접근 사이에 휴지가 없기 때문에 DRAM의 사이클 시간보다 훨씬 짧다. SRAM의 설계는 일반적으로 FET이 몇 개의 고정된 크기(양자화된)인 것으로 가정한다. 그러나, 채널(16)의 폭은 SRAM의 안정성에 있어서 중대하므로, 크기와 안정성 사이에서 트레이드오프가 발생한다. x-y 평면상에서 요구되는 것보다 더 크게 양자화된 채널 폭을 가지는 FET을 선택하는 것에 비해서, 본 발명에 따른 핀을 이용하는 FET(10)이 사용됨으로써, SRAM의 안정성을 여전히 보장하면서도 더 작은 FET(10)을 가능하게 하도록 채널 높이를 조정할 수 있다. 제작 도중에는, 시작 실리콘은 적어도 최고의 측정된 핀 높이가 될 것이다. 셀 내의 특정 디바이스를 선택적으로 마스킹하고 에칭함으로써, 요구되는 SRAM 안정성을 달성하는 핀 높이를 재단하게 된다. 핀 높이에 대한 균일성 및 미세한 제어를 보장하기 위해서 슬로우 에칭이 이용되는 것이 바람직하다. 또한, 다 수의 핀을, 바람직하게는 사이드-바이-사이드 관계로 사용함으로써, 효과적인 채널 폭이 조정될 수 있다.
도 7은 PFET를 형성하는 공정 단계를 보여주는 일련의 블록도이다. 도 7은 SiGe와 같은 제1 반도체 재료와 Si와 같은 제2 반도체 재료 사이에서 가해지는 쉘로우 트랜치 격리(shallow trench isolation; STI)를 보여준다. 도 7a에서, 기판(20)은 실리콘과 같은 제1 반도체 재료 층(38)으로 덮인 매립 산화막(BOX; 22)을 지지한다. 기판/매립 산화막/오버레이어 조합(70)은 전술하였고 기술 분야에서 공지인 SIMOX 웨이퍼, 본디드 웨이퍼 또는 CZ 웨이퍼일 수 있다. 도 7b에서, 트랜치(58)가 형성되고, 기술 분야에서 공지인 TEOS와 같은 산소 또는 여타의 절연물로 채워진다. 도 7b에 의해 도시된 트렌칭 및 채움은 여러 단계로 수행되는데, 트랜치(58)는 제1 반도체 재료 층(38)을 제1 영역(62) 및 PFET 영역(64)로 나눈다. 다른 방법으로서, 트랜치(58)는 본 발명의 이점에서 벗어나지 않은 채, 에칭되지만 채워지지 않을 수도 있다. 도 7c에서, 마스크 층(44)이 트랜치(58) 및 제1 반도체 재료의 제1 영역(62) 위에 선택적으로 배치된다. 그 다음 도 7d에서, PFET 영역(64)이 바람직하게는 10 nm 정도의 두께인, 얇은 층(60)까지 에칭된다. 도 7e에서, 마스크 층(44)이 제거되기 전 또는 후에, 제2 반도체 재료 층(46)이 얇은 층(60)의 위에 배치된다. 도 7e에서 도시된 바와 같이, 얇은 층(60)은 수평면(67) 및 실질적으로 수직인 표면(68)을 포함한다.
제2 반도체 재료(46)는 적정 농도의 SiGe인 것이 바람직하다. 열적으로 안정적인 핀에서, 층(46)의 두께가 10-30 nm인 경우, 10%-20%의 Ge 농도가 바람직하 다. SiGe 층이 더 두꺼워 지고/지거나 Ge 농도가 높아질수록 준안정이 되고, 어닐링은 아닐지라도 추가적인 열처리가 요구될 수 있다. 본 발명의 임의의 실시예는 게이트 유전체 또는 게이트 산화물 층을 씌우는 것을 포함할 수 있다. 본 발명에 따른 채널(16)은 도 3에 도시된 바와 같은 FinFET(10)이 될 수 있고, 그 FinFET(10)은 집적 회로(100)의 일부인 것이 바람직하다. 채널(16)은 도 4에 도시된 바와 같이, 실질적으로 직립한 측벽(28, 30), 상부면(26) 및 저면(27)을 구비한 채널 코어(24)를 포함하거나, 도 7e에 도시된 것과 같이 수평면(67) 및 실질적으로 수직인 평면(68)만을 형성하도록 제조될 수도 있다. 추가적인 다른 방법으로서, 도 7f에 도시된 바와 같이, 채널(16)은 본 실시예에 기술된 얇은 층(60)의 단면과 같은 직사각형 단면과 반대로, 기판(22)으로부터 연장하고 표족하거나 둥근 정점(71)에서 만나서 실질적으로 삼각형 단면을 형성하는 2개의 측벽 표면(74)을 구비할 수 있다. 비정규의 단면을 형성하는 채널은 게이트 산화물의 상부 및 게이트 산화물에 접촉하는 변형 실리콘을 사용하여 최적화될 것이라고 기대된다. 채널 엔빌로프(32)는 채널 코어(24)의 표면(26, 27, 28, 30)들 중 임의의 2개의 표면과 접촉하거나 기판(20)에 접촉하지 않는 모든 표면(26, 28, 30)과 접촉할 수 있다. 전술한 임의의 실시예에서는, 종래 기술의 FinFET에 비하여 더 넓어진 전하(전자 또는 홀)를 운반하는 변형 격자 구조의 표면이 게이트(18)에 더 잘 노출되므로, 게이트(18)에 대한 더욱 강력한 제어와 더욱 효과적인 전류의 수송을 가능하게 한다.
도 8은 본 발명에 따른 다양한 FinFET의 추가적인 실시예를 도시한다. 도 8에서 도시된 실시예에서, 구조물은 변형 실리콘이 덮여진 이완된 Si-Ge 층을 포함 한다. 이러한 조합은 개선된 전자-홀 이동도를 제공한다.
도 8a 및 도 8b에 도시된 채널(16)은 채널 코어(24)로 형성되고, 도 4에 도시된 바와 같이 채널 엔빌로프(32)로 덮여진다. 도 8에 도시된 것과 같이, 기판(20)은 매립 산화막(22) 및 실리콘 층(21)을 포함한다. 도 8에 도시된 각각의 구조는 소스(12), 드레인(14), 게이트(18) 및 채널(16)을 포함한다. 채널(16)과 다양한 게이트 사이에 배치된 유전체 층(33)도 도시된다. 도 8c 내지 도 8e에서는 채널(16)이 도시된 구조 내부에 있어서 보이지 않으므로, 채널(16)은 도 8a, 도 8b 및 도 8f에서만 도시된다. 그것과 무관하게, 도 8a 내지 도 8f의 각 실시예는 전술한 것과 같이, 채널 코어(24) 및 채널 엔빌로프(32)를 포함할 수 있다.
도 8a에서 단일의 게이트 FinFET(90)가 도시된다. 본 실시예에서, 채널(16)은 이완된 Si-Ge 층 및 Si 층을 포함한다. 얇은 산화물 층(33)은 채널(16)과 단일의 게이트(95)의 사이에 배치된다. 도 8b는 FinFET에 대한 2중 게이트(91)의 실시예를 나타낸다. 도 8a에 도시된 단일 게이트(95)에 부가하여, 제2 게이트(96)가 마련된다. 본 실시예에서, 제2 게이트(96)는 매립 산화막(22)의 트랜치 내에 매립된다. 도 8c는 3중 게이트 FinFET(92)를 나타내는데, 여기서는 얇은 산화물 층(33) 위에 3중의 게이트(97)가 형성되고, 얇은 산화물 층(33)은 채널(16) 위에 배치된다(도 8a 및 도 8b에 도시). 도 8d는 4중 게이트 FinFET(93)를 나타내는데, 여기서는 4중의 게이트(98)가 효과적으로 채널(16)을 둘러싼다. 도 8d에서, 4중 게이트(98)의 일부는 매립 산화막(22) 내에 잠긴다. 도 8e에서, Pi 게이트(99)를 구비하는 FinFET(94)가 도시된다. Pi 게이트(99)는 하방으로, 그리고 적어도 부분 적으로 매립 산화막(22) 안으로 매립된다.
도 8f는 제1 게이트(88) 및 제2 게이트(89)를 형성하는 2중 게이트 FinFET(87)의 다른 실시예이다. 도 8f의 FinFET는, 예컨대 채널(16)을 덮는 도 8c의 3중 게이트의 부분이 제거되어, 도 8f의 2개의 게이트(88, 89)가 남을 때까지 도 8c의 FinFET을 연마함으로써 형성될 수 있다. 채널은 변형된 실리콘 게르마늄을 포함하는 것이 바람직하다. 도 8f에서의 게이트 배열의 하나의 장점은 각 게이트(88, 89)가 독립적으로 제어되어, 예컨대 제1 게이트(88)는 전형적인 FinFET 게이트이고, 제2 게이트(89)는 가변 전압을 적용할 수 있다는 것이다. 이러한 방식으로, 소스(12) 및 드레인(14) 사이의 전류가 온과 오프 사이에서 스위칭될 때, 제2 게이트(89)는 공핍 영역을 제어하는 백 게이트가 된다. 제2 게이트(89)는 가변 전압의 사용으로 제1 게이트(88)의 누설 및 성능을 보다 잘 제어함으로써, 누설 전류를 제어하기 위해 필요한 최소한의 전압만을 적용하게 된다.
4중 게이트 FinFET(93) 및 Pi 게이트 FinFET(94) 위에 변형 실리콘층을 증착함으로써[여기서 상기 FinFET(93, 94)는 PFET임(NFET이 아님)], PFET 내의 이동도를 향상시키는 반면, PFET 및 NFET의 이로운 측면은 보존한다. 또한, PFET 내에서 [110] 방향으로 실리콘층을 증착함으로써 이동도가 향상된다는 것을 명심하여야 한다. [110] 방향이란 결정축에 대해 45°의 방향이다.
도 9는 6 트랜지스터 SRAM 유닛셀의 일 실시예를 도시한다. SRAM FinFET 양자화에서, PFET 양자화는 6 트랜지스터의 종래의 SRAM 중 가장 작은 디바이스[예컨대, NFET 패스 게이트(77; Pg) 및 풀업 PFET(76; PL)]상에서 수행된다. 따라서, 핀 높이 양자화는 개별적인 디바이스에 기초하는데, 즉 버켓팅 패스 게이트 NFET 및 풀업 PFET를 하나의 양자 높이로, 더 큰 NFET(78; Cc)는 또 하나의 양자 높이로 간주할 수 있다. 이와 다른 방법으로, 도 8a 내지 도 8f에 도시된 실시예에서의 다수의 NFET 및 PFET 디바이스에서 사용된 더 작은 핀 높이가 사용될 수도 있다. 이러한 양자화는 견고하고 안정적인 셀을 제조하는 데에 도움을 줄 것이다.
본 발명의 바람직한 실시예의 맥락에서 설명되었지만, 전술한 실시예에 다양한 변화와 수정이 기술 분야의 당업자에 의해 행해질 수 있으며, 이러한 모든 변화 및 수정은 본 발명 및 이하의 청구범위의 범주 내에 있는 것이다. 본 명세서의 실시예들은 예시적인 것이지, 본 발명의 사상을 제한하는 것이 아니다.
본 발명은 전계 효과 트랜지스터(FET)의 소스와 드레인을 전기적으로 연결하기 위한 채널, 통상 FinFET용 핀으로 지칭되는 것에 관한 것으로서, 채널은 채널 코어 및 채널 엔빌로프를 포함한다. 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료로부터 형성되고, 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료로부터 형성된다. 이러한 격자 구조의 차이는 격자 구조의 연신 또는 압축에 기인한 향상된 전기 전도도를 제공하게 된다.

Claims (35)

  1. 전계 효과 트랜지스터(FET)의 소스와 드레인을 전기적으로 연결하는 채널로서,
    기판으로부터 간격을 두고 떨어진 상부면과 상기 기판과 상기 상부면 사이에서 대향하는 측벽면을 형성하는 기판과 결합하는 채널 코어로서, 이 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하는 것인, 채널 코어;
    상기 대향하는 측벽면 및 상기 상부면과 접촉하는 채널 엔빌로프로서, 이 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하는 것인, 채널 엔빌로프; 및
    상기 채널 코어의 반대측에 있는 상기 채널 엔빌로프 표면에 배치된 게이트 산화물을 포함하는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  2. 제1항에 있어서, 상기 게이트 산화물을 통해서 상기 채널 엔빌로프에 의해 형성된 적어도 2개의 표면에 결합되는 게이트를 더 포함하는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  3. 제1항에 있어서, 상기 측벽면 중 적어도 하나는 높이(hc)를 획정하고, 상기 상부면은 폭(wc)을 획정하며, 상기 높이(hc)는 상기 폭(wc)의 3배 이상인 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  4. 제1항에 있어서, 상기 채널은 FET의 구성 요소이고 상기 FET은 SRAM의 구성 요소이며, 상기 측벽면의 적어도 하나는 상기 SRAM의 안정도를 증가시키도록 선택된 높이(hc)를 획정하는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  5. 제1항에 있어서, 상기 상부면은 상기 제1 및 제2 반도체 재료 중 하나의 격자 구조에 대한 연신 및 압축 중 어느 하나를 최대화하도록 선택된 폭(wc)을 획정하는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  6. 제1항에 있어서, 상기 제2 반도체 재료는 실질적으로 2개의 상기 측벽면 및 상기 상부면을 덮는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  7. 제1항에 있어서, 상기 제1 및 제2 반도체 재료 중 하나는 실리콘 및 게르마늄을 포함하는 것인 전계 효과 트랜지스터의 소스와 드레인을 전기적으로 연결하는 채널.
  8. 전계 효과 트랜지스터(FET)용 채널로서,
    적어도 하나의 상부면 및 적어도 하나의 인접하는 측면을 형성하는 채널 코어;
    상기 상부면 및 상기 적어도 하나의 측면과 접촉하는 채널 엔빌로프; 및
    상기 채널 엔빌로프의 적어도 2개의 표면에 배치되는 게이트 산화물을 포함하며,
    상기 채널 엔빌로프의 상기 표면은 상기 상부면 및 상기 적어도 하나의 측면에 대향하고,
    상기 채널 코어는 제1 반도체 재료를 포함하고, 상기 채널 엔빌로프는 제2 반도체 재료를 포함하며, 상기 제1 및 제2 반도체 재료 중 적어도 하나는 연신 및 압축된 격자 구조 중 어느 하나를 나타내는 것인 전계 효과 트랜지스터용 채널.
  9. 전계 효과 트랜지스터(FET) 채널을 제조하는 방법으로서,
    기판 및 상기 기판을 덮는 제1 반도체 재료를 마련하는 단계;
    상기 기판으로부터 간격을 두고 떨어진 상부면과 상기 기판 및 상기 상부면 사이에서 대향하는 제1 및 제2 측벽을 형성하는 제1 채널 코어를 상기 제1 반도체 재료로부터 형성하는 것인 제1 채널 코어 형성 단계;
    상기 상부면, 제1 측벽 및 제2 측벽 중 적어도 2개와 접촉하는 제2 반도체 재료 층을 배치하는 단계; 및
    상기 상부면, 제1 측벽 및 제2 측벽에 대향하는 상기 채널 엔빌로프의 적어도 2개의 외부 표면 위에 게이트 산화물을 배치하는 단계를 포함하는 것인 전계 효과 트랜지스터 채널 제조 방법.
  10. 제9항에 있어서, 상기 제1 반도체 재료는 Si 또는 SixGe1 -x 중 어느 하나를 포함하고, 상기 제2 반도체 재료는 Si 또는 SixGe1 -x 중 다른 하나를 포함하는 것인 전계 효과 트랜지스터 채널 제조 방법.
  11. 제9항에 있어서, 상기 제2 반도체 재료 층을 배치하는 단계는 마스킹 및 에칭을 포함하는 것인 전계 효과 트랜지스터 채널 제조 방법.
  12. 제11항에 있어서, 상기 제1 채널 코어 형성 단계는 서로 간격을 두고 떨어진 제1 및 제2 채널 코어를 형성하는 단계를 포함하고, 상기 제2 반도체 재료 층을 배치하는 단계는 상기 층을 상기 제1 채널 코어 위에는 배치하지만, 상기 제2 채널 코어 위에는 배치하지 않는 단계를 포함하는 것인 전계 효과 트랜지스터 채널 제조 방법.
  13. 제9항에 있어서, 상기 제2 반도체 재료 층을 배치하는 단계는 상기 제1 채널 코어의 위에 상기 제2 반도체 재료 층으로 된 캐리어 웨이퍼를 배치하고, 상기 캐 리어 웨이퍼로부터 상기 층의 일부분을 분리하며, 상기 캐리어 웨이퍼를 제거하는 단계를 포함하는 것인 전계 효과 트랜지스터 채널 제조 방법.
  14. PFET 채널을 형성하는 방법으로서,
    기판과 상기 기판 위에 놓이는 제1 반도체 재료 층을 마련하는 단계;
    상기 제1 반도체 재료 층 내에 그 층을 제1 부분 및 제2 부분으로 나누는 트랜치를 형성하는 단계;
    제1 반도체 재료의 잔여층이 상기 트랜치의 깊이보다 작은 두께를 가지고, 상기 트랜치의 일부분이 노출되도록 상기 제2 부분의 일부분을 제거하는 단계; 및
    제2 반도체 재료 층을 상기 잔여층의 상부와 상기 트랜치에 인접부에 배치하는 단계를 포함하는 것인 PFET 채널 형성 방법.
  15. 제14항에 있어서, 상기 제2 부분을 제거하기 전에 상기 트랜치가 채워지는 것인 PFET 채널 형성 방법.
  16. 제14항에 있어서, 상기 잔여층은 약 15 nm 미만의 두께를 가지는 것인 PFET 채널 형성 방법.
  17. 제14항에 있어서, 상기 제2 반도체 재료는 SixGe1 -x를 포함하는 것인 PFET 채 널 형성 방법.
  18. 제17항에 있어서, 상기 잔여층은 약 15 nm 미만의 두께를 가지는 것인 PFET 채널 형성 방법.
  19. 기판 위에 배치된 전계 효과 트랜지스터(FET)로서,
    소스;
    드레인;
    상기 소스를 상기 드레인에 연결시키며, 채널 코어 및 채널 엔빌로프를 형성하는 핀; 및
    게이트 유전체를 통하여 상기 핀의 적어도 2개의 표면에 연결되는 것인 게이트를 포함하며,
    상기 채널 코어는 상기 기판으로부터 연장하는 적어도 2개의 표면을 형성하고 제1 반도체 재료를 포함하며, 상기 채널 엔빌로프는 상기 적어도 2개의 표면에 접촉하고 제2 반도체 재료를 포함하며, 상기 제1 반도체 재료 및 제2 반도체 재료 중 적어도 하나는 연신 및 압축 격자 구조 중 어느 하나를 나타내는 것인 전계 효과 트랜지스터.
  20. 제19항에 따른 전계 효과 트랜지스터 중 적어도 하나를 포함하는 집적 회로.
  21. 소스, 드레인, 채널, 게이트 전극 및 게이트 유전체를 포함하는 전계 효과 트랜지스터(FET)로서,
    상기 채널은 저면과 상부면을 형성하는 채널 코어를 포함하되, 상기 상부면은 상기 저면과 상부면의 사이에서 측방향으로 대향하는 측벽면에 의하여 상기 저면으로부터 간격을 두고 떨어지며, 상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 채널은 적어도 상기 채널 코어의 상부면에 접촉하는 채널 엔빌로프를 더 포함하며, 상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 제1 및 제2 격자 구조 중 어느 하나는 연신되거나 압축되며,
    상기 게이트 전극은 상기 게이트 유전체를 통해서 상기 채널 엔빌로프에 결합하되, 상기 채널 코어의 상부면에 대향하는 상기 채널 엔빌로프의 상부면에서만 결합하는 것인 전계 효과 트랜지스터.
  22. 제21항에 있어서, 상기 제1 격자 구조는 상기 제2 격자 구조에 대해서 이완되는 것인 전계 효과 트랜지스터.
  23. 소스, 드레인, 채널, 게이트 전극 및 게이트 유전체를 포함하는 전계 효과 트랜지스터(FET)로서,
    상기 채널은 저면과 상부면을 포함하되, 상기 상부면은 상기 저면과 상부면 의 사이에서 측방향으로 대향하는 측벽면에 의하여 상기 저면으로부터 간격을 두고 떨어지며, 상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 채널은 적어도 상기 채널 코어의 상부면에 접촉하는 채널 엔빌로프를 더 포함하며, 상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 게이트 전극은 상기 게이트 유전체를 통하여 상기 채널 엔빌로프에 결합하되, 상기 채널 코어의 상부면 및 저면에 대향하는 상기 채널 엔빌로프의 표면에서만 결합하는 것인 전계 효과 트랜지스터.
  24. 제23항에 있어서, 상기 제1 격자 구조는 상기 제2 격자 구조에 대해서 이완되는 것인 전계 효과 트랜지스터.
  25. 소스, 드레인, 채널, 게이트 전극 및 게이트 유전체를 포함하는 전계 효과 트랜지스터(FET)로서,
    상기 채널은 저면과 상부면을 포함하되, 상기 상부면은 상기 저면과 상부면의 사이에서 측방향으로 대향하는 측벽면에 의하여 상기 저면으로부터 간격을 두고 떨어지며, 상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 채널은 적어도 상기 상부면 및 측벽면에 접촉하는 채널 엔빌로프를 더 포함하며, 상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 게이트 전극은 상기 게이트 유전체를 통하여 상기 채널 엔빌로프에 결합하되, 상기 채널 코어의 상부면 및 측벽면에 대향하는 상기 채널 엔빌로프의 표면에서만 결합하는 것인 전계 효과 트랜지스터.
  26. 제25항에 있어서, 상기 제1 격자 구조는 상기 제2 격자 구조에 대해서 이완되는 것인 전계 효과 트랜지스터.
  27. 소스, 드레인, 채널, 게이트 전극 및 게이트 유전체를 포함하고 기판에 부착되는 전계 효과 트랜지스터(FET)로서,
    상기 채널은 저면과 상부면을 포함하되, 상기 상부면은 상기 저면과 상부면의 사이에서 측방향으로 대향하는 측벽면에 의하여 상기 저면으로부터 간격을 두고 떨어지며, 상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 채널은 적어도 상기 상부면에 접촉하는 채널 엔빌로프를 더 포함하며, 상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 게이트 전극은 상기 게이트 유전체를 통하여 상기 채널 엔빌로프에 결합하되, 상기 채널 코어의 상부면, 측벽면 및 저면에 대향하는 표면에서 결합하는 것인 전계 효과 트랜지스터.
  28. 제27항에 있어서, 상기 제1 격자 구조는 상기 제2 격자 구조에 대해서 이완 되는 것인 전계 효과 트랜지스터.
  29. 소스, 드레인, 채널, 게이트 전극 및 게이트 유전체를 포함하고 기판에 부착되는 전계 효과 트랜지스터(FET)로서,
    상기 채널은 저면과 상부면을 포함하되, 상기 상부면은 상기 저면과 상부면의 사이에서 측방향으로 대향하는 측벽면에 의하여 상기 저면으로부터 간격을 두고 떨어지며, 상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 채널은 적어도 상기 상부면에 접촉하는 채널 엔빌로프를 더 포함하며, 상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 게이트 전극은 상기 게이트 유전체를 통하여 상기 채널 엔빌로프에 결합하되, 상기 채널 코어의 상부면, 측벽면 및 저면에 대향하는 상기 채널 엔빌로프의 표면에서 결합하는 것인 전계 효과 트랜지스터.
  30. 제29항에 있어서, 상기 제1 격자 구조는 상기 제2 격자 구조에 대해서 이완되는 것인 전계 효과 트랜지스터.
  31. 적어도 2개의 전계 효과 트랜지스터(FET)를 포함하는 SRAM으로서,
    각각의 상기 FET은 소스, 드레인, 게이트 및 높이와 폭을 가지는 채널을 포함하고,
    각각의 상기 적어도 2개의 FET 채널은 동일한 폭을 획정하고, 각각의 상기 적어도 2개의 FET 채널은 상이한 높이를 획정하는 것인 SRAM.
  32. 제31항에 있어서, 상기 각각의 FET 채널은,
    기판으로부터 간격을 두고 떨어진 상부면과 상기 기판과 상기 상부면 사이에서 대향하는 측벽면을 형성하며, 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하고, 상기 기판과 결합하는 채널 코어; 및
    적어도 하나의 상기 대향하는 측벽면 및 상기 상부면과 접촉하는 채널 엔빌로프로서, 이 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하는 것인, 채널 엔빌로프를 포함하는 것인 SRAM.
  33. 제31항에 있어서, 적어도 하나의 FET에 대하여, 상기 대향하는 측벽면 중 어느 하나의 높이에 대한, 상기 대향하는 측벽면 사이의 폭의 비율은 상기 SRAM의 안정도를 향상시키는 것인 SRAM.
  34. 소스;
    드레인;
    상이한 평면을 형성하는 적어도 2개의 표면을 형성하는 채널;
    게이트 유전체를 통하여 상기 적어도 2개의 표면 중 하나에 접촉하는 제1 게이트; 및
    게이트 유전체를 통하여 상기 적어도 2개의 표면 중 다른 하나에 접촉하는 제2 게이트를 포함하며,
    상기 제1 및 제2 게이트 중 적어도 하나를 가로질러 인가된 전압은 가변적인 것인 전계 효과 트랜지스터.
  35. 제34항에 있어서, 상기 채널은 채널 코어 및 채널 엔빌로프를 형성하고,
    상기 채널 코어는 제1 격자 구조를 형성하는 제1 반도체 재료를 포함하며,
    상기 채널 엔빌로프는 상기 제1 격자 구조와 상이한 제2 격자 구조를 형성하는 제2 반도체 재료를 포함하고,
    상기 제1 및 제2 게이트는 상기 채널 엔빌로프에 접촉하는 것인 전계 효과 트랜지스터.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010074973A3 (en) * 2008-12-24 2010-10-21 Intel Corporation Trigate static random-access memory with indepenent source and drain engineering, and devices made therefrom
KR101226827B1 (ko) * 2009-05-29 2013-01-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 경사 3가 또는 4가 멀티-게이트 트랜지스터
WO2014089206A1 (en) * 2012-12-04 2014-06-12 Synopsys, Inc. Method and apparatus with channel stop doped devices
CN105552124A (zh) * 2014-10-30 2016-05-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs

Families Citing this family (354)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6503783B1 (en) * 2000-08-31 2003-01-07 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
KR100483425B1 (ko) * 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
EP1643560A4 (en) * 2003-05-30 2007-04-11 Matsushita Electric Ind Co Ltd SEMICONDUCTOR COMPONENT AND METHOD FOR THE PRODUCTION THEREOF
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7307467B2 (en) * 2006-04-28 2007-12-11 International Business Machines Corporation Structure and method for implementing oxide leakage based voltage divider network for integrated circuit devices
US7355253B2 (en) * 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US6970373B2 (en) * 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US7091566B2 (en) * 2003-11-20 2006-08-15 International Business Machines Corp. Dual gate FinFet
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
KR100571827B1 (ko) * 2003-12-17 2006-04-17 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
US7624192B2 (en) * 2003-12-30 2009-11-24 Microsoft Corporation Framework for user interaction with multiple network devices
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7180134B2 (en) * 2004-01-30 2007-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structures for planar and multiple-gate transistors formed on SOI
US7365398B2 (en) * 2004-02-11 2008-04-29 Cornell Research Foundation, Inc. Compact SRAMs and other multiple transistor structures
US6872640B1 (en) * 2004-03-16 2005-03-29 Micron Technology, Inc. SOI CMOS device with reduced DIBL
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7009250B1 (en) 2004-08-20 2006-03-07 Micron Technology, Inc. FinFET device with reduced DIBL
US7679145B2 (en) * 2004-08-31 2010-03-16 Intel Corporation Transistor performance enhancement using engineered strains
KR100674914B1 (ko) * 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7393733B2 (en) 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
TWI259585B (en) * 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7532501B2 (en) * 2005-06-02 2009-05-12 International Business Machines Corporation Semiconductor device including back-gated transistors and method of fabricating the device
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7575975B2 (en) * 2005-10-31 2009-08-18 Freescale Semiconductor, Inc. Method for forming a planar and vertical semiconductor structure having a strained semiconductor layer
US7615806B2 (en) 2005-10-31 2009-11-10 Freescale Semiconductor, Inc. Method for forming a semiconductor structure and structure thereof
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
DE102005059231B4 (de) * 2005-12-12 2011-01-13 Infineon Technologies Ag Verfahren zum Herstellen eines Verbindungshalbleiter-Feldeffekttransistors mit einer Fin-Struktur und Verbindungshalbleiter-Feldeffekttransistor mit einer Fin-Struktur
US7396711B2 (en) * 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US7908578B2 (en) 2007-08-02 2011-03-15 Tela Innovations, Inc. Methods for designing semiconductor device with dynamic array section
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
WO2007122565A2 (en) * 2006-04-24 2007-11-01 Nxp B.V. Static random access memory cell
US7579897B2 (en) * 2006-04-28 2009-08-25 International Business Machines Corporation Design structure for implementing oxide leakage based voltage divider network for integrated circuit devices
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7646071B2 (en) * 2006-05-31 2010-01-12 Intel Corporation Asymmetric channel doping for improved memory operation for floating body cell (FBC) memory
KR100745885B1 (ko) * 2006-07-28 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
FR2911004B1 (fr) * 2006-12-28 2009-05-15 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
KR100823874B1 (ko) * 2006-12-28 2008-04-21 경북대학교 산학협력단 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US7859081B2 (en) * 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
EP1993136A1 (en) * 2007-05-14 2008-11-19 Interuniversitair Microelektronica Centrum (IMEC) Multi-gate MOSFET device and method of manufacturing same
US7696040B2 (en) * 2007-05-30 2010-04-13 International Business Machines Corporation Method for fabrication of fin memory structure
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
CN101884117B (zh) 2007-09-07 2013-10-02 台湾积体电路制造股份有限公司 多结太阳能电池
US7674669B2 (en) * 2007-09-07 2010-03-09 Micron Technology, Inc. FIN field effect transistor
US7710765B2 (en) * 2007-09-27 2010-05-04 Micron Technology, Inc. Back gated SRAM cell
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
WO2009107031A1 (en) * 2008-02-26 2009-09-03 Nxp B.V. Method for manufacturing semiconductor device and semiconductor device
US8420460B2 (en) 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101505494B1 (ko) * 2008-04-30 2015-03-24 한양대학교 산학협력단 무 커패시터 메모리 소자
KR100968151B1 (ko) * 2008-05-06 2010-07-06 주식회사 하이닉스반도체 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US7902000B2 (en) * 2008-06-04 2011-03-08 International Business Machines Corporation MugFET with stub source and drain regions
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
SG192532A1 (en) 2008-07-16 2013-08-30 Tela Innovations Inc Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US7723178B2 (en) * 2008-07-18 2010-05-25 International Business Machines Corporation Shallow and deep trench isolation structures in semiconductor integrated circuits
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
DE102008063427B4 (de) * 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung
JP5705207B2 (ja) 2009-04-02 2015-04-22 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 結晶物質の非極性面から形成される装置とその製作方法
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US20110199116A1 (en) * 2010-02-16 2011-08-18 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US8796777B2 (en) * 2009-09-02 2014-08-05 Qualcomm Incorporated Fin-type device system and method
US8178400B2 (en) 2009-09-28 2012-05-15 International Business Machines Corporation Replacement spacer for tunnel FETs
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8536023B2 (en) * 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
CN102074582B (zh) * 2009-11-20 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US8263477B2 (en) * 2010-01-08 2012-09-11 International Business Machines Corporation Structure for use in fabrication of PiN heterojunction TFET
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8258031B2 (en) 2010-06-15 2012-09-04 International Business Machines Corporation Fabrication of a vertical heterojunction tunnel-FET
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
DE102010038742B4 (de) * 2010-07-30 2016-01-21 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren und Halbleiterbauelement basierend auf einer Verformungstechnologie in dreidimensionalen Transistoren auf der Grundlage eines verformten Kanalhalbleitermaterials
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
JP5325932B2 (ja) * 2011-05-27 2013-10-23 株式会社東芝 半導体装置およびその製造方法
US9761666B2 (en) 2011-06-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel field effect transistor
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
CN102903750B (zh) * 2011-07-27 2015-11-25 中国科学院微电子研究所 一种半导体场效应晶体管结构及其制备方法
CN102956700B (zh) * 2011-08-30 2015-06-24 中国科学院微电子研究所 一种半导体结构及其制造方法
US8841701B2 (en) * 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9048136B2 (en) 2011-10-26 2015-06-02 GlobalFoundries, Inc. SRAM cell with individual electrical device threshold control
TWI571936B (zh) * 2011-10-26 2017-02-21 聯華電子股份有限公司 具有鰭狀結構之場效電晶體的結構及其製作方法
US9029956B2 (en) 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
CN103137685B (zh) 2011-11-24 2015-09-30 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
CN103137671B (zh) * 2011-12-02 2015-06-24 中芯国际集成电路制造(上海)有限公司 多栅极场效应晶体管及其制作方法
EP2803077A4 (en) * 2012-01-13 2015-11-04 Tela Innovations Inc CIRCUITS WITH LINEAR FINFET STRUCTURES
US8587068B2 (en) * 2012-01-26 2013-11-19 International Business Machines Corporation SRAM with hybrid FinFET and planar transistors
US8809178B2 (en) 2012-02-29 2014-08-19 Globalfoundries Inc. Methods of forming bulk FinFET devices with replacement gates so as to reduce punch through leakage currents
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8669147B2 (en) 2012-06-11 2014-03-11 Globalfoundries Inc. Methods of forming high mobility fin channels on three dimensional semiconductor devices
CN103515420B (zh) * 2012-06-26 2016-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
EP2741337B1 (en) 2012-12-07 2018-04-11 IMEC vzw Semiconductor heterostructure field effect transistor and method for making thereof
KR101402697B1 (ko) * 2012-12-11 2014-06-03 한국과학기술원 독립적 및 대칭적인 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
KR101368191B1 (ko) 2013-01-03 2014-02-28 한국과학기술원 수직 구조를 갖는 독립적 및 대칭적인 이중 게이트 구조를 이용한 전자-정공 이중층 터널 전계 효과 트랜지스터 및 그 제조 방법
JP6251604B2 (ja) * 2013-03-11 2017-12-20 ルネサスエレクトロニクス株式会社 フィンｆｅｔ構造を有する半導体装置及びその製造方法
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US8963258B2 (en) 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US8895395B1 (en) 2013-06-06 2014-11-25 International Business Machines Corporation Reduced resistance SiGe FinFET devices and method of forming same
US9293466B2 (en) * 2013-06-19 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SRAM and methods of forming the same
CN104347408B (zh) * 2013-07-31 2017-12-26 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US9209094B2 (en) 2013-07-29 2015-12-08 Globalfoundries Inc. Fin field effect transistor with dielectric isolation and anchored stressor elements
CN104347407B (zh) * 2013-07-31 2017-10-31 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9396931B2 (en) * 2013-08-01 2016-07-19 Qualcomm Incorporated Method of forming fins from different materials on a substrate
US9224866B2 (en) 2013-08-27 2015-12-29 Globalfoundries Inc. Suspended body field effect transistor
US9070770B2 (en) * 2013-08-27 2015-06-30 International Business Machines Corporation Low interfacial defect field effect transistor
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US9214513B2 (en) * 2014-02-13 2015-12-15 Taiwan Semiconductor Manufacturing Company Limited Fin structure and method for forming the same
KR102094535B1 (ko) 2014-03-21 2020-03-30 삼성전자주식회사 트랜지스터 및 그 제조 방법
US9466669B2 (en) 2014-05-05 2016-10-11 Samsung Electronics Co., Ltd. Multiple channel length finFETs with same physical gate length
US9425275B2 (en) * 2014-06-13 2016-08-23 Samsung Electronics Co., Ltd. Integrated circuit chips having field effect transistors with different gate designs
US9219150B1 (en) 2014-09-18 2015-12-22 Soitec Method for fabricating semiconductor structures including fin structures with different strain states, and related semiconductor structures
US9209301B1 (en) 2014-09-18 2015-12-08 Soitec Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US9165945B1 (en) * 2014-09-18 2015-10-20 Soitec Method for fabricating semiconductor structures including transistor channels having different strain states, and related semiconductor structures
US9455274B2 (en) 2015-01-30 2016-09-27 International Business Machines Corporation Replacement fin process in SSOI wafer
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
CN106252228B (zh) * 2015-06-11 2019-11-08 中国科学院微电子研究所 一种复合鳍的形成方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10374042B2 (en) * 2015-08-31 2019-08-06 International Business Machines Corporation Semiconductor device including epitaxially formed buried channel region
US9362383B1 (en) 2015-09-17 2016-06-07 International Business Machines Corporation Highly scaled tunnel FET with tight pitch and method to fabricate same
WO2017053329A1 (en) 2015-09-21 2017-03-30 Monolithic 3D Inc 3d semiconductor device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US9496260B1 (en) * 2015-12-09 2016-11-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for CMOS
US9634009B1 (en) 2015-12-18 2017-04-25 International Business Machines Corporation System and method for source-drain extension in FinFETs
US10447207B2 (en) * 2016-08-08 2019-10-15 Skyworks Solutions, Inc. Switch with envelope injection
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US10978632B2 (en) * 2019-01-18 2021-04-13 Microsoft Technology Licensing, Llc Fabrication of a device
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11024369B1 (en) 2019-11-18 2021-06-01 International Business Machines Corporation Static random-access memory cell design

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461243A (en) * 1993-10-29 1995-10-24 International Business Machines Corporation Substrate for tensilely strained semiconductor
US5534713A (en) * 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
JP3443343B2 (ja) * 1997-12-03 2003-09-02 松下電器産業株式会社 半導体装置
US6252284B1 (en) * 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
JP2001358233A (ja) * 2000-06-15 2001-12-26 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6300182B1 (en) * 2000-12-11 2001-10-09 Advanced Micro Devices, Inc. Field effect transistor having dual gates with asymmetrical doping for reduced threshold voltage
US6475869B1 (en) * 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
KR100467527B1 (ko) * 2001-06-21 2005-01-24 재단법인서울대학교산학협력재단 이중 게이트 ｍｏｓｆｅｔ 및 그 제조방법
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6787864B2 (en) * 2002-09-30 2004-09-07 Advanced Micro Devices, Inc. Mosfets incorporating nickel germanosilicided gate and methods for their formation
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6765303B1 (en) * 2003-05-06 2004-07-20 Advanced Micro Devices, Inc. FinFET-based SRAM cell

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010074973A3 (en) * 2008-12-24 2010-10-21 Intel Corporation Trigate static random-access memory with indepenent source and drain engineering, and devices made therefrom
US8361871B2 (en) 2008-12-24 2013-01-29 Intel Corporation Trigate static random-access memory with independent source and drain engineering, and devices made therefrom
US8674448B2 (en) 2008-12-24 2014-03-18 Intel Corporation Trigate static random-access memory with independent source and drain engineering, and devices made therefrom
KR101226827B1 (ko) * 2009-05-29 2013-01-25 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 경사 3가 또는 4가 멀티-게이트 트랜지스터
WO2014089206A1 (en) * 2012-12-04 2014-06-12 Synopsys, Inc. Method and apparatus with channel stop doped devices
US9917018B2 (en) 2012-12-04 2018-03-13 Synopsys, Inc. Method and apparatus with channel stop doped devices
US10483171B2 (en) 2012-12-04 2019-11-19 Synopsys, Inc. Method and apparatus with channel stop doped devices
US9337109B2 (en) 2013-05-24 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-threshold voltage FETs
CN105552124A (zh) * 2014-10-30 2016-05-04 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
CN105552124B (zh) * 2014-10-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法

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