TWI658569B - 半導體裝置 - Google Patents

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Abstract

半導體裝置，其包括在基板上整合的第一電晶體及第二電晶體。第一電晶體及第二電晶體的各者包括奈米尺寸主動區，奈米尺寸主動區包括配置在奈米尺寸主動區的個別端部中的源極區及汲極區及配置在源極區及汲極區之間的通道形成區。第一電晶體的源極區及汲極區的導電型與第二電晶體的源極區及汲極區相同，而第二電晶體的臨界電壓低於第一電晶體的臨界電壓。第二電晶體的通道形成區可包括均質摻雜區，均質摻雜區的導電型與第二電晶體的源極區及汲極區相同且與第一電晶體的通道形成區不同。

Description

半導體裝置 【相關申請案交叉參考】
此申請案主張2012年11月26日所申請的韓國專利申請案第10-2012-0134593號的優先權，上述韓國專利申請案以全文參考的方式併入本文中。
本發明概念的例示性實施例是有關於半導體裝置，且特別是有關於具有臨界電壓彼此不同的電晶體的半導體裝置。
半導體積體電路裝置越來越多地被用於消費性、商業性及其他電子裝置中。半導體裝置可包括用於儲存資料的記憶體裝置、用於處理資料的邏輯裝置、以及包括記憶體及邏輯元件兩者的混合裝置。因為具有高速度及/或低功率消耗的電子裝置的需求增加，半導體裝置應該提供高的操作速度及/或低的操作電壓。為了滿足這些技術需求，可能增加半導體裝置的複雜性及/或高的積集密度。
本發明概念的例示性實施例可提供具有臨界電壓彼此不同的電晶體的半導體裝置。
根據本發明概念的例示性實施例，半導體裝置包括在基板上整合的第一電晶體與第二電晶體，第一電晶體及第二電晶體的各者包括奈米尺寸主動區，奈米尺寸主動區包括在奈米尺寸主動區的個別端部中的源極區及汲極區及在源極區及汲極區之間的通道形成區。第一電晶體的源極區及汲極區與第二電晶體的源極區及汲極區的導電型相同，第二電晶體的臨界電壓低於第一電晶體的臨界電壓，且第二電晶體的通道形成區可包括均質摻雜區，其導電型可與第二電晶體的源極區及汲極區相同，且可與第一電晶體的通道形成區不同。
在例示性實施例中，在半導體裝置的操作期間，導電型與第二電晶體的源極區及汲極區的少數載體相同的載體可在第二電晶體的均質摻雜區中累積以形成反轉區。
在例示性實施例中，第二電晶體可因為反轉區的存在而關閉。
在例示性實施例中，從突出基板的奈米尺寸主動區的表面算起，反轉區的深度實質上與第二電晶體的源極區及汲極區的深度相同。
在例示性實施例中，均質摻雜區的摻雜濃度可低於第二 電晶體的源極區及汲極區的摻雜濃度。
在例示性實施例中，均質摻雜區的摻雜濃度隨著與第二電晶體的源極區及汲極區的距離增加而減少。
在例示性實施例中，均質摻雜區將第二電晶體的源極區及汲極區彼此連接。
在例示性實施例中，所述裝置可更包括第三電晶體，第三電晶體包括源極區及汲極區，第三電晶體的源極區及汲極區的導電型可與第一電晶體的源極區及汲極區的導電型相同，且第三電晶體包括在源極區及汲極區之間的通道形成區。第三電晶體的通道形成區可包括連接至第三電晶體的源極區的第一均質摻雜區、連接至第三電晶體的汲極區的第二均質摻雜區、以及連接第一均質摻雜區與第二均質摻雜區的異質摻雜區。第一均質摻雜區與第二均質摻雜區的導電型與第三電晶體的源極區及汲極區相同，且異質摻雜區的導電型與第三電晶體的源極區及汲極區不同。
在例示性實施例中，第三電晶體的臨界電壓可低於第一電晶體的臨界電壓且高於第二電晶體的臨界電壓。
在例示性實施例中，第三電晶體的臨界電壓隨著異質摻雜區的寬度減少而減少且隨著異質摻雜區的寬度增加而增加。
在例示性實施例中，第一均質摻雜區的摻雜濃度隨著與第三電晶體的源極區的距離增加而減少，且第二均質摻雜區的摻雜濃度隨著與第三電晶體的汲極區的距離增加而減少。
在例示性實施例中，在半導體裝置的操作期間，可藉由 在第一均質摻雜區及第二均質摻雜區中待形成的反轉區來關閉第三電晶體，且可藉由異質摻雜區中的反轉區開啟第三電晶體。
在例示性實施例中，均質摻雜區可包括鄰近第二電晶體的源極區的第一均質摻雜區及鄰近第二電晶體的汲極區的第二均質摻雜區，且第二電晶體的通道形成區可更包括連接第一均質摻雜區與第二均質摻雜區的異質摻雜區。
在例示性實施例中，第一均質摻雜區及所述第二均質摻雜區的摻雜濃度可低於第二電晶體的源極區及汲極區的摻雜濃度。
在例示性實施例中，第一均質摻雜區的摻雜濃度從第二電晶體的源極區至異質摻雜區而減少，且第二均質摻雜區的摻雜濃度從第二電晶體的汲極區至異質摻雜區而減少。
在例示性實施例中，所述裝置可更包括第四電晶體，第四電晶體包括源極區及汲極區，第四電晶體的源極區及汲極區的導電型與第一電晶體的源極區及汲極區的導電型相同，且所述第四電晶體包括在源極區及汲極區之間的通道形成區。第四電晶體的通道形成區可為實質上未經摻雜的狀態。
在例示性實施例中，第四電晶體的臨界電壓可低於第一電晶體的臨界電壓且高於第二電晶體的臨界電壓。
在例示性實施例中，所述裝置可更包括基板上的裝置隔離層。奈米尺寸主動區從所述基板延伸至所述裝置隔離層之間，從而奈米尺寸主動區為鰭形結構。
在例示性實施例中，鰭形的奈米尺寸主動區的寬度是約10nm或更小。
在例示性實施例中，第一電晶體及第二電晶體的各者可更包括閘介電層及閘電極，閘介電層及閘電極可依序堆疊在奈米尺寸主動區上，且閘電極可包括在奈米尺寸主動區下方延伸的部分。
在例示性實施例中，半導體裝置可包括配置有第一電晶體及第二電晶體的第一區及配置有第五電晶體的第二區，且第五電晶體可包括導電型與第一電晶體的源極區及汲極區不同的源極區及汲極區及配置在源極區及汲極區之間的通道形成區，且第五電晶體的通道形成區可包括均質摻雜區，均質摻雜區的導電型與第五電晶體的源極區及汲極區的導電型相同。
在例示性實施例中，第一電晶體及第五電晶體的各者可包括閘電極，且第一電晶體及第五電晶體的閘電極包括彼此相同的金屬材料。
在例示性實施例中，第一電晶體的閘電極的功函數與第五電晶體的閘電極相同。
根據本發明概念的例示性實施例，半導體裝置包括第一電晶體、第二電晶體、以及第三電晶體，其各自可包括從基板突出的鰭部、在鰭部的個別端部中的源極區及汲極區、以及在源極區及汲極區之間的通道形成區。第一電晶體、第二電晶體、以及第三電晶體的各者的源極區及汲極區的導電型相同，第二電晶體 的通道形成區可包括均質摻雜區，第二電晶體的通道形成區的導電型可與第一電晶體的通道形成區的導電型不同且可與第二電晶體的源極區及汲極區的導電型相同，且第三電晶體的通道形成區可包括連接至第三電晶體的源極區且導電型與第二電晶體的源極區相同的第一均質摻雜區、連接至第三電晶體的汲極區且導電型與第二電晶體的源極區相同的第二均質摻雜區、以及將第一均質摻雜區連接至第二均質摻雜區且導電型與第二電晶體的源極區及汲極區不同的異質摻雜區。
在例示性實施例中，第三電晶體的臨界電壓可低於所述第一電晶體的臨界電壓且高於所述第二電晶體的臨界電壓。
在例示性實施例中，當第二電晶體可被施以低於其臨界電壓的電壓時，第二電晶體的均質摻雜區可經配置以具有反轉區，且當第三電晶體可被施以低於其臨界電壓的電壓時，第三電晶體的第一均質摻雜區及第二均質摻雜區的各者可經配置以具有反轉區。
在例示性實施例中，從鰭部的表面算起，第二電晶體的反轉區的深度可實質上與第二電晶體的源極區及汲極區的深度相同，且從鰭部的表面算起，第三電晶體的反轉區的深度可實質上與所述第三電晶體的源極區及汲極區的深度相同。
在例示性實施例中，鰭部的寬度是約10nm或更小。
在例示性實施例中，所述裝置可更包括第四電晶體，第四電晶體包括源極區及汲極區，第四電晶體的源極區及汲極區的 導電型與第一電晶體的源極區及汲極區相同，且所述第四電晶體包括在源極區及汲極區之間的通道形成區。第四電晶體的通道形成區可實質上為未經摻雜的狀態。
在例示性實施例中，第四電晶體的臨界電壓可低於第一電晶體的臨界電壓且高於第二電晶體的臨界電壓。
在例示性實施例中，第二電晶體的均質摻雜區的摻雜濃度可低於第二電晶體的源極區及汲極區的摻雜濃度。
在例示性實施例中，半導體裝置可包括配置有第一電晶體及第二電晶體的第一區及配置有第五電晶體的第二區，且第五電晶體可包括源極區及汲極區，第五電晶體的源極區及汲極區的導電型與第一電晶體的源極區及汲極區不同，且第五電晶體包括配置在源極區及汲極區之間的通道形成區，且第五電晶體的通道形成區可包括均質摻雜區，均質摻雜區的導電型與第五電晶體的源極區及汲極區的導電型相同。
在例示性實施例中，第一電晶體及第五電晶體的各者可包括閘電極，且第一電晶體及第五電晶體的閘電極包括彼此相同的金屬材料。
在例示性實施例中，第一電晶體的閘電極的功函數與第五電晶體的閘電極相同。
根據本發明概念的例示性實施例，SRAM裝置可包括：驅動電晶體，包括可連接至接地線的源極區；傳輸電晶體，包括可連接至位元線的汲極區，傳輸電晶體串聯至所述驅動電晶體； 以及負載電晶體，包括可分別電性連接至電力線及驅動電晶體的汲極區的源極區及汲極區。負載電晶體可為導電型與驅動電晶體及傳輸電晶體不同的MOS電晶體，負載電晶體、驅動電晶體或傳輸電晶體的閘電極可包括相同的金屬材料，且負載電晶體、驅動電晶體及傳輸電晶體的至少一者可經配置為其通道形成區可包括導電型與其源極區及汲極區相同的均質摻雜區。
在另外的例示性實施例中，半導體裝置包括在共同基板(common substrate)上整合的無接面奈米電晶體及接面奈米電晶體。
在一些實施例中，接面奈米電晶體包括在共同基板上的奈米尺寸主動區中的分開的源極區及汲極區及在分開的源極區及汲極區之間的奈米尺寸主動區上的閘極，至少部分的鄰近閘極的奈米尺寸主動區與分開的源極區及汲極區為不同導電型。
在其他實施例中，接面奈米電晶體包括在共同基板上的奈米尺寸主動區中的分開的源極區及汲極區及在分開的源極區及汲極區之間的奈米尺寸主動區上的閘極，至少部分的鄰近閘極的奈米尺寸主動區為未經摻雜的。
在其他實施例中，接面奈米電晶體包括在共同基板上的奈米尺寸主動區中的分開的源極區及汲極區及在分開的源極區及汲極區之間的奈米尺寸主動區上的閘極，鄰近閘極的奈米尺寸主動區包括與所述分開的源極區及汲極區為不同導電型的第一區及與所述分開的源極區及汲極區為相同導電型的第二區。
在其他實施例中，無接面奈米電晶體包括相反導電型的第一無接面奈米電晶體及第二無接面奈米電晶體。
在其他實施例中，無接面奈米電晶體包括在共同基板上的奈米尺寸主動區中的分開的源極區及汲極區及在分開的源極區及汲極區之間的奈米尺寸主動區上的閘極，分開的源極區及汲極區及鄰近閘極的奈米尺寸主動區為相同導電型。
在其他實施例中，無接面奈米電晶體及接面奈米電晶體兩者包括在共同基板上的奈米尺寸主動區中的分開的源極區及汲極區及在分開的源極區及汲極區之間的奈米尺寸主動區上的閘極，無接面奈米電晶體及接面奈米電晶體的分開的源極區及汲極區全部為相同導電型。
100‧‧‧基板
103‧‧‧井區
110‧‧‧裝置隔離層
151‧‧‧蓋層圖案
152‧‧‧間隙壁
201、202、203、204、205、206‧‧‧罩幕圖案
1100‧‧‧電子系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出單元
1130‧‧‧記憶體裝置
1140‧‧‧介面單元
1150‧‧‧資料匯排流
ACT‧‧‧奈米尺寸主動區
BD‧‧‧主體部
BL1、BL2‧‧‧位元線
CR1、CR2、CR3、CR4、CR5‧‧‧通道形成區
ER‧‧‧異質摻雜區
F‧‧‧鰭
GD、GD1、GD2、GD3、GD4、GD5‧‧‧閘介電層
GE、GE1、GE2、GE3、GE4、GE5‧‧‧閘電極
H1、H2‧‧‧半單元
IR‧‧‧反轉區
N1、N2‧‧‧節點
NC‧‧‧頸部
OR、OR1、OR2‧‧‧均質摻雜區
SD1、SD2、SD3、SD4、SD5‧‧‧S/D區
TR1、TR2、TR3、TR4、TR5‧‧‧電晶體
TD1、TD2‧‧‧驅動電晶體
TL1、TL2‧‧‧負載電晶體
TT1、TT2‧‧‧傳輸電晶體
UR‧‧‧未經摻雜區
Vcc‧‧‧電力線
Vss‧‧‧接地線
W1、W2、WT‧‧‧寬度
WL‧‧‧字元線
A-A'、B-B'、C-C'、D-D'、E-E'‧‧‧線
I-I'、II-II'、III-III'、IV-IV'V-V'‧‧‧線
從以下結合附圖所採用的簡短描述將使例示性實施例更清楚地被理解。附圖表示本文所描述的非限制性的例示性實施例。
圖1為說明根據本發明概念的例示性實施例的半導體裝置的平面圖。
圖2為說明沿圖1的線A-A'及線I-I'所截取的第一電晶體的垂直截面的圖式。
圖3為說明沿圖1的線B-B'及線II-II'所截取的第二電晶體的垂直截面的圖式。
圖4為說明沿圖1的線C-C'及線III-III'所截取的第三電晶體 的垂直截面的圖式。
圖5為說明沿圖1的線D-D'及線IV-IV'所截取的第四電晶體的垂直截面的圖式。
圖6為說明沿圖1的線E-E'及線V-V'所截取的第五電晶體的垂直截面的圖式。
圖7為說明根據本發明概念的例示性實施例的反轉區的示意圖。
圖8為說明第一電晶體的開啟及關閉狀態的示意圖。
圖9為說明第二電晶體的開啟及關閉狀態的示意圖。
圖10為說明第三電晶體的開啟及關閉狀態的示意圖。
圖11為說明第四電晶體的開啟及關閉狀態的示意圖。
圖12A至圖17A為第一電晶體至第三電晶體的截面圖，用來描述根據本發明概念的例示性實施例的半導體裝置的製造方法。
圖12B至圖17B為第四電晶體至第五電晶體的截面圖，用來描述根據本發明概念的例示性實施例的半導體裝置的製造方法。
圖18A至圖18C為說明根據本發明概念的其他例示性實施例的半導體裝置的製造方法。
圖19為說明根據本發明概念的其他例示性實施例的半導體裝置的奈米尺寸主動區的示意圖。
圖20為說明根據本發明概念的再其他例示性實施例的半導體裝置的奈米尺寸主動區的示意圖。
圖21為根據本發明概念的例示性實施例的包括鰭場效電晶 體的CMOS SRAM單元的等效電路圖。
圖22為根據本發明概念的例示性實施例包括半導體裝置的電子系統的方塊圖。
應該注意的是，這些圖式傾向於說明在特定的例示性實施例中所利用的方法、結構、及/或材料的通常特徵及補充以下提供的文字描述。然而，這些圖式不是用來侷限且不會精確地反映出任何所給予的實施例的確切結構或效能特徵，且這些圖式不應該被解釋為定義或限制由例示性實施例所含蓋的值或性質的範圍。舉例而言，為了清楚起見，分子、層、區域及/或結構元件的相對厚度及位置可經縮小或放大。在多個圖式中使用相似或相同的元件符號傾向於標示存在有相似或相同的元件或特徵。
現在將參照附圖更完整地描述本發明概念的例示性實施例，在附圖中表示例示性實施例。然而，可以許多不同的形式來實施本發明概念的例示性實施例，且本發明概念的例示性實施例不應被視為限制本文中所闡述的實施例；取而代之的是，提供這些實施例因此揭露將更通透且完整，且此揭露將完整地將例示性實施例的概念傳達予本技術所屬領域中具有通常知識者。在圖式中，為了清楚起見，將放大層或區域的厚度。圖式中相似的元件符號意指相似的元件，且因此將省略他們的描述。
將理解的是，當提到元件是「連接」或「耦接」至另一 元件時，元件可以是直接連接或耦接至其他元件或可存在介入元件。相較之下，當提到元件是「直接連接」或「直接耦接」至另一元件時，不存在介入元件。應該以相似的方式來解釋用來描述元件及膜之間的關係的其他字詞(例如，「介於…之間」與「直接介於…之間」、「鄰近」與「直接鄰近」、「在…上」與「直接在…上」)。做為本文所使用的術語「及/或」包括所表列出的相關物件中的一者或多者的任意者及全部的組合。
將理解的是，雖然本文中可使用術語「第一」、「第二」來描述多個元件、組件、區域、層及/或部分，這些元件、組件、區域、層及/或部分不應該被這些術語限制。這些術語僅是用來區別一個元件、組件、區域、層或部分與另一個元件、組件、區域、層或部分。因此，以下所討論的第一元件、組件、區域、層或部分可被稱為第二元件、組件、區域、層或部分而不違背例示性實施例的教示。
為了便於描述，本文中可使用空間相對術語(例如「在…下方」、「下方」、「下」、「上方」、「上」及相似術語)來描述圖式中所說明的一個元件或特徵與另一(些)元件或特徵的關係。將理解的是，除了圖式中所描示的方向以外，空間相對術語傾向於含蓋使用或操作中的裝置的不同的方向。舉例而言，若反轉圖式中的裝置，則被描述為在其他元件或特徵「下方」的元件將被轉向至其他元件或特徵「上方」。因此，例示性術詞「下方」可含蓋上方或下方兩個方向。裝置可被另外轉向(旋轉90度或其他方向)，且本 文所使用的空間相對術語被相對應地解釋。
本文所使用的術語僅是為了用於描述特殊實施例的目的而非傾向於限制例示性實施例。除非上下文中清楚地另外說明，做為本文中所使用者，單數形「一個」傾向於也包括多數。將進一步理解的是，若在本文中使使術語「包括」，則說明所陳列的特徵、整數、步驟、操作、元件及/或組件的存在，但不排除有一個或多個其他特徵、整數、步驟、操作、元件、組件及/或它們的群組的存在或增加。
本文參照橫截面圖描述的本發明概念的例示性實施例，橫截面圖為例示性實施例的理想實施例(及中間結構)的示意性說明。因此，將預見的是，例如是從製造技術及/或容忍度所造成的繪示形狀的改變。因此，本發明概念的例示性實施例不應該被視為限制於本文所說明的區域的特殊形狀，且應該包括例如是從製造過程中所造成的衍生形狀。舉例而言，繪示為矩形成的植入區可具有圓形或曲線特徵及/或在其邊緣具有植入濃度的梯度，而不是從經植入至未經植入區域的二元改變。相似地說，由植入形成的埋入區可在埋入區與發生植入的表面之間的區域產生一些植入。因此，除非另外說明，否則圖式中繪示的區域為示意性的，且它們的形狀不傾向於說明裝置的區域的真實形狀且不傾向於限制例示性實施例的範疇。
除非另外定義，本文中所使用的所有術語(包括技術術語及科學術語)具有與本發明概念的例示性實施例所屬領域具有通 常知識者通常理解的相同意義。將進一步理解的是，除非在本文中明確地定義，否則術語(例如是那些在通常使用的字典中所定義者)應該被視為具有與它們在相關領域的說明中一致的意義，且將不被視為理想化或過度正式的意思。
圖1為說明根據本發明概念的例示性實施例包括第一電晶體至第五電晶體的半導體裝置的平面圖。圖2為說明沿圖1的線A-A'及線I-I'所截取的第一電晶體的垂直截面的圖式。圖3為說明沿圖1的線B-B'及線II-II'所截取的第二電晶體的垂直截面的圖式。圖4為說明沿圖1的線C-C'及線III-III'所截取的第三電晶體的垂直截面的圖式。圖5為說明沿圖1的線D-D'及線IV-IV'所截取的第四電晶體的垂直截面的圖式。圖6為說明沿圖1的線E-E'及線V-V'所截取的第五電晶體的垂直截面的圖式。
請參照圖1至圖6，可在基板100上配置多個電晶體TR1、TR2、TR3、TR4及TR5。舉例而言，第一電晶體TR1、第二電晶體TR2、第三電晶體TR3、以及第四電晶體TR4可為第一導電型的電晶體，而第五電晶體TR5可為第二導電型的電晶體。在例示性實施例中，第一導電型可為n型，而第二導電型可為p型。下文中，為了簡單起見，以下描述將參照本實施例的實例，在本實施例中，第一電晶體TR1至第四電晶體TR4為NMOS電晶體而第五電晶體TR5為PMOS電晶體。然而，在其他實施例中，可使用相反方式來配置電晶體的導電型。
第一電晶體TR1至第五電晶體TR5的各者可包括配置在 基板100上的奈米尺寸主動區。舉例而言，如所示之，奈米尺寸主動區可經成形為類似從基板100延伸至裝置隔離層110之間的區域的鰭。或者，在基板100為絕緣體上矽(silicon-on-insulator；SOT)晶圓的情形下，可省略裝置隔離層110。奈米尺寸主動區的結構不受限於鰭形，且根據本發明概念的例示性實施例經多種改良。以下描述將參照例示性實施例，其中奈米尺寸主動區的寬度為約10nm或更小，且為鰭形、馬蹄形(omega-shape)、以及線形結構，分別繪示於圖2至圖6、圖19及圖20中。
第一電晶體TR1至第四電晶體TR4可為NMOS電晶體，其具有n型源極/汲極(S/D)區。舉例而言，第一電晶體TR1的第一S/D區SD1、第二電晶體TR2的第二S/D區SD2、第三電晶體TR3的第三S/D區SD3、以及第四電晶體TR4的第四S/D區SD4全部為n型摻雜區。相反地，由於第五電晶體TR5為PMOS電晶體，第五電晶體TR5的第五S/D區SD5可為p型摻雜區。在例示性實施例中，第一S/D區SD1至第四S/D區SD4的n型摻雜濃度可為約1×1020atm/cm3至約1×1021atm/cm3，而第五S/D區SD5的p型摻雜濃度可為約1×1020atm/cm3至約1×1021atm/cm3。
第一電晶體TR1至第五電晶體TR5可包括依序配置在其鰭形奈米尺寸主動區上的閘介電層GD1至GD5及閘電極GE1至GE5。可分別在閘電極GE1至GE5上配置蓋層圖案151，且可在閘電極GE1至GE5的側壁上配置間隙壁152。閘介電層GD1至GD5可包括氧化矽層或氮氧化矽層。在其他實施例中，閘介電層 GD1至GD5可包括高介電常數介電層(例如是氧化鉿(HfO)、氧化鋁(AlO)、或氧化鉭(TaO))，高介電常數介電層的介電常數高於氧化矽層的介電常數。閘電極GE1至GE5可包括半導體材料(例如是矽或鍺)、導電金屬氮化物、及/或金屬。蓋層圖案151及間隙壁152的各者可包括氧化矽層、氮化矽層、以及氮氧化矽層的至少一者。
下文中，將參照圖2及圖8更詳細地描述第一電晶體TR1。圖8為說明第一電晶體的開啟及關閉狀態的示意圖。第一電晶體TR1可為反轉型MOSFET電晶體。舉例而言，在第一電晶體TR1的源極區及汲極區之間的區域(亦即，通道形成區CR1)可包括異質摻雜區ER，異質摻雜區ER的導電型與第一S/D區SD1的導電型不同。下文中，當對閘電極施加特定電壓時，通道形成區可指做為將源極區電性連接至汲極區的路徑的區域。如圖8所示，當第一電晶體TR1被施以低於其臨界電壓Vt1的閘電壓時，由於存在有p型區(亦即，異質摻雜區ER)插置於第一S/D區SD1之間，因此第一電晶體TR1可為關閉狀態。相反地，在第一電晶體TR1被施以高於其臨界電壓Vt1的閘電壓的情形下，少數載體(例如是電子)可累積在異質摻雜區ER中以形成將第一S/D區SD1彼此電性連接的第一反轉區IR，且因此第一電晶體TR1可為開啟狀態。
圖7為說明根據本發明概念的例示性實施例的反轉區的示意圖。在鰭F的寬度WT為約10nm或更小的情形下，鰭F中的電荷可在空間侷限的窄區域中移動。因此，當閘極被施以高於 電晶體的臨界電壓的電壓時，可在鰭F的鄰近表面區及中央區的全部中形成反轉區IR，其可被稱為「體反轉(volume inversion)」。
根據本發明概念的例示性實施例，藉由使用上述體反轉，第二電晶體TR2可經配置以具有與第一電晶體TR1的臨界電壓不同的臨界電壓。下文中，將參照圖3及圖9更詳細地描述第二電晶體TR2。圖9為說明第二電晶體TR2的開啟及關閉狀態的示意。第二電晶體TR2可為累積型MOSFET。舉例而言，第二電晶體TR2的第二通道形成區CR2可包括均質摻雜區OR，均質摻雜區OR的導電型與第二電晶體TR2的第二S/D區SD2的導電型相同。均質摻雜區OR的摻雜濃度可低於第二S/D區SD2的摻雜濃度。舉例而言，均質摻雜區OR的n型摻雜濃度可為約1×1019atm/cm3至約1×1020atm/cm3，而第二S/D區SD2的n型摻雜濃度可為約1×1020atm/cm3至約1×1021atm/cm3。在例示性實施例中，均質摻雜區OR可經配置為摻雜濃度隨著與第二S/D區SD2的距離增加而連續減少。舉例而言，均質摻雜區OR的摻雜濃度可從鄰近第二S/D區SD2的部分至均質摻雜區OR的中央部分而連續減少。在其他實施例中，均質摻雜區OR的摻雜濃度可高於或相等於第二S/D區SD2的摻雜濃度。均質摻雜區OR可連接至第二電晶體TR2的第二S/D區SD2。
如圖9所示，當第二電晶體TR2被施以低於其臨界電壓Vt2的閘電壓時，可在插置於第二S/D區SD2之間的n型區(亦即，均質摻雜區OR)中形成反轉區IR，第二電晶體TR2可為關閉狀 態。舉例而言，當第二電晶體TR2被施以低於臨界電壓Vt2的閘電壓時，藉由導電型與第二電晶體TR2的第二S/D區SD的少數載體相同的電荷，可在均質摻雜區OR中形成反轉區。換句話說，電洞可累積在均質摻雜區OR中且從而形成反轉區IR，反轉區IR將第二S/D區SD2彼此電性分開。
在第二電晶體TR2被施以高於其臨界電壓Vt2的閘電壓的情形下，反轉區IR可從均質摻雜區OR消失且主要載體(例如是電子)可累積在均質摻雜區OR中以將第二S/D區SD2彼此電性連接，且因此第二電晶體TR2可變成開啟狀態。
藉由使用前述的體反轉可易於控制第二電晶體TR2的開啟及關閉狀態。舉例而言，在類似傳統平面電晶體的第二電晶體TR的反轉區IR是局部形成在接近奈米尺寸主動區的表面(亦即，在鄰近閘電極的部分中)的情形下，在未形成有反轉區IR的均質摻雜區OR的部分中可存在許多均質摻雜區OR的主要載體(例如是電子)。電子可防止第二電晶體TR2被完全關閉。相反地，根據本發明概念的例示性實施例，當第二電晶體TR2關閉時，從突出基板100的奈米尺寸主動區的表面所量測的反轉區IR的深度可實質上相等於第二電晶體TR2的第二S/D區SD2的深度。換句話說，可實質上在均質摻雜區OR的全區域中形成反轉區，且因此第二電晶體TR2可被完全地關閉。因此，半導體裝置可經配置以包括累積型電晶體，累積型電晶體的開啟及關閉狀態可易於控制。
第二電晶體TR2的臨界電壓Vt2可低於第一電晶體TR1 臨界電壓Vt1。換句話說，因為不同於第一電晶體TR1而使用均質摻雜區OR的主要載體來達成第二電晶體TR2的開啟狀態，第二電晶體TR2的臨界電壓可相對低於第一電晶體TR1。
下文中，將參照圖4及圖10更詳細地描述第三電晶體TR3。圖10為說明第三電晶體TR3的開啟及關閉狀態的示意圖。第三電晶體TR3可為經配置而具有介於累積型電晶體及反轉型電晶體之間的中間性質與結構的電晶體。舉例而言，第三電晶體TR3的第三通道形成區CR3可包括分別連接至第三S/D區SD3的第一均質摻雜區OR1及第二均質摻雜區OR2。藉由配置在其間的異質摻雜區ER，第一均質摻雜區OR1及第二均質摻雜區OR2可連接至彼此。均質摻雜區OR1及OR2可經配置為導電型與第三S/D區SD3相同，同時異質摻雜區ER可經配置為導電型與第三S/D區SD3不同。
均質摻雜區OR1及OR2的摻雜濃度可低於第三S/D區SD3的摻雜濃度。舉例而言，均質摻雜區OR1及OR2的n型摻雜濃度可為約1×1019atm/cm3至約1×1020atin/cm3，且第三S/D區SD3的n型摻雜濃度可為約1×1020atm/cm3至約1×1021atm/cm3。均質摻雜區OR1及OR2可經配置為摻雜濃度隨著與第三S/D區SD3的距離增加而連續減少。舉例而言，均質摻雜區OR1及OR2的摻雜濃度可從鄰近第三S/D區SD3的外部部分至鄰近異質摻雜區ER的內部部分而連續減少。在其他實施例中，均質摻雜區OR1及OR2的摻雜濃度可高於或相等於第三S/D區SD3的摻 雜濃度。均質摻雜區OR1及OR2的摻雜濃度可經調整以實現所需的第三電晶體TR3的臨界電壓。舉例而言，均質摻雜區OR1及OR2的摻雜濃度可經增加以實現具有低的臨界電壓的第三電晶體TR3。或者，均質摻雜區OR1及OR2的摻雜濃度可經減少以實現具有高的臨界電壓的第三電晶體TR3。
如圖10所示，當第三電晶體TR3被施以低於其臨界電壓Vt3的閘電壓時，可在均質摻雜區OR1及OR2中形成反轉區IR。舉例而言，當第三電晶體TR3被施以低於臨界電壓Vt3的閘電壓時，少數載體(例如是電洞)可累積在均質摻雜區OR1及OR2中以形成反轉區IR。因為異質摻雜區ER的主要載體為電洞，當閘電壓低於臨界電壓Vt3時，在異質摻雜區ER中可存在許多電洞。因為反轉區IR形成在均質摻雜區OR1及OR2中且主要載體存在於異質摻雜區ER中，故可關閉第三電晶體TR3。
在第三電晶體TR3被施以高於臨界電壓Vt3的閘電壓的情形下，反轉區IR可從均質摻雜區OR1及OR2消失，且可在異質摻雜區ER中形成反轉區IR。因此，第三S/D區SD3可藉由均質摻雜區OR1及OR2中的主要載體(例如是電子)而彼此電性連接，且在異質摻雜區中形成反轉區，且因此第三電晶體TR3可為開啟狀態。
第三電晶體TR3的臨界電壓Vt3可高於第二電晶體TR2的臨界電壓Vt2且低於第一電晶體TR1的臨界電壓Vt1。換句話說，因為均質摻雜區OR1及OR2的存在，第三電晶體TR3的臨 界電壓可低於第一電晶體TR1的臨界電壓。藉由調整均質摻雜區OR1及OR2的寬度W1與異質摻雜區ER的寬度W2的比，可控制臨界電壓Vt3。舉例而言，在寬度W1增加而寬度W2減少的情形下，第三電晶體TR3臨界電壓Vt3可減少至接近累積型電晶體的臨界電壓(例如是臨界電壓Vt2)的程度。相反地說，在寬度W1減少而寬度W2增加的情形下，第三電晶體TR3的臨界電壓Vt3可增加至接近反轉型電晶體的臨界電壓(例如是臨界電壓Vt1)的程度。在例示性實施例中，寬度W1可實質上相等於寬度W2，但本發明概念的例示性實施例可不受其限制，且可考慮所需的臨界電壓而改良。
下文中，將參照圖5及圖11更詳細地描述第四電晶體TR4。圖11為說明第四電晶體TR4的開啟及關閉狀態的示意圖。第四電晶體TR4可包括配置在第四S/D區SD4之間的未經摻雜區UR。至少部部分的第四通道形成區CR4可為實質上未經摻雜的狀態。在本說明書中，術語「實質上未經摻雜的狀態」可意指考慮區域的淨電荷(net charge)濃度實質上為零。舉例而言，在藉由使用導電型與基板不同的摻質來反摻雜基板而達成未經摻雜的狀態的考慮區域的情形下，考慮區域的淨載體濃度可為約1×1010atm/cm3或更低。
當第四電晶體TR4被施以低於其臨界電壓Vt4的閘電壓時，第四電晶體TR4可為關閉狀態。當第四電晶體TR4被施以高於其臨界電壓Vt4的閘電壓時，電子可累積在未經摻雜區UR中， 且因此第四電晶體TR4可為開啟狀態。
第四電晶體TR4的臨界電壓Vt4可低於第一電晶體TR1的臨界電壓Vt1且高於第二電晶體TR2的臨界電壓Vt2。舉例而言，第四電晶體TR4的臨界電壓Vt4可低於第一電晶體TR1的臨界電壓Vt1且高於第三電晶體TR3的臨界電壓Vt3。或者，若調整均質摻雜區與異質摻雜區之間的寬度比，則第三電晶體TR3的臨界電壓Vt3可高於第四電晶體TR4的臨界電壓。
下文中，將參照圖6更詳細地描述第五電晶體TR5。第五電晶體TR5可為累積型PMOS電晶體。舉例而言，第五電晶體TR5可經配置而具有p型的第五S/D區SD5及在第五S/D區SD5之間的p型的第五通道形成區CR5。換句話說，第五通道形成區CR5可經配置而包括均質摻雜區OR。除了關於相反導電型的技術差異之外，可以相似於圖9的方式來將累積型電晶體轉換於開啟與關閉狀態之間。
第五電晶體TR5的閘電極GE5可包括與第一電晶體TR1至第四電晶體TR4的閘電極GE1至GE4相同的金屬材料。舉例而言，第五電晶體TR5的閘電極GE5可由功函數與第一電晶體TR1至第四電晶體TR4的閘電極GE1至GE4的功函數相同的材料形成。舉例而言，第一電晶體TR1至第五電晶體TR5的閘電極GE1至GE5的功函數可約4.3eV。舉例而言，閘電極GE1至GE5可同時使用相同的處理由相同的材料形成。舉例而言，第一閘電極GE1至第五閘電極GE5可包括鎢、鈦、鉭、或其導電氮化物的至少一 者。在第五電晶體TR5(為PMOS電晶體)的閘電極GE5與第一電晶體TR1至第四電晶體TR4(為NMOS電晶體)的閘電極是由相同材料形成的情形下，第五電晶體TR5可具有高的臨界電壓。然而，如上所述，在第五電晶體TR5為累積型電晶的情形下，相較於反轉型電晶體的情形來說，第五電晶體TR5可具有較低的臨界電壓。在第五電晶體TR5的閘電極GE5是由與第一電晶體TR1至第四電晶體TR4相似的低功函數金屬形成的情形下，可增加第五電晶體TR5較低的臨界電壓。換句話說，第五電晶體TR5的臨界電壓可增加至靠近第一電晶體TR1(為反轉型電晶體)的臨界電壓的程度。
根據本發明概念的例示性實施例，各半導體裝置可經配置而包括多個電晶體，電晶體的臨界電壓彼此不同。以下表格表示用於半導體裝置的多種電晶體組合的一些實例。
(O：包括，X：不包括)
雖然臨界電壓是基於NMOS電晶體描述，但關於臨界電壓的技術特徵可應用於PMOS電晶體的情形。舉例而言，在第一電晶體TR1至第四電晶體TR4為PMOS電晶體的情形下，第一電晶體TR1至第四電晶體TR4的臨界電壓可滿足以下絕對值條件：|Vt1|>|Vt3|>|Vt2|及2)|Vt1|>|Vt4|>|Vt3|或|Vt3|>|Vt4|>|Vt2|。
[製造方法]
圖12A至圖17A為第一電晶體至第三電晶體的截面圖，用來描述根據本發明概念的例示性實施例的半導體裝置的製造方法；且圖12B至圖17B為第四電晶體至第五電晶體的截面圖，用來描述根據本發明概念的例示性實施例的半導體裝置的製造方法。第一電晶體至第五電晶體的截面圖是分別沿圖1的線I-I'、線II-II'、線III-III'、線IV-IV'、線V-V'所截取。
請參照圖12A及圖12B，提供具有NMOS電晶體區及PMOS電晶體區的基板100。舉例而言，基板100可經提供為p型晶圓的形式，且可在基板100中形成井區103(n型雜質區)。可藉由在基板100上形成罩幕圖案(未繪示)及進行離子植入處理來形成井區103。
可在基板100上形成鰭形奈米尺寸主動區。可藉由在基 板100上形成裝置隔離層110並接著蝕刻裝置隔離層110的上部分來形成鰭形奈米尺寸主動區。或者，可藉由對由裝置隔離層110暴露的基板100進行磊晶處理來形成鰭形奈米尺寸主動區。在其他例示性實施例中，使用SOI晶圓可實現鰭形奈米尺寸主動區。
第一罩幕圖案201可經形成而暴露出第二電晶體TR2的奈米尺寸主動區。第一罩幕圖案201可包括氮化矽層、氧化矽層、以及氮氧化矽層的至少一者。以下描述的罩幕圖案可由與第一罩幕圖案201相同的材料形成。可對由第一罩幕圖案201暴露的第二電晶體TR2的奈米尺寸主動區進行離子植入處理，以形成均質摻雜區OR。均質摻雜區OR可為n型。舉例而言，第二電晶體TR2的均質摻雜區OR的摻雜濃度可實質上與井區103相同。
請參照圖13A及圖13B，可移除第一罩幕圖案201，並接著可形成第二罩幕圖案202以暴露出第四電晶體TR4的奈米尺寸主動區。可對由第二罩幕圖案202暴露出的第四電晶體TR4的奈米尺寸主動區進行離子植入處理，以形成未經摻雜區UR。舉例而言，可藉由摻雜濃度與基板100的p型摻雜濃度實質上相同的n型摻質來反摻雜基板100而形成未經摻雜區UR。
請參照圖14A及圖14B，可移除第二罩幕圖案202，並接著可形成第三罩幕圖案203以暴露出第五電晶體TR5的奈米尺寸主動區。可對由第三罩幕圖案203暴露出的第五電晶體TR5的奈米尺寸主動區進行具有p型雜質的離子植入處理，從而形成均質摻雜區OR。第五電晶體TR5的均質摻雜區OR的摻雜濃度可實質 上與第二電晶體TR2的均質摻雜區OR相同。
請參照圖15A及圖15B，可移除第三罩幕圖案203，並接著可依序形成第一電晶體TR1至第五電晶體TR5的閘介電層GD1至GD5及閘電極GE1至GE5。可藉由化學汽相沈積或濺鍍處理來形成閘介電層GD1至GD5及閘電極GE1至GE5。閘介電層GD1至GD5的至少一者可包括至少一個與其他者不同的材料。在例示性實施例中，可同時使用相同處理來形成閘電極GE1至GE5，且因此閘電極GE1至GE5可由相同的材料形成。舉例而言，閘電極GEI至GE5可包括功函數相同的金屬材料。可分別在閘電極GE1至GE5上形成蓋層圖案151，可在閘電極GE1至GE5的側壁上形成間隙壁，並接著可形成第一S/D區SD1至第四S/D區SD4。第一S/D區SD1至第四S/D區SD4的形成可包括在第五電晶體TR5的奈米尺寸主動區上形成第四罩幕圖案204並接著進行離子植入處理。做為第一S/D區SD1至第四S/D區SD4的形成結果，可分別在第一電晶體TR1至第四電晶體TR4中定義第一通道形成區CR1至第四通道形成區CR4。第一通道形成區CR1可包括p型異質摻雜區ER，其導電型與第一S/D區SD1不同。第二通道形成區CR2可包括n型均質摻雜區OR，其導電型與第二S/D區SD2相同。第四通道形成區CR4可包括未經摻雜區UR。在本實施例中，第一S/D區SD1至第四S/D區SD4的摻雜濃度可實質上彼此相同，但是本發明概念的例示性實施例可不受其限制。
請參照圖16A及圖16B，可移除第四罩幕圖案204，並接 著可形成第五罩幕圖案205以覆蓋第一電晶體TR1、第二電晶體TR2、第四電晶體TR4及第五電晶體TR5。使用第五罩幕圖案205做為離子注入罩幕，可在第三電晶體TR3中形成第一均質摻雜區OR1及第二均質摻雜區OR2。在例示性實施例中，可藉由傾斜的離子植入處理來形成第一均質摻雜區OR1及第二均質摻雜區OR2，其中使用第五罩幕圖案205、蓋層圖案151及間隙壁152做為離子注入罩幕。因此，第三通道形成區CR3可包括第一均質摻雜區OR1及第二均質摻雜區OR2及插置在其間的異質摻雜區ER。
請參照圖17A及圖17B，可移除第五罩幕圖案205，並接著可形成第六罩幕圖案206以覆蓋第一電晶體TR1至第四電晶體TR4。可在由第六罩幕圖案206暴露出的第五電晶體TR5中形成第五S/D區SD5。因此，可在第五S/D區SD5之間定義第五通道形成區CR5。在例示性實施例中，第五S/D區SD5可為p型且摻雜濃度高於第五電晶體TR5的均質摻雜區OR。然而，本發明概念的例示性實施例可不受其限制。
將參照圖18A至圖18C描述根據本發明概念的其他例示性實施例的半導體裝置的製造方法。圖18A表示第一電晶體TR1及第三電晶體TR3的啟始階段，其中第三S/D區SD3經摻雜為摻雜濃度高於第一S/D區SD1。圖18B表示在熱擴散處理後的第一電晶體TR1及第三電晶體TR3的後退火(post annealing stage)階段。相較於第二S/D區SD2而言，第三S/D區SD3的濃度可相對地高，且因此(如所示之)，第三S/D區SD3的摻質擴散距離可長 於第二S/D區SD2。因此，第三電晶體TR3可包括鄰近第三S/D區SD3的第一均質摻雜區OR1及第二均質摻雜區OR2及插置在第一均質摻雜區OR1及第二均質摻雜區OR2之間的異質摻雜區ER。在例示性實施例中，第一均質摻雜區OR1及第二均質摻雜區OR2的摻雜濃度可從第三S/D區SD3至異質摻雜區ER而連續減少。
相似地說，可藉由熱擴散處理來形成第二電晶體TR2及第三電晶體TR3的通道形成區。舉例而言，如圖18C所示，第二電晶體TR2的第二S/D區SD2可經摻雜為濃度高於第三電晶體TR3的第三S/D區SD3。接著，若進行熱擴散，摻質可從第二電晶體TR2的第二S/D區SD2朝內擴散，從而形成將第二S/D區SD2彼此連接的均質摻雜區OR。
在另外其他的實施例中，可結合進行傾斜的離子植入處理及熱擴散處理來形成通道形成區。
[非鰭形主動區的實施例]
雖然之前將電晶體的奈米尺寸主動區描示為鰭形結構，但是其可經各種改良為其他結構。圖19為說明根據本發明概念的其他例示性實施例的半導體裝置的奈米尺寸主動區的示意圖。在本實施例中，第一電晶體至第五電晶體的奈米尺寸主動區ACT的各者可包括鄰近基板100的頸部NC及比頸部NC來得寬的主體部BD，從而奈米尺寸主動區ACT為馬蹄形區塊。可在奈米尺寸主動 區ACT上依序配置閘介電層GD及閘電極GE。閘電極GE可包括在奈米尺寸主動區ACT下方延伸的部分。
圖20為說明根據本發明概念的再其他例示性實施例的半導體裝置的奈米尺寸主動區的示意圖。在本實施例中，第一電晶體至第五電晶體的至少一者可包括奈米線形的奈米尺寸主動區ACT，其可與基板100分開。可在奈米尺寸主動區ACT上配置閘介電層GD及閘電極GE。閘電極GE可延伸在奈米尺寸主動區ACT與基板100之間。
圖21為CMOS SRAM單元的等效電路圖，其中配置有根據本發明概念的例示性實施例的鰭場效電晶體。請參照圖21，CMOS SRAM單元可包括一對驅動電晶體TD1及TD2、一對傳輸電晶體TT1及TT2、以及一對負載電晶體TL1及TL2。驅動電晶體TD1及TD2可為下拉電晶體(pull-down transistor)，傳輸電晶體TT1及TT2可通路電晶體(pass transistor)，且負載電晶體TL1及TL2可為拉升電晶體(pull-up transistor)。驅動電晶體TD1及TD2與傳輸電晶體TT1及TT2可為NMOS電晶體，而負載電晶體TL1及TL2可為PMOS電晶體。
第一驅動電晶體TD1及第一傳輸電晶體TT1可彼此串聯。第一驅動電晶體TD1的源極區可電性連接至接地線Vss，且第一傳輸電晶體TT1的汲極區可電性連接至第一位元線BL1。第二驅動電晶體TD2及第二傳輸電晶體TT2可彼此串聯。第二驅動電晶體TD2的源極區可電性連接至接地線Vss，且第二傳輸電晶 體TT2的汲極區可電性連接至第二位元線BL2。
第一負載電晶體TL1的源極區及汲極區可分別電性連接至電力線Vcc及第一驅動電晶體TD1的汲極區。第二負載電晶體TL2的源極區及汲極區可分別電性連接至電力線Vcc及第二驅動電晶體TD2的汲極區。第一負載電晶體TL1的汲極區、第一驅動電晶體TD1的汲極區、以及第一傳輸電晶體TT1的源極區可做為第一節點(node)N1。第二負載電晶體TL2的汲極區、第二驅動電晶體TD1的汲極區、以及第二傳輸電晶體TT2的源極區可做為第二節點N2。第一驅動電晶體TD1及第一負載電晶體TL1的閘電極可電性連接至第二節點N2，且第二驅動電晶體TD2及第二負載電晶體TL2的閘電極可電性連接至第一節點N1。第一傳輸電晶體TT1及第二傳輸電晶體TT2的閘電極可電性連接至字元線WL。第一驅動電晶體TD1、第一傳輸電晶體TT1、以及第一負載電晶體TL1可構成第一半單元H1，同時第二驅動電晶體TD2、第二傳輸電晶體TT2、以及第二負載電晶體TL2可構成第二半單元H2。
根據本發明概念的例示性實施例的電晶體的至少一者可用於實現驅動電晶體TD1及TD2、傳輸電晶體TT1及TT2、或者負載電晶體TL1及TL2的至少一者。舉例而言，驅動電晶體TD1及TD2可經配置而具有根據本發明概念的例示性實施例的第一電晶體的技術特徵，且傳輸電晶體TT1及TT2經配置而具有根據本發明概念的例示性實施例的第二電晶體的技術特徵。在其他實施例中，第一驅動電晶體TD1、第二驅動電晶TD2、第一傳輸電晶 體TT1、第二傳輸電晶體TT2可經配置而分別具有根據本發明概念的例示性實施例的第一電晶體至第四電晶體的技術特徵，同時負載電晶體TL1及TL2可經配置而具有根據本發明概念的例示性實施例的第五電晶體的技術特徵。在以根據本發明概念的例示性實施例的電晶體的形式提供多個電晶體的情況下，各電晶體的結構特徵(例如是各鰭部的寬度及高度、鰭部的數量、半導體層的位置及形狀)可在本發明概念的範疇內做各種改良。再者，本發明概念的例示性實施例可不受SRAM的實例限制，且可將本發明概念的例示性實施例應用或改良以實現邏輯裝置、DRAM、MRAM、其他半導體裝置、以及它們的製造方法。
圖22為根據本發明概念的例示性實施例包括半導體裝置的電子系統的方塊圖。
請參照圖22，根據本發明概念的例示性實施例的電子系統1100可包括控制器1110、輸入/輸出(I/O)單元1120、記憶體裝置1130、介面單元1140及資料匯排流1150。控制器1110、I/O單元1120、記憶體裝置1130及介面單元1140的至少兩者可經由資料匯排流1150而彼此通信。資料匯排流1150可對應傳輸電子訊號的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器及/或另一邏輯裝置。其他邏輯裝置的功能可與微處理器、數位訊號處理器及/或微控制器相似。I/O單元1120可包括小鍵盤、鍵盤及/或顯示單元。記憶體裝置1130可儲存資料及/或指令。記憶 體裝置1130可更包括不同於上述資料儲存裝置的另一型的資料儲存裝置。介面單元1140可傳輸電子資料至通信網路及/或可接收來自信網路的電子資料。可無線及/或有線(cable)地操作介面單元1140。舉例而言，介面單元1140可包括無線通信天線及/或有線通信的收發器。雖然未繪示在圖式中，電子系統1100可更包括做為控制器1110的快取記憶體(cache memory)的快速DRAM裝置及/或快速SRAM裝置。根據本發明概念的例示性實施例的場效電晶體可配置在記憶體裝置1130中或做為控制器1110、介面單元1140及/或I/O單元1120的組件。
可將電子系統1100應用於個人數位助理(PDA)、手提電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、記憶卡及/或電子產品。電子產品可無線地接收及/或傳輸資料。
根據本發明概念的例示性實施例，實現包括具有數個彼此不同的臨界電壓的電晶體的半導體裝置是可能的。
雖然已特別地表示及描述本發明概念的例示性實施例，本發明所屬技術領域具有通常知識者將理解的是，可不違背所附的申請專利範圍的精神及範疇而做出形式及細節上的改變。

Claims (22)

  1. 一種半導體裝置，包括：在基板上整合的第一電晶體及第二電晶體，所述第一電晶體及所述第二電晶體的各者包括奈米尺寸主動區，所述奈米尺寸主動區包括配置在所述奈米尺寸主動區的個別端部中的源極區及汲極區及在所述源極區及所述汲極區之間的通道形成區，其中所述第一電晶體的所述源極區及所述汲極區與所述第二電晶體的所述源極區及所述汲極區的導電型相同，所述第二電晶體的臨界電壓低於所述第一電晶體的臨界電壓，且所述第二電晶體的所述通道形成區包括鄰近所述第二電晶體的所述源極區的第一均質摻雜區及鄰近所述第二電晶體的所述汲極區的第二均質摻雜區，以及連接所述第一均質摻雜區與所述第二均質摻雜區的異質摻雜區，其中所述第一均質摻雜區與所述第二均質摻雜區的導電型與所述第二電晶體的所述源極區及所述汲極區相同，且所述異質摻雜區的導電型與所述第二電晶體的所述源極區及所述汲極區不同。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括第三電晶體，所述第三電晶體包括源極區及汲極區，所述第三電晶體的所述源極區及所述汲極區的導電型與所述第一電晶體的所述源極區及所述汲極區的導電型相同，且所述第三電晶體包括在所述源極區及所述汲極區之間的通道形成區，其中所述第三電晶體的所述通道形成區包括均質摻雜區，所述均質摻雜區的導電型與所述第三電晶體的所述源極區及所述汲極區相同且與所述第一電晶體的所述通道形成區不同。
  3. 如申請專利範圍第1項所述的半導體裝置，其中在所述半導體裝置的操作期間，導電型與所述第三電晶體的所述源極區及所述汲極區的少數載體相同的載體在所述第三電晶體的所述均質摻雜區中累積以形成反轉區。
  4. 如申請專利範圍第3項所述的半導體裝置，其中所述第三電晶體因為所述反轉區的存在而關閉。
  5. 如申請專利範圍第3項所述的半導體裝置，其中從突出所述基板的所述奈米尺寸主動區的表面算起，所述反轉區的深度與所述第三電晶體的所述源極區及所述汲極區的深度相同。
  6. 如申請專利範圍第1項所述的半導體裝置，其中所述第三電晶體的所述均質摻雜區的摻雜濃度低於所述第三電晶體的所述源極區及所述汲極區的摻雜濃度。
  7. 如申請專利範圍第6項所述的半導體裝置，其中所述第三電晶體的所述均質摻雜區的所述摻雜濃度隨著與所述第三電晶體的所述源極區及所述汲極區的距離增加而減少。
  8. 如申請專利範圍第2項所述的半導體裝置，其中所述第三電晶體的所述均質摻雜區將所述第三電晶體的所述源極區及所述汲極區彼此連接。
  9. 如申請專利範圍第1項所述的半導體裝置，其中所述第二電晶體的臨界電壓低於所述第一電晶體的臨界電壓且高於所述第三電晶體的臨界電壓。
  10. 如申請專利範圍第1項所述的半導體裝置，其中所述第二電晶體的臨界電壓隨著所述異質摻雜區的寬度減少而減少且隨著所述異質摻雜區的寬度增加而增加。
  11. 如申請專利範圍第1項所述的半導體裝置，其中所述第一均質摻雜區的摻雜濃度隨著與所述第二電晶體的所述源極區的距離增加而減少，且所述第二均質摻雜區的摻雜濃度隨著與所述第二電晶體的所述汲極區的距離增加而減少。
  12. 如申請專利範圍第7項所述的半導體裝置，其中在所述半導體裝置的操作期間，藉由所述第一均質摻雜區及所述第二均質摻雜區中的反轉區關閉所述第二電晶體，並藉由所述異質摻雜區中的反轉區開啟所述第二電晶體。
  13. 如申請專利範圍第1項所述的半導體裝置，其中所述第一均質摻雜區及所述第二均質摻雜區的摻雜濃度低於所述第二電晶體的所述源極區及所述汲極區的摻雜濃度。
  14. 如申請專利範圍第1項所述的半導體裝置，更包括第四電晶體，所述第四電晶體包括源極區及汲極區，所述第四電晶體的所述源極區及所述汲極區的導電型與所述第一電晶體的所述源極區及所述汲極區的導電型相同，且所述第四電晶體包括在所述源極區及所述汲極區之間的通道形成區，其中所述第四電晶體的所述通道形成區為未經摻雜的狀態。
  15. 如申請專利範圍第14項所述的半導體裝置，其中所述第四電晶體的臨界電壓低於所述第一電晶體的臨界電壓且高於所述第三電晶體的臨界電壓。
  16. 如申請專利範圍第1項所述的半導體裝置，更包括所述基板上的裝置隔離層，其中所述奈米尺寸主動區從所述基板延伸至所述裝置隔離層之間，從而所述奈米尺寸主動區為鰭形結構。
  17. 如申請專利範圍第16項所述的半導體裝置，其中鰭形的所述奈米尺寸主動區的寬度是10nm或更小。
  18. 如申請專利範圍第1項所述的半導體裝置，其中所述第一電晶體及所述第二電晶體的各者更包括閘介電層及閘電極，所述閘介電層及所述閘電極依序堆疊在所述奈米尺寸主動區上，且所述閘電極包括在所述奈米尺寸主動區下方延伸的部分。
  19. 如申請專利範圍第1項所述的半導體裝置，其中所述半導體裝置更包括第五電晶體，且所述第五電晶體包括源極區及汲極區，所述第五電晶體的所述源極區及所述汲極區的導電型與所述第一電晶體的所述源極區及所述汲極區不同，且所述第五電晶體包括在所述源極區及所述汲極區之間的通道形成區，且所述第五電晶體的所述通道形成區包括均質摻雜區，所述均質摻雜區的導電型與所述第五電晶體的所述源極區及所述汲極區的導電型相同。
  20. 如申請專利範圍第19項所述的半導體裝置，其中所述第一電晶體及所述第五電晶體的各者包括閘電極，且所述第一電晶體及所述第五電晶體的所述閘電極包括彼此相同的金屬材料。
  21. 如申請專利範圍第19項所述的半導體裝置，其中所述第一電晶體及所述第五電晶體的各者包括閘電極，且所述第一電晶體的所述閘電極的功函數與所述第五電晶體的所述閘電極相同。
  22. 一種SRAM裝置，包括：驅動電晶體，包括連接至接地線的源極區；傳輸電晶體，包括連接至位元線的汲極區，所述傳輸電晶體串聯連接至所述驅動電晶體；以及負載電晶體，包括分別電性連接至電力線及所述驅動電晶體的汲極區的源極區及汲極區，其中所述負載電晶體為導電型與所述驅動電晶體及所述傳輸電晶體不同的MOS電晶體，所述負載電晶體、所述驅動電晶體及所述傳輸電晶體的閘電極包括相同的金屬材料，且所述負載電晶體、所述驅動電晶體及所述傳輸電晶體的至少一者經配置為其通道形成區包括導電型與其所述源極區及所述汲極區相同的均質摻雜區，其中所述均質摻雜區包括鄰近所述負載電晶體、所述驅動電晶體及所述傳輸電晶體的至少一者的所述源極區的第一均質摻雜區及鄰近所述負載電晶體、所述驅動電晶體及所述傳輸電晶體的至少一者的所述汲極區的第二均質摻雜區，且所述負載電晶體、所述驅動電晶體及所述傳輸電晶體的至少一者的所述通道形成區更包括連接所述第一均質摻雜區與所述第二均質摻雜區的異質摻雜區。
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