CN105633161A - 使用三维沟道的半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件，该半导体器件包括第一鳍、与第一鳍分离的第二鳍、以及位于第一鳍和第二鳍上的栅极。栅极与第一鳍和第二鳍交叉。第一鳍包括位于栅极两侧的第一掺杂区。第一掺杂区配置为具有施加至其上的第一电压。第二鳍包括位于栅极两侧的第二掺杂区。第二掺杂区配置为具有施加至其上的第二电压。第二电压不同于第一电压。

Description

使用三维沟道的半导体器件
相关申请的交叉引用
本申请要求于2014年11月21日提交至韩国知识产权局的韩国专利申请No.10-2014-0163378的优先权，该申请全部内容以引用方式并入本文中。
技术领域
本公开涉及一种半导体器件，并且更具体地，涉及使用三维沟道的半导体器件和/或制造该器件的方法。
背景技术
近来，多栅极晶体管已被建议作为用于增加半导体器件密度的标定技术(scalingtechnology)之一，所述多栅极晶体管在衬底上形成鳍形或纳米线形的硅体，并在所述硅体的表面形成栅极。
这种多栅极晶体管使用三维(3D)沟道。此外，可在不增加多栅极晶体管的栅极长度的情况下提高电流控制能力。此外，可使沟道区电势受漏极电压影响的短沟道效应(SCE)受到限制。
此外，横向扩散MOS(LDMOS)或漏极扩展MOS(DEMOS)可作为栅极晶体管(例如，鳍FET)应用，但是鳍的宽度会是固定的，进而会影响LDMOS或DEMOS的特性(例如，高击穿电压和低导通电阻)。
发明内容
本公开涉及一种包括三维沟道且具有高击穿电压和低导通电阻的半导体器件。
根据本发明构思的示例实施例，一种半导体器件包括第一鳍、与第一鳍分离的第二鳍、以及位于第一鳍和第二鳍上的栅极。栅极与第一鳍和第二鳍交叉。第一鳍包括位于栅极两侧的第一掺杂区。第一掺杂区电配置为具有施加至其上的第一电压。第二鳍包括位于栅极两侧的第二掺杂区。第二掺杂区配置为具有施加至其上的第二电压。第二电压不同于第一电压。
在示例实施例中，第一鳍可包括第一导电类型的第一阱。第一阱可在所述栅极的下部下方沿着第一方向形成。所述栅极可在第一方向上纵长地延伸。
在示例实施例中，第一鳍可在第二方向上纵长地延伸。第二方向可以不同于第一方向。第一阱可在第一鳍中沿着第二方向延伸。第一掺杂区可位于第一阱中。
在示例实施例中，第二鳍可在第二方向上纵长地延伸。第二导电类型的第二阱可形成在第二鳍的至少一部分中。第二导电类型可以不同于第一导电类型。第二掺杂区可位于第二阱中。
在示例实施例中，所述半导体器件还可包括衬底。第一鳍和第二鳍可以位于所述衬底上，或者由所述衬底限定第一鳍和第二鳍。第一阱可位于第一鳍以及所述衬底的在栅极的下部下方的一部分中。位于所述栅极的下部下方的第一阱的宽度可以大于第一鳍的宽度。
在示例实施例中，所述半导体器件还可包括第一有源区和第二有源区。第二有源区可以与第一有源区分离。第一鳍可位于第一有源区上，并且第二鳍可位于第二有源区上。
在示例实施例中，所述半导体器件还可包括使第一有源区与第二有源区彼此分离的深槽隔离层(DTI)。
在示例实施例中，可由衬底限定第一有源区和第二有源区。所述衬底可包括位于第一有源区与第二有源区之间并且位于栅极的下部下方的漂移区。所述半导体器件可配置为：如果向栅极施加开启电压，则导通电流从第一掺杂区经由漂移区流至第二掺杂区。
在示例实施例中，可通过浅槽隔离(STI)将第一鳍限定在第一有源区中。
在示例实施例中，第一有源区可以限定在其中形成的多个第一鳍，第二有源区可以限定在其中形成的多个第二鳍，并且栅极可与多个第一鳍和多个第二鳍交叉。
在示例实施例中，所述半导体器件还可包括连接至第一掺杂区的第一走线以及连接至第二掺杂区的第二走线。第一走线可平行于第一鳍延伸。第二走线可平行于第二鳍延伸。
在示例实施例中，第一走线和第二走线可位于M1走线平面中。
在示例实施例中，所述半导体器件还可包括虚设栅极。第一鳍可包括第一长边和第一短边。第二鳍可包括第二长边和第二短边。第一长边可与第二长边相对。虚设栅极可位于第一短边和第二短边上。
在示例实施例中，所述半导体器件可以是横向掺杂MOS(LDMOS)或漏极扩展MOS(DEMOS)。
根据本发明构思的示例实施例，一种半导体器件包括第一鳍、与第一鳍分离的第二鳍、位于第一鳍与第二鳍之间的绝缘层、位于第一鳍和第二鳍上的栅极、第一导电类型的第一阱、不同于第一导电类型的第二导电类型的第二阱、形成在第一阱和第一鳍中的漏极、以及形成在第二阱和第二鳍中的源极。所述栅极与第一鳍、第二鳍以及所述绝缘层交叉。第一阱形成在第一鳍和第二鳍中。第一阱在与所述栅极重叠的绝缘层下部下方延伸。第二阱在第二鳍的一部分中。
在示例实施例中，所述半导体器件可配置为：如果向栅极施加开启电压，则导通电流从漏极经由位于所述栅极下部的第一阱流至源极。
在示例实施例中，第一鳍可在第一有源区中，第二鳍可在第二有源区中，并且第一有源区和第二有源区可彼此分离。
在示例实施例中，所述绝缘层可以是深槽隔离(DTI)层。
在示例实施例中，第一有源区可包括多个第一鳍，第二有源区可包括多个第二鳍，并且所述栅极可与多个第一鳍和多个第二鳍交叉。
在示例实施例中，可在同一有源区内形成第一鳍和第二鳍，并且绝缘层可以是浅槽隔离层(STI)。
在示例实施例中，所述半导体器件还可包括连接至所述漏极的第一走线以及连接至所述源极的第二走线。第一走线可平行于第一鳍延伸。第二走线可平行于第二鳍延伸。
在示例实施例中，位于所述栅极下部下方的第一阱的宽度可大于第一鳍的宽度。
根据本发明构思的示例实施例，一种半导体器件包括：彼此邻近且彼此分离的第一鳍和第二鳍，所述第一鳍的长边与所述第二鳍的长边相对；位于第一鳍上的栅极，所述栅极与第一鳍和第二鳍交叉；第一导电类型的第一阱，所述第一阱形成在第一鳍中；第一导电类型的第二阱，所述第二阱形成在与所述栅极重叠的区域的至少一部分中；以及第二导电类型的第三阱，其与第二鳍中的第二阱接触。第二导电类型不同于第一导电类型。
在示例实施例中，第一阱与第二阱可彼此连接。
在示例实施例中，所述半导体器件还可包括位于第一阱中的第一导电类型的第一掺杂区。所述半导体器件还可包括位于第三阱中的第一导电类型的第二掺杂区。
在示例实施例中，第一鳍可位于第一有源区中。第二鳍可位于与第一有源区分离的第二有源区。
在示例实施例中，所述绝缘层可以是深槽隔离层(DTI)。
根据本发明构思的示例实施例，一种半导体器件包括：彼此分离且彼此邻近的第一鳍和第二鳍，所述第一鳍的长边与所述第二鳍的长边相对；位于第一鳍和第二鳍上的栅极，所述栅极与第一鳍和第二鳍交叉；连接至第一鳍的第一走线，所述第一走线平行于第一鳍延伸；以及连接至第二鳍的第二走线，所述第二走线平行于第二鳍延伸。
在示例实施例中，第一走线和第二走线可位于M1走线平面中。
在示例实施例中，配置为供应第一电压的第一电源可连接至第一走线，并且配置为供应与第一电压不同的第二电压的第二电源可连接至第二走线。
在示例实施例中，所述半导体器件还可包括平行于栅极的第三走线以及平行于栅极的第四走线。第一走线可连接至第三走线。第二走线可连接至第四走线。第三走线和第四走线可位于在M1走线平面正上方的M2走线平面中。
根据本发明构思的示例实施例，一种半导体器件包括含有第一区和第二区的衬底、第一区上的第一晶体管、以及第二区上的第二晶体管。第一晶体管包括形成漏极区域的第一鳍、形成源极区域的第二鳍、第一鳍与第二鳍之间的绝缘层、第一鳍上的第一栅极、以及邻近所述绝缘层下部且与第一栅极重叠的漂移区。第一栅极与第一鳍、第二鳍和绝缘层交叉。第二晶体管包括形成漏极部分和源极部分的第三鳍以及第三鳍上的位于第三鳍的漏极部分与源极部分之间的第二栅极。
在示例实施例中，第一晶体管可配置为响应于施加至其上的第一驱动电压而开启。第二晶体管可配置为响应于施加至其上的第二驱动电压而开启。第一驱动电压可大于第二驱动电压。
在示例实施例中，第一栅极的长度可大于第二栅极的长度。
在示例实施例中，第一鳍的宽度、第二鳍的宽度以及第三鳍的宽度可以相同。
在示例实施例中，第一晶体管和第二晶体管可以是横向扩散MOS(LDMOS)或漏极扩展MOS(DEMOS)。
根据示例实施例，一种半导体器件包括对第一鳍和第二鳍进行限定的层、以及位于所述层上的栅极。第一鳍和第二鳍在第一方向上彼此分离，并在与第一方向交叉的第二方向上延伸。第一鳍包括彼此分离的第一导电类型的多个第一掺杂区。第二鳍包括彼此分离的第二导电类型的多个第二掺杂区。栅极在各个第一掺杂区之间的第一鳍上方并且在各个第二掺杂区之间的第二鳍上方在第一方向上延伸。栅极在第一鳍与第二鳍之间的所述层的一部分上方延伸。
在示例实施例中，所述半导体器件还可包括位于栅极与所述层之间的栅绝缘层。所述层还可包括第一导电类型的第一阱和第二导电类型的第二阱。第二阱可在第二鳍中延伸，从而使第二掺杂区形成在第二阱中。第一阱可延伸至第一鳍、所述层的一部分以及位于所述栅极下方的第二鳍的部分中，从而使第一鳍的第一掺杂区可形成在第一阱中，并且第一阱可位于第二鳍中的第二阱各部分之间。
根据示例实施例，所述半导体器件还可包括电连接至所述第一掺杂区的第一走线以及电连接至所述第二掺杂区的第二走线。第一走线可配置为向第一掺杂区施加第一电压。第二走线可配置为向第二掺杂区施加第二电压。第一电压与第二电压可以不同。所述半导体器件可配置为：如果向栅极施加开启电压，则导通电流从第一掺杂区中的一个经由所述层的部分流至第二掺杂区中的一个。
在示例实施例中，所述层可为半导体衬底和位于半导体衬底上的外延层中的一个。
在示例实施例中，所述层可包括通过形成在所述层中的深槽限定的第一有源区和第二有源区，并且可通过在所述第一有源区和第二有源区中形成的浅槽来限定第一鳍和第二鳍。
附图说明
通过对附图所示的本发明构思的非限定性实施例的更详细的描述，本发明构思的以上及其他特征将变得清楚，在附图中，相同的附图标记在不同的视图中始终用于表示相同的部分。附图无需按比例绘制，而是着重于说明本发明构思的原理。在附图中：
图1和图2是示出根据本发明构思的示例实施例的半导体器件的布局图；
图3是图1和图2的半导体器件的电路图；
图4是图1和图2的半导体器件的概念性透视图；
图5至图7是分别沿着图1的线V-V、线VI-VI、线VII-VII截取的截面图；
图8是示出根据本发明构思的示例实施例的半导体器件的布局图；
图9是示出根据本发明构思的示例实施例的半导体器件的布局图；
图10是示出根据本发明构思的示例实施例的半导体器件的布局图；
图11是示出根据本发明构思的示例实施例的半导体器件的布局图；
图12是示出根据本发明构思的示例实施例的半导体器件的布局图；
图13和图14是示出根据本发明构思的示例实施例的半导体器件的布局图及电路图；
图15是示出根据本发明构思的示例实施例的半导体器件的布局图；
图16是示出根据本发明构思的示例实施例的半导体器件的概念性示图；
图17是图16的第一区和第二区的布局图示例；以及
图18是包括根据本发明构思的示例实施例的半导体器件的电子系统的框图。
具体实施方式
下面将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可实现为许多不同的形式，并且不应被理解为仅限于示出的实施例。相反，提供这些实施例作为示例是为了使本公开将是彻底而完整的，并将向本领域技术人员全面地传达本发明构思的示例实施例的范围。因此，关于本发明构思的部分实施例可以不再描述已知的过程、元件以及技术。除非另外指明，否则相同的附图标记在附图及说明书中始终用于表示相同的元件，并因此将不再重复对附图标记的描述。在附图中，为了清楚起见，可放大层和区域的尺寸及相对尺寸。
应当理解，虽然可在本文使用术语“第一”、“第二”、“第三”等来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受限于这些术语。这些术语仅用于将一个元件、部件、区域、层或部分与另一个区域、层或部分区分开。因此，下文讨论的第一元件、第一部件、第一区域、第一层或第一部分可以被称作第二元件、第二部件、第二区域、第二层或第二部分而没有脱离本发明的指教。
为了便于描述，本文可使用空间相对术语，诸如“之下”、“位于……下方”、“下部”、“位于……下”、“位于……上方”、“上部”等来描述附图所示的一个元件或特征与另一个(一些)元件或特征的相互关系。应当理解，空间相对术语旨在涵盖使用中或操作中的器件的除附图所示的指向之外的不同的指向。例如，如果图中的器件被翻转，则被描述为“位于”另一元件或特征“下方”或者“在”另一元件或特征“之下”或者“位于”另一元件或特征“下”的元件将指向为“位于”另一元件或特征“上方”。因此，示例性术语“位于……下方”和“位于……下”可涵盖“位于……上方”和“位于……下方”这两个指向。器件可另外地进行指向(旋转90度或以其他指向)，并相应地解释本文所使用的空间相对描述词。另外，应当理解，当一层被称作“位于”两层“之间”时，该层可以是位于两层之间的唯一一层，也可以存在一层或多层中间层。
本文所使用的术语仅用于描述特定的示例实施例，而非旨在限定本发明。如本文所使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。应当理解，当术语“包括”和/或“包括……的”用于本说明书中时，其指示了存在所述特征、整体、步骤、操作、元件和/或部件，但并不排除存在或增加其他一个或多个特征、整体、步骤、操作、元件、部件和/或它们的组。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。此外，术语“示例性”旨在表示示例或说明。当诸如“……中的至少一个”的措辞跟在元件列表之后时，修改整个元件列表而不是修改所述列表中的单个元件。
应当理解，当一个元件或层被称作“位于”另一元件或层“上”、“连接至”、“耦接至”或“邻近”另一元件或层时，所述一个元件或层可以直接“位于”另一元件或层“上”、直接“连接至”、“耦接至”或“邻近”另一元件或层，或者也可以存在中间元件或层。与此相反，当一个元件被称作“直接位于”另一元件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一元件或层时，则不存在中间元件或中间层。应当按照相同的方式理解用于描述元件或层之间的关系的其他词语(例如，“位于……之间”与“直接位于……之间”、“邻近”与“直接邻近”、“位于……上”与“直接位于……上”)。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。
本文将参照对示例实施例的理想实施例(和中间结构)进行示意性说明的截面图来描述各示例实施例。因此，由例如制造技术和/或公差而导致的示意图中的形状变化是可预期的。因此，示例实施例不应理解为仅限于本文示出的区域的特定形状，而是应当包括由例如制造而导致的形状偏差。例如，附图中示为矩形的注入区可具有圆形特征或曲线特征，以及/或者在其边缘处的注入浓度的梯度变化，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图示出的区域其本质上是示意性的，并且所述区域的形状并非旨在说明器件中的区域的实际形状，也并非旨在限定本发明的范围。
除非另有定义，否则本文所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的普通技术人员之一的通常理解相同的含义。应当理解，诸如在常用词典中定义的那些术语应当被解释为与相关技术领域的上下文中一致的含义，并且/或者不应理想化或者过于形式化地进行解释，除非在本文中明确地这样进行了定义。
虽然部分截面图对应的平面图和/或透视图并未示出，但是本文所示的各器件结构的一个(一些)截面图为多个器件结构提供了支持，这些器件结构可以如同俯视图所示沿着两个不同方向延伸，以及/或者如同透视图所示沿着三个不同方向延伸。所述两个不同方向可以相互正交，也可非正交。所述三个不同方向可包括与所述两个不同方向正交的第三方向。多个器件结构可集成于同一个电子器件中。例如，当在截面图中示出器件结构(例如，存储单元结构或晶体管结构)时，电子器件可以包括多个器件结构(例如，一些存储单元结构或一些晶体管结构)，如同该电子器件的平面图所示。多个器件结构可以按照阵列和/或二维图案进行布置。
图1和图2是示出根据本发明构思的示例实施例的半导体器件的布局图。图1示出了有源区、栅极、阱以及接触件，图2示出了连接至图1的接触件的M1走线平面与M2走线平面的走线。图3是图1和图2的半导体器件的电路图。图4是图1和图2的半导体器件的概念性透视图。图5至图7是分别沿着图1的线V-V、线VI-VI、线VII-VII截取的截面图。
首先，参照图1、图2和图4，根据本发明构思的示例实施例的半导体器件包括第一有源区ACT1、第一鳍F1、第二有源区ACT2、第二鳍F2、栅极G1、第一阱NW1、第二阱PW1、第一掺杂区141和142、以及第二掺杂区151和152。
第一鳍F1和第二鳍F2形成在衬底上。第一鳍F1和第二鳍F2可由一层限定。例如，第一鳍F1和第二鳍F2可为衬底SUB的一部分，并可包括从衬底SUB生长出的外延层。衬底可由从包括以下材料的组合中选择的一种或多种半导体材料制成：Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP。此外，也可使用绝缘体上硅(SOI)衬底。
第一鳍F1和第二鳍F2在同一方向上(例如，在第二方向Y1上)纵长地延伸。例如，第一鳍F1和第二鳍F2可形成为四边形的形式。这种情况下，可将第一鳍F1的长边和第二鳍F2的长边布置为彼此相对。附图中示出了形状为矩形的情况，然而边缘部分可以倒角，并且也可为不同形状。
此外，第一鳍F1和第二鳍F2可以在彼此邻近的同时分离地布置。也就是说，不可在第一鳍F1和第二鳍F2之间布置另一个鳍。
可将栅极G1布置为与第一鳍F1和第二鳍F2交叉。栅极G1可在例如第一方向X1上纵长地延伸。例如，第一方向X1可垂直于第二方向Y1。可利用晶体硅、非晶硅、金属、硅化物等形成栅极G1。例如，可通过置换工艺(或后栅极工艺)形成栅极G1。此外，也可利用先栅极工艺来形成。
栅极G1下部的第一阱NW1的宽度L2可大于第一鳍F1的宽度L1且可大于第二鳍F2的宽度L3。
此外，可在第一有源区ACT1内形成第一鳍F1，并且可在第二有源区ACT2内形成第二鳍F2。这里，可通过第一绝缘层110将第一有源区ACT1和第二有源区ACT2区分开。例如，第一绝缘层110可为深槽隔离层(DTI)，但是示例实施例不限于此。例如，第一绝缘层110可为浅槽隔离层(STI)。
如图4所示，第一绝缘层110(例如，DTI)将有源区ACT1与有源区ACT2区分开，第二绝缘层111(例如，STI)区分出一个有源区(例如，ACT1)内的鳍。第一绝缘层110的高度可为H1，第二绝缘层111的高度可为H2。如示出的那样，H1可高于H2。第一鳍F1和第二鳍F2均可具有大于第二绝缘层111的高度H2的高度。图4中的H3对应于第二鳍F2的高度与第二绝缘层111的高度H2的差值。第一鳍F1可具有与第二鳍F2的高度相同的高度。
此外，第一鳍F1和第二鳍F2的高度可为H2。
图1和图4中示出了将一个第一鳍F1布置在第一有源区ACT1内以及将一个第二鳍F2布置在第二有源区ACT2内的情况，但是示例实施例不限于此。例如，可在第一有源区ACT1内布置两个或更多的第一鳍F1，并在第二有源区ACT2内布置两个或跟多的第二鳍F2。如上所述，可将STI布置在一个有源区内的两个或更多的鳍之间。
第一阱NW1可为第一导电类型(例如，N阱)。如图1所示，第一阱NW1可在第二方向Y1上纵长地延伸。具体地，可在第一有源区ACT1(以及第一鳍)内形成第一阱NW1。此外，可以在栅极G1的下部沿着第一方向X1纵长地形成第一阱NW1。此外，可在第二有源区ACT2(以及第二鳍F2的一部分)内形成第一阱NW1。如示出的那样，第一阱可形成为T形。
可在第一导电类型的第一阱NW1内形成布置在栅极G1两侧的第一导电类型的第一掺杂区141和142。第一掺杂区141和142可为漏极。
第二阱PW1可为第二导电类型(例如，P阱)。可在尚未形成第一阱NW1的区域内形成第二阱PW1。第二阱PW1可形成为接触第一阱NW1。例如，可在第二有源区ACT2的剩余区域(以及第二鳍F2的剩余区域)内形成第二阱PW1。
可在第二导电类型的第二阱PW1内形成布置在栅极G1两侧的第一导电类型的第二掺杂区151和152。第二掺杂区151和152可为源极。
参照图1和图2，第一掺杂区141和142可进行电连接以将第一电压(例如，VDD)施加至其上。
这里，第一走线M11可平行于第一鳍F1的延伸方向(例如，第二方向Y1)布置，并可通过接触件CNT11和接触件CNT12连接至第一鳍F1(例如，第一掺杂区141和142或者漏极)。这里，可在M1走线平面上布置第一走线M11。M1走线平面可为晶体管的走线平面(具体地，已形成在晶体管的栅极、源极和漏极上的最低平面)。此外，第三走线M21可平行于栅极G1的延伸方向(例如，第一方向X1)布置，并可位于在M1走线平面正上方的M2走线平面上。可向第一走线M11和第三走线M21施加第一电压VDD。可向布置在栅极G1两端的第一掺杂区141和142施加同一个电压VDD。第一走线M11和第三走线M21可通过第一过孔接触V1彼此电连接。
此外，第二掺杂区151和152可电连接至第二电压(例如，GND)。
这里，第二走线M12可平行于第二鳍F2的延伸方向(例如，第二方向Y1)布置，并可通过接触件CNT21和接触件CNT22连接至第二鳍F2(例如，第二掺杂区151和152或者源极)。这里，可在M1走线平面上布置第二走线M12。此外，第四走线M22可平行于栅极G1的延伸方向(例如，第一方向X1)布置，并且第四走线M22可位于在M1走线平面正上方的M2走线平面上。可向第二走线M12和第四走线M22施加第二电压GND。进而，可向布置在栅极G1两侧的第二掺杂区151和152施加同一个电压GND。第二走线M12和第四走线M22可通过第二过孔接触V2彼此电连接。
此外，第五走线M13可通过接触件CNT3和接触件CNT4连接至栅极G1。可在M1走线平面上布置第五走线M13。第五走线M13可在平行于第一走线M11和第二走线M12的第一方向X1上纵长地延伸。
参照图3，根据本发明构思的示例实施例的半导体器件可包括两个晶体管TR1和TR2。即，这两个晶体管TR1和TR2共用所述栅极G1，并且第一电压VDD可通过接触件CNT11和接触件CNT12分别施加至晶体管TR1的漏极和晶体管TR2的漏极。此外，第二电压GND可通过接触件CNT21和接触件CNT22分别施加至晶体管TR1的源极和晶体管TR2的源极。
这里，参照图5，可在整个第一鳍F1上形成第一导电类型的第一阱NW1。此外，可在位于栅极G1两侧的第一阱NW1内形成第一导电类型的第一掺杂区141和142。如图5所示，栅极G1可包括位于第一栅绝缘层145上的第一金属栅极层MG1和第二金属栅极层MG2。第一金属栅极层MG1和第二金属栅极层MG2可位于一对间隔件147之间。栅绝缘层145可包括SiO2、SiN、SiON、SiC、SiCN、SiOCN、SiOC、SiBN和SiBCN中的至少一种。另外，栅绝缘层145可包括高k电介质材料。高k电介质材料可包括氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物以及铌酸铅锌中的一种或多种，但是所述栅绝缘层145的材料不限于此。间隔件147可包括氧化硅、氮化硅、氧氮化硅和硅碳氮氧化物中的至少一种以及它们的组合。另外，间隔件147可形成为单层或可形成为多层。第一金属栅极层MG1可用作关于形成第二金属栅极层MG2的金属的扩散阻挡层。第一金属栅极层MG1可包括诸如TiN、TaN和WN的金属氮化物中的至少一种、或者TiC和TaC中的至少一种。第二金属栅极层MG2可由铝(Al)、钨(W)和钼(Mo)中的至少一种形成。
参照图6，可在第二鳍F2内与栅极G1重叠的区域的至少一部分中形成第一导电类型的第一阱NW1。此外，可在第二鳍F2内形成与第一阱NW1接触的第二阱PW1。可在栅极G1两侧形成第一导电类型的第二掺杂区151和152，所述第二掺杂区已形成在第二阱中。
如上所述，第一鳍F1内的第一阱NW1以及第二鳍F2内的第一阱NW1可彼此连接。
将参照图7对根据本发明构思的示例实施例的半导体器件的操作进行描述。
在根据本发明构思的示例实施例的半导体器件中，漏极(例如，第一掺杂区141和142)和源极(例如，第二掺杂区151和152)分别形成在不同的鳍F1和F2上。
如上所述，绝缘层110和绝缘层111布置在第一鳍F1和第二鳍F2之间。绝缘层110可为DTI，绝缘层111可为STI，但是示例实施例不限于此。
第一阱NW1形成在第一鳍F1、栅极G1下方的区域(例如，第一鳍F1与第二鳍F2之间的区域)以及第二鳍F2中。第二阱PW1形成在第二鳍F2中并与第一阱NW1接触。如示出的那样，第一阱NW1形成得比绝缘层110和111更深。
如果向栅极G1施加开启电压，则在栅极G1下部的第二鳍F2内形成沟道120。因此，导通电流EP从第一鳍F1内的漏极经由栅极G1下部的第一阱NW1流入第二鳍F2内的源极。栅极G1下部的第一阱NW1区域成为漂移区。
如示出的那样，导通电流EP并不集中在栅极G1与鳍F1和F2的接触表面上。导通电流EP从第一鳍F1的漏极向下流动(例如，流向衬底SUB的底部表面)，并穿过绝缘层110下方的区域。此外，在穿过绝缘层110之后，电流指向为朝着第二鳍F2的源极一侧。
当通过在一个鳍内形成源极和漏极来制造鳍形晶体管时，成为电流路径的鳍由于所述特性而具有较大的电阻。栅极与鳍之间(或栅极与STI之间)存在许多场，因此会使栅极与鳍之间的区域成为薄弱区。当用鳍形晶体管制成用于高电压的CMOS器件时，性能会显著劣化。
然而，在根据本发明构思的示例实施例的半导体器件的示例中，导通电流EP没有流至栅极G1与鳍F1和F2之间的接触表面。此外，如图1所示，栅极G1下部的第一阱NW1的宽度L2大于第一鳍F1的宽度L1。即，导通电流EP流过具有较宽的宽度L2的第一阱NW1。即，导通电流EP的电流路径显著拓宽。因而，与源极和漏极形成在一个鳍内的鳍形晶体管相比，有较高的导通电流EP在流动。这意味着可实现较高的击穿电压及较小的导通电阻。
图8是示出根据本发明构思的示例实施例的半导体器件的布局图。为了便于说明，将着重描述与已参照图1至7描述的内容的不同之处。
参照图8，可在第一有源区ACT1内形成多个第一鳍F11和F12。可在第二有源区ACT2内形成多个第二鳍F21和F22。附图中示出了两个第一鳍F11和F12以及两个第二鳍F21和F22，但是示例实施例不限于此。即，可形成三个或更多的第一鳍F11和F12以及三个或更多的第二鳍F21和F22。此外，虽然图8示出了第一有源区ACT1内形成的第一鳍F1的数量可等于第二有源区ACT2内形成的第二鳍F2的数量，但是示例实施例不限于此。例如，第一有源区ACT1内形成的第一鳍F1的数量可不同于(例如，大于或小于)第二有源区ACT2内形成的第二鳍F2的数量。
此外，接触件CNT11和CNT12可形成为同时接触两个第一鳍F11和F12。接触件CNT21和接触件CNT22可形成为同时接触两个第二鳍F21和F22。
图9是示出根据本发明构思的示例实施例的半导体器件的布局图。为了便于说明，将着重描述与已参照图1至7描述的内容的不同之处。
参照图9，将第一鳍F1、第二鳍F2和第三鳍F3形成为在第二方向Y1上纵长地延伸。可将第一鳍F1、第二鳍F2和第三鳍F3布置为彼此直接邻近。
可将栅极G1布置为与第一鳍F1至第三鳍F3交叉。
第一鳍F1可形成在第一有源区ACT1内，第二鳍F2可形成在与第一有源区ACT1分离的第二有源区ACT2内，并且第三鳍F3可形成在与第一有源区ACT1和第二有源区ACT2分离的第三有源区ACT3内。深槽隔离区(DTI)可将有源区ACT1、有源区ACT2和有源区ACT3区分开，但是示例实施例不限于此。
可在第一有源区ACT1(和第一鳍F1)以及第三有源区ACT3(和第三鳍F3)内形成第一阱NW1。此外，可在栅极G1下部沿第一方向X1纵长地形成第一阱NW1。可在第二有源区ACT2的一部分(和第二鳍F2的一部分)内形成第一阱NW1。如示出的那样，第一阱NW1可形成为I形状。第二阱PW1可形成在尚未形成第一阱NW1的另一区域中且与第一阱NW1接触。
可在第一导电类型的第一阱NW1内形成布置在栅极G1两侧的第一导电类型的第一掺杂区141和142，并且可在第一导电类型的第一阱NW1内形成布置在栅极G1两侧的第一导电类型的第一掺杂区161和162。第一掺杂区141、142、161和162可为漏极。第一掺杂区141、142、161和162可分别连接至接触件CNT11、CNT12、CNT51和CNT52。
可在第二导电类型的第二阱PW1内形成布置在栅极G1两侧的第一导电类型的第二掺杂区151和152。第二掺杂区151和152可为源极。第二掺杂区151和152可分别连接至接触件CNT21和CNT22。
即，可将第一掺杂区141、142、161和162(例如，漏极)布置在第二掺杂区151和152(例如，源极)的上方和下方。
图10是示出根据本发明构思的示例实施例的半导体器件的布局图。为了便于说明，将着重描述与已参照图1至7描述的内容的不同之处。
参照图10，将第二鳍F2、第三鳍F3和第四鳍F4形成为在同一方向(例如，第二方向Y1)上纵长地延伸。可将第二鳍F2、第三鳍F3和第四鳍F4布置为彼此直接邻近。
可将栅极G1布置为与第二鳍F2至第四鳍F4交叉。
第二鳍F2可形成在第二有源区ACT2内，第三鳍F3可形成在与第二有源区ACT2分离的第三有源区ACT3内，并且第四鳍F4可形成在与第二有源区ACT2和第三有源区ACT3分离的第四有源区ACT4内。深槽隔离区(DTI)可将有源区ACT2、有源区ACT3和有源区ACT4区分开，但是示例实施例不限于此。
可在第三有源区ACT3(和第三鳍F3)内形成第一阱NW1。此外，可在栅极G1下部沿第一方向X1纵长地形成第一阱NW1。可在第二有源区ACT2的一部分(和第二鳍F2的一部分)以及第四有源区ACT4的一部分(和第四鳍F4的一部分)内形成第一阱NW1。如示出的那样，第一阱NW1可形成为“+”形状。第二阱PW1可形成在尚未形成第一阱NW1的另一区域中并且与第一阱NW1接触。
可在第二导电类型的第二阱PW1内形成布置在栅极G1两侧的第一导电类型的第二掺杂区151和152，并且可在第二导电类型的第二阱PW1内形成布置在栅极G1两侧的第一导电类型的第二掺杂区171和172。第二掺杂区151、152、171和172可为源极。第二掺杂区151、152、171和172可分别连接至接触件CNT21、CNT22、CNT61和CNT62。
可在第一导电类型的第一阱NW1内形成布置在栅极G1两侧的第一导电类型的第一掺杂区161和162。第一掺杂区161和162可为漏极。第一掺杂区161和162可分别连接至接触件CNT31和CNT32。
即，可将第二掺杂区151、152、171和172(例如，源极)布置在第一掺杂区161和162的上方和下方。
图11是示出根据本发明构思的示例实施例的半导体器件的布局图。为了便于说明，将着重描述与已参照图1至7描述的内容的不同之处。参照图11，可将栅极G1布置为不与第一鳍F1交叉而与第二鳍F2交叉。沟道形成在栅极G1与第二鳍F2重叠的区域中。
图12是示出根据本发明构思的示例实施例的半导体器件的布局图。
参照图12，第一鳍F1和第二鳍F2可形成在一个有源区ACT1内而非形成在不同的有源区中。因而，可在第一鳍F1与第二鳍F2之间形成浅槽隔离(STI)。因而，可在栅极G1下方的STI下形成第一阱NW1。当与在第一鳍F1与第二鳍F2之间形成DTI的情况比较时，漂移区的长度变得更短。然而，这一实现对于根据产品的设计(例如，根据所需的击穿电压和导通电阻)的产品来说是可能的。
图13和图14是示出根据本发明构思的示例实施例的半导体器件的布局图及电路图。为了便于说明，将着重描述与已参照图9描述的内容的不同之处。
参照图13，将第一鳍F1、第二鳍F2和第三鳍F3形成为在同一方向(例如，第二方向)上纵长地延伸。可将第一鳍F1、第二鳍F2和第三鳍F3布置为彼此直接邻近。
可将栅极G1、栅极G2和栅极G3布置为与第一鳍F1至第三鳍F3交叉。
第一鳍F1可形成在第一有源区ACT1内，第二鳍F2可形成在与第一有源区ACT1分离的第二有源区ACT2内，并且第三鳍F3可形成在与第一有源区ACT1和第二有源区ACT2分离的第三有源区ACT3内。深槽隔离区(DTI)可将有源区ACT1、有源区ACT2和有源区ACT3区分开，但是示例实施例不限于此。
可在第一有源区ACT1(和第一鳍F1)以及第三有源区ACT3(和第三鳍F3)内形成第一阱NW1。此外，可在栅极G1、栅极G2和栅极G3下方沿第一方向X1纵长地形成第一阱NW1。可在第二有源区ACT2的一部分(和第二鳍F2的一部分)内形成第一阱NW1。如示出的那样，第一阱NW1可形成为III形状。如图13所示，接触件CNT13和接触件CNT14可位于第一鳍F1上，接触件CNT23和接触件CNT24可位于第二鳍F2上，并且接触件CNT53和接触件CNT54可位于第三鳍F3上。虽然并未示出，但是各接触件CNT11、CNT12、CNT13和CNT14可将第一鳍F1连接至用于在其上施加第一电压VDD的线，并且各接触件CNT51、CNT52、CNT53和CNT54可将第三鳍F3连接至用于在其上施加第一电压VDD的线。此外，各接触件CNT21、CNT22、CNT23和CNT24可将第二鳍F2连接至用于在其上施加第二电压GND的线。
参照图14，根据本发明构思的示例实施例的半导体器件可包括12个晶体管TR1至TR6以及TR11至TR16。例如，四个晶体管TR1、TR2、TR11和TR12共用栅极G1。四个晶体管TR3、TR4、TR13和TR14共用栅极G2。四个晶体管TR5、TR6、TR15和TR16共用栅极G3。
图15是示出根据本发明构思的示例实施例的半导体器件的布局图。
参照图15，如示出的那样，第一鳍F1至第三鳍F3可为矩形。第一有源区ACT1至第三有源区ACT3可为矩形。
例如，虚设栅极DG1可形成为与第一鳍F1的一侧截面、第二鳍F2的一侧截面以及第三鳍F3的一侧截面重叠。虚设栅极DG2可形成为与第一鳍F1的另一侧截面、第二鳍F2的另一侧截面以及第三鳍F3的另一侧截面重叠。
此外，虚设栅极DG1可形成为与第一有源区ACT1的一侧截面、第二有源区ACT2的一侧截面以及第三有源区ACT3的一侧截面重叠。虚设栅极DG2可形成为与第一有源区ACT1的另一侧截面、第二有源区ACT2的另一侧截面以及第三有源区ACT3的另一侧截面重叠。
当对第一鳍F1和第二鳍F2执行离子注入时，虚设栅极DG1和虚设栅极DG2可限制和/或防止在第一鳍F1和第二鳍F2的一侧/另一侧产生泄露源(leakagesource)。此外，当源极/漏极区包括外延层时，虚设栅极DG1和虚设栅极DG2可用于去除晶体平面(facet)。
图16是示出根据本发明构思的示例实施例的半导体器件的概念性示图。图17是图16的第一区和第二区的布局图示例。
参照图16和图17，可在衬底内限定第一区EG和第二区SG。可在第一区EG内形成针对第一驱动电压的晶体管，并可在第二区SG内形成针对第二驱动电压的晶体管。这里，第一驱动电压可高于第二驱动电压。例如，第一晶体管可用于高电压，第二晶体管可用于正常电压。第一驱动电压可为针对第一驱动电压的晶体管的开启电压。第二驱动电压可为针对第二驱动电压的晶体管的开启电压。
可将根据本发明构思的示例实施例的半导体器件中的至少一个作为形成在第一区EG中的晶体管使用。为了便于说明，图17示出了图1所示的半导体器件。即，这种晶体管可包括：第一鳍F1；第二鳍F2；在第一鳍和第二鳍之间形成的绝缘层；形成为与所述第一鳍F1、所述第二鳍F2及所述绝缘层交叉的栅极G1；在第一鳍F1内形成、在与栅极G1重叠的绝缘层下方形成以及在第二鳍F2的一部分内形成的第一导电类型的第一阱NW1；在第二鳍F2的一部分内形成的与第一导电类型不同的第二导电类型的第二阱PW1；形成在位于第一鳍F1中的第一阱NW1内的漏极；以及形成在位于第二鳍F2中的第二阱PW1内的源极。导通电流可从漏极经由栅极G1下方的第一阱NW1流至源极。
在形成在第二区SG内的晶体管中，栅极G11形成为与鳍F11交叉。源极和漏极形成在一个鳍F11内的栅极G11两侧。第一导电类型的阱NW2可形成在鳍F11延伸的方向上，并且可仅形成在栅极G1的一部分与漏极之中。可以不在源极一侧形成第一导电类型的阱NW2。第二导电类型的阱PW2可以紧靠第一导电类型的阱NW2。
形成在第一区EG中的第一鳍F1的宽度可与形成在第二区SG中的鳍F11的宽度相同。
为了提高电流驱动能力，形成在第一区EG中的栅极G1的宽度W1可大于形成在第二区SG中的栅极G11的宽度W2。
图18是包括根据本发明构思的示例实施例的半导体器件的电子系统的框图。图18的电子系统是可采用已由图1至图17描述的半导体器件的示意性系统。
参照图18，根据本发明构思的示例实施例的电子系统1100包括控制器1110、输入/输出装置1120(I/O)、存储器装置1130、接口1140以及总线1150。控制器1110、输入/输出装置1120、存储器装置1130和/或接口1140可通过总线1150耦接。总线1150对应于数据移动的路径。
控制器1110可包括能够执行微处理器、数字信号处理器和微控制器的功能以及其他类似功能的逻辑器件中的至少一个。输入/输出装置1120可包括键区、键盘以及显示装置。存储器装置1130可存储数据和/或命令。接口1140可执行将数据传输至通信网络或从通信网络接收数据的功能。接口1140可以是无线的或有线的。例如，接口1140可包括天线或者有线收发机或无线收发机。虽然并未示出，但是电子系统1100可包括高速DRAM和/或高速SRAM，作为用于改善控制器1110操作的操作存储器。可在存储器装置1130中提供根据本发明构思的示例实施例的半导体器件，或者可提供所述器件作为控制器1110、输入/输出装置1120等的一部分。
电子系统1100可应用于能够在无线环境中传输和/或接收信息的所有电子产品，诸如个人数字助理(PDA)、便携计算机、上网本、无线电话、移动电话、数字音乐播放器或存储卡。
应当理解，本文中描述的示例实施例应当仅按描述性的含义进行理解，而不是为了限定。根据示例实施例的每个器件或方法中的各个特征或方面的描述通常应当被理解为可针对根据示例实施例的其他器件或方法中的其他类似的特征或方面。虽然已经详细示出并描述了一些示例实施例，但是本领域普通技术人员之一应当理解，可在形式和细节上进行变化，而没有脱离权利要求的精神和范围。

Claims (20)

1.一种半导体器件，包括：
第一鳍；
与所述第一鳍分离的第二鳍；以及
位于所述第一鳍和所述第二鳍上的栅极，
所述栅极与所述第一鳍和所述第二鳍交叉，
所述第一鳍包括位于所述栅极两侧的第一掺杂区，所述第一掺杂区配置为具有施加至其上的第一电压，并且
所述第二鳍包括位于所述栅极两侧的第二掺杂区，所述第二掺杂区配置为具有施加至其上的第二电压，所述第二电压不同于所述第一电压。
2.根据权利要求1所述的半导体器件，其中
所述第一鳍包括第一导电类型的第一阱，
所述第一阱在所述栅极的下部下方沿着第一方向形成，
所述栅极在第一方向上纵长地延伸。
3.根据权利要求2所述的半导体器件，其中
所述第一鳍在第二方向上纵长地延伸，
所述第二方向不同于所述第一方向，
所述第一阱在所述第一鳍中沿着所述第二方向延伸，并且
所述第一掺杂区位于所述第一阱中。
4.根据权利要求3所述的半导体器件，其中
所述第二鳍在第二方向上纵长地延伸，
第二导电类型的第二阱形成在所述第二鳍的至少一部分中，
所述第二导电类型不同于所述第一导电类型，并且
所述第二掺杂区位于所述第二阱中。
5.根据权利要求1所述的半导体器件，还包括：
衬底，其中
所述第一鳍和所述第二鳍位于所述衬底上，或者由所述衬底限定所述第一鳍和所述第二鳍；
第一阱位于所述第一鳍以及所述衬底的在所述栅极的下部下方的一部分之中，并且
位于所述栅极下部下方的第一阱的宽度大于所述第一鳍的宽度。
6.根据权利要求1所述的半导体器件，还包括：
第一有源区；以及
与所述第一有源区分离的第二有源区，其中
所述第一鳍位于所述第一有源区上，并且
所述第二鳍位于所述第二有源区上。
7.根据权利要求6所述的半导体器件，还包括：
使所述第一有源区与所述第二有源区彼此分离的深槽隔离层。
8.根据权利要求7所述的半导体器件，其中
由衬底限定所述第一有源区和所述第二有源区，
所述衬底包括位于所述第一有源区与所述第二有源区之间并且位于所述栅极下部下方的漂移区，并且
所述半导体器件配置为：如果向所述栅极施加开启电压，则导通电流从所述第一掺杂区经由所述漂移区流至所述第二掺杂区。
9.根据权利要求6所述的半导体器件，其中通过浅槽隔离将所述第一鳍限定在所述第一有源区中。
10.根据权利要求6所述的半导体器件，其中
所述第一有源区限定了在其中形成的多个第一鳍，
所述第二有源区限定了在其中形成的多个第二鳍，并且
所述栅极与所述多个第一鳍和所述多个第二鳍交叉。
11.根据权利要求1所述的半导体器件，还包括：
连接至所述第一掺杂区的第一走线，所述第一走线平行于所述第一鳍延伸；以及
连接至所述第二掺杂区的第二走线，所述第二走线平行于所述第二鳍延伸。
12.根据权利要求11所述的半导体器件，其中所述第一走线和所述第二走线位于M1走线平面中。
13.根据权利要求1所述的半导体器件，还包括
虚设栅极，其中
所述第一鳍包括第一长边和第一短边，
所述第二鳍包括第二长边和第二短边，并且所述第一长边与所述第二长边相对，并且
所述虚设栅极位于所述第一短边和所述第二短边上。
14.根据权利要求1所述的半导体器件，其中所述半导体器件是横向掺杂MOS(LDMOS)或漏极扩展MOS(DEMOS)。
15.一种半导体器件，包括：
第一鳍；
与所述第一鳍分离的第二鳍；
位于所述第一鳍与所述第二鳍之间的绝缘层；
在所述第一鳍和所述第二鳍上的栅极，所述栅极与所述第一鳍、所述第二鳍以及所述绝缘层交叉；
第一导电类型的第一阱，所述第一阱形成在所述第一鳍和所述第二鳍中，所述第一阱在与所述栅极重叠的绝缘层下部下方延伸；
不同于第一导电类型的第二导电类型的第二阱，所述第二阱位于所述第二鳍的一部分中；
形成在所述第一阱与所述第一鳍中的漏极；以及
形成在所述第二阱与所述第二鳍中的源极。
16.一种半导体器件，包括：
对第一鳍和第二鳍进行限定的层，
所述第一鳍和第二鳍在第一方向上彼此分离，并在与第一方向交叉的第二方向上延伸，
所述第一鳍包括彼此分离的第一导电类型的多个第一掺杂区，
所述第二鳍包括彼此分离的第一导电类型的多个第二掺杂区，以及
位于所述层上的栅极，
所述栅极在各个第一掺杂区之间的第一鳍上方并且在各个第二掺杂区之间的第二鳍上方在第一方向上延伸，并且
所述栅极在所述第一鳍与第二鳍之间的所述层的一部分上方延伸。
17.根据权利要求16所述的半导体器件，还包括：
位于所述栅极与所述层之间的栅绝缘层，其中
所述层包括第一导电类型的第一阱和第二导电类型的第二阱，
所述第二阱在所述第二鳍中延伸，从而使所述第二掺杂区形成在所述第二阱中，并且
所述第一阱延伸至所述第一鳍、所述层的一部分以及位于所述栅极下方的第二鳍的部分中，从而使所述第一鳍的第一掺杂区形成在所述第一阱中，并且所述第一阱在位于所述第二鳍中的第二阱的各部分之间延伸。
18.根据权利要求16所述的半导体器件，还包括：
电连接至所述第一掺杂区的第一走线；以及
电连接至所述第二掺杂区的第二走线，其中
所述第一走线配置为向所述第一掺杂区施加第一电压，
所述第二走线配置为向所述第二掺杂区施加第二电压，
所述第一电压与所述第二电压不同，并且
所述半导体器件配置为：如果向所述栅极施加开启电压，则导通电流从所述第一掺杂区中的一个经由所述层的部分流至所述第二掺杂区中的一个。
19.根据权利要求16所述的半导体器件，其中所述层是以下之一：
半导体衬底，以及
外延层。
20.根据权利要求16所述的半导体器件，其中
所述层包括由形成在所述层中的深槽进行限定的第一有源区和第二有源区，并且
由形成在所述第一有源区和所述第二有源区中的浅槽来限定所述第一鳍和所述第二鳍。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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