CN101908561A - 半导体器件以及制造半导体器件的方法 - Google Patents

半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件以及制造半导体器件的方法。公开了一种半导体器件，其包括绝缘体上半导体衬底，所述绝缘体上半导体衬底包括掩埋的绝缘体层和上覆的半导体层。源极扩展区和漏极扩展区被形成在所述半导体层中。深漏极区和深源极区被形成在所述半导体层中。漏极金属-半导体合金接触位于所述深漏极区的上部上且端接所述漏极扩展区。源极金属-半导体合金接触端接所述源极扩展区。所述深源极区位于所述源极合金接触的第一部分之下且与其接触。所述深源极区不位于所述源极合金接触的第二部分之下且不与其接触，从而所述源极合金接触的所述第二部分是直接接触所述半导体层的内部体接触。

Description

半导体器件以及制造半导体器件的方法
技术领域
本发明一般涉及半导体领域，更具体地，涉及具有内部体接触的金属氧化物半导体场效应晶体管(“MOSFET”)。
背景技术
在绝缘体上硅(“SOI”)衬底上制造的常规射频(“RF”)MOSFET包括体接触以消除浮体效应。虽然SOI衬底上的逻辑MOSFET可以容忍浮体效应，但RF MOSFET(尤其是用于模拟应用的MOSFET)不能容忍该浮体效应。这是因为，这样的RF MOSFET需要被非常精确地建模，但浮体效应由于不是稳态效应而很难建模。此外，浮体效应经常引起漏极电流对漏极-源极电压(Id-Vd)特性的翘曲(kink)。这会降低晶体管的线性以及功率增益。因此，为了使晶体管具有体接触结构，为SOI衬底上的RF MOSFET提供体接触。到体的外部接触确保稳定的体电势。然而，该外部体接触需要额外的面积，更具体地，增大了漏极与体的结的周长。这增大了电容，并且降低了可实现的截止频率(fT)和最大频率(fmax)。
发明内容
公开了一种半导体器件。该半导体器件包括绝缘体上半导体衬底，所述绝缘体上半导体衬底包括掩埋的绝缘体层和上覆的半导体层。所述半导体层被掺杂有第一导电类型的掺杂剂。栅极位于所述半导体层上且包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层。源极扩展区和漏极扩展区被形成在所述半导体层中。所述源极扩展区和所述漏极扩展区接触所述栅极电介质层。所述源极扩展区和所述漏极扩展区被掺杂有第二导电类型的掺杂剂。深漏极区被形成在所述半导体层中。所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层。深源极区被形成在所述半导体层中。所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层。所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂。漏极金属-半导体合金接触位于所述深漏极区的上部上且端接所述漏极扩展区。源极金属-半导体合金接触端接所述源极扩展区。所述深源极区位于所述源极金属-半导体合金接触的第一部分之下且与其接触。所述深源极区不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
在另一实施例中，公开了一种集成电路。该集成电路包括电路支撑衬底，所述电路支撑衬底包括半导体器件。所述半导体器件包括绝缘体上半导体衬底，所述绝缘体上半导体衬底包括掩埋的绝缘体层和上覆的半导体层。所述半导体层被掺杂有第一导电类型的掺杂剂。栅极位于所述半导体层上且包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层。源极扩展区和漏极扩展区被形成在所述半导体层中。所述源极扩展区和所述漏极扩展区接触所述栅极电介质层。所述源极扩展区和所述漏极扩展区被掺杂有第二导电类型的掺杂剂。深漏极区被形成在所述半导体层中。所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层。深源极区被形成在所述半导体层中。所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层。所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂。漏极金属-半导体合金接触位于所述深漏极区的上部上且端接所述漏极扩展区。源极金属-半导体合金接触端接所述源极扩展区。所述深源极区位于所述源极金属-半导体合金接触的第一部分之下且与其接触。所述深源极区不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
在再一实施例中，公开了一种制造半导体器件的方法。该方法包括形成包括掩埋的绝缘体层的绝缘体上半导体衬底。在所述绝缘体上半导体衬底之上形成半导体层。所述半导体层被掺杂有第一导电类型的掺杂剂。在所述半导体层上形成栅极，所述栅极包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层。在所述半导体层中形成源极扩展区和漏极扩展区。所述源极扩展区和所述漏极扩展区接触所述栅极电介质层。所述源极扩展区和所述漏极扩展区被掺杂有第二导电类型的掺杂剂。在所述半导体层中形成深漏极区。所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层。在所述半导体层中形成深源极区。所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层。所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂。漏极金属-半导体合金接触位于所述深漏极区的上部上且端接所述漏极扩展区。源极金属-半导体合金接触端接所述源极扩展区。所述深源极区位于所述源极金属-半导体合金接触的第一部分之下且与其接触。所述深源极区不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
附图说明
图1-4是示出根据本发明的一个实施例的在SOI衬底上对MOSFET的制造的截面视图；
图5示例出根据本发明的一个实施例的用于深源极-漏极注入的掩模；
图6示例出用于深源极-漏极注入的常规掩模；
图7示出根据本发明的一个实施例的在SOI衬底上的MOSFET的自顶向下视图；
图8示出沿线A截取的图7的MOSFET的截面视图；以及
图9示出沿线A’截取的图7的MOSFET的截面视图。
具体实施方式
下面将参考附图详细描述本发明的优选实施例。
本发明的实施例实现了内部体接触，其不需要额外的面积来改善在绝缘体上硅(“SOI”)衬底上的金属氧化物半导体场效应晶体管(“MOSFET”)的性能。因为提供了体接触而不增加晶体管的截面积且不增加MOSFET的电容，因此该MOSFET克服了上述问题。由此，该MOSFET可以达到更高的速度，同时仍抑制浮体效应而具有良好的线性。
更具体地，与具有体接触的SOI衬底上的常规MOSFET相比，本发明的MOSFET消除了提供体接触的电容惩罚，从而提高速度。此外，与常规体接触的MOSFET相比，本发明的MOSFET的面积减小。与SOI衬底上的常规浮体MOSFET相比，本发明的MOSFET呈现改善的线性和较低的输出电导，这改善了功率增益。另外，可以以不比常规浮体MOSFET多的掩模层制造本发明的MOSFET。可以仅仅通过对常规工艺流程的设计改变而制造本发明的MOSFET的内部体接触，而不需要任何附加的处理步骤(例如倾斜注入或交替的非晶化物类(species))。
图1-4示出根据本发明的一个实施例的SOI衬底上的MOSFET的制造。如图1所示，提供SOI衬底8。该SOI衬底8由处理衬底10(例如，硅衬底)、上覆的掩埋的绝缘体层12(例如，氧化物层)以及上覆的半导体层30形成。在半导体层30中形成由电介质材料构成的浅沟槽隔离区20。浅沟槽隔离区20端接掩埋的绝缘体层且横向地包围半导体层30中的有源区31，以使有源区31与半导体层30的其他部分(例如，其他有源区)电隔离。
在示例性实施例中，有源区31包括单晶半导体材料，例如硅、锗、硅-锗合金、硅-碳合金、硅-锗-碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-V化合物半导体材料或有机半导体材料。在该示例性实施例中，半导体材料包括硅。该实施例的有源区31被掺杂有第一导电类型的掺杂剂，例如p型掺杂剂(例如，硼、镓或铟)或n型掺杂剂(例如，磷、砷或锑)。掺杂剂的浓度为约1.0×1015原子/cm3到约1.0×1019原子/cm3。还可以存在非电应力产生掺杂剂，例如锗和碳。有源区31还可以具有位于有源区的面内(即，在与有源区31的顶表面19的方向垂直的面内)的内建双轴应力。
如图2所示，在有源区31上形成栅极电介质50和栅极导体52。更具体地，在有源区31上形成栅极电介质层和栅极导体层的叠层。然后光刻构图和蚀刻该叠层，以在半导体层30的有源区31的一部分中形成栅极电介质50和上覆的栅极导体52。
该实施例的栅极电介质50包括常规的电介质材料(例如氧化硅、氮化硅、氧氮化硅、或它们的叠层)，该电介质材料通过有源区31的顶部的热转换和/或通过化学气相沉积(“CVD”)而形成。在可替代的实施例中，栅极电介质5包括以公知方式(例如，通过CVD、原子层沉积(“ALD”)、分子束外延(“MBE”)、脉冲激光沉积(“PLD”)、液源雾化的化学沉积(“LSMCD”)或物理气相沉积(“PVD”))形成的高k电介质材料(例如氧化铪、氧化锆、氧化镧、氧化铝、二氧化钛、钛酸锶、铝酸镧、氧化钇、它们的合金或它们的硅酸盐)。在具有常规电介质材料的示例性实施例中，栅极电介质层的厚度为约1nm到约3nm，而在具有高k电介质材料的示例性实施例中，栅极电介质层的厚度为约2nm到约6nm，且可以具有等于或小于1nm的量级的有效氧化物厚度。
栅极导体52包括半导体(例如多晶硅)栅极层和/或金属栅极层。在其中栅极电介质50包括常规电介质材料的一个实施例中，栅极导体52是半导体栅极层且具有约40nm到约200nm的厚度。在其中栅极电介质包括高k电介质材料的一个实施例中，栅极导体52是金属栅极层，其端接栅极电介质50且包括导电耐熔金属氮化物(例如TaN、TiN、WN、TiAIN、TaCN、或它们的合金)。该实施例中的金属栅极层的厚度为约2nm到约100nm，优选约7nm到约50nm。在另一实施例中，栅极导体52包括金属栅极层和半导体栅极层的叠层。
该实施例的栅极导体52的长度L由光刻方式确定，且为光刻最小长度(或“关键尺寸”)。在一些实施例中，采用削减蚀刻(trimming etch)，以将栅极导体52的长度L减小为小于光刻最小长度的长度。
如图3所示，然后，在栅极导体52上和半导体层30上形成包括电介质材料(例如氧化硅)的第一栅极分隔物层53。可替代地，可以使用反应离子蚀刻工艺去除在栅极顶上和在半导体层上的电介质材料，以仅仅在栅极导体52的侧壁上形成栅极分隔物。采用栅极导体52作为注入掩模，将离子注入到半导体层30中，以形成与栅极导体52自对准的源极扩展区134A和漏极扩展区134B。源极扩展区134A和漏极扩展区134B同时在半导体层30中形成。可以在形成第一栅极分隔物层53之前或之后进行用于形成扩展区的该离子注入，或者可替代地，可以省略第一栅极分隔物层53的形成。如果在形成第一栅极分隔物层53之后离子注入，则在栅极导体52的侧壁上的第一栅极分隔物层53的垂直部分也用作注入掩模。在既具有n型MOSFET也具有p型MOSFET的互补MOSFET(CMOS)技术中，使用阻挡掩模来限定发生扩展注入的位置。特别地，对于n型掺杂剂的离子注入，使用一个掩模来打开n型MOSFET区且阻挡p型MOSFET区，以在n型MOSFET中形成源极和漏极扩展区。对于p型掺杂剂的离子注入，使用与第一掩模互补的另一掩模来打开p型MOSFET区且阻挡n型MOSFET区，以在p型MOSFET中形成源极和漏极扩展区。
有源区的在离子注入期间未被掺杂剂离子注入的部分构成MOSFET的体32且具有第一导电类型掺杂。源极扩展区134A和漏极扩展区134B具有第一深度d1(例如，约5nm到约50nm)，并且这些扩展区的外边缘在栅极电介质50下方延伸。由此，源极扩展区134A和漏极扩展区134B都端接栅极电介质50且具有与第一导电类型掺杂相反的第二导电类型掺杂。该示例性实施例的源极扩展区134A和漏极扩展区134B具有约1.0×1019原子/cm3到约1.0×1021原子/cm3的掺杂浓度。在一些实施例中，然后，以倾斜的角度进行另一离子注入，以在源极和漏极扩展区下方形成晕圈(halo)区。
如图4所示，在第一栅极分隔物层53上沉积第二栅极分隔物层，然后蚀刻(例如，使用反应离子蚀刻)这两个层以形成栅极分隔物55。该栅极分隔物55包括第一栅极分隔物层部分54和第二栅极分隔物层部分56的组合。在示例性实施例中，第二栅极分隔物层部分56包括与第一栅极分隔物层部分54的电介质材料相同或不同的电介质材料。例如，在该实施例中，第一栅极分隔物层部分54包括氧化硅，且第二栅极分隔物层部分56包括氮化硅。第一和第二栅极分隔物层部分的电介质材料可以包括低k电介质材料。在反应离子蚀刻期间，去除第一栅极分隔物层53的在第二栅极分隔物层部分56的外侧壁外侧的部分。
由此，栅极分隔物55横向地端接栅极导体52和栅极电介质50的侧壁，并且端接源极扩展区134A和漏极扩展区134B。在该实施例中，从端接分隔物55的栅极导体52的侧壁到邻接源极扩展区134A或漏极扩展区134B的栅极分隔物55的外边缘在栅极分隔物55的基部处横向测量的栅极分隔物55的厚度为约10nm到约100nm，且优选约20nm到约80nm。在可替代实施例中，由仅仅一个或多于两个栅极分隔物层形成该栅极分隔物55。
接下来，进行深源极-漏极注入。更具体地，首先形成掩模来限定将发生深源极-漏极注入的位置。图5示出根据本发明的一个实施例的用于深源极-漏极注入的掩模。这些掩模包括用于限定p型MOSFET的深源极-漏极注入的第一掩模502和用于限定n型MOSFET的深源极-漏极注入的第二掩模504。图5中的掩模布图用于形成n型MOSFET(NFET)和p型MOSFET(PFET)。这仅仅用于示例的目的，不意味着限制本发明。在实践中，设计典型地包括多次入射(incidence)NFET和PFET，并且可具有任何布局样式。
用于p型MOSFET的第一掩模502具有阻挡深源极-漏极注入的阻挡区506和发生深源极-漏极注入的开口区508。由于第一掩模502是用于形成p型MOSFET，该掩模阻挡在n型器件NFET之上的所有区域以及在p型器件PFET之上的将不被注入的区域。另外，阻挡区506包括扩展到开口区508中的两个扩展部510和512。虽然在该实施例中附加的阻挡区510和512连接到较大的阻挡区506，但并非在所有实施例中都是这样的。例如，在可替代实施例中，附加的阻挡区510和512是开口区508内部的“岛”。
用于n型MOSFET的第二掩模504具有阻挡深源极-漏极注入的阻挡区518和发生深源极-漏极注入的开口区520。由于第二掩模504是用于形成n型MOSFET，该掩模阻挡在p型器件PFET之上的所有区域。另外，阻挡区518包括位于n型器件NFET之上的开口区520中的两个附加区域514和516。
阻挡区506和518阻挡在深源极-漏极注入期间注入离子，而开口区508和520允许离子穿过以进行深源极-漏极注入。在本发明的该实施例中，第一掩模502的阻挡区506的两个扩展部510和512以及第二掩模504的阻挡区518的两个附加区域514和516被添加到这些掩模的设计。这可通过与图6所示的用于深源极-漏极注入的常规掩模的比较而看出。
用于p型MOSFET的第一常规掩模602具有阻挡深源极-漏极注入的阻挡区606和发生深源极-漏极注入的开口区608。由于该掩模是用于形成p型MOSFET，在n型器件NFET之上的所有区域被阻挡，而在p型器件PFET之上的基本上为方形或矩形的区域开口以使其被注入。类似地，用于n型MOSFET的第二掩模604具有阻挡深源极-漏极注入的阻挡区610和发生深源极-漏极注入的开口区612。由于该掩模是用于形成n型MOSFET，在p型器件PFET之上的基本上为方形或矩形的区域被阻挡，而在n型器件NFET之上的所有区域开口。
在示例性实施例中，第一掩模502的阻挡区506的两个扩展部510和512以及第二掩模504的阻挡区518的两个附加区域514和516被制造为阻挡在MOSFET的源极区的一部分中的深源极-漏极注入。在已进行了深源极-漏极注入之后，以常规方式去除该掩模，并且随后进行快速热退火(“RTA”)(可替代地，可以使用毫秒激光退火或闪速退火)，以为深渊及和漏极区提供相对深的扩散。
如图8和9所示，深源极-漏极注入形成深源极区806和深漏极区808。接下来，通过对暴露的半导体材料的金属化，形成源极硅化物接触802和漏极硅化物接触804。特别地，在该实施例中，在半导体层30上(例如通过均厚沉积)直接沉积金属层。该金属层包括能够与半导体层30的半导体材料一起形成金属-半导体合金的金属(例如，钨、钽、钛、钴、镍、铂、锇、或它们的合金)。金属层的优选厚度范围为约5nm到约50nm，更优选约10nm到约25nm。在一些实施例中，在金属层之上沉积金属氮化物帽层(例如，包含诸如TaN、TiN或OsN的耐熔金属氮化物)。
然后，进行退火，以使金属层与半导体层30的半导体材料反应而直接在深源极区806之上形成源极硅化物接触802和直接在深漏极区808之上形成漏极硅化物接触804。
所产生的结构示于图7-9中。图7示出自顶向下视图，其中两个源极区S和两个漏极区D被栅极导体G分隔，图8示出沿图7的线A截取的截面视图，图9示出沿图7的线A’截取的截面视图。如图7和8所示，在MOSFET的一部分中，未在源极和漏极区中阻挡深源极-漏极注入。由此，在器件的该部分中，深源极区806位于源极接触802之下，并且深漏极区808位于漏极接触804之下。此外，深源极区806接触源极扩展134A，并且深漏极区808接触漏极扩展134B。
另一方面，如图7和9所示，在MOSFET的另一部分中，未在漏极区中但在源极区中阻挡深源极-漏极注入。通过用于深源极-漏极注入的掩模的阻挡区的扩展部或附加区域，在源极区的该部分中阻挡注入。由此，在器件的该部分中，深漏极区908位于漏极接触904之下，但在源极接触902之下没有深源极区。替代地，在器件的该部分中，源极接触902直接位于体32之上。深漏极区908接触漏极扩展134B，而源极接触902接触源极扩展134A。
由此，在源极区的端部阻挡深源极-漏极注入，以便在这些区域的端部处(如图7中的阴影所示)不存在深源极区，并且源极接触的硅化物直接接触体。在源极区的剩余部分中，深源极区位于源极接触之下。此外，在所有的每一个漏极区中，深漏极区位于漏极接触之下。
如图9所示，该结构在源极区的端部处提供内部体接触，同时，如图8所示，该结构使源极区的剩余部分不变。由于内部体接触还接触源极扩展区，与浮体器件相比，体接触被制造为没有电容惩罚。同时，对源极电阻仅有很小的影响，这是因为深源极注入位于大部分源极接触之下。另外，由于浅源极扩展仍将硅化物接触直接连接到位于存在内部体接触(即，硅化物接触直接接触体)的区域中的栅极之下的区域，因此体接触面积中没有电器件宽度的损失。由此，在该区域中仍存在电流传导，从而没有由体接触引起的驱动电流的损失。
本发明不限于使内部体接触位于每个源极区的仅仅远端处。例如，在另一实施例中，在每个源极区的另一端处附加地具有内部体接触区域，如图7中的区域702所示。由此，在该实施例中，在每个源极区的每一端处的区域具有内部体接触。在另一实施例中，这一点被进一步扩展，以便在每个源极区的多个区域中阻挡深源极-漏极注入以产生更多的体接触。在再一实施例中，在每个源极区的端部处的更大区域中阻挡深源极-漏极注入以产生更大的体接触。在其他实施例中，在沿着每个源极区的任何位置处设置一个或多个这样的内部体接触。随着用于内部体接触的源极区面积增大，以增加的源极电阻为代价改善对体电势的控制。优选地，仅仅将需要维持对体电势的良好控制的区域用于内部体接触。
在形成接触区域之后，以常规方式完成器件，并且在接触区域和其他器件之间制造电连接以形成集成电路。
相应地，本发明的实施例为SOI衬底上的MOSFET提供内部体接触结构。内部体接触允许MOSFET的结面积和电容保持相同，同时抑制浮体效应而获得更好的线性。由此，消除了用于提供体接触的电容惩罚，这提高了速度。同时，与常规体接触的器件相比，MOSFET的面积减小。此外，可以以不比常规浮体MOSFET多的掩模层制成MOSFET。可以仅仅通过对常规工艺流程的设计改变而制成MOSFET的内部体接触，而不需要任何附加的处理步骤。
本发明的MOSFET特别适合用作RF MOSFET。虽然所产生的MOSFET不对称(即，源极和漏极不可逆)，这通常对RF电路没有后果，因为在这样的电路中源极和漏极接触极少需要使其极性反转。
应注意，可以使用本发明的实例的某些特征产生优点而不需要其他特征的对应的使用。这样，以上描述应被认为仅仅是本发明的原理、教导、实例和示例性实施例的示例，而不是对其的限制。
应理解，这些是实施例仅仅是在此的创新教导的许多有利用途的实例。一般地，在本申请的说明书中进行的陈述未必限制要求保护的各发明中的任何一种。此外，某些陈述可以应用于某些创造性的特征而不应用于另外的特征。一般地，除非另外指出，单一的要素可以为多个要素，反之亦然，而不损失一般性。
如上所述的电路时集成电路芯片的设计的一部分。该芯片设计以图形计算机变成语言产生，并被存储在计算机存储介质(例如磁盘、磁带、物理硬驱动器或诸如存储访问网络中的虚拟硬驱动器)。如果设计者不制造芯片或用于制造芯片的光刻掩模，设计者将由物理手段(例如，通过提供存储设计的存储介质的副本)或通过电子手段(例如，通过互联网)产生的设计直接或间接地传送到这样的实体。然后将所存储的设计转换成用于制造光刻掩模的合适格式(例如，GDSII)，该光刻掩模典型的包括所关注的芯片设计的多个副本，这些光刻掩模将被形成在晶片上。光刻掩模用于限定将被蚀刻或者被处理的晶片(和/或其上的层)的区域。
在集成电路芯片的制造中使用如上所述的方法。
制造者可以以原晶片形式(即，作为具有多个未封装的芯片的单晶片)、作为裸芯片、或者以封装形式来分配所产生的集成电路芯片。在后一情况下，以单芯片封装(例如具有引线的塑料载体，这些引线被固定到模板或其他更高级的载体)或以多芯片封装(例如具有表面互连或掩埋互连中的任一种或两种的陶瓷载体)安装芯片。在任何情况下，然后使芯片与作为(a)诸如模板的中间产品或(b)最终产品的一部分的其他芯片、分离电路元件和/或其他信号处理器件集成。最终产品可以是包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其他输入装置以及中央处理器的先进计算机产品。

Claims (18)

1.一种半导体器件，包括：
绝缘体上半导体衬底，其包括掩埋的绝缘体层和上覆的半导体层，所述半导体层被掺杂有第一导电类型的掺杂剂；
栅极，其位于所述半导体层上，所述栅极包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层；
在所述半导体层中的源极扩展区和漏极扩展区，所述源极扩展区和所述漏极扩展区接触所述栅极电介质层，所述源极扩展区和所述漏极扩展区被掺杂有与所述第一导电类型相反的第二导电类型的掺杂剂；
在所述半导体层中的深漏极区，所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层；
在所述半导体层中的深源极区，所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层，所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂；
漏极金属-半导体合金接触，其位于所述深漏极区的上部上且端接所述漏极扩展区；以及
源极金属-半导体合金接触，其端接所述源极扩展区，
其中所述深源极区位于所述源极金属-半导体合金接触的第一部分之下且与其接触，所述深源极区不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
2.根据权利要求1的半导体器件，其中所述源极和漏极金属-半导体合金接触包括金属硅化物。
3.根据权利要求1的半导体器件，其中所述半导体层包括浅沟槽隔离区，所述浅沟槽隔离区包围包括硅的有源区域，并且所述源极和漏极扩展区以及所述深源极和漏极区都形成在所述有源区域中。
4.根据权利要求1的半导体器件，其中所述第二部分位于所述源极金属-半导体合金接触的一端处。
5.根据权利要求1的半导体器件，
其中所述深源极区不位于所述源极金属-半导体合金接触的第三部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第三部分是直接接触所述半导体层的内部体接触，并且
所述第一部分使所述第二部分与所述第三部分分隔。
6.根据权利要求5的半导体器件，
其中所述深源极区位于所述源极金属-半导体合金接触的第四部分之下且与其接触，并且所述深源极区不位于所述源极金属-半导体合金接触的第五部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第五部分是直接接触所述半导体层的内部体接触，并且
所述第四部分使所述第一部分与所述第五部分分隔。
7.一种集成电路，其包括电路支撑衬底，所述电路支撑衬底包括半导体器件，所述半导体器件包括：
绝缘体上半导体衬底，其包括掩埋的绝缘体层和上覆的半导体层，所述半导体层被掺杂有第一导电类型的掺杂剂；
栅极，其位于所述半导体层上，所述栅极包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层；
在所述半导体层中的源极扩展区和漏极扩展区，所述源极扩展区和所述漏极扩展区接触所述栅极电介质层，所述源极扩展区和所述漏极扩展区被掺杂有与所述第一导电类型相反的第二导电类型的掺杂剂；
在所述半导体层中的深漏极区，所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层；
在所述半导体层中的深源极区，所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层，所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂；
漏极金属-半导体合金接触，其位于所述深漏极区的上部上且端接所述漏极扩展区；以及
源极金属-半导体合金接触，其端接所述源极扩展区，
其中所述深源极区位于所述源极金属-半导体合金接触的第一部分之下且与其接触，所述深源极区不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
8.根据权利要求7的集成电路，其中所述源极和漏极金属-半导体合金接触包括金属硅化物。
9.根据权利要求7的集成电路，其中所述半导体层包括浅沟槽隔离区，所述浅沟槽隔离区包围包括硅的有源区域，并且所述源极和漏极扩展区以及所述深源极和漏极区都形成在所述有源区域中。
10.根据权利要求7的集成电路，其中所述第二部分位于所述源极金属-半导体合金接触的一端处。
11.根据权利要求7的集成电路，
其中所述深源极区不位于所述源极金属-半导体合金接触的第三部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第三部分是直接接触所述半导体层的内部体接触，并且
所述第-部分使所述第二部分与所述第三部分分隔。
12.根据权利要求11的集成电路，
其中所述深源极区位于所述源极金属-半导体合金接触的第四部分之下且与其接触，并且所述深源极区不位于所述源极金属-半导体合金接触的第五部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第五部分是直接接触所述半导体层的内部体接触，并且
所述第四部分使所述第一部分与所述第五部分分隔。
13.一种制造半导体器件的方法，所述方法包括以下步骤：
提供包括掩埋的绝缘体层的绝缘体上半导体衬底；
在所述绝缘体上半导体衬底之上形成半导体层，所述半导体层被掺杂有第一导电类型的掺杂剂；
形成位于所述半导体层上的栅极，所述栅极包括位于所述半导体层上的栅极电介质层和位于所述栅极电介质层上的栅极导体层；
在所述半导体层中形成源极扩展区和漏极扩展区，所述源极扩展区和所述漏极扩展区接触所述栅极电介质层，所述源极扩展区和所述漏极扩展区被掺杂有与所述第一导电类型相反的第二导电类型的掺杂剂；
在所述半导体层中形成深漏极区，所述深漏极区接触所述漏极扩展区且端接所述掩埋的绝缘体层；
在所述半导体层中形成深源极区，所述深源极区接触所述源极扩展区且端接所述掩埋的绝缘体层，所述深漏极区和所述深源极区被掺杂有所述第二导电类型的掺杂剂；
形成漏极金属-半导体合金接触，其位于所述深漏极区的上部上且端接所述漏极扩展区；以及
形成源极金属-半导体合金接触，其端接所述源极扩展区，
其中将所述深源极区形成为使其位于所述源极金属-半导体合金接触的第一部分之下且与其接触，并且
将所述深源极区形成为使其不位于所述源极金属-半导体合金接触的第二部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第二部分是直接接触所述半导体层的内部体接触。
14.根据权利要求13的方法，其中所述源极和漏极金属-半导体合金接触包括金属硅化物。
15.根据权利要求13的方法，其中所述半导体层包括浅沟槽隔离区，所述浅沟槽隔离区包围包括硅的有源区域，并且所述源极和漏极扩展区以及所述深源极和漏极区都形成在所述有源区域中。
16.根据权利要求13的方法，其中所述第二部分位于所述源极金属-半导体合金接触的一端处。
17.根据权利要求13的方法，
其中将所述深源极区形成为使其不位于所述源极金属-半导体合金接触的第三部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第三部分是直接接触所述半导体层的内部体接触，并且
所述第一部分使所述第二部分与所述第三部分分隔。
18.根据权利要求17的方法，
其中所述深源极区位于所述源极金属-半导体合金接触的第四部分之下且与其接触，并且所述深源极区不位于所述源极金属-半导体合金接触的第五部分之下且不与其接触，从而所述源极金属-半导体合金接触的所述第五部分是直接接触所述半导体层的内部体接触，并且
所述第四部分使所述第一部分与所述第五部分分隔。
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