CN111066154A - 降低源极和/或漏极区域与沟道区域之间的串联电阻 - Google Patents

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Abstract

一种用于减少晶体管的串联电阻的方法，包括在半导体衬底上形成导电栅极并与半导体衬底绝缘；在衬底内形成源极和/或漏极延伸区域并与相应的源极和/或漏极区域相邻；以及在衬底内形成源极和/或漏极区域。源极和/或漏极延伸区由与第一掺杂剂和第二掺杂剂合金化的材料构成，第一掺杂剂被配置为增加形成源极和/或漏极延伸区的材料的晶格结构。

Description

降低源极和/或漏极区域与沟道区域之间的串联电阻
技术领域
本发明总体上涉及半导体器件，并且更具体地，涉及减小源极和/或漏极区域与沟道区域之间的串联电阻。
背景技术
几十年来，晶体管部件的几何缩放使晶体管性能提高，同时密度更高。然而，在按比例缩小的晶体管中，掺杂剂和结的不正确放置限制了晶体管的性能。扩散的结和逐渐的掺杂剂分布通常会导致不良的晶体管栅极控制和性能下降，从而抵消了几何缩放带来的任何好处。晶体管栅极控制通常根据漏极感应势垒降低(DIBL)或在线性和饱和工作模式下测得的晶体管阈值电压之差来衡量。掺杂剂分布图的突变和掺杂剂相对于栅极边缘的位置直接控制晶体管的DIBL和串联电阻。栅极边缘附近较高浓度的电活性掺杂剂可改善晶体管串联电阻，但会降低(增加)DIBL。横向掺杂剂分布图更清晰的晶体管可改善串联电阻，而不会降低DIBL。尽管本发明适用于所有晶体管结构，但是鳍式场效应晶体管(FinFET)被用作示例新兴技术，其提供了解决场效应晶体管(FET)缩放问题的解决方案。FinFET结构包括在至少一个半导体鳍的每一个的至少两侧上选通的至少一个窄半导体鳍。已经开发了具有被单个栅极覆盖的多个鳍的FinFET器件，以增加这种多鳍晶体管的沟道区的宽度和驱动电流。
发明内容
根据一个实施例，提供了一种用于减小晶体管的串联电阻的结构。该结构包括导电栅极，在半导体衬底上方形成并与半导体衬底绝缘；源极和/或漏极区域，在衬底内形成；源极和/或漏极延伸区，在衬底内并直接在各自的源极和/或漏极区之下形成并与各自的源极和/或漏极区接触。源极和/或漏极延伸区由与第一掺杂剂和第二掺杂剂合金化的材料构成，第一掺杂剂被配置为增加形成源极和/或漏极延伸区的材料的晶格结构。
根据一个实施例，提供了一种用于减小晶体管的串联电阻的方法。该方法包括在半导体衬底上形成导电栅极并与半导体衬底绝缘；在衬底内形成源极和/或漏极延伸区并与相应的源极和/或漏极区域相邻；以及在衬底内形成源区和/或漏区。源极和/或漏极延伸区由与第一掺杂剂和第二掺杂剂合金化的材料形成，第一掺杂剂被配置为增加形成源极和/或漏极延伸区的材料的晶格结构。
应该注意的是，参考不同的主题描述了示例性实施例。具体而言，参考方法类型权利要求描述了一些实施例，而参考设备类型权利要求描述了其他实施例。然而，本领域技术人员将从以上和以下描述中得出，除非另有说明，否则除了属于一种类型的主题的特征的任何组合之外，考虑在本文档中描述与不同主题的特征之间的，特别是在方法类型权利要求的特征与设备类型权利要求的特征之间任何组合。
这些和其他特征和优点将从其说明性实施例的以下详细描述中变得显而易见，该详细描述将结合附图来被阅读。
附图说明
本发明将参考以下附图在优选实施例的以下描述中提供细节，其中：
图1是根据本发明实施例的在衬底上形成的鳍片的透视图；
图2是根据本发明实施例的图1的沿轴线B-B的截面图；
图3是根据本发明实施例的图1的沿轴线A-A的截面图；
图4是图3截面图，其中根据本发明实施例，在延伸区域中引入锡(Sn)；
图5是图4的截面图，其中根据本发明的一个或多个实施例，在该延伸区域中引入了镓(Ga)；
图6是图5的截面图，示出了根据本发明实施例的掺杂有Sn和Ga的延伸区域；
图7是图6的截面图，其中根据本发明的实施例，在栅极结构附近形成间隔物；
图8是图7的截面图，其中根据本发明的实施例，在掺杂的延伸区域上方形成了源极和/或漏极区域；
图9是图8的截面图，其中根据本发明实施例的在源极和/或漏极区域上方形成层间电介质(ILD)；
图10是图9的截面图，其中根据本发明实施例，形成了沟槽和通孔；
图11是图7的横截面图，其中根据本发明另一实施例的掺杂的延伸区域被凹陷；
图12是图11的截面图，其中根据本发明的实施例，在掺杂延伸区上方形成源极区和/或漏极区，在源极区和/或漏极区上方沉积ILD，并进一步形成沟槽/通孔；
图13是根据本发明的实施例的图11和12沿轴线B-B的截面图；和
图14示出了镓(Ga)和硼(B)的分布图。
在所有附图中，相同或相似的附图标记表示相同或相似的元件。
具体实施方式
根据本发明的实施例提供了用于减小晶体管的源极和/或漏极区域与沟道区域之间的电阻的方法和装置。为了使源极和/或漏极区域中的电阻最小，掺杂延伸区域以改变其化学成分。在一示例中，延伸区域可以掺杂有至少两个元素。这些元素或掺杂剂的添加改变了延伸区域的晶格结构。所述晶体管可以是例如鳍式场效应晶体管(FinFET)或垂直场效应晶体管(VFET)或隧道FET或纳米片。
根据本发明的实施例提供了在约320℃或更高的温度下向晶体管的延伸区域添加或引入或注入镓(Ga)和锡(Sn)的方法和装置。可以通过例如热离子注入技术来实施注入。例如，通过添加Sn，SiGe的晶格结构变大。通过将Sn添加到SiGe中，可以增加Ga的溶解度，并且可以在SiGe晶格中容纳更多的Ga原子。因此，Sn使Ga在SiGe中具有更高的溶解度。Ga提供p型掺杂，而SiGe:Ga:Sn作为源极和/或漏极区域中SiGe:B的低电阻连接区域。此外，由于Ga比硼(B)散射少，由于它是较大的原子，因此更有利于将Sn注入晶体管的延伸区域中。
根据本发明的实施例提供了通过提供一种结构来减小横向电阻的方法和装置，该结构包括形成在半导体衬底上方并与半导体衬底绝缘、形成在衬底内的源极和/或漏极区域、以及形成在衬底内的源极和/或漏极延伸区并与相应的源极和/或漏极区相邻的导电栅极。源极和/或漏极延伸区由注入有第一掺杂剂和第二掺杂剂的材料形成，第一掺杂剂被配置为增加形成源极和/或漏极延伸区的材料的晶格结构。第一掺杂剂可以是例如Sn，第二掺杂剂可以是例如Ga。第一和第二掺杂剂可以通过例如热离子注入技术注入。在鳍型晶体管的延伸区域中注入Ga和Sn使得能够减小鳍型晶体管的横向电阻。
可以使用的半导体材料的示例包括硅(Si)、锗(Ge)、硅锗合金(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、III-V族化合物半导体和/或II-VI族化合物半导体。III-V族化合物半导体是包括元素周期表的第III族的至少一种元素和元素周期表的第V族的至少一种元素的材料。II-VI族化合物半导体是包括元素周期表的第II族的至少一种元素和元素周期表的第VI族的至少一种元素的材料。在一个非限制性实施例中，例如pFET区域中的延伸区域包括一个元素，例如锡(Sn)和另一元素，例如镓(Ga)，以能够减小鳍式晶体管中的横向电阻。
应该理解，将根据给定的说明性架构来描述本发明；然而，在本发明的范围内，可以改变为其他架构、结构、衬底材料和工艺特征以及步骤和/或框。应当注意，为了清楚起见，某些特征不能在所有附图中示出。这不旨在被解释为对权利要求的任何特定实施例、图示或范围的限制。
图1是根据本发明的在衬底上形成的鳍片的透视图。
半导体结构5包括衬底10。浅沟槽隔离(STI)区域12形成在衬底10内。鳍片形成在衬底10上，使得鳍片包括有源鳍片区域14和子鳍片区域13。子鳍片区域邻近STI区12形成。源鳍片区域14在衬底10上延伸长度“L”。在源鳍片区域14的一部分上形成栅极结构16。栅极结构16形成为基本垂直于源鳍片区域14。栅极结构16在衬底10上方延伸长度“L1”。
在一个或多个实施例中，衬底10可以是具有有源表面半导体层的半导体或绝缘体。衬底10可以是结晶的、半结晶的、微晶的或非晶的。
鳍片14可具有约3nm至约100nm，优选地约4nm至约20nm的宽度。在优选的实施例中，鳍片14的宽度可以在大约5-12nm的范围内。鳍片14可具有大约3nm至大约300nm，优选大约10nm至大约100nm的高度。在一个优选的实施例中，鳍片14可以被制造成包括大约40nm至大约80nm范围内的高度。在一些实施例中，可以将硬掩模层(未示出)结合到蚀刻工艺中以在鳍片14的形成期间以及在随后的处理步骤期间保护鳍片14。
栅极16可以包括栅极电介质和栅极导体，该栅极电介质和栅极导体可以通过本领域中任何已知的工艺形成，包括先栅工艺和后栅工艺。栅极结构可具有约40nm至约200nm，优选约50nm至约150nm的高度。
图2是根据本发明的图1沿轴线B-B的截面图。
图1沿轴线BB的截面图示出了形成在衬底10上方的STI区域12，以及形成在STI区域12之间的子鳍片区域13。源鳍片区域14形成在子鳍区区域13上方，并且未掺杂或轻掺杂(1x1018cm-3)，其掺杂剂与pFET的晶体管类型相反，例如对pFET的磷或砷(n型)。栅极结构16被示出在STI区域12上方并且在与源鳍片区域14相同的平面上。延伸区域22/22'(在其他图中示出)被掺杂有与晶体管相同类型的掺杂剂。例如，用于pFET的硼。延伸区中的掺杂剂浓度优选高于沟道区中的无反转电荷浓度(2-3×1019cm-3)，并且优选高2-3倍。
图3是根据本发明的图1沿轴线A-A的截面图。
图1沿轴线AA的截面图描绘了子鳍片区域13，形成在子鳍片区域13上方的源鳍片区域14和形成源鳍片14上方的栅极结构16。在一个示例实施例中，源鳍片14可以由硅锗(SiGe)形成。
图4是根据本发明的图3的截面图，其中，锡(Sn)通过角注入被引入延伸区域中。
为了改善靠近栅极边缘的掺杂剂分布的陡度(图14中的分布42与44)，使用高Z(高原子质量或原子序数)掺杂剂原子来抑制其散布和扩散。对于pFET，高Z的p型掺杂原子是指Z高于13(对于Z为Al)的原子，例如Ga(Z＝31，M＝70)或In(Z＝49，M＝115)，其中Ga是优选的。对于nFET，高Z的n型掺杂剂原子是指Z高于33(对于Z为As)的原子，例如Sb(Z＝51，M＝122)。
不幸的是，“高Z”掺杂剂原子在下面的第IV组半导体中，特别是在具有较小Z的半导体(例如Si)(Z＝14)中化学溶解性较差。举例来说，Ga在Si中的最大化学固溶度为3×1019cm-3，而在Ge中为4×1020cm-3。SiGe的Ga化学溶解度介于Si和Ge之间。如果鳍片/沟道材料是具有低％Ge(＜30％)的Si或SiGe，则Ga相对较低的溶解度会限制其作为延伸掺杂剂的有效作用，因为空穴的浓度(活性掺杂剂浓度)不会超过化学溶解度掺杂剂的浓度，并且将低于反转电荷浓度所需水平的2-3倍。此外，任何超过其在此类半导体中化学溶解度的Ga原子都将在随后的加热步骤中析出，从而导致金属Ga不希望地包含在鳍片体内。锑(Sb)在硅(Si)中的化学溶解度约为5x1019cm-3。它的溶解度将首先随着扩大Si晶格间距而增加，但是在纯锗中下降至
Figure BDA0002407160220000061
因此，如果鳍片/沟道材料是用于nFET的Si，则Sb扩展掺杂将受益于延伸区域中的Si晶格间隔的稍微增加。替代地，如果鳍/沟道材料是用于nFET的Ge或具有高％Ge(>70％)的SiGe，则Sb扩展掺杂将受益于延伸区域中SiGe晶格间距的略微减小。
为了克服“高Z”掺杂剂溶解度的限制，延伸区域将由具有与沟道和/或源极漏极材料的晶格间距不同的晶格间距的半导体制成。在pFET的一个示例中，延伸区域需要由晶格间距比沟道的晶格间距大的半导体制成，该半导体通过增加Ge含量，通过使其与锡合金化或两者兼而有之。在Ge或具有高％Ge(>70％)的SiGe的nFET的情况下，需要通过减少Ge含量和/或与碳合金化来减小晶格间距。Ge含量的增加和/或与锡的合金化导致晶格间距的减小。在基于硅的鳍结构nFET的情况下，延伸区域需要由具有较大晶格间距的半导体制成，例如通过将其与锡(Sn)合金化来实现。锡合金化是有吸引力的，因为例如，为了增加SiGe晶格间距，向Si0.75Ge0.25中添加1原子％的锡大约等于添加5原子％的Ge，换句话说，使晶格间距等效于Si0.7Ge0.3。但是，Sn在SiGe中的溶解度也受到几个原子百分比的限制。举例来说，Sn在Si中的最大化学固溶度为
Figure BDA0002407160220000072
或
Figure BDA0002407160220000071
原子％，而在Ge中为5x1020cm-3或3原子％。SiGe的Sn化学溶解度介于Si和Ge之间。亚稳、均质的SiGeSn合金(锡的浓度超过其在SiGe中的最大化学溶解度)可以通过各种非平衡过程(例如离子注入和低温外延生长)制成，但在高温下不稳定，会分解成一种稳定的SiGeSn合金，其Sn浓度低于其最大化学溶解度并且具有金属锡夹杂物或沉淀物。缩短任何高温后形成退火的持续时间，并将锡的量限制在其最大化学溶解度以上，可以保留具有较大晶格间距的中等亚稳的SiGeSn化合物，其中Sn的浓度小于其在SiGe中最大化学溶解度的两倍。
在各种实施例中，第一掺杂剂18经由角注入15注入到延伸区域14中。掺杂剂可以是例如锡(Sn)。该掺杂剂的目的是增加延伸区域14的晶格间距，从而导致电活性“高Z”掺杂剂的化学溶解度增加。延伸区14中所得的优选Sn含量在约0.5至约1.5原子百分数(原子％)之间，导致Ga溶解度增加约2×1019cm-3至约1×1020cm-3。选择Sn植入物的剂量、能量以及倾斜角和扭转角，使得延伸区域14中的所得Sn浓度为约5×1019cm-3至约1.5×1020cm-3或约0.5原子％至0.5原子％。在优选的实施例中，Sn注入剂量为约3×1014cm-2至约2×1015cm-2，Sn注入能量为约1keV至约7keV，并且Sn注入倾斜角大约在3度到10度之间，并且以使植入物从其两侧垂直于鳍垂直进行的方式选择扭转角。
图5是图4的截面图，其中，根据本发明，通过角注入15将镓(Ga)引入延伸区域。
在各种实施例中，第二掺杂剂20被注入延伸区域中。掺杂剂可以是例如镓(Ga)。选择Ga植入物的剂量、能量以及倾斜角和扭转角，以使得延伸区域14中的所得Ga浓度为约2×1019cm-3至约1×1020cm-3。在一个优选的实施例中，Ga注入剂量为约1×1014cm-2至约1×1015cm-2，Ga注入能量为约0.5keV至约7keV，并且Ga注入倾斜角为约3度至约10度，并且扭转角的选择应使植入物从其两侧垂直于鳍垂直进行。
第一和第二掺杂剂18、20可以通过例如热离子注入技术在大约320℃或更高的衬底温度下注入。在注入过程中升高衬底温度的目的是通过将“高Z”离子注入其结构来避免晶体鳍结构的完全非晶化。因此，基于注入的离子尺寸来选择注入工艺期间的衬底温度，其中较大的离子需要更高的温度。在一个优选的实施例中，Sn注入期间的衬底温度等于或高于约450℃，而Ga注入期间的衬底温度等于或高于约320℃。通常在阻挡掩模的帮助下进行注入工艺，该阻挡掩模阻挡某些晶体管(例如，nFET)的离子注入，并允许它们用于其他晶体管(例如，pFET)。阻挡掩模材料能够在注入过程中承受选定的衬底温度。在一个优选的实施例中，阻挡掩模材料是能够在约450℃下加工的高温稳定的旋涂有机聚合物，并且两次注入均在约450℃的衬底温度下进行。可选地，可以在注入Sn和Ga之后进行退火，以修复引入的晶体缺陷，同时保持所产生的亚稳合金的均质性。在一个示例中，退火可以持续约几毫秒，并且具有约1200℃的峰值温度。
图6是图5的截面图，示出了根据本发明的掺杂有Sn和Ga的延伸区域。
在各种实施例中，将延伸区域转换为掺杂的延伸区域22。小的未掺杂的源鳍片区域14'保留在栅极结构16的正下方。如上所述，在延伸区域中掺杂有Sn和Ga。因此，在一个示例中，延伸区域22包括Sn和Ga。
图7是图6的截面图，其中根据本发明，在栅极结构附近形成间隔物。
在各种实施例中，间隔物24在栅极结构16附近形成。间隔物24延伸至栅极结构16的顶表面17。间隔物24的底部与掺杂的延伸区22的一部分接触。
间隔物24可以由例如氮化硅、SiBCN、SiCON、氧化硅、氮氧化硅或它们的组合制成，并且可以通过本领域已知的任何方法来形成，包括在栅极16上形成沉积保形的氮化硅层，并蚀刻以从水平表面去除不需要的材料。间隔物24可以具有大约1nm至大约10nm的厚度。在一些实施例中，间隔物24可以具有大约1nm至大约5nm的厚度。可选地，可以在形成间隔件24之后或在形成共形的间隔物衬里之后进行植入物18、20。
图8是图7的截面图，其中根据本发明，在掺杂的延伸区域上方形成源极和/或漏极区域。
在各种实施例中，源极区和/或漏极区26形成为与间隔物24相邻并且在掺杂的延伸区22上方。在一个示例中，源极区和/或漏极区可以包括掺杂有硼的硅锗(SiGe)(B)。在另一个实施例中，源极区和/或漏极区可以包括掺杂有硼(B)和碳(C)的硅锗(SiGe)。碳浓度可以小于2原子百分比(原子％)。将碳添加到源极和/或漏极区域(而不是延伸区域22)的目的是阻止自填隙，阻止Ga扩散。源极和/或漏极区域26可以与延伸区域22的整个上表面接触或接合。源极和/或漏极区域26仅与间隔物24的侧壁的一部分接触。
图9是图8的截面图，其中根据本发明，在源极和/或漏极区域上方形成层间电介质(ILD)。
在各个实施例中，ILD 28在源极和/或漏极区域26上方、以及栅极结构16和间隔物24的暴露部分上方沉积。
ILD 28可以选自包括诸如SiO2、Si3N4、SiOxNy、SiC、SiCO、SiCOH和SiCH化合物的含硅材料，上述含硅材料具有由Ge、碳掺杂氧化物、无机氧化物、无机聚合物、杂化聚合物、有机聚合物(例如聚酰胺或SiLKTM)，其他含碳材料、有机无机材料(例如旋涂玻璃和倍半硅氧烷基材料)以及类金刚石碳(DLC)，也称为无定形氢化碳，α-C：H)代替一些或全部Si。
图10是图9的截面图，其中根据本发明，形成了沟槽和通孔。
在各种实施例中，在ILD 28内形成沟槽30，该沟槽30一直延伸到源极和/或漏极区域26的顶表面25。过孔32也可以在沟槽30上方形成。
图11是图7的截面图，其中，根据本发明的另一实施例，使掺杂的延伸区域凹陷。
在各种实施例中，在邻近栅极结构16形成间隔物24之后，可以将掺杂的延伸区域22凹陷或蚀刻到掺杂的延伸区域22'。可以通过反应离子蚀刻(RIE)使掺杂的延伸区域22凹陷。
图12是图11的截面图，其中根据本发明，在掺杂的延伸区旁边形成源极区和/或漏极区，在源极区和/或漏极区上方沉积ILD，并进一步形成沟槽/通孔。
在各个实施例中，源极和/或漏极区域26'邻近凹陷的掺杂延伸区域22'形成，并且ILD 28在源极和/或漏极区域26'上方沉积。随后，进一步形成沟槽30和通孔32，使得沟槽30延伸到源极和/或漏极区域26'的顶表面25'。
凹陷的掺杂延伸区22'在栅极结构16正下方的非掺杂源鳍片区域14'的顶表面下方延伸距离“X”。凹陷的掺杂延伸区22'保留在子鳍片源区域13。换句话说，子鳍片区域13的顶表面不暴露。另外，未掺杂的源鳍片区域14’的侧壁没有暴露。
图13是根据本发明图10和图12沿轴线B-B截取的截面图。
在各个实施例中，完成的结构的截面图示出了源鳍片区域14'、栅极结构16以及沟槽30和过孔32。示出了与栅极结构16相邻的间隔物24。源鳍片区域14'直接显示在子鳍片区域13上方。
图14示出了镓(Ga)和硼(B)的分布图。
在各个实施例中，曲线图40描绘了Ga的载流子浓度分布图42和B的载流子浓度分布图44。B的分布由较低浓度下相对较长的化学分布图尾部示出，而Ga的分布示于通过相对尖锐的化学特征示出。硼原子很小，因此会散射或散布长距离。这种散射导致在靠近源鳍片区域14’的掺杂延伸区域22中的长分布图尾部，并且如对于改善的DIBL而言的对栅极的控制较差。镓原子是较大的原子(与硼原子相比)，并且不会散射或散布长距离。这种非散射表现为例如在掺杂的延伸区域22中的尖锐分布图和如改进的DIBL所表现的改进的栅极控制。
由具有不同晶格间距的半导体材料制成延伸区可能导致在晶体管沟道的入口处的导电带和/或价带(一阶)的不希望的破坏。这种破坏导致带电的载流子(电子或空穴)散射，从而在沟道入口处产生较大的电阻。为了使这些不希望的载流子散射效应最小化，使延伸掺杂以具有不同晶格间距的延伸材料延伸超过延伸材料的边界几纳米到沟道中。相邻沟道材料的扩展掺杂可以以稍低的水平进行，以防止在后续的加热步骤中出现任何沉淀。例如，相邻的沟道材料可以有利地以等于或低于溶解度极限掺杂，而具有不同晶格间距的延伸区域可以以高2-4倍的水平掺杂。换句话说，进入沟道的扩展掺杂剂分布图完全包含合金材料的分布图，例如锡(Sn)，或者扩展掺杂剂分布图的突变率小于合金元素的突变率。为了减少沟道入口载流子的散射效应，可以使合金元素的分布图相对平缓，以使导电/价带的破坏不尖锐。例如，锡的突变率可以设为2nm/十倍，而Ga的突变率可以设为3nm/十倍。
应该理解，将根据给定的说明性架构来描述本发明；然而，在本发明的范围内，可以改变为其他架构、结构、衬底材料和工艺特征以及步骤和/或框。
还将理解的是，当诸如层、区域或衬底的元件被称为在另一元件“上”或“之上”时，其可以直接在另一元件上或也可以存在中间元件。相反，当一个元件被称为“直接在另一元件上”或“直接在另一元件之上”时，则不存在中间元件。还应该理解，当一个元件被称为“连接”或“耦合”到另一个元件时，它可以直接连接或耦合到另一个元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦合”至另一元件时，则不存在中间元件。
本实施例可以包括用于集成电路芯片的设计，该集成电路芯片可以以图形计算机编程语言来创建，并且被存储在计算机存储介质(诸如磁盘、磁带、物理硬盘驱动器或虚拟硬盘驱动器，例如在存储访问网络中)中。如果设计人员不制造芯片或用于制造芯片的光刻掩模，则设计人员可以直接或间接地通过物理机制(例如，通过提供存储该设计的存储介质的副本)或以电子方式(例如，通过Internet)传输结果设计给此类实体。然后将存储的设计转换为用于制造光刻掩模的适当格式(例如，GDSII)，该光刻掩模包括要在晶片上形成的所述芯片设计的多个副本。光刻掩模用于限定要蚀刻或以其他方式处理的晶片(和/或晶片上的层)的区域。
如本文所述的方法可以用于集成电路芯片的制造中。制造商可以以原始晶片形式(即，具有多个未封装芯片的单个晶片)、裸露裸片或封装形式来分发所得的集成电路芯片。在后一种情况下，芯片安装在单芯片封装中(例如塑料载体，引线固定在母板或其他更高级别的载体上)或多芯片封装中(例如陶瓷载体具有或表面互连或掩埋互连)。无论如何，然后将该芯片与其他芯片、分立电路元件和/或其他信号处理设备集成在一起，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是任何包含集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
还应该理解，将根据所列元素例如SiGe描述材料化合物。这些化合物包括化合物中不同比例的元素，例如，SiGe包括其中x小于或等于1的SixGe1-x等。此外，化合物中还可以包含其他元素，并且根据本发明仍然起作用。具有附加元素的化合物在本文中将被称为合金。
在说明书中对本发明的“一个实施例”或“实施例”以及其其他变型的引用意味着包括结合该实施例描述的特定特征、结构、特性等包括在本发明的至少一个实施例中。因此，在整个说明书的各个地方出现的短语“在一个实施例中”或“在一实施例中”以及任何其他变型不一定都指的是同一实施例。
应当理解，例如在“A/B”，“A和/或B”和“A和B中的至少一个”中使用以下“/”，“和/或”和“至少一个”中的任何一个旨在涵盖仅选择第一个列出的选项(A)或仅选择第二个列出的选项(B)或两个选项的选择(A和B)。作为进一步的例子，在“A、B和/或C”和“A、B和C中的至少一个”的情况下，这种措词旨在仅包括对第一列出的选项(A)的选择，或仅对第二个列出的选项(B)的选择，或仅对第三个列出的选项(C)的选择，或仅对第一个和第二个列出的选项(A和B)的选择，或仅对列出第一个和第三个选项(A和C)的选择，或者仅对列出的第二个和第三个选项(B和C)的选择，或者所有三个选项(A和B和C)的选择。如对本领域和相关领域的普通技术人员显而易见的那样，对于列出的许多项目，其可以扩展。
本文所使用的术语仅是出于描述特定实施例的目的，并且不旨在限制示例实施例。如本文所使用的，单数形式“一”，“一个”和“该”也意图包括复数形式，除非上下文另外明确指出。将进一步理解的是，当在本文中使用时，术语“包括”，“包含”，“包括”和/或“包含”指定存在所述特征、整数、步骤、操作、元件和/或组件，但是不排除存在或增加一个或多个其他特征、整数、步骤、操作、元件，组件和/或其组。
在本文中可以使用空间相对术语，例如“在下方”，“在...下方”，“在下面”，“在上方”，“在...上方”等，以便于描述如图中所示的一个元件或特征与另一元件或特征的关系。将理解的是，除了在附图中所描绘的方位之外，空间相对术语还意图涵盖装置在使用或操作中的不同方位。例如，如果图中的设备是如果将其翻转，则被描述为在其他元件或特征“之下”或“之下”的元件将被定向为在其他元件或特征“之上”。因此，术语“在…下方”可以包括在…上方和在…下方两个方位。可以以其他方式定向设备(旋转90度或其他方向)，并且可以相应地解释本文中使用的空间相对描述语。另外，还将理解的是，当层被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。
将理解，尽管术语第一、第二等在本文中可用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件和另一个元件。因此，以下讨论的第一元件可以被称为第二元件，而不背离本发明的范围。
已经描述了用于减小源极和/或漏极区域与沟道区域之间的串联电阻的方法和系统的优选实施例(其意图是示例性的而非限制性的)，应当指出，本领域技术人员可以根据以上教导进行修改和变化。因此，应当理解，可以在所描述的特定实施例中进行改变，这些改变在本发明的所附权利要求概述的范围内。

Claims (20)

1.一种用于减小晶体管的横向串联电阻的结构，该结构包括：
导电栅极，在半导体衬底上方并与所述半导体衬底绝缘形成；
源区和/或漏区，在所述衬底内形成；以及
源极和/或漏极延伸区，在所述衬底内并直接在各自的源极和/或漏极区之下形成并与各自的源极和/或漏极区接触；
其中所述源极和/或漏极延伸区由与第一元素和第二元素合金化的材料构成，所述第一元件被配置为增加形成所述源极和/或漏极延伸区的材料的晶格间距，并且所述第二元素配置为增加所述源极和/或漏极延伸区的电导率。
2.如权利要求1所述的结构，其中形成所述源极和/或漏极延伸区的材料是硅锗(SiGe)。
3.如权利要求2所述的结构，其中，所述第一元素是锡(Sn)，并且所述第二元素是镓(Ga)。
4.如权利要求3所述的结构，其中，所述锡使所述镓在形成所述源极和/或漏极延伸区的所述SiGe中具有更高的溶解度。
5.如权利要求3所述的结构，其中所述锡具有约0.5至约1.5之间的原子百分比(原子％)，从而导致Ga浓度为约2×1019cm-3至约1×1020cm-3。
6.如权利要求5所述的结构，其中将所述Sn添加到具有小于约70％的Ge的SiGe中，以使所述SiGe表现为具有较高百分比的Ge，从而允许较高浓度的Ga。
7.如权利要求1所述的结构，其中，在所述导电栅极下方并且在直接所述源极和/或漏极延伸区域之间形成沟道区域。
8.如权利要求7所述的结构，其中在所述导电栅极附近形成间隔物，使得所述源极和/或漏极延伸区与所述间隔物直接接触。
9.如权利要求1所述的结构，其中所述源极区和/或漏极区掺杂有硼(B)和碳(C)。
10.一种用于减小晶体管的横向串联电阻的方法，所述方法包括：
在半导体衬底上形成导电栅极并与所述半导体衬底绝缘；
在所述衬底内形成源极和/或漏极延伸区；以及
在所述衬底内，并直接在各自的源极和/或漏极延伸区域上方形成源极和/或漏极区域并与各自的源极和/或漏极延伸区域接触；
其中，所述源极和/或漏极延伸区由与第一掺杂剂和第二掺杂剂合金化的材料构成，所述第一掺杂剂被配置为增加形成所述源极和/或漏极延伸区的材料的晶格结构。
11.如权利要求10所述的方法，其中形成所述源极和/或漏极延伸区的材料是硅锗(SiGe)。
12.如权利要求11所述的方法，其中，所述第一掺杂剂是锡(Sn)，并且所述第二掺杂剂是镓(Ga)。
13.如权利要求12所述的方法，其中，所述Sn和Ga以超过其化学溶解度的方式引入。
14.如权利要求12所述的方法，其中，所述Sn和Ga是在约320℃或更高的温度下注入的。
15.如权利要求12所述的方法，其中，所述锡使形成所述源极和/或漏极延伸区的所述硅锗中所述镓具有更高的溶解度。
16.如权利要求12所述的方法，其中所述锡具有约0.5至约1.5之间的原子百分比(原子％)，导致Ga浓度为约2×1019cm-3至约1×1020cm-3。
17.如权利要求16所述的方法，其中，将所述Sn添加到具有小于约70％的锗的硅锗中，以使所述SiGe表现为具有较高百分比的锗，从而允许较高浓度的镓。
18.如权利要求10所述的方法，其中，在所述导电栅极下方并且在所述源极和/或漏极延伸区域之间直接形成沟道区域。
19.如权利要求18所述的方法，其中，在所述导电栅极附近形成间隔物，使得所述源极和/或漏极延伸区与所述间隔物直接接触。
20.一种用于减小晶体管的横向串联电阻的方法，所述方法包括：
在半导体衬底上形成导电栅极并与所述半导体衬底绝缘；
在所述衬底内形成源极和/或漏极延伸区；
在所述导电栅附近形成间隔物，使得所述源极和/或漏极延伸区与所述间隔物直接接触；以及
在所述衬底内，并直接在各自的源极和/或漏极延伸区域上方形成源极和/或漏极区域并与各自的源极和/或漏极延伸区域接触；
其中，所述源极和/或漏极延伸区由与锡(Sn)和镓(Ga)合金化的硅锗(SiGe)构成，所述锡被配置为增加所述硅锗的晶格结构；以及
其中引入的Sn和Ga超过其化学溶解度。
CN201880058867.9A 2017-09-25 2018-09-21 降低源极和/或漏极区域与沟道区域之间的串联电阻 Active CN111066154B (zh)

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