TW304301B - - Google Patents

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Description

經濟部中央標隼局員工消费合作社印策 A7 B7 五、發明説明（1 ) 1 .發明領域 本發明係關於半導體元件，特別是有關於具有η >多 晶矽閘之銦或鎵摻雜掩埋Ρ通道金屬氧化半導體場效電晶 體（PMOSFET)，此處所指之PMOSFET係指 具有改之短通道特性與及特別逋用於互補金靥氧化半導體 (C Μ 0 S )之技術。 2 .相關技藝之說明 製造MOS F ETS之方法已是習知之技藝，具有1 微米或更短長度之有效短通道之MOSFETS，對於非 常大型積體電路（WLS I )或超大型積體電路（ ULS I )而言是非常需要的，藉由縮小元件尺寸可改良 FET積體《路的密度，具有1.〇#m或更短有效通道 之傅統MO S F ETS會呈現短通道之效果，例如，較大 之V th臨界値、次臨界漏電値與及對尺寸縮小之元件的表 現有所損害之通道穿透。 藉由摻雜具有雜質離子的材料可以改良半導體材料的 特性，傳統的摻雜物例如，硼、磷、砷及銻離子，可以被 使用以控制MOS F ET的層阻抗，典型的 PMOS FET通道係摻雜硼或硼化物，例如，B F2， 舉例而言，請參考 Τ· Ohguro等所著之 Tenth Micron PMOSFETs with Ultra-Thin Epitaxial Channel Layer G r o w π b y U 1 t r a - H i g h V a c u u in C V D , I E D Μ T e c h n i c a 1
Degest, pp. 433 - 436 ( 1993 )，但是，.摻雜硼或硼化物的 表紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-4 - ----------^ I裝------訂-----』線 (請先閱讀背面之注意事項再填寫本頁) A7 4301 B7 五、發明説明（2 ) P通道，對PMOS元件的基底會有不需要的擴散及穿透 〇 (請先閲讀背面之注意事項再填寫本頁) 與硼離子的布植摻雜曲線相比，銦離子呈現尖銳的布 植摻雜曲線，銦雜子離子已被佈植於次微米 NMOSFETS以獲得非均勻的通道摻雜，請參考G. G . S h a h i d i 等所著之 I n d i u ra C h a η n e 1 I m p 1 a n t f 〇 r Improved Short-Channel Behavior of Submicrometer NMOSFET’s , IEEE Electron Device Letters, Vol. 14， No. 8, pp. 409-411 (1993)。 P+多晶矽閘已被應用於次0 · PMOS掩 t 經濟部中央橾準局員工消費合作杜印製 埋通道電晶體，以減少一些短道效應，請參考Βγιηη^-ί; r i c S u b m i c r ο n C Μ 0 S T e c h π ο 1 o g y ' I E D Μ T e c h n i c a 1 Digest, pp. 2 5 2-255 (1986)，但是，當具有 P+多晶矽 閘的PMOS F ET被使用於CMOS技術時，將需要兩 種多晶矽閘製程，亦即，CMOS中的NMOS FET之 η’多晶矽閘PMOS FET,之p ♦多晶矽閘，在CMOS 技術中η +及p +多晶矽閘兩種製程同時存在，將使得製造 流程複雜化及增加成本，更且，Ρ+多晶矽閛通常都摻雜 硼，而硼對電晶體的閘氧化物及基底具有非所需的穿透傾 向，此外，可得到的Ρ+多晶矽之最低片阻抗比多晶矽 之最低片阻抗還大2至3倍。 爲了要獏得具有較窄通道及改良短通道的特性之半導 體裝置，PMOSFET需要具有η*多晶矽閘及摻有雜 質離子的掩埋ρ通道，該雜質離子在基.底中，顯示較尖銳 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局員工消費合作社印製 A7 _ B7 五、發明説明（3 ) 的佈植摻雜曲線及較少的摻雜離子擴散。 發明之簡要 提供具有η +多晶矽閘之銦或鎵摻雜掩埋通道之 PMOS場效電晶體，用以製造具有掩埋通道及具有約 0 .5#m或更短的有效通道長度之PMOSFETS之 方法，此處所說明之較窄掩埋通道PMO S F ET s呈現 出改良的短通道特性，該短通道特性包含最小之Vth臨界 値，已降低之通道穿透，及已減少之次臨界漏電値，此外 ，也提供包含有此處所指之掩埋通道PMOSFETs之 CMOS0 圊形之簡要說明 圖1.係根據本發明之掩埋通道PMOSFET裝置 之剖面側視圖。 圓2至7係剖面側視圖以說明在根據本發明之掩埋通 道PMO S F ET裝置，其於不同製造階段時之暫時結構 Ο 圚8係在傳統PMOS F ET中，硼離子於其掩埋通 道中，與及磷及砷離子於其η井中之離子佈植曲線的說明 圖。 圖9係在根據本發明的PMOS F ΕΤ中，銦離子於 其掩埋通道中，與及磷及砷離子於其中η井中之離子佈植 曲線的說明圖。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）_ Α _ 1!.------^ I裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消費合作社印製 A 7 B7 五、發明説明（4 ) 圚1 0係三個具有不同掩埋通道深度之掩埋通道 PMOSFETs，於固定臨電壓時，有效通道長度與次 臨界漏電流之函數關係之說明圖形。 較佳實施例之詳細說明 此處所指之PMOS FET s係具有η*多晶矽閘及 含有銦或鎵雜質離子之掩埋通道，因爲銦及鎵之原子序數 比硼還高，所以，根據本發明所得到之掩埋通道，比摻雜 硼的掩埋通道具有較尖銳之佈値摻雜曲線，更且，銦或鎵 在矽中比硼及硼化物，例如，B F2具有更低之擴散常數 ，在此處所指之PMO S F ET s的掩埋通道中，銦或鎵 摻雜物之較尖銳的佈植摻雜曲線及較低之擴散會形成較窄 的掩埋通道，亦即，具有掩埋通道深度降低之掩埋通道， 其中，通道深度係由基底與閘氧化物之界面處開始量起， 本發明可以提供比摻雜硼的通道還窄約5 0 0個埃的掩埋 通道PMOSFETs。 當掩埋通道深度被降低時，通道的最小長度可以得到 顯著的改善，爲了避免不良的短通道效應，閘長度應該比 閘長度Lmin還長，本發明的銦或鎵摻雜掩埋通道 P Μ 0 S F E T s對於製造具有改良短通道特性之次 〇 . 5微米β Μ 0 S電晶體，特別有效。 圖1係根據本發明之掩埋通道PMOS F ET s的較 佳實施例之剖面側視圖，PMOS F ΕΤ包含一個基底 1 0、場氧化物層1 2、掩埋通道區域.1 5、閘氧化物 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） —-------1¾衣------ir------.^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局貝工消費合作杜印製 A7 ___—_ B7 五、發明説明（5 ) 1 6 a、η ♦多晶矽閘電極1 8 a、源極區域2 2、吸極 區域2 4與間隔絕緣層2 6。
圚2至6係剖面側視圖以說明根據本發明的—個實施 例之掩埋通道PMOS F ET裝置，其於不同製造階段時 之暂時結構，參考圖2，基底1 〇係作爲製造掩埋通道 PMOSFET的起始材料，基底1〇包含—個半導體材 料，例如，矽、鎵、或砷，基底10最好是佈植有澳度約 1父1〇16至1父1019 atoms/cm3的磷及/或砷離 η型或η井矽晶片，基底1 0最好具有<1 〇 〇>方向及 約1 0—3至1 0 ohm— cm的阻抗，在一個實施例中 ，η型井可以包含一個穿透抑制佈植，例如，1 . 5X 1 013cm_2劑量的砷離子，此外，基底1 〇最好包含有 一個場氧化物層1 2 ，該場氧化物係與基底的主要表面相 鄰，以使得MOS FET與相鄰的其它結構絕緣，場氧化 物最好是二氧化矽。 如圖3所示，可以在矽基底10的主要表面上藉由傳 統氧化製程形成一個網層1 4，以便在離子佈植時，防止 基底表面受到污染，網層1 4最好包含厚度約5 0埃至 2 0 0埃的二氧化矽，參考圖3，而後，銦或鎵離子會經 由網層1 4被導入基底1 0，在摻雜步驟中，最好有網厝 存在，但是，離子可以被植入未含有網層的基底，在圖3 中，銦或鎵摻雜物被植入基底1 0至虛線所示之深度，以 形成掩埋p型通道1 5。 或者，銦或鎵離子的混合物可以被植入基底1 0，以 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）_ _ — _,-----..1-,,1 裝------訂------气線 (請先閱讀背面之注意事項再填寫本頁) 3C43〇i A7 __B7 五、發明説明（6 ) 取得此處所指之掩埋通道PMOSFETs ，以本發明的 另一個觀點而言，包含有銦離子及至少一個其它摻雜物， 或者，鎵離子及至少一個其它摻雜物的掩埋通道之 PMOS FET s可以被取得，根據本發明，要獲得窄通 道，銦離子是最佳的摻雜物。 經濟部中央樣準局貝工消費合作杜印製 (請先閲讀背面之注意事項再填寫本頁) 任何摻雜方法都可能被使用以便將銦或鎵離子植入掩 埋通道區域，傳統的摻雜方法係已習知之技藝，舉例而言 ，擴散或離子佈植均可被使用以便將銦或鎵雜質離子植入 掩埋通道1E域，慘雜方法見於McGraw Hill Book Company所 發行， S . M . Sze 所著之 VLS I Techno 1 ogy 之第 7 及 8 章 2 7 2 至 3 7 4 頁，與及 Silicon Processing for the VLSI Era Volume 1: Process Technology, S . Wolf and R. N. Tauber, Lattice Press, pp. 308-311( 1986)，上述文件均併入參考，離子佈植係將摻雜物導入 PMO S裝置的掩埋通道之較佳方法，植入之劑置最好是 從約1 X 1 0 Ucm-2至1 X 1 0 14cm—2而植入能童最 好是小於約1 0 Ok eV，較窄的掩埋通道，亦即，具有 減少的掩埋通道深度之掩埋通道，可以藉由減少植入能量 而獏得，要獲得根據本發明之狹窄掩埋通道，植入能量最 好是從約3 0 k eV至約5 0 K eV，植入濃度最好是從 約 1 X 1 0 16至約 1 X 1 0 19 atoms/cm3，在雜子離 子佈植之後，在惰性氣體氣氛下，完成快速的熱退火，以 除去由於離子佈植對基底10所造成的損害。 藉由蝕刻以除去網層1 4 ，而後，一個絕緣薄膜，舉 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐）_ q _ 經濟部中央棣準局貝工消费合作杜印製 A7 _ B7 五、發明説明（7 ) 例而言，例如一個閘絕緣層1 6，如圖4所示，會被長於 基底1 0的主要表面，可以使用熱氧化技術，於8 0 0 °C 至1 2 0 0°C的溫度下，將絕緣層1 6長於基底1 0之上 ，以獲得一個厚度約3 5埃至2 0 0埃的閘氧化物，從約 5 0埃至1 5 0埃厚的閘絕緣層是較佳的，約6 5埃厚的 閘絕緣層是最好的，佈植於本發明的掩埋通道 PMOSFET的銦或鎵摻雜物，在熱氧化步蹂中，比傳 統的摻雜物如硼離子，具有較少的擴散性，具有降低擴散 性的摻雜成份對於獲得次0 .5微米且具有改善的短通道 特性電晶體而言，是特別有利的。 如圖5所示，高濃度摻雜的n型（η—)多晶矽層 18被沈稹於閘氧化物屠16之上，舉例而言，藉由在多 晶矽層上擴散或佈植磷或砷以建立η +型的多晶矽層，可 I*. 以形成η *型多晶矽層，η +型多晶矽層最好是包含雜質離 子，例如，澳度從約1 X 1 0 19至約1 X 1 〇21atoms/ c m 3的磷、砷或銻。 ， 參考6 ，掩埋通道PMOSm晶體的多晶矽閘電極 1 8 a，藉由使標準的光蝕印法而將η +型多晶矽層定型 及蝕刻之，可以被界定之，以取得小於1微米的閘長度， PMOSFET的有效掩埋長度（Leff)係由多晶矽閘 的長度所決定的，因此，小於0 . 5微米的閘長度是最喜 好的，當由定形及蝕刻多晶矽閘電極1 8 a而取得閘電極 1 8 a時，閘氧化物層1 6 a會被適當地界定，或者，可 以在將闞電極1 8 a定型及蝕刻之前，先界定閘氧化物層 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）_ μ _ I j------^ ·裝------訂-----一線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央橾隼局貝工消費合作社印製 A7 B7 五、發明説明（8 ) 1 6 a ° 在將離子佈植於基底1 〇之前，光罩2 0最好被沈稹 於閘電極上，以形成源極2 2及吸極2 4區域，源極2 2 及吸極2 4區域可以摻有硼離子或BF2，或者是，源極 及吸極區域可以摻有銦或鎵離子。 而後，間隔絕緣層2 6可以被形成於閘電極1 8 a的 側邊，更且，任何已知的金靥化設計可以被使用以形成 PMOS FET的源極、吸極及閘接觸。 圖8係具η +多晶矽閘及摻雜有硼離子的掩埋通道的 掩埋通道0 . 5//m PMOSFET，其電腦模擬離子 佈植曲線的說明圖，圖9係根據本發明，具有n~多晶矽 鬧及摻雜有銦離子的掩埋通道的掩埋通道〇 . 5 m PMOS F ET，其電腦模擬離子佈植曲線的說明圖，銦 離子通道佈植的劑量係在6 0 keV經由2 0 0埃網層氧 化物下，濃度爲1 . 4X1 013cm_2，與硼佈植曲線相 較，在基底中，銦離子提供較尖銳的佈植曲線及較少的擴 散性，此外，在具有銦摻雜掩埋通道的PMO S F ET的 基底η井中，可以取得較高濃度的η型離子，對於減少通 道穿透而言，在η井中的η型離子最好具有增.加之濃度， 摻雜有銦離子的PMOS FET的掩埋通道深度約 0 . 03#m，因此，約0 . 0 5；um的掩埋通道深度可 以以硼通道摻雜而取得，因此，較窄的掩埋通道可以以銦 通道摻雜而取得。 圖1 0係根據本發明的三個具有不同掩埋通道深度（ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） • 1* ---η-----^ -裝------訂------- 線— (請先閱讀背面之注意事項再填寫本頁) 11 經濟部中央標準局負工消费合作杜印製 A7 _ B7__ 五、發明説明（9 ) XB)之掩埋通道PMOSFETs於固定臨電壓 0 . 7 8V時，有效通道長度與次臨界漏電流之函數關係 之說明圖形，三個掩埋通道PMOS FET s分別具有 0 . 055;<m、0 · 08ym 及 0 . 〇l"m 之掩埋通 道深度，當掩埋通道深度被降低時，最小有效通道明顯地 獲得改蕃，此處所指的銦摻雜掩埋通道PMOS F ETS 之狹窄掩埋通道提供具有改良短通道特性之 PMO S F ET s，該改良短通道特性包含最小Vth臨界 値、降低之通道穿透及降低之次臨界漏電。 包含本發明的PMOSFETs的CMOS裝置，可 以用習知之方法製造之，請參考D. Roddy，Introduction t ο M i c r 〇 e 1 e c t r ο n i c s P e r g a ιη ο η P r e s s ， ρ ρ · 1 0 0 -1 0 2 (1 978 )及 The E 1 ectrica 1 Engiπeering Handbοok，edited by Richard C_ Dorf, CRC Press, 丨 nc·， pp. 581-5 84及1631-1635 (1993)，這些文件均一併列入參考，此 處所指之PMOSFETs特別適用於低電壓〇·1 至0.35#m CMOS技術。 圚1至10所說明之PMOSFETs並非欲將此處 所述之裝置限定於任何特別之實施例，在公布上述技術後 ，將本發明作修改及變化是可能的，舉例而言，對一個習 於此技藝的人而言，可以使用不同的技術於離子佈植、半 導體裝置層的沈稹（例如，以物理氣相沈積或化學氣相沈 積）、光蝕印及樣式轉換，來製造此處所述之 PMOSFETs，更且，可以將銦離子或鎵離子與銦及 本紙張尺度適用中國國家梂準（CNS)A4規格（210XW公釐）-- — I.------^ I裝------訂-----」線 (請先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（10) 鎵離子的混合，植入根據本發明的PMOS FET S的掩 埋通道內，此外，此處所指之PMOS F ET s的掩埋通 道可以被摻雜銦及至少一個其它摻雜物或鎵及至少一個其 它摻雜物，舉例而言，根據本發明的PMO S F E T s的 掩埋通道可以包含銦離子及硼離子，因此，在本發明及申 請專利所界定的範園內，可以對上述發明的特定實施例作 改變是可以理解的。 I-------* I裝------訂-----』線 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消费合作社印製 本紙張尺度適用中國國家橾準（CNS)A4規格（210X297公釐）-13 -

Claims (1)

  1. 六、申請專利範圍 A8 B8 C8 D8 ψι ------y -/ιλ ^ Μ _ 第841Q122Q號專利申請案 ,¾•一 1中文申請專利範圍修正本 經濟部中央標準局員工消費合作社印製 民國86年1月呈 1 . 一種PMOSFET半導體裝置，其包含有： a) —個具有主要表面的η導電型半導體基底； b) Ρ導電型的源極及吸極區域’這些區域係形成於 該半導體基底的主要表面’並彼此分隔的’ 一個通道區域 於該半導體基底的主要表面被界定於源極及吸極區域之間 ，其中該通道區域摻雜銦雜質離子； c) 一個形成於該通道區域的主要表面上的絕緣薄膜 1 d ) —個η +雜質濃度之η型多晶矽形成於該絕緣薄 膜上相對於該通道區域。 / 2 .如申請專利範圍第1項之裝置，其中，該半導體 基底包含一個矽基底。 3 .如申請專利範圍第2項之裝置，其中，該半導體 基底包含一個η型基底，該通道區域包含一個ρ型區域， 該源極及吸極區域包含一個Ρ型區域，而該閘電極包含一 個η型多晶矽· 4 .如申請專利範圍第2項之裝置，其中，該半導體 基底包一個η井區域，該η井區域含有雜質離子，該雜質 離子選自包含磷、砷及銻之一族· 5 .如申請專利範圍第1項之PMOSFET裝置， (請先閲讀背面之注意事項再填寫本頁) .艮· 、-° 本紙浪尺度適用中國國家梂準（CNS ) A4規格（210 X 297公釐） 1 _ 1 _ A8 B8 C8 D8 的 4301 々、申請專利範圍 ，其中，該通道區域包含一個含有銦的雜質離子。 6 .如申請專利範圍第1項之PMOSFET裝置， ，其中，該通道區域更包含鎵雜質離子。 7 .如申請專利範圍第1項之PMO S F ET裝置， ，其中，該通道區域更包含至少一個其它選自含有鎵、硼 及兩者混合物的組群中之P型雜質離子。 8 .如申請專利範圍第1項之PMOSFET裝置， ，其中，該通道區域包含一個含有銦離子的雜質，其濃度 約爲 1 X 1 0 1 e a t 〇 m s / c m 3 至 1 X 1 0 1 e a t 〇 m s / cm3» 9 .如申請專利範圍第1項之PMOSFET裝置， ，其中，該通道區域包含一個含有鎵離子的雜質，其濃度 約爲 1 X 1 0 16 atoms/ c m3至 1 X 1 0 19_ atoms/ cm3· 10 .如申請專利範圍第1項之PMOSFET裝置 ，其中，該多晶矽閘電極之長度約小於1 。 11 .如申請專利範圍第1項之PMOSFET裝置 ，其中，該多晶矽閘電極之長度約小於〇 · 5 //m。 12 ·如申請專利範圍第1項之PMOSFET裝置 ，其中，該η型多晶矽閘電極具有一個濃度約爲1 0 10 atoms/ c m3至 1 〇 21 atoms/ c m3的離子。 13 .如申請專利範圍第1項之PMOSFET裝置 ，其中，該通道區域具有一個約小於〇 . 5 jam的有效通 道長度· 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） ----：-----1------ir.——^-I^ I (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 I 1 4 • 如 串 請 專 利 範 圍 第 1 項 之 Ρ Μ 0 S F E T 裝 置 1 9 其 中 該 通 道 區 域 之 深 度 約 小 於 0 • 1 β m 0 1 | 1 5 • 如 串 請 專 利 範 圍 第 1 項 之 Ρ Μ 〇 S F E T 裝 置 請 1 1 | 9 其 中 > 該 通 道 區 域 具 有 0 • 0 3 β m 之 深 度 0 先 閣 讀 1 1 1 6 • 如 串 請 專 利 範 圍 第 1 項 之 P Μ 0 S F E T 裝 置 背 之 1 i 其 中 該 絕 緣 薄 膜 包 含 —. 個 閘 絕 緣 層 ο 注 意 事 1 1 7 • 如 串 請 專 利 範 圍 第 1 6 項 之 Ρ Μ 〇 S F E T 裝 項 再 填 1 置 » 其 中 > 該 閘 絕 緣 層 之 厚度 約 小 於 1 5 0 埃 0 寫 本 頁 V Γ 1 8 • 如 串 請 專 利 範 圍 第 3 項 之 P Μ 〇 S F E T 裝 置 '—^ 1 I > 其 中 > 該 源 極 與 吸 極 區 域 含 有 選 白 硼 、 銦 、 鎵 — 族 之 雜 1 1 | 質 離 子 0 1 1 訂 1 9 —* 種 製 造 Ρ Μ 0 S F Ε Τ 裝 置 的 製 程 其 包 含 1 下 列 步 驟 ; 1 a ) 提 供 一 個 具 有 主 要 表 面 的 基 底 1 1 b ) 藉 由 將 雜 質 離 子 佈 植 入 該 基 底 的 主 要 表 面 而 形 歧 成 -- 個 具 有 第 一 尾 端 及 第 二 尾 端 的 通 道 區 域 1 其 中 該 雜 1 I 質 離 子 係 選 白 含 有 ΔΓΟ 翻 、 鎵 及 兩 者 混 合 物 之 組 群 ， 1 1 I C ) 於 該 基 底 的 主 要 表 面 上 形 成 一 個 閘 氧 化 物 層 1 1 1 d ) 於 該 閘 氧 化 物 層 與 該 基 底 的 主 要 表 面 上 形 成 一 1 1 個 高 濃 度 摻 雜 的 η 型 多 晶 矽 層 t ί 1 e ) 將 該 多 晶 矽 層 圖 樣 化 及 蝕 刻 > 而 在 該 閘 氧 化 物 層 1 1 上 形 成 至 少 一 個 髙 濃 度 摻 雜 的 η 型 多 晶 矽 閘 電 極 1 與 及 1 | f ) 藉 由 將 雜 質 離 子 佈 植 入 該 基 底 的 該 主 要 表 面 內 > 1 I 而 於 相 鄰 於 該 掩 埋 通 道 區 域 的 第 — 尾 端 處 形 成 一 個 源 極 區 1 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公釐） -3 - 經濟部中央標準局員工消費合作社印製 A8 B8 — C8 D8 六、申請專利範圍 域，與及，在相鄰於該掩埋通道區域的第二尾端處形成一 個吸極區域。 2 0 .如申請專利範圍第1 9項之製造 PMO S F E T裝置的製程，其更包含於該多晶矽閘極上 形成至少一個絕緣餍。 21.如申請專利範圍第19項之製造 PMO S F E T裝置的製程，其更包含於該源極區域、該 吸極區域及該閘電極上形成接觸層· 2 2 .如申請專利範圍第1 9項之製程，其中*提供 一個基底的步驟包含提供一個場氧化物層的基底。 2 3 .如申請專利範圍第1 9項之製程，其中，提供 一個基底的步驟包含將一個厚度約小於2 0 0埃的網層加 於該基底。 2 4 .如申請專利範圍第1 9項之製程，其中’形成 該通道區域的該步驟包含：以約小於1 0 0 k e V的佈植 能置，將劑量約爲1 X 1 OHcm -2至1 X 1 0 14 c m _2 的雜質離子佈植之。 25 .如申請專利範圍第19項之製程，其中’形成 該通道區域的該步驟包含：以約3 0 k e V的佈植能量’ 將劑量約爲1 . 4xl 313cm-2的雜質離子佈植之。 2 6 .如申請專利範圍第1 9項之製程，其所產生之 PMOSFET裝置。 2 7 . —個包含至少一個NMO S F E T及至少一個 PMOSFET的CMOS裝置，其中，該 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本育) 装 訂 -4 - ABCD 々、申請專利範圍 PMOSFET裝置包含： a) —個具有主要表面的η型半導體基底； b) 於該半導體基底的表面上形成互相分開的ρ型源 極與吸極區域，一個通道區域在該基底的主要表面上被界 定於源極與吸極區域之間，該通道區包含一個選自含有銦 、鎵及兩者混合之組群中的雜質離子； c) 於該通道區域的主要表面上形成一個絕緣薄膜； 與及 d )於相對於該通道區域的該絕緣薄膜的表面上，形 成一個η型多晶矽閘電極。 2 8 .如申請專利範圍第2 7項之CMOS裝置，其 中’該PMO S F E T的該道區域具有一個濃度約爲 1 X 1 0 ie atoms/ c m 3至 1 X 1 〇 atoms/ c m 3的 銦離子。 ’ 2 9 ·如申請專利範圍第2 7項之CMO S裝置，其 中，該CMO S裝置的該閘長度約小於1 。 --- I n I I (I I -^^— --I . i I . 7 、1 - . . (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度逋用中國國家標準（CNS > A4規格（210X297公釐） 5
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