JPS5887855A - Ｍｏｓ素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＭＯＳ（金属酸化膜半導体）素子の製造方法、
特に高電圧ＭＯＳ素子とＮ型ＭＯＳ　（Ｎ・ＭＯＳ）素
子とを同一チップ上に集積可能な製造方法に関する。

最近、例えば、静電気を利用したプリンタ装置、固体表
示装置等の駆動回路として、高電圧ＭＯ３・ＩＣ（集積
回路）が重要視されてきている。高電圧ＭＯ３−ＩＣの
製法としては、基本的に２種類ある。第１の方法は垂直
ＭＯＳ構造を利用する場合であり、第２の方法は、ピン
チ抵抗体ｉ有する水平ＭＯＳ構造を利用する方法である
。

高電圧ＭＯ５φＩＣは、しばしば論理回路と共に用いら
れるが、垂直構造を利用した高電圧ＭＯ３・ＩＣと論理
回路を同一のチップ」二に集積する場合、垂直ＭＯＳ構
造は、深い分離層を有するエピタキシャル層を必要とす
るので、ドレイン降伏電圧が往々にしてエピタキシャル
層及び分離層によって制限されるという問題があった。

このため、水平ＭＯＳ構造を用いて高電圧ＭＯ３−ＩＣ
を製造する方法が提案されている。しかし、この製造方
法はかなり複雑であり、ドレイン降伏電圧が、衝突イオ
ン化電流と関連する表面電子なだれ降伏によってしばし
ば制限されるという問題があった。したがって、本発明
の目的は、」−述の従来例の問題を克服したＭＯＳ素子
の製造方法を提供するととである。

本発明の他の目的は、高電圧ＭＯＳ素子とＭＯ５論理回
路とを同一チップ上に集積化できるシリコン・ゲート拳
インプレーナ（１ｓｏｐｌａｎａｒ）処理技術を提供す
ることである。

本発明によれば、最大ドレイン電源及び最大オ層抵抗の
状１片、て約１０００ホルトのド１／イン降伏電圧ハ・
イ１１らｆｌ、るＪ：うに、回路構造及び処」１１１パ
ラメータを調整することができる。史に、本発明によれ
は、リセスド・グー１　（ｒｅｃｅｓｓｅｄ　−ｇａｔ
ｅ）　Ｄ（ｄｏｕｂｌｅ　−ｄｉｆｆｕｓｉｏｎ　、　
ｌ１ｌＩら２手拡故）　Ｍ　ＯＳ構造によって、ソース
及びチャンネル９”１域間だけでなくチャンネル及びド
リフト層領域間、更にはポリシリコン・ゲート電極及υ
チャンネル領域間の自己整合（セルフアライメント）か
り能である。

以−ド、添伺の図面を参照して本発明の好適実施例を説
明する。第１図及び第２図は夫々本発明に係る製造力性
によるＭＯ３素ｒ−の・例の断面図及びＩＩＬｌｎｊ図
ｆｆｉアル。、ｉ、：＋、　電圧Ｍ　ＯＳ　Ｊ、（１０
ｆｔ、ソース領域１２、ドリフト層領域１４、トレイン
領域１６から成る水ｉ１７構造であり、ソース電極用金
屈１１桑２３はドリフト層領域１４のに１″Ｘ１４表面
に延ひている。ソース領域１２は論理Ｎ・Ｍ　ＯＳ　；
＋；＋７−１８のフィールド領域に延ひ、論理Ｎ−ＭＯ
３素ｒ１８は従来のシリコン・ケート・エンハンス及び
デプレッションＭＯ３回路から構成される。４８゜５０
は夫々図示のＩＣの電源端子Ｖｓｓ及びＶｄｄであり、
４２はケート端子として用いられる。高電圧ＭＯ３素了
１Ｏの製造には、醇化１１り除去技術（ｒｅｃｅｓｓｅ
ｄ−ｏｘ　ｉｄｅ−ｔｅｃｈｎｏｌｏｇｙ）を利用して
いるので、チャンネル領域（ケート）２０は、ソース領
域１２だけでなくドリフト層領域１４とも自己整合され
、ドリフト層領域１４は更にドレイン領域１６と自己整
合される。高電圧ＭＯ３素子１０では、ドレイン領域１
６はソース領域１２によって周囲を完全に囲まれている
ので、高電圧ＭＯ３素子１０は、第２図に示すように円
状或は競技トラック状の形状を示している。尚、本発明
のＭＯＳ・ＩＣの詳細については第７図乃至第２１図を
参照して後述する。

高電圧ＭＯ３素子１０には、基本的に、４種類の動作領
域がある。第３図乃至第６図は、この４種類の動作領域
でのドレイン特性の概略を示している。先ず、ケート・
バイアス電圧は、チャンネルしきい値電圧よりも高いと
仮定する。第３図に示すように、トレイン電流■ＤＳは
、ドレイン・バイアス′屯圧ＶＤＳの増加に比例して略
１１’１線的に」−昇する。この場合、オン抵抗Ｒｏｎ
は次の（１）式で表される。

Ｒｏ、Ｎ＝　Ｒｃｈ−＋　Ｒｄｏ　　　　　　　　　　
　　（］）ここで、Ｒｃｈはチャンネル抵抗、Ｒｄｏは
トレイン電圧零におけるドレイン層抵抗である。１１．
″１゛屯圧ＭＯ３素子ｌＯが第２図に示した競１々川ト
ラック状の形状の場合、Ｒｄｏは次の（２）式でＩＪえ
られる。

ここで、ｑは電荷量、ＰＪはドリフト ＩＷ．Ｌ（Ｌ．　Ｒｐ及びＷＰは第１図及び第２図に示
した長さを示す。（２）式に於て、殿はドリフト１４で
の全移動キャリア濃度を小す。今、ドリフト層領域１４
は均一な不純物分布をイｊし、１つドレイン電圧及び基
板電圧によって逆バイアスされていると仮定すると、Ｎ
，（は次の（３）式でり−えらここで、Ｎｄｏはドリフ
ト層のイオン密度、ε０は自由空間の誘電率、ＥｓＬは
シリコンの誘電率、ＶＤ５はドレインφバイアス電圧、
ＶＳＢは基板バイアス電圧である。更に、 ここで、ＸｊｃＬはドリフト層の厚さである。ドレイで
求める。

ここで、ＥｃＭ及びＣは実験的に求めた定数、Ｔ□Ｘは
ゲート酸化膜の厚さ、ε０８はシリコン酸化膜の誘電率
、％ｓはゲート・バイアス電圧、Ｐ５ｏは表面電子の最
大移動度である。

トレイン電圧ｖ１）５が増大すると、ドリフト層（Ｐｉ
）に隣接したチャンネル領域２０は第４図に示すように
ピンチ・オフされる。この第１ピンチ・オフ電圧ＶＰ４
は次の（６）式でりえられる。

■ｐ１　＝　　ＶＤＳＡＴ　　＋　工ｐｓｉ　Ｒｄｔ　
　　　　　　　　　　　　　　　（ｆｉ）ここで、Ｖｌ
）ＳＡＴはチャンネル拳ピンチ・オフ電圧、Ｒｄｌは第
１ピンチ・オフ屯圧ＶＰＬでのドリフト層抵抗、ｒｐｓ
ｔはチャンネル・ピンチ・オフ電流である。ＩｐＳｌは
次の（７）式でうえられる。

ここで、Ｌはチャンネル長、Ｗはチャンネル幅、Ｃｏ、
ｉｔゲート絶縁静’ｌｌｉ：容量、Ｖ、ハ２φ、＋φＭ
５　＋Ｑ”Ｎｓｓ　／　ＣＯＸ　（φｆ、フェルミ／１
１イ）ｔ、φ二、：イ１事関数の差、Ｎ’３Ｓ・シリコ
ン・インターフェイス電荷布上 ２）、ｆｆｔ（２εｏＥｓ４７Ｎ、８）２／９ｘである
。

ドレイン電圧が更に増加すると、ドレイン電圧の増加分
は第１ピンチ・オフ領域で低下し、チャンネル長が変化
すると共１こ第１ピンチ・オフ領域での表面電界が増加
する。チャンネル長変化によるドレイン電流増加分ΔＩ
ＤＳは次の（８）式で表される。

ここで、ΔＬはチャンネル長変化によるチャンネル縮小
長、Ｌは第１図及び第２図に示す最初のチャンネル長で
ある。ΔＬは実験的に次の（９）式％式％ ここで、Ｊはチャンネル・ピンチ・オフ点に隣接じたド
リフト層の端部での電圧を近似するために実験的に得た
定数である。（９）式のＥｌ、Ｅ２、Ｅ３、は夫々次の
（１０）、　（ＩＩ）、　（１２）式で表される。

ε０Ｘ Ｅｚ＝　ｏ（（−）　− ここで、メ及びβは夫々実験的に求めた定数である。

第１ピンチ・オフ領域の表面電界が電子なだれ降伏の臨
界電界（α３Ｘ１０Ｖ／ｃｍ）に達する前に、領域Ｐ２
がピンチ参オフすると、領域Ｐ□では表面電子なだれ降
伏は発生しない。第２ピンチΦオフ電圧（■Ｐ２）は、
ソース・フィールド・プレート及びドリフト層領域間の
電位分１１ｊに影響を及ぼす２次元的効果によって決定
される。第２ピンチ・オフ電圧ｖ、２を計算するために
は、２次元ポアソン方程式を解く必要がある。第５図に
示すように、領域Ｐ２嵐で第２ピンチ・オフが発生する
と、増加したドレイン電圧は第２ピンチ・オフ領域で降
下して第１ピンチ・オフ領域には印加されない。したが
って、チャンネル変化はこれ以上進展しない。その結果
、ドレイン電流は工、）５□で飽和する。工っ、□は次
の（１３）式で与えられる。

ここで、ΔＬＶＰ２は第２ピンチΦオフ電圧（ドレイン
電圧）■、２でのチャンネル縮小長である。第２ピンチ
・オフ電圧ｖ、２は次の（１４）式で与えられる。

■Ｐ２　”　ＶＴ１２０＋　ＩＤ５ＺＲ誂２　　　　　
　　　　　　（１４）ここで、Ｖｐ２０はゲート・バイ
アス電圧％５が零の場合の第２ピンチ・オフ電圧であり
、Ｒｄ２はドレイン電圧ｖ、２に於るドリフト層の抵抗
を示す。

ＲｄＺを計算するためには、（２）式のドリフト層長−
をＬｔ：Ｌ−Ｌｓｆで置換する必要がある。ところで、
上述の■ｐ２０は次の（１５）式で与えられる。

ドレイン電圧が更に増加すると、第２ピンチ・オフ領域
の表面電界が電子なだれ降伏の臨界イｌＩ′１に達する
以前に、ドレイン領域１６に隣接したドリフト層の端部
（Ｐ３）はピンチのオフされる。したがって、表面電子
なだれ降伏は領域Ｐ２（第６図参照）では発生しない。

第３ピンチ・オフが領域Ｐ３で発生すると、第２ピンチ
・オフ領域の′電界はこれ以上増加しない。増加電圧分
は、第３ピンチ・オフ領域で降下する。この第３ピンチ
・オフ領域は、この領域での表面電界が電子なだれ降伏
の臨界値に達するまで、或は、バルク電ｒ−なだれ降伏
が発生するまで、ドレイン電圧を随行する。

以下、第７図乃至第２１図を参照して、本発明に係るＭ
Ｏ５素子の製造方法を説明する。先ず、ウェーハ基板と
して、表面配向（＋００）のＰ型バルクシリコン２２を
用意する。この基板の抵抗率は２００　ｏｈｍ−ｃｍ以
−トである。シリコン酸化物（５ｉＯ２）膜２４をウニ
′−ハ」二に成長させた後、ナイトライド（５ｉＪＮ、
）膜２６及びシリコン酸化ｌｌ！１ｉ２８を化学蒸着（
ＣＶＤ）により被覆する。ホトエツチング技術を用いて
、ナイトライド膜２６及びシリコン酸化膜２８にソース
領域１２及びドリフト層領域１４を形成し、ソース領域
１２をホトレジスト３０で被覆する。第７図の矢印で示
すように、リン・イオンをドリフト層領域１４に打込む
。次に、ホトレジスト３０を除去し、ソース領域１２以
外の基板表面を他のホトレジスト３２で被Ｙａし、第８
図の矢印で示すように、ソース領域１２にひ素イオンを
打込む。次に、ホトレジスト３２を除去し、第９図に示
すようにシリコン酸化膜２８をエツチングした後、リン
及びひ素イオンを拡散する。次に、論理Ｎ−ＭＯ３素子
１８の能動領域を、ホトエツチング技術を用いてナイト
ライド膜２６に設ける。論理Ｎ　−ＭＯＳ　＞４：ｆ−
１８のフィールド領域３６以外の２（板表面をホトレジ
スト３４で覆い、第１０図の矢印で示すように、フィー
ルド領域３６にボロン・イオンを打込む。ボロン・イオ
ン打込み後、ホトレジスト 第１１図に示すように、ｊＩ）いシリコン醇化膜２４を
、ソース領域１２、高電圧ＭＯＳ素ｆ’−１０（７）　
ドリフト層領域１４、論理Ｎ−ＭＯ３素子１８のフィー
ルド領域３６に選択的に成長させる。高電圧ＭＯ３素子
ｌＯの領域では、チャンネル領域２０はソース領域１２
及びドリフ；・層領域１４と自己整合し、更に、ドリフ
Ｉ・層領域１４はドレイン領域１６と自己整合している
。

次に、ナイトライドＩＩ！Ｉ＃　２６をエツチングによ
り除去し、ボロン・イオンを高電圧ＭＯ３素子１０及び
論理Ｎ−ＭＯ３素子１８のチャンネル領域２０に打込む
。負荷ＭＯＳのしきい値電圧Ｖを制御するリン・イオン
を打込むためのマスクとしてホトレジスト４０を設ける
（第１３図）。リン◆イオン打込み後、ホトレジス！・
４０を除去し、ポリシリコン層４２を基板表面に設ける
。第１４図に示すように、Ｎ＋ひ素イオン打込みのため
に、ホトエツチング技術を用いてポリシリコン層４２を
選択的に除去し、シリコン酸化膜層４４を化学蒸着によ
って基板表面」−に設けてアニールする。エツチングに
よって電極部分を形成し、この電極部分にＰＯＣｌ３を
ドーピングする。例えば、ＡＩ／Ｓｉの如き金属層を基
板表面に蒸着し、この金属層を選択的にエツチングし、
高電圧ＭＯ３素子１０のソース電極用金属Ｍ　２３及び
ドレイン電極４６、論理Ｎ・ＭＯＳ素子１８のソース電
極４８及びドレイン電極５０を形成する。最後に、ウェ
ーハをアニールして、第１図に示す本発明に係るＭＯ３
素子が得られる。尚、ポリシリコン層４２はゲート電極
材料として用いられている。第１２図乃至第１４図の処
理ステップは従来のシリコン・ゲートＭＯ３−ＬＳＩの
製法と同一である。

次に、本発明に係るＭＯ３素子の製造方法の他の天施例
を、第１５図乃至第２１図を参照して説明する。ウエー
ハノ１（板は、最初に述へた実施例と同じくＰ型バルク
シリコン２２である。先ず、Ｐ型バルクシリコン２２の
表面を醇化してシリコン酸化膜２４を形成し、ナイトラ
イドＩＩ＜１２６及びシリコン酸化＋１Ａ　２８を１段
ける。Ｐ井戸（ｗｅｌｌ）ソース領域１２（第１実施例
と異なリソース領域はＰ井戸であることに留、こされた
い）、ドリフト層領域１４を、ホＩ・エツチング技術を
用い、シリコン酸化［１２８及びナイトライド膜２６に
形成する。Ｐ井戸ソース領域１２にボロン・イオンを打
込むために、Ｐ井戸ソース領域１２以外の基板表面をホ
トレジスト オン打込み後、ホトレジスｉ・３０を除去し、ドリフト
層にリン・イオン打込みを７１うために、ホトレジス）
・３０を２月戸ソース領域１２１−に設ける（第１６図
）。次に、ホトレジスＩ・３２を除去し、シリコン酸化
膜２８をエツチングした後、酸化膜を成長させ、Ｐ井戸
ソース領域１２及びドリフ［・層領域１４に不純物イオ
ンを拡散させる。Ｐ井戸ソース領域１２にひ素イオンの
打込みを行うだめのマスクとして、ホトレジスト３４を
設ける（第１７図）。ひ素イオン打込み後、ホトレジス
ト３４を除去し、シリコン酸化膜２４を、Ｐ井戸ソース
領域１２及びドリフト層領域１４に選択的に成長させる
（第１８図）。ホトレジスト３７を基板表面上に設け、
論理Ｎ−ＭＯＳ素子１８のフィールド領域３６にボロン
・イオンを打込む（第１９図）。次に、ホトレジスト３
７を除去し、シリコン酸化膜２４をフィールド領域３６
に選択的に成長させる（第２０図）。尚、第２０図はＰ
井戸領域を設けた以外は第１１図と同一である。これに
続く処理ステップは、第１２図乃至第１４図について説
明した第１実施例と同一である。第２１図は完成したＭ
ＯＳ・ＩＣの模型的断面図であり、第２１図は、ソース
領域を除いては、第１図と略同−である。

以上説明したように、本発明に係る製造方法によれば、
同一チップ上に高電圧ＭＯＳ素子ｌＯ及び論理Ｎ−ＭＯ
Ｓ素子１８を効果的に集積することが出来る。−Ｌ述の
製法において、ゲート酸化１模及びフィールド酸化１模
の厚さとしては、例えば、夫ｈ　１０５ｏＡ　（オング
ストローム）及び１．２ｐｍが適当な（＋ｆｉである。

ゲートしきい自白型ｊ１を１．０ポルトに調節するため
には、ボロン・イオンを、例え１−２ ば、４０Ｋｅｖｃ７）エネルギーでイオン密１ｉ３Ｘｌ
Ｏｃｍとなるように、チャンネル領域に打込めばよい。

更に、ドレインＮ接合の厚さは、例えば１．５ｐｍが適
当である。

次に、第２２図凸金第２４図を参ｊｉｌｊ、して高電圧
ＭＯＳ素子１０の電気的特性を説明する。オン抵抗は、
ドリフト層長−とイオン密瓜阻の関数である。第２２図
は、ドリフｉ・層長−をパラメータとし、ケート・バイ
アス電圧ｖ６５どオン抵抗Ｒ。１．Ｌの関係を示す図（
但し、Ｌ　＝　１　６ｐｍ　、％−Ｉ　Ｘ　１　０”ｃ
めである。第２２図に示すように、ゲート・バイアス電
圧■ｑｓが増加するとオン抵抗Ｒ。、Ｌは低下して略一
定価となる。これは、ゲーＩ・・バイアス電圧ｖＧ５が
増加すると、ドリフト層の抵抗が非常に高くなるためで
ある。第２３図は、チャンネル長りをパラメータとし、
第１ピンチ・オフ電圧に於る正規化飽和ドレイン電流１
１）５１とゲート・バイアス電圧ＶＧｓの関係を示す図
（但し、Ｌ，−１００７ｚｍ　、　％＝　Ｉ　Ｘ　１０
２０ｍ”）である。正規化飽和ドレイン電流ＩＤＳｉは
、ドリフト層長及びイオン密度とは無関係であり、チャ
ンネル長のみによって定まる。第２４図Ａ及びＢは、夫
々ドリフト層長、チャンネル長をパラメータとしたゲー
ト・バイアス電圧Ｖ，ｓと第１ピンチ・オフ電圧ＶＰｉ
の関係を示す図である。第２４図Ａ及びＢに示すように
、夫々ドリフト層り及びチャンネル層が長くなるに従っ
て、第１ピンチ・オフ電圧が増大する。

以１−の説明から判るように、本発明によれば、バルク
シリコンを出発物質としたシリコン・ケート・インプレ
ーナ処理技術を用いて、高電圧ＭＯＳ素子及び論理Ｎ−
ＭＯＣ素子を同一チップ上に集積することが出来る。更
に、本発明に係る高Ｔｉｔ圧Ｒ　（Ｒｅｃｅｓｓｅｄ　
）　Ｄ　（Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｉｏｎ　）　ｅ
　ＭＯＳは、ソース、チャンネル、ゲート及びドリフト
層領域間のセルファライメンが可能という特徴を有する
。

以し、本発明の好適実施例を説明したが、）１１業者は
本実施例に基づいて変形変更を行うことは容易である。

【図面の簡単な説明】

第１図及び第２図は夫々本発明に係るＭＯ３素子の断面
図及び平面図、第３図乃全εＢ　６図は本発明に係るＭ
Ｏ３素子を説明するための部分断面図及び図表、第７図
乃至第２１図は本発明に係るＭＯ３素子の製造方法を説
明するための断面図、第２２図乃至第２４図は本発明に
係るＭＯ３素子の電気的特性を示す図表である。 ｌＯ高電圧ＭＯ３素子 １２　ソース領域 １４　ドリフト層領域 １６　ドレイン領域 １８　論理Ｎ・ＭＯ３素子 ２０　チャンネル領域 ２２　バルクシリコン基板 ２３　ンース電極用金屈膜 ２７６− 三兵糸先ネ甫ＩＦ書　（自発） 昭和５７年５月２４日 特許庁長官　島　１）春　樹　殿 ＭＯ３素子の製造方法 ３、ｌ＃正をする者 事件との関係　特許出願人 住所　アメリカ合衆国オレゴン州９７０７？ビーバート
ンテクトロニクス牽インダストリアル−パーク、サウス
ウエス［・、カールブラウン−１’ライブ１４１５０名
称　テクトロニクス・インコーホレイテッド代表者　ア
ール・アラン・リーデイ・ジュニア国籍　アメリカ合衆
国 ４、代理人　〒１０４　（電話）０３−５４３−４６０
７明細書の発明の詳細な説明の欄 ６、補正の内容　　別紙のとおり 明細書の発明の詳細な説明の欄を以ドのように補正する
。 第１頁第一１１行〜第１２行： ［高電圧９０１．集積可能な］を、「各領域間を自己整
合するＭＯ３素ｒの」に女史する。 筋ヱー巨見１）爾： 「ある。」の次に、改行して、「本発明の目的は、ソー
ス、チャンネル、ゲート及びドリフト層領域間を自己整
合するＭＯ３素子の製造方法を提供することである。」
を加入する。 址士玖箪漣街： ｒ（ｒｅｃｅｓｓｅｄ−ｇａｔｅ）　Ｊを、ｒ　（ｒｅ
ｃｅｓｓｅｄ−ｇａｔｅ。 即ちシリコン基板の奥に入り込んだゲート）」に変更す
る。 鮭】ｌ蒸上Ｊ用： ｒＮ−ＭＯ３Ｊを、ｒＮ７Ｑ４Ｍｏ　Ｓ　（Ｎ　−ＭＯ
Ｓ）Ｊに変更する。 ［酸化、　、　、−ｔｅｃｈｎｏｌｏｇｙ）　　Ｊを、
［リセスド・ゲート２重拡散構造］に変更する。 第６頁呈互Ｍ： 「電圧である。」を、「電圧、ｌ’ｌｓａはシリコン基
板の不純物濃度である。」に変更する。 第６頁最刊： 「度である。」を、「度、■丁Ｈはゲートのしきい値電
圧である。」に変更する。 第７頁第６行： 「電圧」を、「電圧（ゲート電圧により誘起されたシリ
コン表面電子層がドレイン電圧によって逆方向にバイア
スされて、ピンチオフするときの電圧）」に変更する。 第７頁第９行： 「る。よりＳＩＪを、「る。即ち第１ピンチオフ電圧ｖ
Ｐ１はチャンネルピンチオフ電圧’ＤＳＡ□にドリフト
層の抵抗による電圧降下を加えたものになる。 ■Ｄ５工」に変更する。 第７頁下から第３行〜第２行： 「仕事関数の差Ｊを、「ゲート！極材料のフェルミレベ
ル 差」に変更する。 ＄９頁第７行〜第８行： 「定数である。」を、［定数、ＮＳＳはシリコン及び酸
化シリコンの境界（ｉｎｔｅｒｆａｃｅ）に存在する電
荷の濃度である。」 表Ｖ１頁第５行： 「ドレイン」の前ｔこ、［ここで、ＴＦはドリフト領域
のソース・フィールド・プレートとの間に存在するシリ
コン酸化膜の厚さである。」を加入する。 以−１− 特許出願人 テクトロニクス拳インコーポレイテッド代理人　弁理士
　森崎　俊明

Claims (1)

【特許請求の範囲】
1. リセスド・ゲート２重拡散構造を用いてソース、チャン
   ネル、ゲート及びドリフト層領域間を自己整合したこと
   を特徴とするＭＯＳ素子の製造方法。