CN100492661C - 具有长栅极和致密节距的场效应晶体管设计及其制造方法 - Google Patents

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Abstract

本发明公开了一种互补金属氧化物半导体场效应晶体管设计版图及制造方法，该场效应晶体管提供了长栅极和致密节距，其中栅接触直接位于栅极顶部，并使源接触和漏接触形成为与场效应晶体管的有源硅导体区外部的接触焊盘相接触的CA条。

Description

具有长栅极和致密节距的场效应晶体管设计及其制造方法
技术领域
本发明总体来说涉及一种设计有长栅极和致密节距的场效应晶体管(FET)，更具体而言，关于一种互补金属氧化物半导体场效应晶体管(CMOS FET)设计版图和制造方法，该场效应晶体管提供了长栅极和致密节距，其中栅接触直接位于栅极顶部，并使源接触和漏接触形成为与FET的RX(有源硅导体)区外部的接触焊盘相接触的CA条。
背景技术
在CMOS FET的当前技术发展水平，器件缩放比例问题正驱使器件设计的下一代减缓栅极长度缩放比例以最小化器件泄漏(leakage)。这要求修改CMOS FET设计版图以允许到源区和漏区的接触而不增加器件最小节距，器件最小节距相应于一个CMOS FET器件从源极通过栅极到漏极的长度。
图1图示了标准现有技术CMOS FET器件设计版图，其中示为Lpoly的多晶硅栅极的长度小于现有技术CMOS FET的节距的三分之一，该节距相应于一个CMOS FET器件从源极通过栅极到漏极的长度。图8图示了CMOS FET器件的节距，示为在相邻CMOS FET器件的两个规则和明确的特征之间延伸。在现有技术CMOS FET器件设计版图中，到源区和漏区的RX(有源硅导体)接触10内嵌，且栅接触12和接触焊盘14在RX区外部。
图1图示了4个具有由栅极G分开的交替的源区S和漏区D的CMOSFET器件的标准现有技术CMOS FET器件设计版图的顶部平面图，其中每个CMOS FET器件由连续的源区S、栅极G和漏区D形成。在典型电路版图中，一个CMOS FET器件的源区S形成相邻CMOS FET器件的漏区D，从而每个区标记为S/D。图1只是4个CMOS FET器件的示意性版图，且典型的现有技术集成电路IC设计将包括更多数目的CMOS FET器件。
在标准现有技术CMOS FET器件设计版图中，多晶硅栅极的长度Lpoly小于现有技术CMOS FET器件的节距的三分之一，如上所述，该节距相应于一个CMOS FET器件从源极通过栅极到漏极的长度。在现有技术CMOSFET器件设计版图中，到源/漏区S/D的RX(有源硅导体)接触10内嵌并将到源/漏区S/D的顶部。栅接触12将到栅极的侧面，且栅接触12和栅接触焊盘14交替地位于CMOS FET器件的相对侧上，并在RX区的外部。
发明内容
从而，本发明的主要目的是提供FET版图设计和制造方法，它们提供了具有长栅极和致密节距的FET。
本发明提供了常规FET的改进版图以支持长栅极长度同时不会增加地且不利地影响器件最小节距，这将会减少器件密度。根据本发明，栅接触直接位于栅极的顶部，且源接触和漏接触形成为与FET的有源硅导体(RX)区外部的接触焊盘相接触的CA条。制造工艺可以增加掩模以打开用于栅接触的栅极顶部的分隔件和用于接触CA条的栅极之间的分隔件，同时防止源/漏和栅极之间的短路。
附图说明
通过参照附图详细描述本发明几个具体实施例，关于设计有长栅极和致密节距的本发明的上述目标和优点将会更容易被本领域的技术人员理解，在全部几个图中相同元件被指定相同的参考标号，其中：
图1是标准现有技术CMOS FET器件设计版图的顶部平面图，其中多晶硅栅极的长度小于现有技术CMOS FET器件的节距的三分之一；
图2是根据具有长栅极和致密节距版图的本发明的CMOS FET器件设计版图的顶部平面图，其中多晶硅栅极的长度大于CMOS FET器件节距的三分之一；
图3图示了根据具有长栅极和致密节距版图的本发明的CMOS FET器件设计版图的一个实施例的侧视图；
图4是根据本发明的CMOS FET器件设计版图的实施例的顶部平面图，其中到源区S和到漏区D的接触延伸到内嵌(in-line)在CMOS FET器件一侧上的接触焊盘，也图示了在栅极顶部和栅极之间的打开分隔件的形成；
图5图示了在FINFET设计中的本发明的一个实施例的顶部平面图；
图6到8图示了制造关于具有长栅极和致密节距的FET设计版图的本发明的另外的实施例的连续的工艺步骤；
图9图示了典型的CMOS FET器件的结构，并在典型制造工艺的更详细描述中提到。
具体实施方式
图2图示了根据具有长栅极和致密节距版图的本发明的CMOS FET器件设计版图，其中多晶硅栅极的长度Lpoly大于CMOS FET器件的节距的三分之一，该节距相应于一个CMOS FET器件从源极通过栅极到漏极的长度。
图2图示了根据4个具有由栅极G分开的交替的源/漏区S/D的CMOSFET器件的本发明的CMOS FET器件设计版图的顶部平面图，其中每个CMOS FET器件由连续的源区S、栅极G和漏区D形成。图2只是4个CMOSFET器件的示意性版图，且典型的集成电路IC设计版图将包括更多数量的CMOS FET器件。
在图2中图示的本发明的CMOS FET器件设计版图中，到栅极的栅接触20内嵌，并将到栅极G的顶部。源/漏S/D接触22将到在RX区外部的源和漏的侧面，且S/D接触22和接触焊盘24交替地位于CMOS FET器件的相对侧面上。
在根据本发明的CMOS FET器件设计版图的可选实施例中，如图4所示的实施例，到源/漏区S/D的接触可以内嵌在CMOS FET器件的一侧上。
本发明的FET器件设计和版图提供了较长的栅极而无须增加FET器件的节距，且较长的栅极提供了改善的器件泄漏。
图3图示了根据具有长栅极和致密节距版图的本发明的CMOS FET器件设计版图的一个实施例的侧视图，其中多晶硅栅极的长度Lpoly大于CMOS FET器件节距的三分之一。图3图示了两个具有由栅极G隔开的交替的源/漏区S/D的CMOS FET器件，其中每个CMOS FET器件由连续的源区S、栅极G和漏极D形成，应该认识到典型的集成电路IC设计版图将包括更多数量的CMOS FET器件。
在图3所示的本发明的CMOS FET器件设计版图中，到栅极的栅接触30内嵌并形成到栅极G的顶部。源/漏S/D接触由带式(strap)越过栅极G之间的S/D区的顶部的长CA条32提供以提供到S/D区的较低阻抗的接触，且CA条延伸到RX区外部的S/D接触焊盘，该接触焊盘如图2中所示交替地位于CMOS FET器件的相对侧面上，或如图4所示内嵌在CMOS FET器件的一侧上。
图4图示了根据本发明的CMOS FET器件设计版图的实施例，其中接触/CA条40越过源/漏区S/D延伸并延伸到内嵌在CMOS FET器件一侧上的接触焊盘42。
图4也图示了分隔件44在栅极G上打开以提供延伸到栅极G顶部的接触条(contact bar)，和分隔件46在栅极之间打开以提供越过源/漏区S/D顶部延伸的接触条40。在制造延伸到栅极G顶部的接触条和越过源/漏区S/D顶部延伸的接触条40之前，图4的实施例形成栅极G的结构。制造工艺可以增加掩模以打开分隔件44、46而不会提供源/漏和栅极之间的短路。
图5图示了在FINFET设计中的本发明一个实施例的顶部平面图。FINFET包括双栅极MOSFET，该MOSFET包括用于沟道的非常薄的垂直Si层(Fin)，和两个栅极，一个栅极位于沟道的每一侧。术语“Fin”表示用作FET主体的半导体材料。两个栅极电连接使得它们用于调节沟道。因为两个栅极非常有效地终止了漏场电力线(drain field line)，防止漏电压被沟道的源端感知，在这样的结构中很大程度地抑制了短沟道效应。从而，关于漏电压和栅极长度的现有技术双栅极MOSFET的阈值电压的变化远小于具有相同沟道长度的常规单栅极结构的阈值电压的变化。
对于FinFET应用，提供具有可能用于器件主体的最薄单晶硅Fin的结构是有益的。然而，这使得源和漏区的接触相当困难。优选地，为了方便硅化物生长和金属接触方案设计，Fin的器件部分相当薄，源和漏区较厚。
与现有技术器件设计相对，本发明包括器件设计中的下列变化：
与图1的现有技术设计中的在栅极的侧面上相比，本发明的栅接触形成到栅极的顶部。
源和漏接触形成在RX(有源硅导体)岛的侧面上。
长接触CA条带式越过源和漏区以降低阻抗。
在制造工艺中可以使用额外的掩模以打开在栅极顶部上和在栅极之间的分隔件。
图6到8图示了制造关于具有长栅极和致密节距的FET设计版图的本发明的另外的实施例的连续的工艺步骤，其中在形成栅极结构之前，形成用于到S/D区的接触的CA接触条。图6图示了穿过硅衬底62顶上的氮化物盖层60并进入硅衬底蚀刻以在将来的FET器件之间形成沟道的第一工艺步骤。图7图示了其后的工艺步骤，其中用硅化钨(W)70填充在将来的FET器件之间的沟道以形成用于到S/D区的接触的CA接触条，且随后对该结构进行CMP(化学机械抛光)以除去氮化物盖层60。图8也图示了CMOSFET器件的节距，示为在相邻CMOS FET器件的两个规则和明确的特征，栅极的左边缘之间延伸。
图9是用于具有在下文所描述的标准工艺的FET器件的具体的栅极80的形成的图解说明。
图9图示了典型CMOS FET器件的结构，并在下面典型制造工艺的更详细描述中提到。IC结构90包括半导体衬底92、位于半导体衬底内的源/漏区94和位于半导体衬底92表面上的栅极结构96。每个栅极结构96包括栅极电介质98、导体100、电介质盖层102、电介质衬垫(liner)104和分隔件106。
结构90的半导体衬底92可以包括任何半导体材料，这些材料包括但不限于：Si、Ge、SiGe、SiC、SiGeC、GaAs、InAs、InP和所有其他III/V族半导体。半导体衬底92也可以包括有机半导体或分层半导体如Si/SiGe、绝缘体上的硅(SOI)或绝缘体上的SiGe(SGOI)。在本发明的一些实施例中，优选半导体衬底92由含Si半导体材料例如包含硅的半导体材料组成。半导体衬底92可以是掺杂的、不掺杂的，或者其中包含掺杂和不掺杂区。
半导体衬底92也可以包括第一掺杂(n-或p-)区和第二掺杂(n-或p-)区。这些掺杂区公知为“阱”。第一掺杂区和第二掺杂区可以是一样的，或者它们可以具有不同的电导率和/或掺杂浓度。
独立器件之间的沟道隔离区(trench isolation)已经典型地形成在半导体衬底中，本发明在这一点上利用了本领域技术人员所熟知的常规工艺。
如果栅极电介质98存在且是淀积的电介质的话，则它形成在包括半导体衬底92的结构90的整个表面上和绝缘区的顶上。栅极电介质98可以通过热生长工艺诸如氧化作用、氮化作用、或氮氧化合作用形成。可选地，栅极电介质98可以通过淀积工艺诸如化学气相淀积(CVD)、等离子辅助(plasma-assisted)CVD、原子层淀积(ALD)、蒸发作用(evaporation)、反应溅射、化学溶液淀积和其它类似淀积工艺形成。栅极电介质98也可以利用任何上述工艺的组合形成。
栅极电介质98由绝缘材料组成，这些绝缘材料包括但不限于：氧化物、氮化物、氮氧化物和/或包括金属硅酸盐和氮化金属硅酸盐的硅酸盐。在一个实施例中，优选由氧化物诸如SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3及其混合物组成栅极电介质98。
栅极电介质98的物理厚度可以改变，不过栅极电介质98具有从约0.5到约10nm的典型厚度，从约1到约3nm是更典型的厚度。
在形成栅极电介质98之后，利用公知的淀积工艺诸如物理气相淀积、CVD或蒸发作用，变成图9所示的多晶硅栅极导体100的多晶硅(即polySi)的覆盖层形成在栅极电介质98上。多晶硅的覆盖层可以是掺杂的或不掺杂的。如果掺杂，其可以采用原位(in-situ)掺杂淀积工艺来形成。可选地，掺杂多晶硅层可以通过淀积、离子注入和退火形成。多晶硅层的掺杂会改变形成的硅化金属栅极的功函数。掺杂物离子的示意例包括As、P、B、Sb、In、Al、Ga或其混合物。典型的离子注入量为1E14(＝1×1014)到1E16(＝1×1016)atoms/cm2或者更典型的是1E15到5E15 atoms/cm2。根据所用的淀积工艺，本发明中淀积的多晶硅层的厚度，即高度，可以改变。典型地，多晶硅层具有从约20到约180nm的垂直厚度，从约40到约150nm的厚度是更典型的。
在淀积多晶硅的覆盖层之后，利用诸如物理气相淀积或化学气相淀积的淀积工艺，在多晶硅栅极导体的覆盖层顶上形成电介质盖层102。电介质盖层102可以是氧化物、氮化物、氮氧化物或其任何组合。与将要在以下详细限定的分隔件106相比，电介质盖层102可以由不同的电介质材料组成。在一个实施例中，氮化物诸如Si3N4用做电介质盖层102。在又一个优选实施例中，电介质盖层102是诸如SiO2的氧化物。电介质盖层102的厚度即高度是从约10到约300nm，从约30到约140nm的厚度是更典型的。
随后通过光刻和蚀刻构图覆盖多晶硅层和电介质盖层以提供构图的栅极堆叠(stack)96。构图的栅极堆叠可以具有相同的尺寸即长度，或者它们可以具有可变的尺寸以改善器件性能。本发明的每个构图的栅极堆叠包括多晶硅栅极导体100和电介质盖层102。光刻步骤包括把光刻胶应用到电介质盖层的上表面、曝光光刻胶为所要的照射图案并利用常规的抗蚀显影剂显影曝光的光刻胶。利用一个或多个干法蚀刻步骤，光刻胶中的图案随后转移到电介质盖层和多晶硅的覆盖层。在一些实施例中，在图案已经被转移进电介质盖层后，可以除去构图的光刻胶。在其它实施例中，在蚀刻已经完成之后，除去构图的光刻胶。
可用在本发明中形成构图的栅极堆叠的适当的干法蚀刻工艺包括，但不限于：反应离子蚀刻、离子束蚀刻、等离子蚀刻或激光冲蚀(laser ablation)。所用的干法蚀刻工艺典型地选择下面的(underlying)栅极电介质98，所以这个蚀刻步骤不是典型地除去栅极电介质。然而在一些实施例中，这个蚀刻步骤可以用来除去不被栅极堆叠保护的部分栅极电介质98。湿法蚀刻工艺也可以用来除去不被栅极堆叠保护的部分栅极电介质98。
下一步，电介质衬垫104形成在包含硅的所有暴露表面上，该表面至少包括多晶硅栅极导体100。电介质衬垫104也可以延伸到半导体衬底92的水平表面上。电介质衬垫104可以包括任何包括氧化物、氮化物、氮氧化物和其任何组合的电介质材料。电介质衬垫104通过诸如氧化作用、氮化作用和氮氧化作用的热生长工艺形成。电介质衬垫104是薄层，其厚度典型地从约1到约50nm。
至少一个分隔件106形成在每个构图的栅极堆叠的暴露的侧壁上，以及电介质焊盘顶上。至少一个分隔件106由诸如氧化物、氮化物、氮氧化物和/或其任何组合的绝缘体组成，且典型地由与电介质衬垫104和电介质盖层102不同的材料构成。优选地，形成氮化物分隔件。至少一个分隔件106通过淀积和蚀刻形成。注意用在形成分隔件106的蚀刻步骤也可以把电介质衬垫104从衬底顶部除去使得暴露部分半导体衬底92。
分隔件106的宽度必须足够宽使得源和漏硅化物接触(将会顺序形成)不会侵占(encroach)栅极堆叠边缘的下面。典型地，当分隔件具有在底部测量的从约5到约80nm的宽度，源/漏硅化物不会侵占栅极堆叠边缘的下面。
在分隔件形成之后，在曝光部分，源/漏扩散区94形成进衬底92。利用离子注入和退火步骤，形成了源/漏扩散区94。退火步骤用于激活由先前注入步骤注入的掺杂物。本领域的技术人员熟知用于离子注入和退火的条件。
接着，在图9中所示的整个结构上形成包括共形(conformal)电介质层和平面电介质(未示出)的材料堆叠。首先形成共形电介质层，随后形成平面电介质层。共形电介质层包括任何包括氧化物、氮化物和/或氮氧化物的电介质材料。特别地，共形电介质层包括诸如Si3N4的氮化物。利用常规淀积工艺形成的共形电介质层，在淀积之后具有从约15到200nm的厚度。
在图9中所示的结构上形成共形电介质层之后，可以形成平面电介质层(未示出)。平面电介质层包括氧化物，诸如高密度氧化物或由TEOS淀积的氧化物。可选地，平面电介质层可以包括诸如硼掺杂硅酸盐玻璃(BSG)或磷掺杂硅酸盐玻璃(PSG)的掺杂硅酸盐玻璃、诸如氢化硅倍半氧烷(Hydrogen silsesquioxane)(HSQ)的可旋涂(spin-coatable)聚合体材料，或光刻胶。通过本领域技术人员所熟知的常规技术形成平面电介质层。在这一点上形成的平面电介质层的厚度可以根据所用材料的类型改变。典型地，平面电介质层具有从约50到约800nm的厚度。
虽然这里详细描述了关于设计有长栅极和致密节距的FET的本发明的几个实施例和变体，对于本领域的技术人员将会是明显的是，本发明的公开和教导将给出很多可选择的设计。

Claims (14)

1.一种具有长栅极和致密节距的场效应晶体管，包括：
场效应晶体管，包括把源区和漏区分隔开的栅极；
栅接触，直接位于该栅极顶部并向下延伸至该栅极；
源接触，包括越过源区延伸并延伸到在该场效应晶体管的有源硅导体区外的源接触焊盘的接触条；
漏接触，包括越过漏区延伸并延伸到在该有源硅导体区外的漏接触焊盘的接触条，
其中所述栅极在该源区和漏区之间延伸的长度大于该场效应晶体管的节距的三分之一，该节距相应于场效应晶体管从源区通过栅极到漏区的长度。
2.根据权利要求1所述的场效应晶体管，其中所述源接触和漏接触延伸到内嵌在该场效应晶体管一边上的相应的源和漏接触焊盘。
3.根据权利要求1所述的场效应晶体管，其中所述源接触焊盘和漏接触焊盘设置在场效应晶体管相对的边上。
4.根据权利要求1所述的场效应晶体管，包括双栅极场效应晶体管，该双栅极场效应晶体管包括限定场效应晶体管沟道的非常薄的垂直层，和两个栅极，每一个栅极分别在该场效应晶体管沟道的每一边上。
5.根据权利要求1所述的场效应晶体管，包括互补金属氧化物半导体场效应晶体管。
6.一种集成电路包括多个相邻的如权利要求1所述的场效应晶体管，其中每个场效应晶体管器件由连续的源区、栅极和漏区形成，且在该集成电路版图中，一个场效应晶体管器件的源区形成相邻场效应晶体管器件的漏区，使得每个区形成源/漏区。
7.一种制造具有长栅极和致密节距的场效应晶体管的方法，包括：
在集成电路中制造具有把源区和漏区分开的栅极的该场效应晶体管；
在该集成电路中形成直接在该栅极顶部并向下延伸至该栅极的栅接触；
形成源接触为越过源区延伸并延伸到在该场效应晶体管的有源硅导体区外的源接触焊盘的接触条；
形成漏接触为越过漏区延伸并延伸到在该场效应晶体管的有源硅导体区外的漏接触焊盘的接触条，
其中制造该场效应晶体管使得栅极在源区和漏区之间延伸的长度超过该场效应晶体管节距的三分之一，该节距相应于场效应晶体管从源区通过栅极到漏区的长度。
8.根据权利要求7所述的方法，包括在形成所述栅接触和越过源区和漏区延伸的接触条之前形成栅极结构，其中在该方法中采用掩模，从而打开所述栅极顶上的分隔件以提供延伸到该栅极顶部的接触，并打开栅极相对侧上的分隔件以提供越过所述源区和漏区延伸的接触条。
9.根据权利要求7所述的方法，其中在栅极结构形成之前，形成用于到所述源区的接触的接触条和用于到所述漏区的接触的接触条，包括：
穿过硅衬底顶上的氮化物盖层并进入该硅衬底蚀刻，以在场效应晶体管之间形成沟道；
用硅化钨填充场效应晶体管之间的沟道，以形成用于源区和漏区的接触条；
采用化学机械抛光除去氮化物盖层。
10.根据权利要求7所述的方法，包括制造该场效应晶体管使得所述源接触和漏接触延伸到内嵌在该场效应晶体管一侧上的相应的源接触焊盘和漏接触焊盘。
11.根据权利要求7所述的方法，包括制造该场效应晶体管使得源接触焊盘和漏接触焊盘位于该场效应晶体管的相对侧。
12.根据权利要求7所述的方法，包括制造双栅极场效应晶体管，该双栅极场效应晶体管包括限定场效应晶体管沟道的垂直层，和两个栅极，每一个栅极分别位于该场效应晶体管沟道的每一侧。
13.根据权利要求7所述的方法，包括制造互补金属氧化物半导体场效应晶体管。
14.根据权利要求7所述的方法，用于包括多个相邻场效应晶体管的集成电路，其中每个场效应晶体管器件由连续的源区、栅极和漏区形成，且在集成电路版图中，一个场效应晶体管器件的源区形成相邻场效应晶体管器件的漏区，使得每个区形成源/漏区。
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