CN117012777A - 用于标准单元半导体器件的电路单元 - Google Patents

Abstract

本公开涉及用于标准单元半导体器件的电路单元，包括：第一和第二FET器件，每一者包括：源极主体和漏极主体，每一者包括公共源极或漏极主体部分以及从公共源极或漏极主体部分突出的一组源极或漏极叉齿，一组沟道层，每一沟道层在一对源极叉齿和漏极叉齿之间延伸，以及栅极主体，该栅极主体包括公共栅极主体部分和从公共栅极主体部分突出的一组栅极叉齿。

Description

用于标准单元半导体器件的电路单元

技术领域

本公开涉及用于标准单元半导体器件的电路单元以及标准单元半导体器件。

背景技术

现代半导体器件加工涉及设计包括大量标准化电路单元(“标准单元”)的集成电路，所述标准化电路单元包括有源器件(诸如n型和p型场效应晶体管(nFET和pFET))的组合。有源器件之间的单元内和单元间信号布线可以由包括例如一组金属线和通孔的互连结构来提供。标准单元可以被设计成提供某种功能性、逻辑功能、存储功能等。在标准单元方法中，设计者可以相应地组合标准单元库中的各单元来设计具有所需功能的电路。

加工技术的进步使得诸如线间距、晶体管栅极长度和接触多晶硅间距(CPP)等重要器件参数得以持续缩放，从而使标准单元具有经降低的轨道高度和经提高的面积效率。

然而，经降低的轨道高度可能导致电路单元的相邻晶体管之间的pn分隔降低。经降低的pn分隔尤其可能使栅极形成复杂化，例如减少从nFET选择性地去除p型功函数金属(pWFM)的裕量。在不增加轨道高度的情况下增加pn分隔的一种办法是减小沟道宽度。在基于纳米片的FET(NSHFET)中，可以通过减小沟道纳米片的宽度来获得经减小的沟道宽度。然而，这可能导致性能降低，例如驱动电流降低。

发明内容

鉴于以上内容，本发明构思的目的是提供一种用于标准单元半导体器件的电路单元，其设计使得能够降低轨道高度，在减轻与经降低的PN分隔相关联的挑战同时的经降低的轨道高度。

根据第一方面，提供了一种用于标准单元半导体器件的电路单元。该电路单元包括第一FET器件。第一FET器件包括(第一)源极主体和(第一)漏极主体，每一者包括沿电路单元的第一布线轨道布置的(第一)公共源极主体部分或漏极主体部分以及从(第一)公共源极主体部分或漏极主体部分突出以限定与电路单元的平行于第一布线轨道的第二布线轨道的交叠的(第一)一组源极叉齿或漏极叉齿。第一FET器件还包括(第一)一组沟道层，每一沟道层在一对源极叉齿和漏极叉齿之间沿第二布线轨道延伸。第一FET器件还包括(第一)栅极主体，(第一)栅极主体包括沿电路单元的平行于第二布线轨道的第三布线轨道布置的(第一)公共栅极主体部分，第二布线轨道介于第一布线轨道和第三布线轨道之间，并且(第一)栅极主体还包括从(第一)公共栅极主体部分突出以限定与第二布线轨道和沟道层的交叠的一组栅极叉齿。

该电路单元还包括第二FET器件。第二FET器件包括(第二)源极主体和漏极主体，每一者包括沿第三布线轨道布置的(第二)公共源极主体部分或漏极主体部分，以及从(第二)公共源极主体部分或漏极主体部分突出以限定与第二布线轨道的交叠的(第二)一组源极叉齿或漏极叉齿。第二FET器件还包括(第二)一组沟道层，每一沟道层在一对源极叉齿和漏极叉齿之间沿第二布线轨道延伸。第二FET器件还包括(第二)栅极主体，(第二)栅极主体包括沿第一布线轨道布置的公共栅极主体部分和从(第二)公共栅极主体部分突出以限定与第二布线轨道和沟道层的交叠的一组栅极叉齿。

本发明的电路单元基于具有对应设计的两个FET器件，其中相应FET器件的公共栅极主体部分和公共源极主体部分/漏极主体部分可以布置在第二布线轨道的相对侧处。相应FET器件的(第一和第二)公共主体部分因此可以相对于其(第一和第二)公共源极主体部分/漏极主体部分在横向上偏移开。同时，相应FET器件的栅极叉齿可以相对于其源极叉齿和漏极叉齿在垂直上偏移开。这种偏移/非重叠栅极-到-源极/漏极设计允许使用更薄的栅极间隔物，或甚至完全省略栅极间隔物，这些栅极间隔物本来在常规FET器件的CPP中出现两次。

此外，由于第一FET器件的第一组沟道层和第二FET器件的第二组沟道两者都沿第二布线轨道布置(并且因此在沿FET器件沟道方向观察时彼此对准)，因此消除了常规设计中存在的沿单元的高度方向的PN分隔。此外，两个FET器件的相应栅极主体(即，第一和第二栅极主体)可以在它们可以沿分开的栅极轨道提供的意义上彼此解耦。这可以促进栅极形成，例如通过允许在第一和第二FET器件处独立且分开地沉积不同的栅极WFM。

第一FET器件的第一公共栅极主体部分和第二FET器件的第二公共栅极主体部分沿不同的布线轨道(分别是第三布线轨道和第一布线轨道)布置。对应地，第一FET器件的第一公共源极主体部分/漏极主体部分和第二FET器件的第二公共源极主体部分/漏极主体部分沿不同的布线轨道(分别是第一布线轨道和第三布线轨道)布置。这一组合使得第一和第二FET器件能够在沿单元的长度方向观察时以小间距来布置。

可以明白，第一和第二FET器件可以分别是n型FET和p型FET，或者反之。因此，电路单元可被用于实现互补金属氧化物半导体(CMOS)电路单元。然而，设想了电路单元也可以被用在包括相同导电类型的第一和第二FET器件的电路单元中。

如本文所使用的，术语“标准单元半导体器件”是指包括多个电路单元的半导体器件，每一单元被配置成提供特定功能性。单元的示例类型包括逻辑单元和存储器单元，诸如通常在标准单元库中找到的那些，包括例如NAND、NOR、D触发器、多路复用器，等等。

电路单元可以是单位单元，即定义最小功能单元(例如逻辑功能)。标准单元半导体器件可包括互连以提供所需功能的多个这样的单位单元，可能与具有其他功能的其他单位单元相组合。

如本文所使用的，术语“横向”表示与电路单元的延伸平面平行的取向或方向。电路单元(和标准单元半导体器件)可以包括基板，其中“横向”可以理解成与基板平行。术语“水平”可被用作“横向”的同义词。

如本文所使用的，术语“垂直”表示横向于横向/水平取向或方向的取向或方向，即横向于或垂直于电路单元(或基板)的延伸平面。

如本文所使用的，与源极/漏极/栅极相结合的术语“叉齿”是指源极/漏极/栅极主体的从公共源极/漏极/栅极主体部分在横向上突出到相应自由端的部分(例如，层状)。

如本文所使用的，术语“轨道高度”或“单元高度”是指沿横向于布线轨道的方向观察的单元尺寸。例如，三(3)个轨道的轨道或单元高度指示沿横向于布线轨道的方向观察的单元延伸是三(3)个(以轨道数量为单位)。相应地，术语“单元长度”可被用于表示沿布线轨道的方向(其平行于沟道层/FET器件的沟道方向)的尺寸。

如本文所使用的，术语“布线轨道”(或简言之“轨道”)在该词的正常意义上被用于表示水平延伸的几何轨道或巷道，其定义了与单元相关的导线形式的布线资源的定位或占位器。多个布线轨道通常被定义成彼此平行延伸并且具有均匀的间隔和节距。如本领域技术人员可以理解的，在标准单元半导体器件的设计阶段期间，布线轨道的存在指示可用于布线资源的位置。在实际电路单元中，如果要使用布线轨道所提供的布线资源，则可以沿布线轨道提供导线(例如，金属)，或者如果不使用布线轨道，则可以沿布线轨道提供虚设线(例如，绝缘材料)。一般而言，除非另有说明，否则沿给定轨道延伸的特征(例如，线)可以被理解成沿所述轨道延伸并与所述轨道重合的特征，即被容纳在布线轨道内。

在一些实施例中，电路单元还可包括将第一FET器件的第一公共源极主体部分和第一公共漏极主体部分分隔开的第一绝缘壁，以及将第二FET器件第二公共源极主体部分和第二公共漏极主体部分分隔开的第二绝缘壁。因此，第一/第二公共源极主体部分和漏极主体部分可以在物理和电气上彼此分隔开。第一和第二绝缘壁可以更具体地分别与第一栅极和第二栅极对准。

在一些实施例中，电路单元还可包括沿第二布线轨道布置并将第一FET器件的一组沟道层与第二FET器件的一组沟道层分隔开的第三绝缘壁。

因此，第一和第二组沟道层可以在物理和电气上彼此分隔开，如沿第二布线轨道看到的。当第一和第二FET具有互补的导电类型时，这可以是特别有利的。首先，第三绝缘壁可促进限制于相应FET器件的P型和N型外延。

第三绝缘壁可以将第一FET器件的第一公共漏极主体部分与第二FET器件的第二公共源极主体部分分隔开。因此，第一公共漏极主体部分和第二公共源极主体部分可以在物理和电气上彼此分隔开，如跨第二布线轨道看到的。可以使用分开的源极-漏极互连结构来提供源极-到-漏极连接。

在一些实施例中，第一和第二FET器件可以各自还包括：布置在相应FET器件的(第一或第二)源极叉齿之间的一组源极侧绝缘间隔物层(例如，第一FET器件的第一组源极侧绝缘间隔物层和第二FET器件的第二组源极绝缘间隔物层)以及布置在相应FET器件(第一或第二FET器件)的(第一或第二)漏极叉齿之间的空间中的一组漏极侧绝缘间隔物层(例如，第一FET器件的第一组漏极侧绝缘间隔物层和第二FET器件的第二组漏极绝缘间隔物层)，其中相应FET器件的每一(第一或第二)栅极叉齿布置在相应的一对(第一或二)源极侧和漏极侧绝缘间隔物层之间。因此，当沿沟道方向观察时，每一栅极叉齿可以被一对绝缘间隔物层包围。

在一些实施例中，相应FET器件的每一对源极和漏极叉齿可以布置成与相应沟道层齐平。因此，第一FET器件和第二FET器件可以包括第一器件级和第二器件级的交替布置，栅极叉齿布置在每一第一器件级中，并且其中在每一第二器件级中布置一对源极和漏极层叉齿以及沟道层。

在一些实施例中，电路单元可以是三轨道高度单元，第二布线轨道是中心轨道，并且第一和第三布线轨道是边缘轨道。因此，电路单元可以形成为具有上面讨论的相关优点的低轨道高度单元，诸如对沿单元高度方向的PN间距的要求放宽。

单元的中心轨道迹表示沿单元方向观察时相对于单元的中心位置/中间位置处的轨道。偏离中心的边缘轨道可以位于中心轨道的相对两侧，具有距中心轨道的相同间距。更具体而言，边缘轨道可以限定单元的最外侧轨道，即最接近单元边界的单元的轨道。

在一些实施例中，电路单元可以包括沿第一布线轨道布置的第一埋入式功率轨和沿第三布线轨道布置的第二埋入式功率轨。因此，电路单元可以被提供有供电电压，而无需在后道工序互连结构中分配单元的布线轨道或其他布线资源。埋入式功率轨可以嵌入(例如布置在相应沟槽中)电路单元的基板中。

在一些实施例中，电路单元还包括源极-漏极互连结构，源极-漏极互连结构包括耦合到第一FET器件的公共漏极主体部分和第二FET器件的公共源极主体部分的导线。因此，可以在第一和第二FET器件之间提供低电阻源极-到-漏极连接。源极-漏极互连结构可以有利地与包括第三绝缘壁的上述实施例相结合，其中互连结构可以在第三绝缘壁上互连FET器件的漏极和源极。

源极-漏极互连结构还可包括耦合到第一FET器件的公共漏极主体部分的第一通孔和耦合到第二FET器件的公共源极主体部分上的第二通孔，其中导线可以穿过第一通孔耦合到公共漏极主体部分并且穿过第二通孔耦合到公共源极主体部分。

第一和第二组沟道层可各自由含Si材料形成。沟道层可以例如形成为Si层或SiGe层。

在一些实施例中，第一和第二公共源极主体部分以及第一和第二公共漏极主体部分可以各自包括半导体材料。

公共源极和漏极主体部分可以各自是或包括外延半导体部分/外延地生长的半导体部分。公共源极和漏极主体部分可以合并相应主体的源极/漏极叉齿。

公共源极和漏极主体部分也可以或可替换地各自包括金属。公共源极和漏极主体部分可以各自是或包括金属体部分。在经组合的半导体-金属实施例中，每一公共源极和漏极主体部分可以包括合并相应主体的源极/漏极叉齿的半导体(子)部分和该半导体(子)部分上的金属(子)部分。金属(子)部分可以相对于(子)半导体部分形成环绕式触点。

根据第二方面，提供了一种包括相邻的第一电路单元和第二电路单元的标准单元半导体器件，第一电路单元和第二电路单元每一者是根据第一方面的或者根据任何实施例或其变型的电路单元，其中第一电路单元的第一FET器件的栅极主体和第二电路单元的第一FET器件的栅极主体沿横向于各布线轨道的第一栅极轨道布置，其中第一电路单元的第二FET器件的栅极主体和第二电路单元的第二FET器件的栅极主体沿平行于第一栅极轨道的第二栅极轨道布置，以及其中第二电路单元的第一布线轨道连续到第一电路单元的第一布线轨道。

因此，当沿单元高度方向观察时，第一和第二电路单元的相应的第一到第三布线轨道按以下顺序提供：第一单元的第三、第二和第一轨道，第二单元的第一、第二、第三轨道。因此，第二单元的第一和第二FET器件的布局可以相对于第一单元的第一和第二FET器件的布局呈镜像对称，其中第一和第二单元之间的单元边界限定对称轴。通过组合两个这样的单元，可以实现诸如NAND和NOR之类的多个逻辑功能。

如本文所使用的，术语“栅极轨道”(类似于术语“布线轨道”)用于表示几何轨道或平面，第一和第二单元的(第一/第二)FET器件的相应(第一/二)栅极主体可以沿着它被对准。

在一些实施例中，标准单元半导体器件还可包括沿第一电路单元的第一布线轨道和第二电路单元的第一布线轨道布置的第一埋入式功率轨、沿第一电路单元的第三布线轨道布置的第二埋入式功率轨、以及沿第二电路单元的第三布线轨道布置的第三埋入式功率轨。因此，第一和第二电路单元可以共享埋入式功率轨。埋入式功率轨可以嵌入(例如布置在相应沟槽中)标准单元半导体器件的基板中。结合第一方面讨论的埋入式功率轨的细节和优点相应地适用于第二方面的这些实施例。

在一些实施例中，标准单元半导体器件还可包括单元间绝缘壁，单元间绝缘壁布置在第一埋入式功率轨的顶部并沿第一埋入式功率轨延伸，以将第一电路单元的第一FET器件的公共源极主体部分和漏极主体部分与第二电路单元的第一FET器件的公共源极主体部分和漏极主体部分分隔开。因此，第一电路单元的第一FET的第一源极和漏极主体可以与第二电路单元的第一FET的第一源极和漏极主体在物理和电气上分隔开。单元间绝缘壁还可以提供与制造相关的优点，因为它可以在源极和漏极外延期间在第一和第二单元之间提供约束。

附图说明

通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。

图1是根据一些实施例的用于电路单元的FET器件的示意性透视图。

图2是根据一些实施例的电路单元的示意性俯视图。

图3是根据一些实施例的电路单元的示意性俯视图。

图4是根据一些实施例的标准单元半导体器件的第一和第二电路单元的示意性俯视图。

图5是配置成NAND门的第一和第二电路单元的示意性自顶向下视图。

图6是配置成NAND门的第一和第二电路单元的示意性自顶向下视图。

具体实施方式

图1示出了FET器件1，如本文所述，其可以用作电路单元的实施例中的构建块。

FET器件1包括一组沟道层10、源极主体20、漏极主体30和栅极主体40。

附图标记2示意性地表示支撑FET器件1的基板1。基板2可以是半导体基板，即包括例如Si、SiGe或Ge的至少一个半导体层的基板。基板2可以是单层半导体基板，例如由块状基板形成。然而，多层/复合基板2也是可能的，在块状基板上外延地生长的半导体层，或绝缘体上半导体(SOI)基板。如可明白的，基板2可以被绝缘层(例如，氧化硅或其他常规层间介电材料)覆盖，该绝缘层在FET器件2的下面和周围形成底部隔离。

在图1和随后的附图中，轴X表示第一横向或水平方向，Y表示横向于X的第二横向或水平方向，且Z表示垂直方向。XY平面平行于基板2的主延伸平面，而ZX平面和ZY平面与其垂直。

源极主体20包括公共源极主体部分22和一组在垂直上间隔开的源极叉齿24，源极叉齿224在Y方向上从公共源极主体部分222突出以限定相应远端自由端。公共源极主体部分22和源极叉齿24一起限定了源极主体20。

漏极主体30包括公共漏极主体部分32和一组在垂直上间隔开的漏极叉齿134。漏极叉齿34在Y方向上从公共漏极主体部分32突出以限定相应远端自由端。公共漏极主体部分32和漏极叉齿34一起限定了漏极主体30。

一组沟道层10包括一组在垂直上间隔开的沟道层或沟道层部分12。每一沟道层12在相应一对源极和漏极叉齿24、34之间在X方向上延伸。因此，每对源极和漏极叉齿24、34通过相应的沟道层12连接。更具体而言，如图1所示，每一沟道层12因此可以与相应一对源极和漏极叉齿24、34齐平。在所描绘的实施例中，源极和漏极叉齿24、34沿Y方向与沟道层12共同延伸(即，与沟道层12的宽度同延)。此外，沟道层12被示为终止于源极和漏极叉齿24、34处，其中源极和漏极叉齿24、34被布置成与相应沟道层12的相对端面接触。然而，可以设想，取决于例如用于形成源极和漏极叉齿24、34的特定工艺，源极和漏极叉齿24、34可以突出进入沿Y方向仅部分地延伸穿过沟道层12的腔中。

源极和漏极叉齿24、34以及沟道层12可以各自形成纳米片形状。纳米片可以例如具有(沿Y方向)7nm至30nm范围内的宽度和(沿Z方向)2nm至10nm范围内的厚度。

栅极主体40包括公共栅极主体部分42和一组在垂直上间隔开的栅极叉齿44。栅极叉齿44在与第二横向方向(图1的XYZ参考系中的负Y方向)相反的横向方向上从公共栅极主体部分142突出，以限定相应的远端自由端。栅极叉齿44延伸以与沟道层12交叠。沟道层12因此在栅极叉齿44上方和/或下方的空间中延伸。

第一源极、漏极和栅极主体中的每一者，连同其相应的公共主体部分和横向延伸的叉齿，可以相应地形成各自的叉状或E形主体(具有与叉齿的数量相对应的多个腿部)，其中栅极的叉状/E形面向与源极和漏极的叉状/E形相反的方向。

如图所示，FET器件10还可包括布置在源极叉齿24之间的一组源极侧绝缘间隔物层26和布置在漏极叉齿34之间的空间中的一组漏极侧绝缘间隔物层36。因此，当沿沟道方向观察时，每一栅极叉齿44可以与一对绝缘间隔物层26、36齐平并被其包围。

换言之，所描绘的FET器件10可以被定义成包括第一和第二器件级的交替布置，其中一对介电层部分26、36和栅极叉齿44被布置在每一第一器件级中，并且一对源极和漏极叉齿24、34以及沟道层12被布置在每一第二器件级中。

图1还示出了几何垂直平面P(平行于XZ平面)。平面P被定义成延伸穿过一组源极叉齿24、一组沟道层12和一组漏极叉齿34。如图所示，公共源极和漏极主体部分22、32以及公共栅极主体部分42被布置在平面P的相互相对的侧面处。这种设计，结合栅极叉齿44与源极和漏极层叉齿24、34之间的垂直偏移，允许源极/漏极主体20、30与栅极主体40之间的相互交叠被最小化。因此减少了对确保栅极主体40与源极和漏极主体20、30中的每一者之间的可靠的电气和电容分隔的绝缘栅极间隔物的需要。

沟道层12可以由半导体材料形成，诸如含Si半导体材料。沟道层12可以是例如Si或SiGe层(例如纳米片)。然而，这些材料仅仅是示例，并且可以设想也可以使用其他半导体，诸如Ge。

源极和漏极叉齿24、34可各自包括半导体材料。源极和漏极叉齿24、34可以是外延半导体源极和漏极叉齿24、34。源极和漏极层叉齿24、34可以例如由Si或SiGe形成在Si或SiGe沟道层112上。根据器件1的导电类型，源极和漏极叉齿24、34可以掺杂有n型或p型掺杂剂。

公共源极主体部分22和公共漏极主体部分32可以各自包括半导体材料。公共源极和漏极主体部分22、32可以例如形成为相应的外延半导体主体部分，例如是与源极和漏极层叉齿24、34相同的材料。例如，可以通过外延地生长源极/漏极材料以形成源极和漏极层叉齿24、34并继续该外延以使源极/漏极材料合并，来形成公共源极和漏极主体部分22、32，经合并的部分限定公共源极和漏极主体部分22、32的相应半导体部分。

公共源极和漏极主体部分22、32可替代地形成为含金属的主体部分，分别与经合并的半导体部分接触或者与源极和漏极层叉齿24、34的未合并的端部接触。因此，金属主体部分可以形成用于源极和漏极层叉齿24、34的经合并的半导体部分或未合并的端部的环绕式触点。示例金属包括W、Al、Ru、Mo或Co，但更一般地，可以使用常规上用作源极/漏极/触点材料的任何金属。主体部分22、32还可包括阻挡金属层，例如Ta或TaN。

绝缘间隔物层26、36可以包括氧化物或氮化物材料。介电层可以由SiGeO_x、SiO₂、SiN或(低k)SiCO形成。

图2是包括第一和第二FET器件100、200的组合的电路单元300的示意性自顶向下视图，每一者具有对应于图1中所示的FET器件1的设计。在图2中，附图标记1xy和2xy表示图1中的器件1的对应元素xy。对应元素的描述因此将不再重复。

X轴和Y轴分别对应于单元长度方向和单元高度方向。虚线B表示在高度方向上界定该单元的单元边界。附图标记302表示基板。FET器件100、200可以形成一对互补的FET器件。例如，第一FET器件100可以是例如p型FET，而第二FET器件200可以是n型FET，或反之。

单元300形成三轨道单元，即具有三个布线轨道的轨道高度的单元。T1、T2和T3指示第一、第二和第三布线轨道的位置。布线轨道T1-T3沿X方向延伸并且沿Y方向间隔开。布线轨道T1-T3彼此连续并且具有均匀的间隔和节距。布线轨道T1和T3可以表示为边缘轨道，而轨道T2可以表示为中心轨道或中间轨道。

第一FET器件100的第一公共源极主体部分122和第一公共漏极主体部分132各自沿第一布线轨道T1布置。第一组源极叉齿124和第一组漏极叉齿134(在自顶向下的视图中只能看到最顶部叉齿)沿Y方向分别从第一公共源极和漏极主体部分122、134在横向上突出。更具体而言，如在沿垂直方向(Z)观察时，源极和漏极叉齿124、134从公共源极和漏极主体部分122、132突出，以限定与第二布线轨道T2的交叠。源极和漏极叉齿124、134因此突出到第二布线轨道T2下方的位置或空间中。在所示的实施例中，源极和漏极叉齿124、134大致延伸到单元100的中心位置。然而，根据前面参考图1对源极和漏极叉齿124、134的讨论，源极和漏极叉齿124、134可以呈现更大的延伸，诸如穿过/跨过沟道层112的整个宽度尺寸。

第一FET器件100的第一公共栅极主体部分142沿第三布线轨道T3布置。栅极叉齿144(在自顶向下的视图中仅看到最顶部叉齿)沿负Y方向从第一公共栅极主体部分142在横向上突出。更具体而言，如在沿垂直方向(Z)观察时，栅极叉齿144从第一公共栅极主体部分142突出，以限定与第二布线轨道T2的交叠。栅极叉齿144因此突出到第二布线轨道T2下方的位置或空间中。如图所示，栅极叉齿144可以有利地沿沟道层112的整个宽度延伸。

第二FET器件200的第二公共源极主体部分222和第二公共漏极主体部分232各自沿第三布线轨道T3布置。第二组源极叉齿224和第二组漏极叉齿234(在自顶向下的视图中只能看到最顶部叉齿)沿负Y方向分别从第二公共源极和漏极主体部分222、234在横向上突出。更具体而言，如在沿垂直方向(Z)观察时，源极和漏极叉齿224、234从公共源极和漏极主体部分222、232突出，以限定与第二布线轨道T2的交叠。源极和漏极叉齿224、234因此突出到第二布线轨道T2下方的位置或空间中。源极和漏极叉齿124、134的相对于沟道层112的延伸的以上讨论对应地适用于第二组源极和漏极叉齿124、134和沟道层212。

第二FET器件200的第二公共栅极主体部分242沿第一布线轨道T1布置。栅极叉齿244(在自顶向下的视图中仅看到最顶部叉齿)沿Y方向从第二公共栅极主体部分242在横向上突出。更具体而言，如在沿垂直方向(Z)观察时，栅极叉齿244从第二公共栅极主体部分242突出，以限定与第二布线轨道T2的交叠。栅极叉齿244因此突出到第二布线轨道T2下方的位置或空间中。如图所示，栅极叉齿244可以有利地沿沟道层212的整个宽度延伸。

第一沟道层112和第二沟道层212各自沿第二布线轨道T2在相应一对源极和漏极叉齿124/134和224/234之间延伸。根据基于NSHFET的常规标准单元设计，N型和P型FET通常作为并联器件提供，沿不同的布线轨道或等效地不同的“鳍轨道”。作为对比，FET器件100、200的沟道层112和212沿同一布线轨道(T2)和同一鳍轨道“塌陷”。由此，可以减轻或避免常规低轨道高度单元中的PN分隔问题。此外，一方面，第一公共源极和漏极主体部分122/132和第二公共源极和漏极主体部分222/232，以及另一方面，第一公共栅极主体部分142和第二公共栅极主体部分242被布置在相对于第二布线轨道T2的相互相对的侧面处。这进一步允许第一和第二FET器件100、200沿X方向以相对小的间隔来布置，如可从图2理解的。

第一FET器件100的公共源极和漏极主体部分122、132可以如图所示被第一绝缘壁108分隔开。第二FET器件200的公共源极和漏极主体部分222、232可以被对应的第二绝缘壁208分隔开。绝缘壁108、208可以由诸如SiO₂、可流动CVD氧化物之类的氧化物材料或诸如SiN、SiNCO或SiCO之类的一些其他常规绝缘(低k)材料形成。

如图所示，单元300还可包括第三绝缘壁308，其沿第二布线轨道T2布置并且当沿第二布线轨道T2观察时将第一组沟道层110与第二组沟道层层120分隔开。第三绝缘壁308还可将第一公共漏极主体部分132与第二公共源极主体部分222分隔开。第三绝缘壁308可以便于将第一和第二FET器件100、200提供为互补导电类型的器件，因为第三绝缘壁308可以便于将P型和N型外延约束到相应FET器件100、200。第三绝缘壁308可以例如由SiGeO_x、SiO₂、SiN或(低k)SiCO形成。

第一FET器件100还可包括沿栅极叉齿144的远端布置的绝缘间隔物109，以在栅极叉齿144与公共源极和漏极主体部分122、132之间提供物理和电气分隔。绝缘间隔物109可以形成为沿一组沟道层110的侧壁间隔物层，并且在用于接收源极和漏极叉齿124、134的位置处设置有孔径或开口。间隔物109可以例如由结合第三绝缘壁308提及的材料示例中的任一者形成。在栅极叉齿144的栅极长度或宽度(沿X方向)使得在栅极叉齿44与公共源极主体部分122和/或漏极主体部分132之间限定交叠的情况下，绝缘间隔物109可能是有益的。换言之，如果栅极长度超过公共源极和漏极主体部分122、132之间的间隔(沿X方向)，则绝缘间隔物109可以确保在栅极叉齿144与公共源极和漏极部分122、132之间提供物理和电气分隔。第二FET器件200可以包括对应的绝缘间隔物209。

如图所示，单元300还可包括分别沿第一和第三布线轨道T1、T3布置的第一和第二埋入式功率轨(BPR)304、306。BPR 304、306被布置成限定与第一和第二布线轨道T1、T3的交叠并在第一和第二布线轨道T1、T3的方向(例如，X方向)上延伸。BPR 304、306可以如进一步示出的那样与单元300的各个边界B交叠。BPR 304、306可以形成在基板302中的相应沟槽中，以便被埋入或嵌入在其中。BPR 304、306可以形成为具有比布线轨道T1-T3更大的宽度(沿Y方向)，以实现经降低的IR下降。第一和第二功率轨中的一者可以例如被配置成提供VDD供电电压，而另一者提供VSS供电电压。BPR 304、306可以用绝缘层封盖，以允许与源极和漏极主体120、130、220、230选择性地接触。例如，在第一和第二FET器件100、200的源极和漏极主体中，只有第一源极主体122可以耦合到BPR 304(例如VDD)，并且只有第二漏极主体234可以耦合到BPR 306(例如VSS)。然而，其他耦合也是可能的，例如第一源极主体122耦合到BPR 304，并且第二漏极主体234耦合到设置在第三布线轨道T3中的VSS功率轨。

图3描绘了图2的单元300，其还设置有源极-漏极互连结构，包括通过邻接第一FET器件100的公共漏极主体部分132而耦合到公共漏极主体部分132的第一通孔310、通过邻接第二FET器件的公共源极主体部分222而耦合到公共源极主体部分222的第二通孔320、以及通过邻接第一和第二通孔310、320而耦合到第一和第二通孔310、320的导线330。导线330在横向于第二布线轨道T2的方向上(沿Y方向)延伸。源极-漏极互连结构因此可以在第三绝缘壁308上互连FET器件的漏极和源极主体130、220。因此，可以在第一和第二FET器件100、200之间提供低电阻源极-到-漏极连接。根据源极-漏极互连结构的替代示例，可以省略通孔，其中公共漏极和源极主体132、222可以仅通过与之邻接的导线来互连。

如上所述，布线轨道是限定布线资源的定位或位置占位器的几何轨道或巷道，布线轨道可以被导线占用也可以不被导线占用。因此并且如可从图2明白的，代替参考第一、第二和第三布线轨道，在此公开的电路单元的设计也可以参考第一、第二和第三几何垂直平面(彼此平行且等距地间隔开)来定义：第一FET器件100的公共源极和漏极主体部分122、132沿第一几何垂直平面(例如，平行于XZ平面)布置。公共栅极主体部分142沿平行于第一平面的第三几何垂直平面布置。第一FET器件100的一组沟道层110的每一沟道层112沿第二几何垂直平面延伸，该第二几何垂直平面平行于第一和第三平面并位于第一和第三平面之间。一组源极和漏极叉齿124、134从公共源极和漏极主体部分122、132突出(例如在Y方向上)，以限定与第二平面的交叠或相交。一组栅极叉齿144从公共栅极主体部分142突出(例如在负Y方向上)，以限定与第二平面的交叠或相交。第二FET器件200的公共源极和漏极主体部分222、232沿第三几何垂直平面布置。公共栅极主体部分242沿第一几何垂直平面布置。第二FET器件200的一组沟道层210的每一沟道层212沿第二几何垂直平面平行延伸。一组源极和漏极叉齿224、234从公共源极和漏极主体部分222、232突出(例如在负Y方向上)，以限定与第二平面的交叠或相交。一组栅极叉齿244从公共栅极主体部分242突出(例如在Y方向上)，以限定与第二平面的交叠或相交。

根据本公开的电路单元(诸如电路单元300)的制造工艺可以包括形成多个具有如图1所示的设计的FET器件1。这种FET器件1的制造工艺可以基于纳米片的多层堆叠的加工，例如在基板上以细长鳍结构的形状来被图案化。作为示例，该堆叠可包括Si和SiGe层的交替堆叠，其中Si层或SiGe层要形成沟道层。非沟道层的半导体材料可以由绝缘材料代替，诸如SiGeO_x、SiO₂、SiN或(低k)SiCO、SiC、SiCN、SiOCN、SiBCN、或SiBCNO。SiGeO_x、SiO₂的非沟道层可以例如通过选择性地氧化SiGe层或Si层来形成。另选地，该替换可以包括使用选择性蚀刻去除Si层或SiGe层，以在被去除层的位置处在鳍中形成纵向腔，并随后用绝缘材料填充鳍中由此形成的腔。根据另一示例，包括绝缘非沟道层和半导体沟道层的鳍结构可以通过将鳍结构图案化成多层SOI结构(例如Si/SiO₂/Si/SiO₂/Si/……)而直接形成。在任一情形中，鳍可以随后被嵌入在氧化物(例如，与非沟道层的绝缘材料不同的材料的STI氧化物)中。在被嵌入氧化物中之前，内衬可以共形地沉积在鳍上(例如，通过原子层沉积来沉积的SiN层)。源极和漏极主体随后可以通过选择性地在鳍结构的需要公共源极和漏极主体部分的一侧处在嵌入氧化物中开出“源极沟槽”和“漏极沟槽”来形成。然后可以从源极沟槽和漏极沟槽各向同性地蚀刻沟道层，以在沟道层中形成源极腔和漏极腔。如果存在内衬，也可以首先从源极沟槽和漏极沟槽将内衬开口。然后，可以通过从沟道层的暴露在源极腔和漏极腔中的表面部分外延地生长源极/漏极材料来形成包括源极叉齿(在源极腔和漏极腔内)以及公共源极和漏极主体部分(在源极沟槽和漏极沟槽中)的源极和漏极主体。此后，可以通过在鳍结构的相对侧上形成栅极沟槽、从栅极沟槽各向同性地蚀刻非沟道层以在非沟道层中形成栅极腔、以及随后在栅极腔和栅极沟槽中沉积栅极堆叠(例如，栅极电介质、一个或多个WFM以及栅极电极材料)，来以对应的方式形成栅极主体。如果鳍结构已经设置有上述内衬，则保留在鳍结构的与栅极腔相对的一侧上的内衬可以形成与绝缘内衬109相对应的绝缘内衬层。

设想了可以沿多个平行鳍结构中的每一者形成多个这样的FET器件。在源极/漏极外延之前，例如通过在每个鳍中形成切口并用绝缘壁材料填充切口，可以沿每个鳍结构形成与上述第三绝缘壁相对应的绝缘壁。

图4是标准单元半导体器件或集成电路400的第一和第二相邻电路单元300、300’的自顶向下视图。单元300、300’各自对应于图3的单元300，但其中单元300’的布局相对于单元300是镜像的，边界B作为对称轴。类似的附图标记用于第一和第二单元300、300’的元素，但添加了撇号或上标来指代第二单元300’的元素。因此，前面关于单元300的具有参考符号xyz的元素的任何讨论相应地适用于单元300’的具有参考标号xyz’的元素。

如上所述，T1-T3表示第一单元300的布线轨道，或者更具体地，表示标准单元半导体器件400的与第一单元300交叠/沿第一单元300延伸的布线轨道。相应地，T1’-T3’表示第二单元300’的布线轨道，或者更具体地，表示标准单元半导体器件400的与第二单元300’交叠/沿第二单元300’延伸的布线轨道。布线轨道T1’-T3’(与轨道T1-T3一样)沿X方向延伸并且沿Y方向间隔开。布线轨道T1’-T3’彼此连续并且具有均匀的间隔和节距。布线轨道T1’和T3’可以表示为边缘轨道，而轨道T2’可以表示为中心轨道或中间轨道。布线轨道T1’-T3’与布线轨迹T1-T3连续，但(由于镜像对称)布线轨道在图4的自顶向下方向(即负Y方向)上的顺序是T3、T2、T1、T1’、T2’、T3’。

第一单元300的第一FET器件100的栅极主体140和第二单元300’的第一FET器件100’的栅极主体140’沿横向于布线轨道T1-T3’(中的任一者)的第一公共几何栅极轨道G1布置。相应地，第一单元300的第二FET器件200的栅极主体240和第二单元300’的第二FET器件200’的栅极主体240’沿平行于第一栅极轨道G1的第二公共几何栅极轨道G2(或者换言之，横向于布线轨道T1-T3’中的任一者)布置。

如图所示，器件400还可包括第一、第二和第三BPR 304、306、306’。BPR 304和306如参考图2所述，沿布线轨道T1和T3布置。然而，如图4所示，BPR 304进一步沿单元边界B延伸，并且具有宽度尺寸(沿Y方向)，使得BPR 304限定了与第一布线轨道T1和T1’中的每一者的交叠。因此，BPR 304是在单元300和300’之间共享的或公共的。同时，第三BPR 306’沿第三布线轨道T3’布置。因此，BPR 304、306’被布置成限定与布线轨道T1’和T3’的交叠并在布线轨道T1’和T3’的方向(例如，X方向)上延伸。

尽管没有作为单独的特征示出，但为了不使附图过于模糊，器件400还可以包括垂直取向的单元间绝缘壁，该绝缘壁布置在与单元300、300’之间的单元边界B相对应的位置处在BPR 306的顶部上并沿BPR 306延伸。单元间绝缘壁可以将第一FET器件100的公共源极和漏极主体部分120、130与第一FET器件100’的公共源极和漏极主体部分120’、130’分隔开。单元间绝缘壁可以例如由SiGeO_x、SiO₂、SiN或(低k)SiCO形成。

单元300、300’的FET器件100、200、100’、200’可以使用互连结构来互连，该互连结构包括导线(水平取向，平行于XY平面)和导电通孔(垂直取向，垂直于XY平面)，以实现各种电路功能。互连结构可以包括用于单元间布线的导线和通孔以及用于单元内布线的导线和通孔。互连结构可以例如包括设置在布线轨道T1-T3’中的一者或多者中的导线。例如，布线轨道T1中的导线可以通过着落在主体120的顶表面上的通孔而耦合到公共源极/漏极主体120。作为另一示例，布线轨道T2中的导线可以通过着落在主体140/240的顶表面(例如，其顶部栅极叉齿)上的(相应)通孔耦合到栅极主体140和/或240。作为又一示例，横向于布线轨道T1-T3’延伸的导线330和/或330’可以通过相应的通孔对310、320或310’、320’耦合到源极和漏极主体130、220和/或130’、230’。

虽然布线轨道T1-T3’可以指金属-1(M1)级的布线轨道(以及其中的导线因此指M1级的导线)，但用于单元300和300’之间的信号路由的导线可以在更高的金属级(例如M2或M3)和/或低于M1级的级中提供，有时被称为线的中间工序(MOL)或M0B级(M0A指的是“触点级”，即源极、漏极和栅极主体的级)。

现在将参考图5-6描述可以使用单元300、300’实现的逻辑门的两个示例。在这些示例中，附图包括交叉的正方形，以指示将相应的导线连接到相应的下层结构的通孔。在这些示例中，第一FET器件100、100’是p型FET，而第二FET器件200、200’是n型FET。

图5示出了一个示例，其中图4的单元300、300’被配置成实现NAND门，例如2输入NAND。导线502将第二FET器件200的源极主体与第一FET器件100的漏极主体和第一FET器件100’的漏极主体互连。导线504将第二FET器件200的漏极主体与第二FET器件200’的漏极主体互连。导线506和506’分别互连第一和第二FET器件100、200的栅极主体以及第一和第二FET器件100’、200’的栅极主体。例如，如图所示，导线506可以在导线502上延伸并跨过导线502，但是导线502在导线506上延伸并跨过导线506的相反布置也是可能的。通孔VB指示用于将单元300、300’连接到BPR(例如BPR 304和306’)的通孔的可能位置。

图6示出了一个示例，其中图4的单元300、300’被配置成实现NOR门，例如2输入NOR。导线602将第二FET器件200的源极主体与第一FET器件100的漏极主体和第二FET器件200’的漏极主体互连。导线604将第一FET器件100的源极主体与第一FET器件100’的源极主体互连。导线606和606’分别互连第一和第二FET器件100、200的栅极主体以及第一和第二FET器件100’、200’的栅极主体。通孔VB指示用于将单元300、300’连接到BPR(例如BPR 304、306和306’)的通孔的可能位置。

在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

Claims (13)

1.一种用于标准单元半导体器件的电路单元，包括：

第一场效应晶体管FET器件，包括：

源极主体和漏极主体，每一者包括沿所述电路单元的第一布线轨道布置的公共源极主体部分或漏极主体部分，以及从所述公共源极主体部分或漏极主体部分突出以限定与所述电路单元的平行于所述第一布线轨道的第二布线轨道的交叠的一组源极叉齿或漏极叉齿，

一组沟道层，每一沟道层在一对源极叉齿和漏极叉齿之间沿所述第二布线轨道延伸，以及

栅极主体，所述栅极主体包括沿所述电路单元的平行于所述第二布线轨道的第三布线轨道布置的公共栅极主体部分，所述第二布线轨道介于所述第一布线轨道和所述第三布线轨道之间，并且所述栅极主体还包括从所述公共栅极主体部分突出以限定与所述第二布线轨道和所述沟道层的交叠的一组栅极叉齿；

以及第二FET器件，包括：

源极主体和漏极主体，每一者包括沿所述第三布线轨道布置的公共源极主体部分或漏极主体部分，以及从所述公共源极主体部分或漏极主体部分突出以限定与所述第二布线轨道的交叠的一组源极叉齿或漏极叉齿，

一组沟道层，每一沟道层在一对源极叉齿和漏极叉齿之间沿所述第二布线轨道延伸，以及

栅极主体，包括沿所述第一布线轨道布置的公共栅极主体部分，和从所述公共栅极主体部分突出以限定与所述第二布线轨道和所述沟道层的交叠的一组栅极叉齿。

2.根据权利要求1所述的电路单元，其特征在于，还包括将所述第一FET器件的各公共源极主体部分和漏极主体部分分隔开的第一绝缘壁，以及将所述第二FET器件的各公共源极主体部分和漏极主体部分分隔开的第二绝缘壁。

3.根据前述权利要求中的任一项所述的电路单元，其特征在于，还包括沿所述第二布线轨道布置并将所述第一FET器件的所述一组沟道层与所述第二FET器件的所述一组沟道层分隔开的第三绝缘壁。

4.根据前述权利要求中的任一项所述的电路单元，其特征在于，所述第一FET器件和所述第二FET器件各自还包括：布置在相应FET器件的各源极叉齿之间的一组源极侧绝缘间隔物层和布置在相应FET器件的各漏极叉齿之间的空间中的一组漏极侧绝缘间隔物层，其中相应FET器件的每一栅极叉齿被布置在相应一对源极侧绝缘间隔物层和漏极侧绝缘间隔物层之间。

5.根据前述权利要求中的任一项所述的电路单元，其特征在于，每对源极叉齿和漏极叉齿与相应沟道层齐平地布置。

6.根据前述权利要求中的任一项所述的电路单元，其特征在于，所述电路单元是三轨道高度单元，所述第二布线轨道是中心轨道，且所述第一布线轨道和所述第三布线轨道是边缘轨道。

7.根据前述权利要求中的任一项所述的电路单元，其特征在于，所述电路单元包括沿所述第一布线轨道布置的第一埋入式功率轨和沿所述第三布线轨道布置的第二埋入式功率轨。

8.根据前述权利要求中的任一项所述的电路单元，其特征在于，还包括源极-漏极互连结构，所述源极-漏极互连结构包括耦合到所述第一FET器件的公共漏极主体部分和所述第二FET器件的公共源极主体部分的导线。

9.根据前述权利要求中的任一项所述的电路单元，其特征在于，所述沟道层由含Si层形成。

10.根据前述权利要求中的任一项所述的FET器件，其特征在于，所述源极叉齿和漏极叉齿包括半导体材料，并且所述公共源极主体部分和漏极主体部分包括半导体材料和/或金属。

11.一种包括相邻的第一电路单元和第二电路单元的标准单元半导体器件，第一电路单元和第二电路单元每一者是根据权利要求1-10中的任一项所述的电路单元，

其中所述第一电路单元的第一FET器件的栅极主体和所述第二电路单元的第一FET器件的栅极主体沿横向于各布线轨道的第一栅极轨道布置，

其中所述第一电路单元的第二FET器件的栅极主体和所述第二电路单元的第二FET器件的栅极主体沿平行于所述第一栅极轨道的第二栅极轨道布置，以及

其中所述第二电路单元的第一布线轨道连续到所述第一电路单元的第一布线轨道。

12.根据权利要求11所述的标准单元半导体器件，其特征在于，还包括沿所述第一电路单元的第一布线轨道和所述第二电路单元的第一布线轨道布置的第一埋入式功率轨、沿所述第一电路单元的第三布线轨道布置的第二埋入式功率轨、以及沿所述第二电路单元的第三布线轨道布置的第三埋入式功率轨。

13.根据权利要求12所述的标准单元半导体器件，其特征在于，还包括单元间绝缘壁，所述单元间绝缘壁布置在所述第一埋入式功率轨的顶部并沿所述第一埋入式功率轨延伸，以将所述第一电路单元的第一FET器件的公共源极主体部分和漏极主体部分与所述第二电路单元的第一FET器件的公共源极主体部分和漏极主体部分分隔开。