DE102018107724A1 - RRAM-Speicherzelle mit mehreren Filamenten - Google Patents

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Abstract

In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung, die ein erstes Element eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM) und ein zweites RRAM-Element aufweist, die innerhalb einer dielektrischen Struktur über einem Substrat angeordnet sind. Das erste RRAM-Element weist eine erste verbundene Elektrode auf, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist. Das zweite RRAM-Element weist eine zweite verbundene Elektrode auf, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist. Eine Steuervorrichtung ist innerhalb des Substrats angeordnet und weist einen ersten Anschluss, der mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist, und einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, auf.

Description

  • VERWEIS AUF VERWANDTE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nummer 62/552,078 , eingereicht am 30. August 2017, deren Inhalte hiermit durch Bezugnahme in ihrer Gesamtheit aufgenommen sind.
  • ALLGEMEINER STAND DER TECHNIK
  • Viele moderne elektronische Vorrichtungen enthalten einen elektronischen Speicher, der dazu ausgestaltet ist, Daten zu speichern. Der elektronische Speicher kann ein flüchtiger Speicher oder ein nichtflüchtiger Speicher sein. Ein flüchtiger Speicher speichert Daten, wenn er mit Strom versorgt wird, während ein nichtflüchtiger Speicher (non-volatile memory - NVM) auch dann imstande ist, Daten zu speichern, wenn die Stromversorgung ausgesetzt wird. Ein resistiver Direktzugriffsspeicher (resistive random access memory - RRAM) ist aufgrund seiner einfachen Struktur und seiner Kompatibilität mit Herstellungsprozessen für CMOS-Logik ein vielversprechender Kandidat für eine nächste Generation nichtflüchtiger Speicher.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung erschließen sich am besten aus der folgenden ausführlichen Beschreibung in Zusammenschau mit den beigefügten Figuren. Man beachte, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können der Klarheit der Erörterung halber willkürlich vergrößert oder verkleinert sein.
    • 1 stellt eine schematische Ansicht einiger Ausführungsformen einer Speicherschaltung dar, die eine Zelle eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM) mit mehreren RRAM-Elementen aufweist.
    • 2 stellt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist, die entsprechend dazu ausgestaltet sind, ein leitfähiges Filament auszubilden.
    • 3 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
    • 4 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips dar, der einen Logikbereich und einen eingebetteten Speicherbereich, der eine RRAM-Zelle mit mehreren RRAM-Elementen umfasst, aufweist.
    • 5 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
    • 6 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
    • 7 stellt eine schematische Ansicht einiger Ausführungsformen einer Speicheranordnung dar, die RRAM-Zellen aufweist, die entsprechend mehrere RRAM-Elemente umfassen.
    • 8A-8B stellen einige Ausführungsformen von Betriebsbedingungen einer Speicherschaltung dar, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
    • 9-17 stellen Querschnittsansichten einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
    • 18 stellt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Realisieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Nachstehend werden konkrete Beispiele von Bauteilen und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich nur Beispiele und sollen nicht einschränkend sein. Beispielsweise kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und zweite Merkmal in direktem Kontakt ausgebildet sind, und auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und zweiten Merkmal ausgebildet sein können, derart dass das erste und zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsziffern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und begründet, für sich genommen, keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen.
  • Ferner können hierin der Einfachheit der Beschreibung halber räumlich relative Begriffe, wie etwa „unterhalb“, „unter“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen, benutzt werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) so zu beschreiben wie in den Figuren dargestellt. Die räumlich relativen Begriffe sollen unterschiedliche Ausrichtungen der Vorrichtung bei Benutzung oder Betrieb, zusätzlich zu der Ausrichtung, die in den Figuren abgebildet ist, einschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder mit anderen Ausrichtungen), und die hierin benutzten räumliche Relationen beschreibenden Wörter können ebenso entsprechend ausgelegt werden.
  • Eine Zelle eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM) umfasst typischerweise eine Schicht aus einem dielektrischen Material mit hohem k-Wert, die zwischen leitfähigen Elektroden angeordnet ist, die innerhalb eines Back-End-of-the-Line- (BEOL-) Stapels angeordnet sind. Die RRAM-Zelle ist dazu ausgestaltet, basierend auf einem Prozess eines reversiblen Schaltens zwischen Widerstandszuständen zu funktionieren. Dieses reversible Schalten wird durch selektives Ausbilden eines leitfähigen Filaments durch die Schicht aus dielektrischem Material mit hohem k-Wert hindurch ermöglicht. Beispielsweise kann die Schicht aus dielektrischem Material mit hohem k-Wert, die normalerweise isolierend ist, durch Anlegen einer Spannung über die leitfähigen Elektroden hinweg, leitend gemacht werden, um ein leitfähiges Filament auszubilden, das sich durch die Schicht aus dielektrischem Material mit hohem k-Wert hindurch erstreckt. Eine Schicht aus dielektrischem Material mit hohem k-Wert, die einen ersten (z. B. hohen) Widerstand aufweist, entspricht einem ersten Datenzustand (z. B. einer logischen „0“), und eine Schicht aus dielektrischem Material mit hohem k-Wert, die einen zweiten (z. B. niedrigen) Widerstand aufweist, entspricht einem zweiten Datenzustand (z. B. einer logischen „1“).
  • Der Widerstand der Schicht aus dielektrischem Material mit hohem k-Wert basiert auf einer Größe des leitfähigen Filaments. Beispielsweise verleiht ein leitfähiges Filament, das eine erste Größe (z. B. Breite) aufweist, der RRAM-Zelle einen anderen Widerstand als ein leitfähiges Filament, das eine andere, zweite Größe aufweist. Die Größe eines leitfähigen Filaments kann auf einer Spannung und/oder einem Strom basieren, die/der benutzt wird, um innerhalb der Schicht aus dielektrischem Material mit hohem k-Wert ein anfängliches leitfähiges Filament auszubilden. Jedoch ermöglicht das leitfähige Filament - da die Spannung und/oder der Strom, die/der benutzt wird, um das anfängliche Filament auszubilden, begrenzt ist - nur eine begrenzte Verringerung eines Widerstands der RRAM-Zelle, was zu einer Beeinträchtigung der Leistung führen kann. Beispielsweise ergibt eine begrenzte Verringerung des Widerstands eine RRAM-Zelle, die Hochwiderstandsdatenzustände aufweist, die einen Strom begrenzen, der benutzt werden kann, um die RRAM-Zelle auszulesen. Ein Begrenzen des Stroms, der benutzt werden kann, um die RRAM-Zelle auszulesen, hat eine geringe Differenz der Leseströme (d. h. eines Lesestromfensters) zwischen einem ersten Datenzustand (z. B. einer „0“) und einem zweiten Datenzustand (z. B. einer „1“) zur Folge. Die geringe Differenz der Leseströme erschwert es, Datenzustände aus einer RRAM-Zelle genau auszulesen.
  • Die vorliegende Offenbarung betrifft in verschiedenen Ausführungsformen eine Speicherschaltung, die eine RRAM-Zelle aufweist, die mehrere RRAM-Elemente umfasst, die entsprechend dazu ausgestaltet sind, ein leitfähiges Filament auszubilden. Die Speicherschaltung weist ein erstes RRAM-Element auf, das innerhalb einer dielektrischen Struktur über einem Substrat angeordnet ist und das eine erste verbundene Elektrode aufweist, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist. Ein zweites RRAM-Element ist ebenfalls innerhalb der dielektrischen Struktur angeordnet und weist eine zweite verbundene Elektrode auf, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist. Die erste verbundene Elektrode ist elektrisch mit der zweiten verbundenen Elektrode gekoppelt. Das elektrische Koppeln des ersten und zweiten RRAM-Elements ermöglicht, dass Leseströme, die einen einzelnen Datenzustand beschreiben, sowohl durch das erste als auch durch das zweite RRAM-Element erzeugt werden können. Durch Kombinieren der Leseströme, um den einzelnen Datenzustand zu beschreiben, wird ein Gesamtlesestrom der Speicherzelle vergrößert, und eine Leistungsbeeinträchtigung aufgrund eines begrenzten Widerstands eines einzelnen leitfähigen Filaments wird abgeschwächt.
  • 1 stellt eine schematische Ansicht einiger Ausführungsformen einer Speicherschaltung 100 dar, die eine Zelle eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM) aufweist, die mehrere RRAM-Elemente umfasst.
  • Die Speicherschaltung 100 umfasst eine RRAM-Zelle 102, die dazu ausgestaltet ist, unter Benutzung separater RRAM-Elemente 104a-104b, die mit einer Steuervorrichtung 112 gekoppelt sind, einen einzelnen Datenzustand (z. B. eine logische „0“ oder „1“) zu speichern. Die RRAM-Zelle 102 umfasst ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b. Das erste RRAM-Element 104a ist zwischen einem ersten Anschluss der Steuervorrichtung 112 und einer ersten Bitleitung BL1 gekoppelt, und das zweite RRAM-Element 104b ist zwischen dem ersten Anschluss der Steuervorrichtung 112 und einer zweiten Bitleitung BL2 gekoppelt. Die Steuervorrichtung 112 umfasst ferner einen zweiten Anschluss, der mit einer Sourceleitung SL gekoppelt ist, und einen dritten Anschluss, der mit einer Wortleitung WL gekoppelt ist. In einigen zusätzlichen Ausführungsformen kann die RRAM-Zelle 102 ein oder mehrere zusätzliche RRAM-Elemente aufweisen (z. B. so, dass die RRAM-Zelle 102 drei oder mehr RRAM-Elemente aufweist), die zwischen dem ersten Anschluss der Steuervorrichtung 112 und einer oder mehreren zusätzlichen Bitleitungen geschaltet sind.
  • Das erste RRAM-Element 104a umfasst eine erste verbundene Elektrode 106a, die mit dem ersten Anschluss der Steuervorrichtung 112 gekoppelt ist, und eine erste getrennte Elektrode 110a, die mit der ersten Bitleitung BL1 gekoppelt ist. Die erste verbundene Elektrode 106a ist durch eine erste Datenspeicherungsschicht 108a von der ersten getrennten Elektrode 110a getrennt. Das zweite RRAM-Element 104b umfasst eine zweite verbundene Elektrode 106b, die mit dem ersten Anschluss der Steuervorrichtung 112 gekoppelt ist, und eine zweite getrennte Elektrode 110b, die mit der zweiten Bitleitung BL2 gekoppelt ist. Die zweite verbundene Elektrode 106b ist durch eine zweite Datenspeicherungsschicht 108b von der zweiten getrennten Elektrode 110b getrennt. Die erste Bitleitung BL1 und die zweite Bitleitung BL2 sind ferner mit einem Erfassungselement 114 (z. B. einem Leseverstärker) gekoppelt, das dazu ausgestaltet ist, einen einzelnen Datenzustand (d. h. ein einzelnes Datenbit) der RRAM-Zelle 102 von der ersten Bitleitung BL1 und der zweiten Bitleitung BL2 zu lesen.
  • Bei Betrieb wird innerhalb jedes der separaten RRAM-Elemente 104a-104b entsprechend ein leitfähiges Filament ausgebildet, so dass die RRAM-Zelle 102 mehrere leitfähige Filamente umfasst. Beispielsweise wird in der ersten Datenspeicherungsschicht 108a ein erstes leitfähiges Filament ausgebildet, und innerhalb der zweiten Datenspeicherungsschicht 108b wird ein zweites leitfähiges Filament ausgebildet. Da das erste RRAM-Element 104a und das zweite RRAM-Element 104b beide mit der Steuervorrichtung 112 verbunden sind, sind das erste RRAM-Element 104a und das zweite RRAM-Element 104b imstande, während eines Lesevorgangs separate Leseströme zu erzeugen, die zusammen den einzelnen Datenzustand beschreiben, der in der RRAM-Zelle 102 gespeichert ist.
  • Beispielsweise bewirkt eine Spannung VSL , die an die Sourceleitung SL angelegt wird, dass das erste RRAM-Element 104a und das zweite RRAM-Element 104b separate Leseströme Ir1 und Ir2 erzeugen, die entsprechend proportional zu der Spannung VSL sind (z. B. Irn = VSL/Rn, wobei Rn der Widerstand des ersten RRAM-Elements 104a oder des zweiten RRAM-Elements 104b ist). Die separaten Leseströme Ir1 und Ir2 beschreiben entsprechend einen Datenzustand der RRAM-Zelle 102, so dass ein gesammelter Lesestrom, der von der RRAM-Zelle 102 ausgegeben wird, ungefähr gleich dem Zweifachen des Lesestroms (d. h. 2VSL/R1) ist, der durch das erste RRAM-Element 104a oder das zweite RRAM-Element 104b erzeugt wird. Daher ist die RRAM-Zelle 102 dazu ausgestaltet, einen gesammelten Lesestrom zu erzeugen, der größer ist als die separaten Leseströme, um der RRAM-Zelle 102 ein verbessertes Lesestromfenster zu verleihen.
  • 2 stellt eine Querschnittsansicht einiger Ausführungsformen einer Speicherschaltung 200 dar, die eine RRAM-Zelle aufweist, die mehrere RRAM-Elemente umfasst.
  • Die Speicherschaltung 200 umfasst eine Steuervorrichtung 112, die innerhalb eines Substrats 202 angeordnet ist. In verschiedenen Ausführungsformen kann die Steuervorrichtung 112 einen MOSFET, einen Bipolartransistor (bi-polar junction transistor - BJT), einen Transistor mit hoher Elektronenbeweglichkeit (high electron mobility transistor - HEMT) oder eine ähnliche Vorrichtung umfassen. Die Steuervorrichtung 112 weist einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. In einigen Ausführungsformen, in denen die Steuervorrichtung 112 einen MOSFET umfasst, kann der erste Anschluss einen Drainbereich 204a umfassen, der zweite Anschluss kann einen Sourcebereich 204b umfassen, und der dritte Anschluss kann eine Gateelektrode 204d umfassen, die durch ein Gatedielektrikum 204c von dem Substrat 202 getrennt ist. In einigen Ausführungsformen kann die Steuervorrichtung 112 zwischen Isolationsbereichen 206 (z. B. Flachgrabenisolationsbereichen) innerhalb des Substrats 202 angeordnet sein.
  • Über dem Substrat 202 befindet sich eine dielektrische Struktur 208. In einigen Ausfiihrungsformen umfasst die dielektrische Struktur 208 eine untere Zwischendielektrikums-(inter-level dielectric - ILD-) Schicht 210 und eine obere ILD-Schicht 218 über der unteren ILD-Schicht 210. Die untere ILD-Schicht 210 umgibt eine untere Verbindungsschicht 212, die unter einer RRAM-Zelle 102 liegt, die von der oberen ILD-Schicht 218 umgeben ist In einigen Ausführungsformen kann die untere Verbindungsschicht 212 einen Metalldraht umfassen, der durch eine oder mehrere zusätzliche untere Verbindungsschichten, die leitfähige Drähte, leitfähige Durchkontaktierungen und/oder leitfähige Kontakte umfassen, von dem Substrat 202 getrennt ist. In derartigen Ausführungsformen steht eine Durchkontaktierung an einer Stelle, die von Außenrändern des Metalldrahts zurückgesetzt ist, mit einer Unterseite des Metalldrahts in Kontakt. In einigen Ausführungsformen kann die untere Verbindungsschicht 212 Kupfer, Wolfram, Aluminium oder dergleichen umfassen.
  • Die RRAM-Zelle 102 umfasst ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b. Das erste RRAM-Element 104a umfasst eine erste verbundene Elektrode 106a, die durch eine erste Datenspeicherungsschicht 108a von einer ersten getrennten Elektrode 110a getrennt ist. Die erste getrennte Elektrode 110a ist ferner mit einer ersten oberen Durchkontaktierung 216a gekoppelt. Das zweite RRAM-Element 104b umfasst eine zweite verbundene Elektrode 106b, die durch eine zweite Datenspeicherungsschicht 108b von einer zweiten getrennten Elektrode 110b getrennt ist. Die zweite getrennte Elektrode 110b ist ferner mit einer zweiten oberen Durchkontaktierung 216b gekoppelt. Die erste Datenspeicherungsschicht 108a ist durch einen von Null verschiedenen Abstand von der zweiten Datenspeicherungsschicht 108b getrennt. In einigen Ausführungsformen können die erste obere Durchkontaktierung 216a und die zweite obere Durchkontaktierung 216b Kupfer, Wolfram, Aluminium oder dergleichen umfassen.
  • Die untere Verbindungsschicht 212 ist dazu ausgestaltet, die erste verbundene Elektrode 106a des ersten RRAM-Elements 104a und die zweite verbundene Elektrode 106b des zweiten RRAM-Elements 104b elektrisch zu verbinden. In einigen Ausführungsformen kann die untere Verbindungsschicht 212 sich durchgehend von unmittelbar unterhalb des ersten RRAM-Elements 104a bis nach unmittelbar unterhalb des zweiten RRAM-Elements 104b erstrecken.
  • Bei Betrieb kann innerhalb der ersten Datenspeicherungsschicht 108a selektiv ein erstes leitfähiges Filament 214a ausgebildet werden, und innerhalb der zweiten Datenspeicherungsschicht 108b kann selektiv ein zweites leitfähiges Filament 214b ausgebildet werden. Das erste leitfähige Filament 214a bewirkt, dass die erste Datenspeicherungsschicht 108a einen Widerstand aufweist, der einen Datenzustand (z. B. eine logische „1“) der RRAM-Zelle 102 definiert. In ähnlicher Weise bewirkt das zweite leitfähige Filament 214b, dass die zweite Datenspeicherungsschicht 108b einen Widerstand aufweist, der ebenfalls den gleichen Datenzustand (z. B. eine logische „1“) der RRAM-Zelle 102 definiert. Da das erste RRAM-Element 104a und das zweite RRAM-Element 104b durch die untere Verbindungsschicht 212 verbunden sind, sind das erste RRAM-Element 104a und das zweite RRAM-Element 104b imstande, separate Leseströme auszugeben, die zusammen den Datenzustand beschreiben, der in der RRAM-Zelle 102 gespeichert ist, und verleihen dadurch der RRAM-Zelle 102 ein verbessertes Lesestromfenster.
  • Auch wenn 2 eine RRAM-Zelle 102 darstellt, bei der ein erstes RRAM-Element 104a durch eine untere Verbindungsschicht 212 mit einem zweiten RRAM-Element 104b gekoppelt ist, versteht es sich, dass die offenbarte Speicherzelle nicht auf derartige Ausgestaltungen beschränkt ist. Vielmehr kann das erste RRAM-Element 104a über ein beliebiges leitfähiges Element, das einen elektrischen Pfad zwischen der ersten Datenspeicherungsschicht 108a und der zweiten Datenspeicherungsschicht 108b ausbildet, mit dem zweiten RRAM-Element 104b gekoppelt sein. Beispielsweise kann in einigen alternativen Ausführungsformen, die untenstehend in 3 gezeigt werden, eine offenbarte Speicherschaltung 300 eine erste Datenspeicherungsschicht 108a aufweisen, die durch ein leitfähiges Element, das eine gemeinsame Elektrode umfasst, mit der zweiten Datenspeicherungsschicht 108b gekoppelt ist.
  • Die Speicherschaltung 300 umfasst eine RRAM-Zelle 102, die ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b aufweist. Das erste RRAM-Element 104a umfasst eine erste Datenspeicherungsschicht 108a, die zwischen einer gemeinsamen Elektrode 310 und einer ersten getrennten Elektrode 110a angeordnet ist. Die erste getrennte Elektrode 110a ist ferner mit einer ersten oberen Durchkontaktierung 216a gekoppelt. Das zweite RRAM-Element 104b umfasst eine zweite Datenspeicherungsschicht 108b, die zwischen der gemeinsamen Elektrode 310 und einer zweiten getrennten Elektrode 110b angeordnet ist. Die zweite getrennte Elektrode 110b ist ferner mit einer zweiten oberen Durchkontaktierung 216b gekoppelt.
  • Die gemeinsame Elektrode 310 erstreckt sich durchgehend in einer vertikalen Richtung zwischen einer unteren Verbindungsschicht 212 und der ersten und zweiten Datenspeicherungsschicht 108a und 108b. Die gemeinsame Elektrode 310 erstreckt sich auch durchgehend in einer horizontalen Richtung zwischen der ersten Datenspeicherungsschicht 108a und der zweiten Datenspeicherungsschicht 108b. In einigen Ausführungsformen können die erste Datenspeicherungsschicht 108a und die zweite Datenspeicherungsschicht 108b in direktem Kontakt mit einer oberen Oberfläche der gemeinsamen Elektrode 310 stehen. In einigen Ausführungsformen kann die gemeinsame Elektrode 310 einen unteren Bereich 310a und einen oberen Bereich 310b, der sich seitlich über gegenüberliegende Seitenwände des unteren Bereichs 310a hinaus erstreckt, umfassen.
  • In einigen Ausführungsformen kann die gemeinsame Elektrode 310 eine andere Materialzusammensetzung aufweisen als die darunter liegende untere Verbindungsschicht 212. Beispielsweise kann die gemeinsame Elektrode 310 Titan und/oder Tantal umfassen, während die untere Verbindungsschicht 212 Kupfer und/oder Aluminium umfassen kann. In einigen Ausführungsformen (nicht gezeigt) kann die gemeinsame Elektrode 310 seitlich durch die untere ILD-Schicht 210 von einer Durchkontaktierung getrennt sein, so dass die gemeinsame Elektrode 310 und die Durchkontaktierung durch eine horizontale Ebene geschnitten werden, die parallel zu einer oberen Oberfläche des Substrats 202 ist.
  • 4 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 400 dar, der einen Logikbereich und einen eingebetteten Speicherbereich, der eine RRAM-Zelle mit mehreren RRAM-Elementen umfasst, aufweist.
  • Der integrierte Chip 400 umfasst ein Substrat 202, das einen Logikbereich 402 und einen eingebetteten Speicherbereich 404 umfasst. Über dem Substrat 202 ist eine dielektrische Struktur 208 angeordnet. Die dielektrische Struktur 208 umfasst mehrere gestapelte ILD-Schichten 406, die durch Ätzstoppschichten 408 getrennt sind. In einigen Ausführungsformen können die mehreren gestapelten ILD-Schichten 406 eine oder mehrere aus einer Oxidschicht, einer dielektrischen Schicht mit niedrigem k-Wert, einer dielektrischen Schicht mit ultraniedrigem k-Wert oder dergleichen umfassen. In einigen Ausführungsformen können die Ätzstoppschichten 408 ein Nitrid (z. B. Siliciumnitrid), ein Carbid (z. B. Siliciumcarbid) oder dergleichen umfassen.
  • Der Logikbereich 402 umfasst eine Transistorvorrichtung 410, die innerhalb des Substrats 202 angeordnet ist. Die Transistorvorrichtung 410 umfasst einen Sourcebereich 410a, einen Drainbereich 410b, der durch einen Kanalbereich von dem Sourcebereich 410a getrennt ist, und eine Gatestruktur 410g über dem Kanalbereich. In einigen Ausführungsformen kann die Transistorvorrichtung 410 einen High-k+Metal-Gate- (HKMG-) Transistor umfassen. Der Sourcebereich 410a ist mit ersten mehreren Verbindungsschichten gekoppelt, die von der dielektrischen Struktur 208 umgeben sind. Die ersten mehreren Verbindungsschichten umfassen einen leitfähigen Kontakt 412, leitfähige Drähte 414 und leitfähige Durchkontaktierungen 416. In einigen Ausführungsformen können die ersten mehreren Verbindungsschichten Kupfer, Wolfram, Aluminium oder dergleichen umfassen.
  • Der eingebettete Speicherbereich 404 umfasst eine Steuervorrichtung 112, die innerhalb des Substrats 202 angeordnet ist. Die Steuervorrichtung 112 ist über zweite mehrere Verbindungsschichten mit einer RRAM-Zelle 102 gekoppelt. Die RRAM-Zelle 102 umfasst ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b. Die zweiten mehreren Verbindungsschichten umfassen eine untere Verbindungsschicht 212, die elektrisch mit dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b gekoppelt ist. Das erste RRAM-Element 104a und das zweite RRAM-Element 104b sind entlang einer horizontalen Ebene angeordnet, die eine der leitfähigen Durchkontaktierungen 416 der ersten mehreren Verbindungsschichten schneidet.
  • 5 stellt eine Querschnittsansicht einiger zusätzlicher Ausführungsformen eines integrierten Chips 500 dar, der eine RRAM-Zelle aufweist, die mehrere RRAM-Elemente umfasst.
  • Der integrierte Chip 500 umfasst eine RRAM-Zelle 102, die über einer unteren Verbindungsschicht 212 innerhalb einer unteren ILD-Schicht 210 angeordnet ist. Die RRAM-Zelle 102 umfasst ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b. Das erste RRAM-Element 104a weist eine erste verbundene Elektrode 502a auf, die durch eine erste Datenspeicherungsschicht 108a, die einen veränderbaren Widerstand aufweist, von einer ersten getrennten Elektrode 110a getrennt ist. In einigen Ausführungsformen kann die erste verbundene Elektrode 502a eine Sperrschicht 502a1 (z. B. Titannitrid, Tantalnitrid oder dergleichen) und eine Metallschicht 502a2 (z. B. Titan, Tantal oder dergleichen) umfassen. In einigen Ausführungsformen kann das erste RRAM-Element 104a ferner eine erste Deckschicht 504a zwischen der ersten Datenspeicherungsschicht 108a und der ersten getrennten Elektrode 110a und/oder eine erste Hartmaskenschicht 506a über der ersten getrennten Elektrode 110a umfassen.
  • Das zweite RRAM-Element 104b weist eine zweite verbundene Elektrode 502b auf, die durch eine zweite Datenspeicherungsschicht 108b, die einen veränderbaren Widerstand aufweist, von einer zweiten getrennten Elektrode 110b getrennt ist. In einigen Ausführungsformen kann die zweite verbundene Elektrode 502b eine Sperrschicht 502b1 (z. B. Titannitrid, Tantalnitrid oder dergleichen) und eine Metallschicht 502b2 umfassen. In einigen Ausführungsformen kann das zweite RRAM-Element 104b ferner eine zweite Deckschicht 504b zwischen der zweiten Datenspeicherungsschicht 108b und der zweiten getrennten Elektrode 110b und/oder eine zweite Hartmaskenschicht 506b über der zweiten getrennten Elektrode 110b umfassen. In einigen Ausführungsformen können auf gegenüberliegenden Seiten der ersten getrennten Elektrode 110a und der zweiten getrennten Elektrode 110b Seitenwandabstandhalter 510 angeordnet sein.
  • In einigen Ausführungsformen ist über der unteren ILD-Schicht 210 und der unteren Verbindungsschicht 212 eine untere Isolierschicht 508 angeordnet. In einigen Ausführungsformen umfassen die erste verbundene Elektrode 502a und die zweite verbundene Elektrode 502b entsprechend eine sich horizontal erstreckende untere Oberfläche, die über der unteren Isolierschicht 508 angeordnet ist, und einen Vorsprung, der von der sich horizontal erstreckenden unteren Oberfläche nach außen vorsteht und sich durch die untere Isolierschicht 508 hindurch zu der unteren Verbindungsschicht 212 erstreckt.
  • In einigen Ausführungsformen können die erste verbundene Elektrode 502a, die erste getrennte Elektrode 110a, die zweite verbundene Elektrode 502b und die zweite getrennte Elektrode 110b ein Metall, wie etwa Tantal (Ta), Titan (Ti) oder dergleichen, umfassen. In einigen Ausführungsformen können die erste Datenspeicherungsschicht 108a und die zweite Datenspeicherungsschicht 108b ein oder mehrere dielektrische Materialien mit hohem k-Wert, wie etwa Titan-Aluminium-Oxid, Hafnium-Tantal-Oxid, Zirconium-Lanthan-Oxid oder dergleichen, umfassen. In einigen Ausführungsformen können die erste Deckschicht 504a und die zweite Deckschicht 504b ein Metall (wie z. B. Titan (Ti), Hafnium (Hf), Platin (Pt), Aluminium (Al) oder dergleichen) oder ein Metalloxid (wie z. B. Titanoxid (TiO), Hafniumoxid (HfO), Zirconiumoxid (ZrO), Germaniumoxid (GeO), Caesiumoxid (CeO) oder dergleichen) umfassen. In einigen Ausführungsformen können die erste Hartmaskenschicht 506a und die zweite Hartmaskenschicht 506b Siliciumoxynitrid (SiON), Siliciumdioxid (SiO2) oder PE-SiN oder dergleichen umfassen. In einigen Ausführungsformen können die Seitenwandabstandhalter 510 ein Nitrid (z. B. Siliciumnitrid oder Siliciumoxynitrid), ein Oxid (z. B. Siliciumdioxid) oder dergleichen umfassen.
  • Über dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b ist eine obere ILD-Schicht 218 angeordnet. Die obere ILD-Schicht 218 umgibt eine erste obere Verbindungsstruktur 514a, die auf der ersten getrennten Elektrode 110a angeordnet ist, und eine zweite obere Verbindungsstruktur 514b, die auf der zweiten getrennten Elektrode 110b angeordnet ist. Die oberen Verbindungsstrukturen 514a und 514b umfassen entsprechend eine obere Durchkontaktierung 216a und 216b und einen oberen Draht 516a und 516b. In einigen Ausführungsformen kann die obere ILD-Schicht 218 durch eine obere Isolierschicht 512 von dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b getrennt sein. In einigen Ausführungsformen kann die obere Isolierschicht 512 Siliciumnitrid, Siliciumoxid oder dergleichen umfassen.
  • 6 stellt eine Querschnittsansicht einiger Ausführungsformen eines integrierten Chips 600 dar, der eine RRAM-Zelle umfasst, die mehrere RRAM-Elemente umfasst.
  • Der integrierte Chip 600 umfasst eine Steuervorrichtung 112, die innerhalb eines Substrats 202 angeordnet ist. Die Steuervorrichtung 112 umfasst einen Drainbereich 204a, der durch einen Kanalbereich von einem Sourcebereich 204b getrennt ist. Eine Gateelektrode 204d ist durch ein Gatedielektrikum 204c von dem Kanalbereich getrennt.
  • Über dem Substrat 202 ist eine untere ILD-Struktur 602 angeordnet. Von der unteren ILD-Struktur 602 sind mehrere Verbindungsschichten umgeben, die leitfähige Kontakte 412, leitfähige Drähte 414 und leitfähige Durchkontaktierungen 416 umfassen. Die leitfähigen Drähte 414 umfassen eine Sourceleitung SL, die einen ersten Verbindungsdraht umfasst, der elektrisch mit dem Sourcebereich 204b gekoppelt ist. In einigen Ausführungsformen kann die Sourceleitung SL in einer zweiten Metalldrahtschicht angeordnet sein, die über einen Kontakt, eine erste Metalldrahtschicht und eine erste Metalldurchkontaktierungsschicht mit dem Sourcebereich 204b verbunden ist. Die leitfähigen Drähte 414 umfassen ferner eine Wortleitung WL, die einen zweiten Verbindungsdraht umfasst, der elektrisch mit der Gateelektrode 204d gekoppelt ist. In einigen Ausführungsformen kann die Wortleitung WL in der ersten Metalldrahtschicht angeordnet sein, die über einen Kontakt mit der Gateelektrode 204d verbunden ist.
  • Über der unteren ILD-Struktur 602 ist eine RRAM-Zelle 102 angeordnet. Die RRAM-Zelle 102 umfasst ein erstes RRAM-Element 104a und ein zweites RRAM-Element 104b. Das erste RRAM-Element 104a und das zweite RRAM-Element 104b sind durch die mehreren Verbindungsschichten direkt mit dem Drainbereich 204a verbunden. Das erste RRAM-Element 104a ist ferner über eine erste obere Verbindungsstruktur 514a mit einer ersten Bitleitung BL1 gekoppelt, und das zweite RRAM-Element 104b ist ferner über eine zweite obere Verbindungsstruktur 514b mit einer zweiten Bitleitung BL2 gekoppelt.
  • Auch wenn der integrierte Chip 600 die Wortleitung WL, die Sourceleitung SL, die erste Bitleitung BL1 , die zweite Bitleitung BL2 und die RRAM-Zelle 102 als auf bestimmten Höhen innerhalb eines BEOL-Stapels befindlich darstellt, versteht es sich, dass die Position dieser Elemente nicht auf diese dargestellten Positionen beschränkt ist. Vielmehr können sich die Elemente an anderen Stellen innerhalb eines BEOL-Stapels befinden. Beispielsweise kann die RRAM-Zelle 102 sich in einigen alternativen Ausführungsformen zwischen einem zweiten und dritten Metallverbindungsdraht befinden.
  • 7 stellt eine schematische Ansicht einiger Ausführungsformen einer Speicherschaltung 700 dar, die mehrere RRAM-Zellen aufweist, die entsprechend mehrere RRAM-Elemente umfassen.
  • Die Speicherschaltung 700 umfasst eine Speicheranordnung 702, die mehrere RRAM-Zellen 102 aufweist. Die mehreren RRAM-Zellen 102 sind innerhalb der Speicheranordnung 702 in Reihen und/oder Spalten angeordnet. Die mehreren RRAM-Zellen 102 innerhalb einer Reihe sind mit einer Wortleitung WL1 -WLm wirkgekoppelt. Die mehreren RRAM-Zellen 102 innerhalb einer Spalte sind mit zwei oder mehr Bitleitungen BL1 -BL2n und einer Sourceleitung SL1 -SLn wirkgekoppelt.
  • Eine Steuervorrichtung 112, die einen Zugangstransistor umfasst, ist mit einem ersten RRAM-Element 104a und einem zweiten RRAM-Element 104b innerhalb einer entsprechenden der mehreren RRAM-Zellen 102 gekoppelt. In einigen Ausführungsformen weist das erste RRAM-Element 104a eine erste verbundene Elektrode, die mit der Steuervorrichtung 112 gekoppelt ist, und eine erste getrennte Elektrode, die mit einer ersten Bitleitung BL2n-1 gekoppelt ist, auf, während das zweite RRAM-Element 104b eine zweite verbundene Elektrode, die mit der Steuervorrichtung 112 gekoppelt ist, und eine zweite getrennte Elektrode, die mit einer zweiten Bitleitung BL2n gekoppelt ist, aufweist. Die Steuervorrichtung 112 weist ferner ein Gate, das mit einer Wortleitung WL1 -WLm gekoppelt ist, und eine Source, die mit einer Sourceleitung SL1 -SLn gekoppelt ist, auf.
  • Die Speicheranordnung 702 ist mit einer Hilfsschaltungsanordnung gekoppelt, die dazu ausgestaltet ist, Daten aus mehreren RRAM-Zellen 102 auszulesen und/oder Daten in diese zu schreiben. In einigen Ausführungsformen umfasst die Hilfsschaltungsanordnung einen Wortleitungsdecoder 704, einen Bitleitungsdecoder 706, eine Erfassungsschaltungsanordnung 708, die einen oder mehrere Leseverstärker umfasst, einen Sourceleitungsdecoder 710 und/oder eine Steuereinheit 712. Der Wortleitungsdecoder 704 ist dazu ausgestaltet, selektiv ein Signal (z. B. einen Strom und/oder eine Spannung) an eine der Wortleitungen WL1 -WLm anzulegen, der Bitleitungsdecoder 706 ist dazu ausgestaltet, selektiv ein Signal an eine oder mehrere der mehreren Bitleitungen BL1 -BL2n anzulegen, und der Sourceleitungsdecoder 710 ist dazu ausgestaltet, selektiv ein Signal an eine oder mehrere der mehreren Sourceleitungen SL1 -SLn anzulegen, und zwar basierend auf einer Adresse ADDR, die von der Steuereinheit 712 empfangen wird. Durch das selektive Anlegen von Signalen an die Wortleitungen WL1 -WLm, die Bitleitungen BL1 -BL2n und/oder die Sourceleitungen SL1 -SLn ist die Hilfsschaltungsanordnung imstande, an ausgewählten der mehreren RRAM-Zellen 102 Formier-, Einschalt-, Ausschalt- und Lesevorgänge durchzuführen.
  • 8A-8B stellen einige Ausführungsformen von Betriebsbedingungen einer Speicherschaltung (z. B. der Speicherschaltung 100) dar, die eine RRAM-Zelle umfasst, die mehrere RRAM-Elemente aufweist, die entsprechend dazu ausgestaltet sind, ein leitfähiges Filament auszubilden.
  • 8A stellt eine schematische Ansicht 800 einer RRAM-Zelle 102 dar, die mehrere RRAM-Elemente 104a und 104b aufweist, die mit einem Drainanschluss D einer Steuervorrichtung 112 verbunden sind, die eine Transistorvorrichtung umfasst. Wie in der schematischen Ansicht 800 gezeigt, kann bei Betrieb der RRAM-Zelle 102 eine erste Bitleitungsspannung VBL1 an eine erste Bitleitung BL1 angelegt werden, die mit einem ersten RRAM-Element 104a gekoppelt ist, und eine zweite Bitleitungsspannung VBL2 kann an eine zweite Bitleitung BL2 angelegt werden, die mit einem zweiten RRAM-Element 104b gekoppelt ist. Eine Wortleitungsspannung VWL kann an einen Gateanschluss G einer Steuervorrichtung 112 angelegt werden, und eine Sourceleitungsspannung VSL kann an einen Sourceanschluss S der Steuervorrichtung 112 angelegt werden.
  • 8B stellt eine Tabelle 802 dar, die beispielhafte Vorspannungswerte zeigt, die an die RRAM-Zelle 102, die in der schematischen Ansicht 800 gezeigt ist, angelegt werden können, um Formier-, Einschalt-, Ausschalt- und Lesevorgänge durchzuführen. Die Tabelle 802 weist separate Spalten für ausgewählte RRAM-Zellen und nicht ausgewählte RRAM-Zellen auf. Auch wenn in der Tabelle 802 konkrete Spannungswerte dargestellt sind, versteht es sich, dass die Vorgänge, die in der Tabelle 802 beschrieben sind, nicht auf diese Spannungswerte beschränkt sind, sondern vielmehr in einigen alternativen Ausführungsformen unter Benutzung anderer Spannungswerte durchgeführt werden können.
  • Die Reihen 804-806 der Tabelle 802 beschreiben einige beispielhafte Vorspannungswerte, die benutzt werden können, um an dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b der RRAM-Zelle 102, die in der schematischen Ansicht 800 gezeigt ist, Formiervorgänge durchzuführen.
  • Wie in Reihe 804 der Tabelle 802 gezeigt, wird, um einen ersten Formiervorgang durchzuführen, um ein erstes anfängliches leitfähiges Filament innerhalb eines ersten RRAM-Elements 104a auszubilden, eine Wortleitungsspannung VWL , die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 0,8 V und ungefähr 1,4 V) aufweist, an den Gateanschluss G der Steuervorrichtung 112 angelegt. Eine erste Bitleitungsspannung VBL1 , die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 2,8 V und ungefähr 3,6 V) aufweist, wird an die erste Bitleitung BL1 angelegt, und eine zweite Bitleitungsspannung VBL2 , die einen im Wesentlichen Null betragenden Wert aufweist, wird gleichzeitig an die zweite Bitleitung BL2 angelegt. Eine Sourceleitungsspannung VSL , die einen im Wesentlichen Null betragenden Wert aufweist, wird an den Sourceanschluss S der Steuervorrichtung 112 angelegt. Die Vorspannungsbedingungen der Reihe 804 bilden über das erste RRAM-Element 104a hinweg eine Potentialdifferenz aus, die ausreichend groß ist, um das erste anfängliche leitfähige Filament auszubilden.
  • Wie in Reihe 806 der Tabelle 802 gezeigt, wird, um einen zweiten Formiervorgang durchzuführen, um ein zweites anfängliches leitfähiges Filament innerhalb eines zweiten RRAM-Elements 104b auszubilden, eine Wortleitungsspannung VWL , die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 0,8 V und ungefähr 1,4 V) aufweist, an den Gateanschluss G der Steuervorrichtung 112 angelegt. Eine erste Bitleitungsspannung VBL1 , die einen im Wesentlichen Null betragenden Wert aufweist, wird an die erste Bitleitung BL1 angelegt, und eine zweite Bitleitungsspannung VBL2, die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 2,8 V und ungefähr 3,6 V) aufweist, wird gleichzeitig an die zweite Bitleitung BL2 angelegt. Eine Sourceleitungsspannung VSL , die einen im Wesentlichen Null betragenden Wert aufweist, wird an den Sourceanschluss S der Steuervorrichtung 112 angelegt. Die Vorspannungsbedingungen der Reihe 806 bilden über das zweite RRAM-Element 104b hinweg eine Potentialdifferenz aus, die ausreichend groß ist, um das zweite anfängliche leitfähige Filament auszubilden.
  • Die Reihe 808 beschreibt einige beispielhafte Vorspannungswerte, die benutzt werden können, um an dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b der RRAM-Zelle 102, die in der schematischen Ansicht 800 gezeigt ist, einen Einschaltvorgang durchzuführen. Während des Einschaltvorgangs bewirken die Vorspannungswerte, dass sich innerhalb des ersten RRAM-Elements 104a und des zweiten RRAM-Elements 104b ein leitfähiger/s Pfad/Filament (z. B. Ketten von Sauerstoffleerstellen) ausbildet, um innerhalb der RRAM-Zelle 102 einen Niedrigwiderstandszustand auszubilden.
  • Wie in Reihe 808 der Tabelle 802 gezeigt, wird, um einen Einschaltvorgang durchzuführen, eine Wortleitungsspannung, die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 1,6 V und ungefähr 2,4 V) aufweist, an den Gateanschluss G der Steuervorrichtung 112 angelegt. Eine erste Bitleitungsspannung VBL1 und eine zweite Bitleitungsspannung VBL2 , die von Null verschiedene Werte (z. B. zwischen ungefähr 1,6 V und ungefähr 2,0 V) aufweisen, werden gleichzeitig an die erste Bitleitung BL1 und die zweite Bitleitung BL2 angelegt. Eine Sourceleitungsspannung, die einen im Wesentlichen Null betragenden Wert aufweist, wird an den Sourceanschluss S der Steuervorrichtung 112 angelegt. Die Vorspannungsbedingungen der Reihe 808 bewirken, dass Sauerstoffleerstellen sich innerhalb separater Datenspeicherungsschichten des ersten RRAM-Elements 104a und des zweiten RRAM-Elements 104b ansammeln. Die Ansammlung von Sauerstoffleerstellen bildet separate leitfähige Filamente innerhalb der Datenspeicherungsschichten aus, was bewirkt, dass ein Niedrigwiderstandszustand in die RRAM-Zelle 102 geschrieben wird.
  • Die Reihe 810 beschreibt einige beispielhafte Vorspannungswerte, die benutzt werden können, um an dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b der RRAM-Zelle 102, die in der schematischen Ansicht 800 gezeigt ist, einen Ausschaltvorgang durchzuführen. Während des Ausschaltvorgangs zerstören die Vorspannungswerte leitfähige Pfade/Filamente innerhalb des ersten RRAM-Elements 104a und des zweiten RRAM-Elements 104b, um innerhalb der RRAM-Zelle 102 einen Hochwiderstandszustand auszubilden.
  • Wie in Reihe 810 der Tabelle 802 gezeigt, wird, um einen Ausschaltvorgang durchzuführen, eine Wortleitungsspannung, die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 1,8 V und ungefähr 3,0 V) aufweist, an den Gateanschluss G der Steuervorrichtung 112 angelegt. Eine erste Bitleitungsspannung VBL1 und eine zweite Bitleitungsspannung VBL2 , die einen im Wesentlichen Null betragenden Wert aufweisen, werden gleichzeitig an die erste Bitleitung BL1 und die zweite Bitleitung BL2 angelegt. Eine Sourceleitungsspannung VSL , die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 1,6 V und ungefähr 2,0 V) aufweist, wird an den Sourceanschluss S der Steuervorrichtung 112 angelegt. Die Vorspannungsbedingungen der Reihe 810 treiben Sauerstoffleerstellen von innerhalb der separaten Datenspeicherungsschichten des ersten RRAM-Elements 104a und des zweiten RRAM-Elements 104b nach außen. Das Heraustreiben von Sauerstoffleerstellen aus den Datenspeicherungsschichten zerstört die separaten leitfähigen Filamente innerhalb der Datenspeicherungsschichten, was bewirkt, dass ein Hochwiderstandszustand in die RRAM-Zelle 102 geschrieben wird.
  • Wie in Reihe 812 der Tabelle 802 gezeigt, wird, um einen Lesevorgang durchzuführen, eine Wortleitungsspannung, die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 0,9 V und ungefähr 1,3 V) aufweist, an den Gateanschluss G der Steuervorrichtung 112 angelegt. Eine erste Bitleitungsspannung VBL1 und eine zweite Bitleitungsspannung VBL2 , die einen im Wesentlichen Null betragenden Wert aufweisen, werden gleichzeitig an die erste Bitleitung BL1 und die zweite Bitleitung BL2 angelegt. Eine Sourceleitungsspannung VSL , die einen von Null verschiedenen Wert (z. B. zwischen ungefähr 0,2 V und ungefähr 0,4 V) aufweist, wird an den Sourceanschluss S der Steuervorrichtung 112 angelegt. Die Vorspannungsbedingungen der Reihe 812 bewirken, dass von dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b separate Leseströme ausgegeben werden, die entsprechend von Widerstandszuständen des ersten RRAM-Elements 104a und des zweiten RRAM-Elements 104b abhängig sind.
  • 9-17 stellen Querschnittsansichten 900-1700 einiger Ausführungsformen eines Verfahrens zum Ausbilden eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Speicherzelle mit mehreren RRAM-Elementen aufweist. Auch wenn 9-17 mit Bezug auf ein Verfahren beschrieben werden, versteht es sich, dass die Strukturen, die in 9-17 offenbart werden, nicht auf ein derartiges Verfahren beschränkt sind, sondern stattdessen, unabhängig von dem Verfahren, für sich allein als Strukturen stehen könnten.
  • Wie in der Querschnittsansicht 900 von 9 gezeigt, wird innerhalb einer unteren Zwischendielektrikums- (inter-level dielectric - ILD-) Schicht 210 über einem Substrat 202 eine untere Verbindungsschicht 212 ausgebildet. In verschiedenen Ausführungsformen kann das Substrat 202 jede Art von Halbleiterkörper (z. B. Silicium, SiGe, SOI oder dergleichen), wie etwa ein Halbleiterwafer und/oder ein oder mehrere Chips auf einem Wafer, sowie eine beliebige andere Art von Halbleiter und/oder Epitaxieschichten, die damit assoziiert ist, sein. In einigen Ausführungsformen kann die untere Verbindungsschicht 212 durch selektives Ätzen der unteren ILD-Schicht 210 (z. B. eines Oxids, eines Dielektrikums mit niedrigem k-Wert, eines Dielektrikums mit ultraniedrigem k-Wert oder dergleichen) ausgebildet werden, um eine Öffnung innerhalb der unteren ILD-Schicht 210 zu definieren. Dann wird ein Metall (z. B. Kupfer, Aluminium usw.) abgeschieden, um die Öffnung zu füllen, und es wird ein Planarisierungsprozess (z. B. ein chemisch-mechanischer Planarisierungsprozess) durchgeführt, um überschüssiges Metall zu entfernen.
  • In einigen Ausführungsformen kann das Substrat 202 einen Logikbereich 402 und einen eingebetteten Speicherbereich 404 umfassen. In einigen derartigen Ausführungsformen kann in der unteren ILD-Schicht 210 innerhalb des Logikbereichs 402 ein leitfähiger Draht 414 ausgebildet werden, und zwar gleichzeitig mit der Ausbildung eines leitfähigen Drahts, der die untere Verbindungsschicht 212 umfasst, innerhalb des eingebetteten Speicherbereichs 404.
  • Wie in der Querschnittsansicht 1000 von 10 gezeigt, wird auf der unteren Verbindungsschicht 212 und der unteren ILD-Schicht 210 eine untere Isolierschicht 508 ausgebildet. In einigen Ausführungsformen kann die untere Isolierschicht 508 Siliciumnitrid (SiN), Siliciumcarbid (SiC) oder einen dielektrischen Film aus einem ähnlichen Verbundwerkstoff umfassen. In einigen Ausführungsformen kann die untere Isolierschicht 508 mittels einer Abscheidungstechnik (z. B. physikalische Gasphasenabscheidung (physical vapor deposition - PVD), chemische Gasphasenabscheidung (chemical vapor deposition - CVD), PE-CVD, Atomlagenabscheidung (atomic layer deposition - ALD), Sputtern oder dergleichen) bis zu einer Dicke in einem Bereich zwischen ungefähr 200 Ångström und ungefähr 300 Ångström ausgebildet werden. In anderen Ausführungsformen kann die untere Isolierschicht 508 durch eine Abscheidungstechnik bis zu kleineren oder größeren Dicken ausgebildet werden.
  • Nachdem sie abgeschieden wurde, wird die untere Isolierschicht 508 selektiv einem ersten Ätzmittel 1002 (z. B. einem Trockenätzmittel und/oder einem Nassätzmittel) ausgesetzt, das innerhalb der unteren Isolierschicht 508 Seitenwände ausbildet, die mehrere Öffnungen 1004 definieren. Die mehreren Öffnungen 1004 erstrecken sich durch die untere Isolierschicht 508 hindurch zu der unteren Verbindungsschicht 212. In einigen Ausführungsformen kann die untere Isolierschicht 508 gemäß einer ersten Maskenschicht (nicht gezeigt), die über der unteren Isolierschicht 508 ausgebildet wird, selektiv dem ersten Ätzmittel 1002 ausgesetzt werden. In einigen Ausführungsformen bildet das erste Ätzmittel 1002 keine Öffnungen innerhalb der unteren Isolierschicht 508 innerhalb des Logikbereichs 402 aus.
  • Wie in der Querschnittsansicht 1100 von 11 gezeigt, wird über der unteren Verbindungsschicht 212 und der unteren ILD-Schicht 210 eine verbundene Elektrodenstruktur 1102 ausgebildet. Die verbundene Elektrodenstruktur 1102 erstreckt sich von innerhalb der mehreren Öffnungen 1004 zu einer Position, die über der unteren Isolierschicht 508 liegt. In einigen Ausführungsformen wird die verbundene Elektrodenstruktur 1102 durch Durchführen separater Abscheidungen, um einen ersten verbundenen Elektrodenfilm auszubilden, und anschließendes Ausbilden eines zweiten verbundenen Elektrodenfilms über dem ersten verbundenen Elektrodenfilm ausgebildet. In einigen Ausführungsformen kann der erste verbundene Elektrodenfilm eine Sperrschicht, wie etwa Tantalnitrid (TaN), Titannitrid (TiN) oder dergleichen umfassen. In einigen Ausführungsformen kann der zweite verbundene Elektrodenfilm ein Metall, wie etwa Tantal (Ta), Titan (Ti) oder dergleichen, umfassen.
  • Wie in der Querschnittsansicht 1200 von 12 gezeigt, wird auf der verbundenen Elektrodenstruktur 1102 (entlang einer Linie 1204) ein Planarisierungsprozess durchgeführt. Der Planarisierungsprozess entfernt einen Teil der verbundenen Elektrodenstruktur 1102 und ergibt eine verbundene Elektrodenstruktur 1202, die eine plane obere Oberfläche 1202u aufweist, die von dem Substrat 202 abgewandt ist. In einigen Ausführungsformen kann der Planarisierungsprozess einen chemisch-mechanischen Planarisierungs- (CMP-) Prozess umfassen. In einigen Ausführungsformen hat der Planarisierungsprozess zum Ergebnis, dass die verbundene Elektrodenstruktur 1202 eine Dicke in einem Bereich zwischen ungefähr 100 Ångström und ungefähr 500 Ångström über der unteren Isolierschicht 508 aufweist.
  • Wie in der Querschnittsansicht 1300 von 13 gezeigt, wird über der verbundenen Elektrodenstruktur 1202 ein Datenspeicherungsfilm 1302 ausgebildet, über dem Datenspeicherungsfilm 1302 wird ein Deckschichtfilm 1304 ausgebildet, und über dem Deckschichtfilm 1304 wird eine getrennte Elektrodenstruktur 1306 ausgebildet. In einigen Ausführungsformen kann der Datenspeicherungsfilm 1302 ein dielektrisches Material mit hohem k-Wert umfassen, das einen veränderbaren Widerstand aufweist. Beispielsweise kann in einigen Ausführungsformen der Datenspeicherungsfilm 1302 Hafniumoxid (HfOX), Zirconiumoxid (ZrOX), Aluminiumoxid (AlOX), Nickeloxid (NiOX), Tantaloxid (TaOX), Titanoxid (TiOX) oder dergleichen umfassen. In einigen Ausführungsformen kann der Datenspeicherungsfilm 1302 bis zu einer Dicke in einem Bereich zwischen ungefähr 25 Ångström und ungefähr 75 Ångström ausgebildet werden. In einigen Ausführungsformen kann der Deckschichtfilm 1304 ein Metall (wie z. B. Titan (Ti), Hafnium (Hf), Platin (Pt), Aluminium (Al) oder dergleichen) oder ein Metalloxid (wie z. B. Titanoxid (TiOx), Hafniumoxid (HfOx), Zirconiumoxid (ZrOx), Germaniumoxid (GeOx), Caesiumoxid (CeOx) oder dergleichen) umfassen. In einigen Ausführungsformen kann die getrennte Elektrodenstruktur 1306 ein Metall, wie etwa Titan (Ti), Tantal (Ta) oder dergleichen, umfassen. In einigen Ausführungsformen kann die getrennte Elektrodenstruktur 1306 mittels einer Abscheidungstechnik (z. B. PVD, CVD, PE-CVD, Sputtern, ALD oder dergleichen) ausgebildet werden. In einigen Ausführungsformen kann die getrennte Elektrodenstruktur 1306 eine Dicke in einem Bereich zwischen ungefähr 100 Ångström und ungefähr 400 Ångström aufweisen.
  • Wie in der Querschnittsansicht 1400 von 14 gezeigt, wird ein erster Strukturierungsprozess durchgeführt. Der erste Strukturierungsprozess entfernt den Deckschichtfilm (1304 von 13) und die getrennte Elektrodenstruktur (1306 von 13) von dem Logikbereich 402. Der erste Strukturierungsprozess entfernt auch selektiv den Deckschichtfilm (1304 von 13) und die getrennte Elektrodenstruktur (1306 von 13) von dem eingebetteten Speicherbereich 404, um eine erste getrennte Elektrode 110a und eine zweite getrennte Elektrode 110b zu definieren. In einigen Ausführungsformen erstreckt sich die verbundene Elektrodenstruktur 1202 durchgehend unterhalb der ersten getrennten Elektrode 110a und der zweiten getrennten Elektrode 110b. In einigen Ausführungsformen umfasst der erste Strukturierungsprozess ein Ausbilden einer ersten Hartmaskenschicht 506a und einer zweiten Hartmaskenschicht 506b über der getrennten Elektrodenstruktur (1306 von 13). Die getrennte Elektrodenstruktur wird dann gemäß der ersten Hartmaskenschicht 506a und der zweiten Hartmaskenschicht 506b einem ersten Ätzmittel (z. B. einem Trockenätzmittel und/oder einem Nassätzmittel) ausgesetzt, um unmaskierte Teile des Deckschichtfilms (1304 von 13) und der getrennten Elektrodenstruktur (1306 von 13) zu entfernen. In verschiedenen Ausführungsformen können die erste Hartmaskenschicht 506a und die zweite Hartmaskenschicht 506b Siliciumoxid (SiO2), Siliciumoxynitrid (SiON), Siliciumnitrid (SiN), Siliciumcarbid (SiC) oder dergleichen umfassen.
  • In einigen Ausführungsformen können auf gegenüberliegenden Seiten der ersten getrennten Elektrode 110a und der zweiten getrennten Elektrode 110b Seitenwandabstandhalter 510 ausgebildet werden. Die Seitenwandabstandhalter 510 können durch Abscheiden einer Abstandhalterschicht auf dem Datenspeicherungsfilm 1302, der ersten getrennten Elektrode 110a, der zweiten getrennten Elektrode 110b, der ersten Hartmaskenschicht 506a und der zweiten Hartmaskenschicht 506b ausgebildet werden. In einigen Ausführungsformen kann die Abstandhalterschicht mittels einer Abscheidungstechnik (z. B PVD, CVD, PE-CVD, ALD, Sputtern usw.) bis zu einer Dicke in einem Bereich zwischen ungefähr 400 Ångström und ungefähr 600 Ängström abgeschieden werden. Die Abstandhalterschicht wird nachfolgend geätzt, um die Abstandhalterschicht von horizontalen Oberflächen zu entfernen, wobei die Abstandhalterschicht entlang gegenüberliegender Seiten der getrennten Elektroden 110a und 110b als die Seitenwandabstandhalter 510 verbleibt. In verschiedenen Ausführungsformen kann die Abstandhalterschicht Siliciumnitrid, Siliciumdioxid (SiO2), Siliciumoxynitrid (z. B. SiON) oder dergleichen umfassen.
  • Wie in der Querschnittsansicht 1500 von 15 gezeigt, wird ein zweiter Strukturierungsprozess durchgeführt. Der zweite Strukturierungsprozess entfernt den Datenspeicherungsfilm (1302 von 14) und die verbundene Elektrodenstruktur (1202 von 14) von dem Logikbereich 402. Der zweite Strukturierungsprozess entfernt auch selektiv den Datenspeicherungsfilm (1302 von 14) und die verbundene Elektrodenstruktur (1202 von 14) von dem eingebetteten Speicherbereich 404, um eine erste Datenspeicherungsschicht 108a über einer ersten verbundenen Elektrode 106a und eine zweite Datenspeicherungsschicht 108b über einer zweiten verbundenen Elektrode 106b zu definieren. In einigen Ausführungsformen setzt der zweite Strukturierungsprozess den Datenspeicherungsfilm (1302 von 14) und die verbundene Elektrodenstruktur (1202 von 14) gemäß einer Maske, welche die erste Hartmaskenschicht 506a, die zweite Hartmaskenschicht 506b und die Seitenwandabstandhalter 510 umfasst, selektiv einem zweiten Ätzmittel aus.
  • Wie in der Querschnittsansicht 1600 von 16 gezeigt, wird über einem ersten RRAM-Element 104a und einem zweiten RRAM-Element 104b eine obere Isolierschicht 512 ausgebildet. Nachfolgend wird über der oberen Isolierschicht 512 eine obere Zwischendielektrikums- (inter-level dielectric - ILD-) Schicht 218 ausgebildet. Die obere Isolierschicht 512 weist eine erste Seite, die dem Substrat 202 zugewandt ist, und eine zweite Seite, die an der oberen ILD-Schicht 218 anliegt, auf.
  • Wie in der Querschnittsansicht 1700 von 17 gezeigt, werden über dem ersten RRAM-Element 104a und dem zweiten RRAM-Element 104b obere Verbindungsstrukturen 514a und 514b ausgebildet. In einigen Ausführungsformen umfassen die oberen Verbindungsstrukturen 514a und 514b entsprechend eine obere Durchkontaktierung 216a und 216b und einen oberen Draht 516a und 516b. In einigen Ausführungsformen können die oberen Verbindungsstrukturen 514a und 514b durch Ätzen der oberen ILD-Schicht 218 ausgebildet werden, um eine erste Öffnung auszubilden, die sich durch die obere ILD-Schicht 218 und die erste Hartmaskenschicht 506a hindurch zu der ersten getrennten Elektrode 110a erstreckt, und eine zweite Öffnung auszubilden, die sich durch die obere ILD-Schicht 218 und die zweite Hartmaskenschicht 506b hindurch zu der zweiten getrennten Elektrode 110b erstreckt. Die Öffnungen werden dann mit einem Metall (z. B. Kupfer und/oder Aluminium) gefüllt, um die obere Durchkontaktierung 216a und 216b und einen oberen Draht 516a und 516b auszubilden.
  • In einigen Ausführungsformen können eine leitfähige Durchkontaktierung 416 und ein leitfähiger Draht 414 innerhalb des Logikbereichs 402 ausgebildet werden, und zwar gleichzeitig mit der Ausbildung der oberen Verbindungsstrukturen 514a und 514b. Die leitfähige Durchkontaktierung 416 erstreckt sich durch die obere ILD-Schicht 218, die obere Isolierschicht 512 und die untere Isolierschicht 508 hindurch zu dem leitfähigen Draht 414.
  • 18 stellt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1800 zum Ausbilden eines integrierten Chips dar, der eine Speicherschaltung umfasst, die eine RRAM-Zelle mit mehreren RRAM-Elementen aufweist.
  • Zwar wird das Verfahren 1800 untenstehend als eine Abfolge von Handlungen oder Ereignissen dargestellt und beschrieben, aber es versteht sich, dass die dargestellte Reihenfolge dieser Handlungen oder Ereignisse nicht in einem einschränkenden Sinne auszulegen ist. Beispielsweise können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen, neben den hierin dargestellten und/oder beschriebenen, vorkommen. Außerdem sind möglicherweise nicht alle dargestellten Handlungen erforderlich, um eine(n) oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu realisieren. Ferner können eine oder mehrere der hierin abgebildeten Handlungen in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
  • Bei 1802 wird innerhalb einer unteren ILD-Schicht über einem Substrat eine untere Verbindungsschicht ausgebildet. Die untere Verbindungsschicht ist mit einer Steuervorrichtung innerhalb des Substrats gekoppelt. 9 stellt eine Querschnittsansicht 900 einiger Ausführungsformen dar, die der Handlung 1802 entsprechen.
  • Bei 1804 wird über der unteren Verbindungsschicht und der unteren ILD-Schicht eine untere Isolierschicht ausgebildet. 10 stellt eine Querschnittsansicht 1000 einiger Ausführungsformen dar, die der Handlung 1804 entsprechen.
  • Bei 1806 wird die untere Isolierschicht strukturiert, um mehrere Öffnungen zu definieren, welche die untere Verbindungsschicht freilegen. 10 stellt eine Querschnittsansicht 1000 einiger Ausführungsformen dar, die der Handlung 1806 entsprechen.
  • Bei 1808 wird über der unteren Isolierschicht und innerhalb der mehreren Öffnungen eine verbundene Elektrodenstruktur ausgebildet. 11 stellt eine Querschnittsansicht 1100 einiger Ausführungsformen dar, die der Handlung 1808 entsprechen.
  • Bei 1810 wird über der verbundenen Elektrodenstruktur ein Datenspeicherungsfilm ausgebildet. 13 stellt eine Querschnittsansicht 1300 einiger Ausführungsformen dar, die der Handlung 1810 entsprechen.
  • Bei 1812 wird über dem Datenspeicherungsfilm ein Deckschichtfilm ausgebildet.
  • 13 stellt eine Querschnittsansicht 1300 einiger Ausführungsformen dar, die der Handlung 1812 entsprechen.
  • Bei 1814 wird über dem Deckschichtfilm eine getrennte Elektrodenstruktur ausgebildet. 13 stellt eine Querschnittsansicht 1300 einiger Ausführungsformen dar, die der Handlung 1814 entsprechen.
  • Bei 1816 wird die getrennte Elektrodenstruktur unter Benutzung eines ersten Strukturierungsprozesses selektiv strukturiert, um mehrere getrennte Elektroden zu definieren. In einigen Ausführungsformen kann der erste Strukturierungsprozess ferner mehrere Deckschichten definieren. 14 stellt einige Ausführungsformen einer Querschnittsansicht 1400 dar, die der Handlung 1816 entspricht.
  • Bei 1818 werden über dem Datenspeicherungsfilm und auf gegenüberliegenden Seiten der mehreren getrennten Elektroden Seitenwandabstandhalter ausgebildet. 14 stellt einige Ausführungsformen einer Querschnittsansicht 1400 dar, die der Handlung 1818 entspricht.
  • Bei 1820 werden der Datenspeicherungsfilm und die verbundene Elektrodenstruktur unter Benutzung eines zweiten Strukturierungsprozesses selektiv strukturiert, um eine Datenspeicherungsschicht und mehrere verbundene Elektroden zu definieren. 15 stellt einige Ausführungsformen einer Querschnittsansicht 1500 dar, die der Handlung 1820 entspricht.
  • Bei 1822 wird über der unteren ILD-Schicht eine obere Zwischendielektrikums-(inter-level dielectric - ILD-) Schicht ausgebildet. 16 stellt einige Ausführungsformen einer Querschnittsansicht 1600 dar, die der Handlung 1822 entspricht.
  • Bei 1824 werden auf den mehreren getrennten Elektroden obere Verbindungsstrukturen ausgebildet. 17 stellt einige Ausführungsformen einer Querschnittsansicht 1700 dar, die der Handlung 1824 entspricht.
  • Daher betrifft die vorliegende Offenbarung eine RRAM-Schaltung, die eine RRAM-Zelle aufweist, die mehrere RRAM-Elemente umfasst, die entsprechend dazu ausgestaltet sind, ein leitfähiges Filament auszubilden. Durch Benutzung mehrerer RRAM-Elemente, um separate leitfähige Filamente auszubilden, ist die RRAM-Zelle imstande, eine Leistungsbeeinträchtigung aufgrund eines begrenzten Widerstands eines einzelnen leitfähigen Filaments auszuräumen.
  • In einigen Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung. Die Speicherschaltung umfasst ein erstes Element eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM), das innerhalb einer dielektrischen Struktur über einem Substrat angeordnet ist und eine erste verbundene Elektrode aufweist, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist; ein zweites RRAM-Element, das innerhalb der dielektrischen Struktur angeordnet ist und eine zweite verbundene Elektrode aufweist, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist; und eine Steuervorrichtung, die innerhalb des Substrats angeordnet ist und einen ersten Anschluss, der mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist, und einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, aufweist. In einigen Ausführungsformen sind die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht dazu ausgestaltet, zusammen einen einzelnen Datenzustand zu speichern. In einigen Ausführungsformen sind die erste verbundene Elektrode und die zweite verbundene Elektrode eine gemeinsame Elektrode, die sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt. In einigen Ausführungsformen ist die erste verbundene Elektrode durch eine untere Verbindungsschicht, die innerhalb der dielektrischen Struktur an einer Stelle zwischen der ersten verbundenen Elektrode und der Steuervorrichtung angeordnet ist, mit der zweiten verbundenen Elektrode gekoppelt. In einigen Ausführungsformen ist die erste verbundene Elektrode mit der zweiten verbundenen Elektrode durch eine untere Verbindungsschicht gekoppelt, die sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt. In einigen Ausführungsformen sind die erste verbundene Elektrode und die zweite verbundene Elektrode mit der gleichen Sourceleitung gekoppelt. In einigen Ausführungsformen ist die erste getrennte Elektrode mit einer ersten Bitleitung gekoppelt, und die zweite getrennte Elektrode ist mit einer zweiten Bitleitung gekoppelt, die von der ersten Bitleitung verschieden ist. In einigen Ausführungsformen umfasst die Steuervorrichtung eine Transistorvorrichtung, die einen Sourcebereich, der mit einer Sourceleitung gekoppelt ist, eine Gateelektrode, die mit der Wortleitung gekoppelt ist, und einen Drainbereich, der elektrisch mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist, aufweist. In einigen Ausführungsformen weisen die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht einen veränderbaren Widerstand auf.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung eine Speicherschaltung. Die Speicherschaltung umfasst ein erstes Element eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM), das innerhalb einer dielektrischen Struktur über einem Substrat angeordnet ist und eine erste verbundene Elektrode aufweist, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist; ein zweites RRAM-Element, das innerhalb der dielektrischen Struktur angeordnet ist und eine zweite verbundene Elektrode aufweist, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist; und ein leitfähiges Element, das sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt, wobei das leitfähige Element dazu ausgestaltet ist, die erste verbundene Elektrode elektrisch mit der zweiten verbundenen Elektrode zu koppeln. In einigen Ausführungsformen weist die erste Datenspeicherungsschicht eine erste äußerste Seitenwand auf, die durch einen von Null verschiedenen Abstand von einer zweiten äußersten Seitenwand der zweiten Datenspeicherungsschicht getrennt ist. In einigen Ausführungsformen sind die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht dazu ausgestaltet, zusammen einen einzelnen Datenzustand zu speichern. In einigen Ausführungsformen umfassen die erste verbundene Elektrode und die zweite verbundene Elektrode ein erstes Material; und das leitfähige Element umfasst ein zweites Material, das von dem ersten Material verschieden ist. In einigen Ausführungsformen umfasst die Speicherschaltung ferner eine Transistorvorrichtung, die innerhalb des Substrats angeordnet ist und einen Drainbereich aufweist, der elektrisch mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist. In einigen Ausführungsformen ist die erste verbundene Elektrode durch eine untere Verbindungsschicht zwischen der ersten verbundenen Elektrode und der Transistorvorrichtung mit der zweiten verbundenen Elektrode gekoppelt. In einigen Ausführungsformen ist die erste getrennte Elektrode mit einer ersten Bitleitung gekoppelt, und die zweite getrennte Elektrode ist mit einer zweiten Bitleitung gekoppelt, die von der ersten Bitleitung verschieden ist. In einigen Ausführungsformen umfasst die Speicherschaltung ferner Seitenwandabstandhalter, die zwischen der ersten getrennten Elektrode und der zweiten getrennten Elektrode angeordnet sind.
  • In noch anderen Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Speicherschaltung. Das Verfahren umfasst ein Ausbilden einer unteren Verbindungsschicht innerhalb einer unteren Zwischendielektrikums- (inter-level dielectric - ILD-) Schicht über einem Substrat; Ausbilden einer verbundenen Elektrodenstruktur über der unteren Verbindungsschicht; Ausbilden eines Datenspeicherungsfilms über der verbundenen Elektrodenstruktur; Ausbilden einer getrennten Elektrodenstruktur über dem Datenspeicherungsfilm; und Strukturieren des Datenspeicherungsfilms, der getrennten Elektrodenstruktur und der verbundenen Elektrodenstruktur, um eine erste Datenspeicherungsschicht zwischen der unteren Verbindungsschicht und einer ersten getrennten Elektrode auszubilden und eine zweite Datenspeicherungsschicht zwischen der unteren Verbindungsschicht und einer zweiten getrennten Elektrode auszubilden. In einigen Ausführungsformen wird die getrennte Elektrodenstruktur mittels eines ersten Strukturierungsprozesses strukturiert, und der Datenspeicherungsfilm und die verbundene Elektrodenstruktur werden mittels eines zweiten Strukturierungsprozesses strukturiert, der nach dem ersten Strukturierungsprozess erfolgt. In einigen Ausführungsformen umfasst das Verfahren ferner ein Ausbilden einer unteren Isolierschicht über der unteren ILD-Schicht; Strukturieren der unteren Isolierschicht, um mehrere Öffnungen auszubilden, welche die untere Verbindungsschicht freilegen; und Ausbilden der verbundenen Elektrodenstruktur, um die Öffnungen zu füllen und so, dass sie sich über der unteren Isolierschicht erstreckt.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, damit sich dem Fachmann die Aspekte der vorliegenden Offenbarung besser erschließen. Dem Fachmann sollte klar sein, dass er die vorliegende Offenbarung leicht als Grundlage zum Konzipieren oder Abwandeln anderer Prozesse und Strukturen zum Verfolgen der gleichen Zwecke und/oder Erreichen der gleichen Vorteile der hierin vorgestellten Ausführungsformen benutzen kann. Beispielsweise versteht es sich, dass, auch wenn die Offenbarung die Sauerstoffsperrschicht als innerhalb einer mehrschichtigen getrennten Elektrode befindlich beschreibt, die Sauerstoffsperrschicht nicht auf die getrennte Elektrode beschränkt ist. Vielmehr kann die Sauerstoffsperrschicht auch oder alternativ in einer mehrschichtigen verbundenen Elektrode vorhanden sein.
  • Für den Fachmann sollte es sich auch verstehen, dass derartige äquivalente Konstruktionen den Grundgedanken und Schutzbereich der vorliegenden Offenbarung nicht verlassen und dass er hierin verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen kann, ohne den Grundgedanken und Schutzbereich der vorliegenden Offenbarung zu verlassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62552078 [0001]

Claims (20)

  1. Speicherschaltung, umfassend: ein erstes Element eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM), das innerhalb einer dielektrischen Struktur über einem Substrat angeordnet ist und eine erste verbundene Elektrode aufweist, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist; ein zweites RRAM-Element, das innerhalb der dielektrischen Struktur angeordnet ist und eine zweite verbundene Elektrode aufweist, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist; und eine Steuervorrichtung, die innerhalb des Substrats angeordnet ist und einen ersten Anschluss, der mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist, und einen zweiten Anschluss, der mit einer Wortleitung gekoppelt ist, aufweist.
  2. Speicherschaltung nach Anspruch 1, wobei die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht dazu ausgestaltet sind, zusammen einen einzelnen Datenzustand zu speichern.
  3. Speicherschaltung nach Anspruch 1 oder 2, wobei die erste verbundene Elektrode und die zweite verbundene Elektrode eine gemeinsame Elektrode sind, die sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt.
  4. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste verbundene Elektrode durch eine untere Verbindungsschicht, die innerhalb der dielektrischen Struktur an einer Stelle zwischen der ersten verbundenen Elektrode und der Steuervorrichtung angeordnet ist, mit der zweiten verbundenen Elektrode gekoppelt ist.
  5. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste verbundene Elektrode mit der zweiten verbundenen Elektrode durch eine untere Verbindungsschicht gekoppelt ist, die sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt.
  6. Speicherschaltung nach Anspruch 5, wobei die erste verbundene Elektrode und die zweite verbundene Elektrode mit der gleichen Sourceleitung gekoppelt sind.
  7. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste getrennte Elektrode mit einer ersten Bitleitung gekoppelt ist und die zweite getrennte Elektrode mit einer zweiten Bitleitung, die von der ersten Bitleitung verschieden ist, gekoppelt ist.
  8. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die Steuervorrichtung eine Transistorvorrichtung umfasst, die einen Sourcebereich, der mit einer Sourceleitung gekoppelt ist, eine Gateelektrode, die mit der Wortleitung gekoppelt ist, und einen Drainbereich, der elektrisch mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist, aufweist.
  9. Speicherschaltung nach einem der vorhergehenden Ansprüche, wobei die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht einen veränderbaren Widerstand aufweisen.
  10. Speicherschaltung, umfassend: ein erstes Element eines resistiven Direktzugriffsspeichers (resistive random access memory - RRAM), das innerhalb einer dielektrischen Struktur über einem Substrat angeordnet ist und eine erste verbundene Elektrode aufweist, die durch eine erste Datenspeicherungsschicht von einer ersten getrennten Elektrode getrennt ist; ein zweites RRAM-Element, das innerhalb der dielektrischen Struktur angeordnet ist und eine zweite verbundene Elektrode aufweist, die durch eine zweite Datenspeicherungsschicht von einer zweiten getrennten Elektrode getrennt ist; und ein leitfähiges Element, das sich durchgehend von unmittelbar unterhalb der ersten Datenspeicherungsschicht bis nach unmittelbar unterhalb der zweiten Datenspeicherungsschicht erstreckt, wobei das leitfähige Element dazu ausgestaltet ist, die erste verbundene Elektrode elektrisch mit der zweiten verbundenen Elektrode zu koppeln.
  11. Speicherschaltung nach Anspruch 10, wobei die erste Datenspeicherungsschicht eine erste äußerste Seitenwand aufweist, die durch einen von Null verschiedenen Abstand von einer zweiten äußersten Seitenwand der zweiten Datenspeicherungsschicht getrennt ist.
  12. Speicherschaltung nach Anspruch 10 oder 11, wobei die erste Datenspeicherungsschicht und die zweite Datenspeicherungsschicht dazu ausgestaltet sind, zusammen einen einzelnen Datenzustand zu speichern.
  13. Speicherschaltung nach einem der vorhergehenden Ansprüche 10 bis 12, wobei die erste verbundene Elektrode und die zweite verbundene Elektrode ein erstes Material umfassen; und wobei das leitfähige Element ein zweites Material umfasst, das von dem ersten Material verschieden ist.
  14. Speicherschaltung nach einem der vorhergehenden Ansprüche 10 bis 13, ferner umfassend: eine Transistorvorrichtung, die innerhalb des Substrats angeordnet ist und einen Drainbereich aufweist, der elektrisch mit der ersten verbundenen Elektrode und der zweiten verbundenen Elektrode gekoppelt ist.
  15. Speicherschaltung nach Anspruch 14, wobei die erste verbundene Elektrode durch eine untere Verbindungsschicht zwischen der ersten verbundenen Elektrode und der Transistorvorrichtung mit der zweiten verbundenen Elektrode gekoppelt ist.
  16. Speicherschaltung nach einem der vorhergehenden Ansprüche 10 bis 15, wobei die erste getrennte Elektrode mit einer ersten Bitleitung gekoppelt ist und die zweite getrennte Elektrode mit einer zweiten Bitleitung gekoppelt ist, die von der ersten Bitleitung verschieden ist.
  17. Speicherschaltung nach einem der vorhergehenden Ansprüche 10 bis 16, ferner umfassend: Seitenwandabstandhalter, die zwischen der ersten getrennten Elektrode und der zweiten getrennten Elektrode angeordnet sind.
  18. Verfahren zum Ausbilden einer Speicherschaltung, umfassend: Ausbilden einer unteren Verbindungsschicht innerhalb einer unteren Zwischendielektrikums- (inter-level dielectric - ILD-) Schicht über einem Substrat; Ausbilden einer verbundenen Elektrodenstruktur über der unteren Verbindungsschicht; Ausbilden eines Datenspeicherungsfilms über der verbundenen Elektrodenstruktur; Ausbilden einer getrennten Elektrodenstruktur über dem Datenspeicherungsfilm; und Strukturieren des Datenspeicherungsfilms, der getrennten Elektrodenstruktur und der verbundenen Elektrodenstruktur, um eine erste Datenspeicherungsschicht zwischen der unteren Verbindungsschicht und einer ersten getrennten Elektrode auszubilden und eine zweite Datenspeicherungsschicht zwischen der unteren Verbindungsschicht und einer zweiten getrennten Elektrode auszubilden.
  19. Verfahren nach Anspruch 18, wobei die getrennte Elektrodenstruktur mittels eines ersten Strukturierungsprozesses strukturiert wird und der Datenspeicherungsfilm und die verbundene Elektrodenstruktur mittels eines zweiten Strukturierungsprozesses strukturiert werden, der nach dem ersten Strukturierungsprozess erfolgt.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: Ausbilden einer unteren Isolierschicht über der unteren ILD-Schicht; Strukturieren der unteren Isolierschicht, um mehrere Öffnungen auszubilden, welche die untere Verbindungsschicht freilegen; und Ausbilden der verbundenen Elektrodenstruktur, um die Öffnungen zu füllen und so, dass sie sich über der unteren Isolierschicht erstreckt.
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