KR20210158286A - 비대칭 비트 라인 아키텍처를 갖는 메모리 어레이 - Google Patents

비대칭 비트 라인 아키텍처를 갖는 메모리 어레이 Download PDF

Info

Publication number
KR20210158286A
KR20210158286A KR1020200125132A KR20200125132A KR20210158286A KR 20210158286 A KR20210158286 A KR 20210158286A KR 1020200125132 A KR1020200125132 A KR 1020200125132A KR 20200125132 A KR20200125132 A KR 20200125132A KR 20210158286 A KR20210158286 A KR 20210158286A
Authority
KR
South Korea
Prior art keywords
bit line
stack
line stack
selector
data storage
Prior art date
Application number
KR1020200125132A
Other languages
English (en)
Other versions
KR102414884B1 (ko
Inventor
훙-리 치앙
중-피아오 치우
유-쉬엥 첸
차오-칭 쳉
츠-치앙 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20210158286A publication Critical patent/KR20210158286A/ko
Application granted granted Critical
Publication of KR102414884B1 publication Critical patent/KR102414884B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • H01L27/2463—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H01L45/122—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0083—Write to perform initialising, forming process, electro forming or conditioning
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시는 집적 회로에 관한 것이다. 집적 회로는 기판 위에 배치되고 서로의 위에 적층되는 복수의 비트 라인을 각각 포함하는 복수의 비트 라인 스택을 갖는다. 데이터 저장 구조체는 복수의 비트 라인 스택 위에 있고 셀렉터는 데이터 저장 구조체 위에 있다. 워드 라인은 셀렉터 위에 있다. 셀렉터는 전류가 복수의 비트 라인과 워드 라인 사이를 선택적으로 통과하게 하도록 구성된다. 복수의 비트 라인 스택은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함한다. 제1 비트 라인 스택 및 제3 비트 라인 스택은 제2 비트 라인 스택의 서로 반대측에 있는 측부에 가장 가까운 비트 라인 스택이다. 제2 비트 라인 스택은 제1 거리만큼 제1 비트 라인 스택으로부터 분리되고, 제1 거리보다 큰 제2 거리만큼 제3 비트 라인 스택으로부터 또한 분리된다.

Description

비대칭 비트 라인 아키텍처를 갖는 메모리 어레이{MEMORY ARRAY WITH ASYMMETRIC BIT-LINE ARCHITECTURE}
많은 현대 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원을 공급받을 때 데이터를 저장하는 반면, 비휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. RRAM(resistive random access memory)은 그의 단순한 구조와 CMOS 로직 제조 프로세스와의 그의 호환성으로 인해 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다.
본 개시의 양태는 첨부 도면을 보면서 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피처가 일정한 축척으로 그려져 있지 않음에 유의한다. 실제로, 다양한 피처의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 비대칭 피치로 배치된 복수의 비트 라인 스택(bit-line stack)을 포함하는 메모리 어레이를 갖는 집적 회로의 일부 실시예를 예시한다.
도 2a 및 도 2b는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로의 일부 부가 실시예의 단면도를 예시한다.
도 3a 내지 도 3e는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이의 동작의 일부 실시예를 예시한다.
도 4a 및 도 4b는 4 비트를 병렬로 판독하도록 동작되는 개시된 메모리 어레이의 일부 실시예를 예시한다.
도 5a 및 도 5b는 2 비트를 병렬로 판독하도록 동작되는 개시된 메모리 어레이의 일부 실시예를 예시한다.
도 6 내지 도 9는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로의 일부 부가 실시예의 단면도를 예시한다.
도 10 내지 도 22b는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로를 형성하는 방법의 일부 실시예를 예시한다.
도 23은 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로를 형성하는 방법의 일부 실시예의 흐름 다이어그램을 예시한다.
이하의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 이들은, 물론, 예에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예를 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 그에 부가하여, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위쪽에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어(spatially relative term)는 본 명세서에서 설명의 용이성을 위해 도면에 예시된 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 배향에 부가하여 사용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향으로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어(spatially relative descriptor)도 마찬가지로 그에 따라 해석될 수 있다.
RRAM(resistive random access memory) 디바이스는 제1 데이터 상태(예를 들어, "0")에 대응하는 고 저항 상태와 제2 데이터 상태(예를 들어, "1")에 대응하는 저 저항 상태 사이에서 스위칭하는 것에 의해 데이터를 저장하도록 구성된다. 그러한 '저항성 스위칭(resistive switching)'을 가능하게 하기 위해, RRAM 디바이스는 가변 저항을 갖는 데이터 저장 구조체(data storage structure)에 의해 상부 전극으로부터 분리되는 하부 전극을 갖는다. 예를 들어, 데이터 저장 구조체의 저항은 데이터 저장 구조체 내에서의 복수의 산소 베이컨시(oxygen vacancy)를 포함하는 전도성 필라멘트의 존재에 의해 결정될 수 있다. 전도성 필라멘트가 존재하지 않는 경우, 데이터 저장 구조체는 제1 데이터 상태와 연관된 상대적으로 높은 저항을 갖는다. 전도성 필라멘트가 존재하는 경우, 데이터 저장 구조체는 제2 데이터 상태와 연관된 상대적으로 낮은 저항을 갖는다. 데이터 상태들 사이에서 변경하기 위해, 하나 이상의 인가된 바이어스 전압은 전도성 필라멘트를 형성하거나 단절시키기 위해 산소 베이컨시를 데이터 저장 구조체 내로 또는 밖으로 이동시킬 수 있다.
RRAM 디바이스는 전형적으로 행 및/또는 열을 이루어 어레이 내에 배열된다. 어레이는 복수의 비트 라인 및 복수의 워드 라인(word-line)을 통해 제어 회로에 결합된다. 복수의 비트 라인은 서로의 위에 적층(stack)되는 다수의 비트 라인을 포함하는 비트 라인 스택으로 배치될 수 있다. 비트 라인 스택은 기판 위에 주기적이고 실질적으로 균등한 간격으로 배열된다. 비트 라인 스택은 비트 라인의 측부(side)를 따라 RRAM 디바이스를 규정하기 위해 비트 라인 스택의 서로 반대측에 있는 측부를 따라 연장되는 데이터 저장 구조체 및 비트 라인 스택의 상면에 의해 커버될 수 있다. 워드 라인이 데이터 저장 구조체와 셀렉터(selector) 둘 모두에 의해 비트 라인 스택의 서로 반대측에 있는 측부로부터 분리되도록, 셀렉터가 데이터 저장 구조체 위에 배치되고 워드 라인이 셀렉터 위에 배치된다. 셀렉터는 워드 라인과 비트 라인 사이의 전류 흐름을 제어하는 것에 의해 RRAM 디바이스에 대한 액세스를 제어하도록 구성된다.
그러한 메모리 어레이의 동작 동안, 워드 라인과 비트 라인 사이에 전위차를 인가하여 워드 라인과 비트 라인 사이에 전도성 필라멘트를 형성하는 것에 의해 데이터가 RRAM 디바이스에 저장될 수 있다. 그렇지만, 워드 라인이 비트 라인의 서로 반대측에 있는 측부를 따라 배치되기 때문에, 전도성 필라멘트가 비트 라인의 한쪽 측부 또는 양쪽 측부를 따라 데이터 저장 구조체 내에 형성될 수 있다는 것이 이해되었다. 전도성 필라멘트가 비트 라인의 한쪽 측부 또는 양쪽 측부를 따라 데이터 저장 구조체 내에서 형성될 수 있기 때문에, 상이한 RRAM 디바이스들 사이에 전도성 필라멘트의 개수, 크기 및/또는 위치의 변동이 발생할 수 있다. 이것은 상이한 RRAM 디바이스에서의 전기 저항의 변동을 가져올 수 있다. 전기 저항의 변동은 메모리 어레이 내의 RRAM 디바이스의 판독 윈도(read window)를 열화시켜, 이에 의해 메모리 어레이의 성능에 부정적인 영향을 미칠 수 있다.
일부 실시예에서, 본 개시는 비대칭 피치로 배치된 복수의 비트 라인 스택(예를 들어, 상이한 거리만큼 인접 비트 라인 스택으로부터 분리되는, 서로 반대측에 있는 측부를 갖는 복수의 비트 라인 스택)을 갖는 메모리 어레이를 포함하는 집적 회로(예를 들어, 집적 칩)에 관한 것이다. 데이터 저장 구조체가 복수의 비트 라인 스택 위에 배치되고, 셀렉터가 데이터 저장 구조체 위에 배치되며, 워드 라인이 셀렉터 위에 배치된다. 복수의 비트 라인 스택이 각각 서로 반대측에 있는 제2 측부보다 작은 거리만큼 워드 라인으로부터 측방으로 분리되는 제1 측부를 갖도록, 워드 라인은 비트 라인 스택의 서로 반대측에 있는 제2 측부를 가장 가까운 이웃 비트 라인 스택으로부터 분리시키지 않으면서 복수의 비트 라인 스택의 각자의 비트 라인 스택의 제1 측부를 가장 가까운 이웃 비트 라인 스택으로부터 분리시킨다. 비트 라인 스택의 제1 측부가 서로 반대측에 있는 제2 측부보다 작은 거리만큼 워드 라인으로부터 측방으로 분리되기 때문에, 전도성 필라멘트는 비트 라인 스택의 제1 측부를 따라 일관되게 형성될 것이고 상이한 비트 라인들 사이의 전도성 필라멘트의 개수, 크기 및/또는 위치의 변동이 감소될 수 있으며, 이에 의해 메모리 어레이 내의 RRAM 디바이스의 성능을 개선시킬 수 있다.
도 1a 및 도 1b는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로(예를 들어, 집적 칩)의 일부 실시예를 예시한다. 도 1a는 도 1b에 도시된 집적 회로의 평면도(128)의 라인 A-A'을 따른 집적 회로의 단면도(100)를 예시한다. 도 1b는 도 1a에 도시된 단면도(100)의 라인 B-B'을 따른 집적 회로의 평면도(128)를 예시한다.
도 1a의 단면도(100)에 도시된 바와 같이, 집적 회로는 기판(102) 위에 배치된 복수의 비트 라인 스택(106a 및 106b)을 포함한다. 도 1b의 평면도(128)에 도시된 바와 같이, 복수의 비트 라인 스택(106a 및 106b)은 기판(102) 위에서 제1 방향(116)을 따라 연장되고 제1 방향(116)에 수직인 제2 방향(118)을 따라 서로 측방으로 분리된다. 도 1a의 단면도(100)에 도시된 바와 같이, 복수의 비트 라인 스택(106a 및 106b)은 각각 서로의 위에 적층되고 유전체 재료(108)에 의해 분리되는 2개 이상의 비트 라인(104a 및 104b)을 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 비트 라인 스택(106a)은 유전체 재료(108)에 의해 제2 비트 라인(104b)으로부터 분리되는 제1 비트 라인(104a)을 포함할 수 있다. 일부 부가 실시예(도시되지 않음)에서, 제1 비트 라인 스택(106a)은 부가 비트 라인(예를 들어, 유전체 재료 등에 의해 제2 비트 라인으로부터 분리되는 제3 비트 라인)을 포함할 수 있다.
데이터 저장 구조체(110)가 복수의 비트 라인 스택(106a 및 106b) 위에 배치되고, 셀렉터(112)가 데이터 저장 구조체(110) 위에 배치되며, 워드 라인(114)이 셀렉터(112) 위에 배치된다. 동작 동안, 전압이 복수의 비트 라인 스택(106a 및 106b) 내의 비트 라인에 및/또는 워드 라인(114)에 인가될 수 있다. 전압은 셀렉터(112) 및 데이터 저장 구조체(110)에 걸쳐 전위차를 형성한다. 워드 라인(114)과 비트 라인 사이의 전위차가 충분히 큰 경우, 셀렉터(112)는 워드 라인(114)과 비트 라인 사이의 위치에서 데이터 저장 구조체(110)를 가로질러 전류가 흐를 수 있게 하도록 구성될 수 있다. 전류는 데이터 저장 구조체(110)로부터 데이터를 판독하는 데 또는 데이터 저장 구조체(110)에 데이터를 기입하는 데 사용될 수 있다.
복수의 비트 라인 스택(106a 내지 106d)의 각자의 비트 라인 스택의 서로 반대측에 있는 측부가 상이한 거리만큼 서로 반대측에 있는 측부에 있는 가장 가까운 이웃 비트 라인 스택으로부터 분리되도록, 복수의 비트 라인 스택(106a 내지 106d)이 비대칭 아키텍처로 배치된다. 예를 들어, 복수의 비트 라인 스택(106a 내지 106d)은 제1 비트 라인 스택(106a), 제2 비트 라인 스택(106b), 및 제3 비트 라인 스택(106c)을 포함할 수 있다. 제2 비트 라인 스택(106b)은 제1 거리(120)만큼 제1 비트 라인 스택(106a)으로부터 분리되는 제1 측부(106s1) 및 제1 거리(120)보다 큰 제2 거리(122)만큼 제3 비트 라인 스택(106c)으로부터 분리되는 제2 측부(106s2)를 갖는다. 일부 실시예에서, 데이터 저장 구조체(110) 및/또는 셀렉터(112)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 공간을 전적으로(completely) 채우는 반면, 제2 비트 라인 스택(106b)과 제3 비트 라인 스택(106c) 사이의 공간은 데이터 저장 구조체(110), 셀렉터(112), 및 워드 라인(114)으로 채워진다.
일부 실시예에서, 워드 라인(114)은 제1 비트 라인 스택(106a) 및 제2 비트 라인 스택(106b)의 상면 위에 전적으로 수직으로 있고 제1 비트 라인 스택(106a) 및 제2 비트 라인 스택(106b)의 최상면을 지나 측방으로 연속적으로 연장되는 하나 이상의 하면을 포함한다. 워드 라인(114)은 하나 이상의 하면으로부터 바깥쪽으로 제2 비트 라인 스택(106b)과 제3 비트 라인 스택(106c)의 측부 바로 사이로 연장되는 돌출부를 더 포함한다. 그러한 실시예에서, 워드 라인(114)은 제2 비트 라인 스택(106b)의 제1 측부(106s1)를 제1 비트 라인 스택(106a)으로부터 분리시키지 않으면서 제2 비트 라인 스택(106b)의 제2 측부(106s2)를 제3 비트 라인 스택(106c)으로부터 분리시킨다.
돌출부는 제2 비트 라인 스택(106b)의 제1 측부(106s1)를 향하고 제1 거리(124)만큼 제1 측부(106s1)로부터 분리되는 워드 라인(114)의 제1 측벽(114s1)을 규정한다. 돌출부는 제2 비트 라인 스택(106b)의 제2 측부(106s2)를 향하고 제1 거리(124)보다 작은 제2 거리(126)만큼 제2 측부(106s2)로부터 분리되는 워드 라인(114)의 제2 측벽(114s2)을 규정한다. 워드 라인(114)이 제2 비트 라인 스택(106b)의 제1 측부(106s1)보다 제2 비트 라인 스택(106b)의 제2 측부(106s2)에 더 가깝기 때문에, 제2 비트 라인 스택(106b)의 제1 측부(106s1)를 따라 전도성 필라멘트를 형성하지 않으면서 제2 비트 라인 스택(106b)의 제2 측부(106s2)를 따라 전도성 필라멘트(111)가 일관되게 형성될 수 있다. 복수의 비트 라인 스택(106a 내지 106d)의 단일 측부를 따라 전도성 필라멘트(111)를 일관되게 형성함으로써, 상이한 비트 라인들 사이의 전도성 필라멘트의 개수, 크기 및/또는 위치의 변동이 감소될 수 있고, 이에 의해 메모리 어레이 내의 RRAM 디바이스의 성능을 개선시킬 수 있다.
도 2a 및 도 2b는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로의 일부 부가 실시예의 단면도(200 및 214)를 예시한다.
단면도(200)에 도시된 바와 같이, 집적 회로는 기판(102) 위에 배치된 복수의 비트 라인 스택(106a 내지 106d)을 포함한다. 복수의 비트 라인 스택(106a 내지 106d)은 서로로부터 측방으로 분리된다. 일부 실시예에서, 복수의 비트 라인 스택(106a 내지 106d)은 하부 ILD(inter-level dielectric)층(202a)에 의해 및 하부 ILD층(202a) 위의 에칭 스톱층(204)에 의해 기판(102)으로부터 수직으로 분리될 수 있다. 일부 실시예에서, 에칭 스톱층(204)은 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다.
복수의 비트 라인 스택(106a 내지 106d)은 각각 서로의 위에 적층되고 유전체 재료(108)에 의해 분리되는 2개 이상의 비트 라인(104a 및 104b)을 포함한다. 일부 실시예에서, 마스킹층(206)이 복수의 비트 라인 스택(106a 및 106b)의 상부를 따라 배치될 수 있다. 일부 실시예에서, 비트 라인(104a 및 104b)은 텅스텐, 알루미늄, 구리, 도핑된 폴리실리콘 등을 포함할 수 있다. 일부 실시예에서, 유전체 재료(108)는 산화물, 질화물 등을 포함할 수 있다. 일부 실시예에서, 마스킹층(206)은 산화물(SRO), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다.
일부 실시예에서, 복수의 비트 라인 스택(106a 내지 106d)은 각각 폭(209)을 가질 수 있다. 일부 실시예에서, 폭(208)은 대략 5 nm 내지 대략 25 nm의 범위에 있을 수 있다. 일부 그러한 실시예에서, 복수의 비트 라인 스택(106a 내지 106d)의 비대칭 아키텍처는 복수의 비트 라인 스택(106a 내지 106d)이 고밀도(예를 들어, 일정 피치(constant pitch) 비트 라인 스택에 의해 달성 가능한 것보다 높은 밀도)로 형성될 수 있게 한다. 다른 실시예에서, 폭(208)은 대략 10 nm 내지 대략 30 nm의 범위에 있을 수 있다. 일부 그러한 실시예에서, 복수의 비트 라인 스택(106a 내지 106d)의 기생 저항이 상대적으로 낮을 수 있고(예를 들어, 일정 피치 비트 라인 스택에 의해 달성 가능한 것보다 낮음) RRAM 어레이의 성능이 개선될 수 있도록, 복수의 비트 라인 스택(106a 내지 106d)의 비대칭 아키텍처는 복수의 비트 라인 스택(106a 내지 106d)이 더 큰 폭으로 형성될 수 있게 한다. 또 다른 실시예에서, 폭(208)은 30 nm 초과 또는 5 nm 미만인 값을 가질 수 있다.
일부 실시예에서, 복수의 비트 라인 스택(106a 내지 106d)은 제1 비트 라인 스택(106a), 제2 비트 라인 스택(106b), 및 제3 비트 라인 스택(106c)을 포함할 수 있다. 제2 비트 라인 스택(106b)은 제1 거리(120)만큼 제1 비트 라인 스택(106a)으로부터 분리되는 제1 측부(106s1) 및 제1 거리(120)보다 큰 제2 거리(122)만큼 제3 비트 라인 스택(106c)으로부터 분리되는 제2 측부(106s2)를 갖는다. 일부 실시예에서, 제1 거리(120)는 폭(208)의 대략 200% 내지 대략 400%이다. 일부 실시예에서, 제2 거리(122)는 제1 거리(120)의 대략 150% 내지 대략 200%이다. 다른 실시예에서, 제2 거리(122)는 제1 거리(120)의 150%보다 크거나 200%보다 작을 수 있다. 일부 실시예에서, 제1 거리(120)는 대략 20 nm 내지 대략 40 nm, 대략 10 nm 내지 대략 30 nm, 대략 5 nm 내지 대략 20 nm, 또는 다른 적합한 값의 범위에 있을 수 있다. 일부 실시예에서, 제2 거리(122)는 대략 40 nm 내지 대략 60 nm, 대략 30 nm 내지 대략 50 nm, 대략 25 nm 내지 대략 40 nm, 또는 다른 적합한 값의 범위에 있을 수 있다.
하나 이상의 데이터 저장 구조체(110a 내지 110c)가 복수의 비트 라인 스택(106a 내지 106d) 위에 배치되고, 하나 이상의 셀렉터(112a 내지 112c)가 하나 이상의 데이터 저장 구조체(110a 내지 110c) 위에 배치되며, 복수의 워드 라인(114a 내지 114c)이 하나 이상의 셀렉터(112a 내지 112c) 위에 배치된다. 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 대응하는 워드 라인에 가장 가까운 비트 라인의 단일 측부를 따라 데이터 상태를 각각 저장하도록 구성된 복수의 RRAM 디바이스(208a 내지 208d)를 규정한다. 예를 들어, 제1 비트 라인(104a)과 제1 워드 라인(114a) 사이의 데이터 저장 구조체(110a)는 제1 데이터 상태를 저장하도록 구성된 제1 RRAM 디바이스(208a)를 규정1하고, 제2 비트 라인(104b)과 제1 워드 라인(114a) 사이의 데이터 저장 구조체(110a)는 제2 데이터 상태를 저장하도록 구성된 제2 RRAM 디바이스(208b)를 규정하며, 기타 등등이다.
일부 실시예에서, 복수의 워드 라인(114a 내지 114c)은 제2 비트 라인 스택(106b) 위로부터 제2 비트 라인 스택(106b)과 제3 비트 라인 스택(106c) 바로 사이로 연장되지만, 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이로는 연장되지 않는다. 그러한 실시예에서, 제2 비트 라인 스택(106b)과 제3 비트 라인 스택(106c) 바로 사이에 있는 데이터 저장 구조체(110a)는 데이터 상태를 저장하도록 구성되는 반면(예를 들어, 제2 비트 라인 스택(106b)과 제3 비트 라인 스택(106c) 사이에 전도성 필라멘트가 선택적으로 형성될 수 있음), 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 바로 사이에 있는 데이터 저장 구조체(110a)는 데이터 상태를 저장하도록 구성되지 않는다(예를 들어, 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이에 전도성 필라멘트가 형성되지 않을 수 있음).
다양한 실시예에서, 복수의 워드 라인(114a 내지 114c)은 도핑된 폴리실리콘, 또는, 알루미늄, 티타늄, 텅스텐, 코발트 등과 같은, 금속을 포함할 수 있다. 일부 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c), 하나 이상의 셀렉터(112a 내지 112c), 및 복수의 워드 라인(114a 내지 114c)이 복수의 비트 라인 스택(106a 내지 106d) 위에서 연속적으로 연장될 수 있다. 도 2b의 단면도(214)에 도시된 바와 같이, 일부 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c), 하나 이상의 셀렉터(112a 내지 112c), 및 복수의 워드 라인(114a 내지 114c)은 제1 방향에 수직인 제2 방향을 따라 복수의 비트 라인 스택(106a 내지 106d) 위에서 불연속적일 수 있다. 다른 실시예(도시되지 않음)에서, 복수의 워드 라인(114a 내지 114c)은 제2 방향을 따라 복수의 비트 라인 스택(106a 내지 106d) 위에서 불연속적일 수 있는 반면, 데이터 저장 구조체 및 셀렉터는 복수의 비트 라인 스택(106a 내지 106d) 위에서 연속적으로 연장될 수 있다.
일부 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 하이-k(high-k) 유전체층을 포함할 수 있다. 예를 들어, 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 오산화물(Ta2O5), 하프늄 알루미늄 산화물(HfAlO), 하프늄 지르코늄 산화물(HfZrO) 등을 포함할 수 있다. 다른 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 GST(예를 들어, Ge2Sb2Te5), N 도핑된 GST, Si 도핑된 GST, InGeSbTe, 도핑된 비소(As), 도핑된 탄소(C) 등과 같은 칼코게나이드 재료를 포함하는 상변화 메모리층을 포함할 수 있다. 또 다른 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 자기 터널 접합(magnetic tunnel junction), 강유전성 재료 등을 포함할 수 있다. 다양한 실시예에서, 하나 이상의 데이터 저장 구조체(110a 내지 110c)는 대략 5 nm 내지 대략 10 nm, 대략 10 nm 내지 대략 20 nm, 대략 20 nm 내지 대략 40 nm, 또는 다른 적합한 값인 두께(210)를 가질 수 있다.
일부 실시예에서, 하나 이상 셀렉터(112a 내지 112c)는 다이오드(예를 들어, PN 다이오드, PiN 다이오드, 쇼트키 다이오드, 산화물 반도체-산화물 다이오드 등)와 유사한 전기적 응답을 갖도록 구성된 하나 이상의 재료를 포함할 수 있다. 그러한 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는, 초과되는 경우, 전류가 셀렉터(112)를 통해 흐를 수 있게 하는 문턱 전압을 갖는 반면, 인가된 전압이 문턱 전압보다 작으면, 하나 이상의 셀렉터(112a 내지 112c)는 전류가 흐르지 못하게 차단한다. 하나 이상의 셀렉터(112a 내지 112c)가 전류가 RRAM 디바이스를 통해 흐르지 못하게 선택적으로 차단하도록 구성되어 있기 때문에, RRAM 디바이스에 대한 액세스를 선택적으로 제공하기 위해 트랜지스터를 이용하는 1T1R 또는 1T2R 아키텍처와 달리, 하나 이상의 셀렉터(112a 내지 112c)는 RRAM 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된다.
일부 실시예에서, 하나 이상 셀렉터(112a 내지 112c)는 문턱형(threshold type) 셀렉터(예를 들어, 오보닉 문턱 스위치(ovonic threshold switch; OTS))를 포함할 수 있다. 일부 그러한 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는 2원 재료(binary material)(예를 들어, SiTe, GeTe, CTe, BTe, ZnTe, AlTe 등), 3원 재료(ternary material)(예를 들어, GeSeAs, GeSeSb, GeSbTe, GeSiAs 등) 및/또는 4원 재료(quaternary material)(예를 들어, GeSeAsTe, GeSeTeSi, GeSeTeAs 등)를 포함할 수 있다. 다른 실시예에서, 하나 이상 셀렉터(112a 내지 112c)는 VCB((voltage conductive bridge) 셀렉터를 포함할 수 있다. 일부 그러한 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는 각각 Ag와 HfO2의 층, Cu와 HfO2의 층, Al과 SiO2의 층, Ag와 TaO2의 층 등을 포함할 수 있다. 다른 실시예에서, 하나 이상 셀렉터(112a 내지 112c)는 TiO2, Ta2O5. NiO, TiN과 Si의 층 등을 포함하는 지수형(exponential type) 셀렉터를 포함할 수 있다. 일부 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는 서로의 위에 적층되는 문턱형 셀렉터 및 위에 놓인 지수형 셀렉터를 포함할 수 있다. 또 다른 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는 필라멘트 기반 셀렉터, 정류기, 배리스터형(varistor-type) 셀렉터, 도핑된 칼코게나이드 기반 셀렉터, Mott 효과 기반 셀렉터, MIEC(mixed-ionic-electronic-conductive) 기반 셀렉터, FAST(field-assisted-superliner-threshold) 셀렉터, VCB(voltage conductive bridge) 셀렉터, 지수형 셀렉터 등을 포함할 수 있다. 다양한 실시예에서, 하나 이상의 셀렉터(112a 내지 112c)는 대략 10 nm 내지 대략 20 nm, 대략 20 nm 내지 대략 40 nm, 또는 다른 적합한 값인 두께(212)를 가질 수 있다.
일부 실시예에서, 복수의 비트 라인 스택(106a 내지 106c) 내의 비트 라인은 지원 회로(예를 들어, 디코더, 감지 증폭기 등)에의 연결을 가능하게 하기 위해 상호연결층에 결합될 수 있다. 예를 들어, 일부 실시예에서, 제1 비트 라인 스택(106a) 내의 제1 비트 라인(104a)은 에칭 스톱층(204)을 관통하여 연장되는 제1 전도성 비아(218)를 통해 아래에 놓인 상호연결 와이어(216)에 결합될 수 있다. 일부 실시예에서, 제1 비트 라인 스택(106a) 내의 제2 비트 라인(104b)은 마스킹층(206)을 관통하여 연장되는 제2 전도성 비아(220)에 결합될 수 있다. 유사하게, 일부 실시예에서, 복수의 워드 라인(114a 내지 114c)은 위에 놓인 전도성 비아(222)에 결합될 수 있다.
도 3a 내지 도 3e는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이의 동작의 일부 실시예를 예시한다.
도 3a 및 도 3b는 복수의 RRAM 디바이스(208a 내지 208d)를 갖는 메모리 어레이의 단면도(300 및 302)를 예시한다. 메모리 어레이는 데이터 저장 구조체(110) 및 셀렉터(112)에 의해 복수의 비트 라인 스택(106a 및 106b)으로부터 분리되는 복수의 워드 라인(114a 및 114b)을 포함한다. 복수의 RRAM 디바이스(208a 내지 208d) 중 하나에 액세스하기 위해, 비트 라인 전압이 대응하는 비트 라인에 인가되고 워드 라인 전압이 대응하는 워드 라인에 인가된다.
도 3c는 판독 동작, 기입(예를 들어, 세트(set) 또는 리셋(reset)) 동작, 및/또는 형성 동작 동안 워드 라인 및 비트 라인에 인가되는 예시적인 바이어스 전압의 일부 실시예를 보여주는 도 3a 및 도 3b의 메모리 어레이의 개략 다이어그램(304)을 예시한다.
개략 다이어그램(304)은 복수의 RRAM 디바이스(208a 내지 208h)를 포함한다. 복수의 워드 라인(114a-114b)은 워드 라인 디코더(306)에 결합되고, 복수의 비트 라인(104a 내지 104d)은 감지 증폭기(308) 및 비트 라인 디코더(310)에 결합된다. 일부 실시예에서, 제어 회로(312)는 워드 라인 디코더(306), 감지 증폭기(308), 및/또는 비트 라인 디코더(310)에 결합된다. 복수의 워드 라인(114a 및 114b)은 각각 셀렉터(112)를 통해 복수의 RRAM 디바이스(208a 내지 208h)의 제1 단자에 결합된다. 복수의 비트 라인(104a 내지 104d)은 각각 복수의 RRAM 디바이스(208a 내지 208h)의 제2 단자에 결합된다. 활성화된 RRAM 디바이스(208c)는 제1 워드 라인(114a) 및 제3 비트 라인(104c)에 결합된다.
활성화된 RRAM 디바이스(208c)로부터 데이터를 판독하는 판독 동작을 수행하기 위해, 워드 라인 디코더(306)는 전압 V1을 제1 워드 라인(114a)에 인가하고 그 전압의 1/3의 전압(즉, V1/3)을 제2 워드 라인(114b)에 인가하도록 구성된다. 비트 라인 디코더(310)는 동시적으로 실질적으로 제로의 전압을 제3 비트 라인(104c)에 인가하고 그 전압의 2/3의 전압(즉, 2V1/3)을 제1 비트 라인(104a), 제2 비트 라인(104b), 및 제4 비트 라인(104d)에 인가하도록 구성된다. 일부 실시예에서, 전압 V1은 판독 동작의 경우 대략 0.8 볼트 내지 대략 1.0 볼트의 범위에 있을 수 있다.
셀렉터(112)는, 초과되는 경우, 전류가 셀렉터(112)를 통해 흐를 수 있게 하는 문턱 전압을 갖는다. 일부 실시예에서, 문턱 전압은 대략 0.7V와 동일할 수 있다. 다른 실시예에서, 문턱 전압은 다른 값(예를 들어, 0.5V, 0.9V, 또는 다른 적합한 값)을 가질 수 있다. 인가된 전압이 문턱 전압보다 작은 경우, 셀렉터(112)는 전류가 셀렉터(112)를 통해 흐르지 못하게 차단한다. 따라서, 전압 V1과 실질적으로 제로의 전압 사이의 차이는 제1 전류가 제1 워드 라인(114a)으로부터 제3 비트 라인(104c)으로 그리고 셀렉터(112) 및 활성화된 RRAM 디바이스(208c)를 통해 흐르게 하기에 충분히 높다(예를 들어, 셀렉터(112)의 문턱 전압보다 크다). 그 전압의 1/3(즉, V1/3)과 실질적으로 제로의 전압 사이의 차이는 전류가 제2 워드 라인(114b)으로부터 제3 비트 라인(104c)으로 그리고 비-활성화된 RRAM 디바이스(208g)를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다). 마찬가지로 전압 V1과 그 전압의 2/3(즉, 2V1/3) 사이의 차이 및 그 전압의 1/3(즉, V1/3)과 그 전압의 2/3(즉, 2V1/3) 사이의 차이는 전류가 복수의 RRAM 디바이스(예를 들어, 208a, 208b, 208d 내지 208f, 및 208h) 중 비-활성화된 RRAM 디바이스를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다).
제1 데이터 상태(예를 들어, 논리 "1")를 활성화된 RRAM 디바이스(208c)에 기입하는 세트 동작을 수행하기 위해, 워드 라인 디코더(306)는 전압 V1을 제1 워드 라인(114a)에 인가하고 그 전압의 1/3의 전압(즉, V1/3)을 제2 워드 라인(114b)에 인가하도록 구성된다. 비트 라인 디코더(310)는 동시적으로 실질적으로 제로의 전압을 제3 비트 라인(104c)에 인가하고 그 전압의 2/3의 전압(즉, 2V1/3)을 제1 비트 라인(104a), 제2 비트 라인(104b), 및 제4 비트 라인(104d)에 인가하도록 구성된다. 일부 실시예에서, 전압 V1은 세트 동작의 경우 대략 1.2 볼트 내지 대략 1.5 볼트의 범위에 있을 수 있다.
전압 V1과 실질적으로 제로의 전압 사이의 차이는 제1 전류가 제1 워드 라인(114a)으로부터 제3 비트 라인(104c)으로 그리고 셀렉터(112) 및 활성화된 RRAM 디바이스(208c)를 통해 흐르게 하기에 충분히 높다(예를 들어, 셀렉터(112)의 문턱 전압보다 크다). 제1 전류는 활성화된 RRAM 디바이스(208c) 내에 전도성 필라멘트를 형성하기 위해 산소 베이컨시를 활성화된 RRAM 디바이스(208c) 내로 밀어넣는다. 활성화된 RRAM 디바이스(208c) 내에 전도성 필라멘트를 형성하는 것은 제1 데이터 상태에 대응하는 제1 저항(예를 들어, 저 저항)을 활성화된 RRAM 디바이스(208c)에 제공함으로써 제1 데이터 상태(예를 들어, 논리 "1")를 활성화된 RRAM 디바이스(208c)에 기입한다. 그 전압의 1/3(즉, V1/3)과 실질적으로 제로의 전압 사이의 차이는 전류가 제2 워드 라인(114b)으로부터 제3 비트 라인(104c)으로 그리고 비-활성화된 RRAM 디바이스(208g)를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다). 마찬가지로 전압 V1과 그 전압의 2/3(즉, 2V1/3) 사이의 차이 및 그 전압의 1/3(즉, V1/3)과 그 전압의 2/3(즉, 2V1/3) 사이의 차이는 전류가 복수의 RRAM 디바이스(예를 들어, 208a, 208b, 208d 내지 208f, 및 208h) 중 비-활성화된 RRAM 디바이스를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다).
제2 데이터 상태(예를 들어, 논리 "0")를 활성화된 RRAM 디바이스(208c)에 기입하는 리셋 동작을 수행하기 위해, 워드 라인 디코더(306)는 실질적으로 제로의 전압을 제1 워드 라인(114a)에 인가하고 그 전압의 2/3의 전압(즉, 2V1/3)을 제2 워드 라인(114b)에 인가하도록 구성된다. 비트 라인 디코더(310)는 동시적으로 전압 V1을 제3 비트 라인(104c)에 인가하고 그 전압의 2/3의 전압(즉, 2V1/3)을 제1 비트 라인(104a), 제2 비트 라인(104b), 및 제4 비트 라인(104d)에 인가하도록 구성된다. 일부 실시예에서, 전압 V1은 리셋 동작의 경우 대략 1.2 볼트 내지 대략 1.5 볼트의 범위에 있을 수 있다.
전압 V1과 실질적으로 제로의 전압 사이의 차이는 제1 전류가 제3 비트 라인(104c)으로부터 제1 워드 라인(114a)으로 그리고 셀렉터(112) 및 활성화된 RRAM 디바이스(208c)를 통해 흐르게 하기에 충분히 높다(예를 들어, 셀렉터(112)의 문턱 전압보다 크다). 제1 전류는 활성화된 RRAM 디바이스(208c) 내에 전도성 필라멘트를 단절시키기 위해 산소 베이컨시를 활성화된 RRAM 디바이스(208c) 밖으로 밀어낸다. 활성화된 RRAM 디바이스(208c) 내에 전도성 필라멘트를 단절시키는 것은 제2 데이터 상태에 대응하는 제2 저항을 활성화된 RRAM 디바이스(208c)에 제공함으로써 제2 데이터 상태(예를 들어, 논리 "0")를 활성화된 RRAM 디바이스(208c)에 기입한다. 그 전압의 2/3(즉, 2V1/3)와 그 전압 사이의 차이는 전류가 제3 비트 라인(104c)으로부터 제2 워드 라인(114b)으로 그리고 비-활성화된 RRAM 디바이스(208g)를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다). 마찬가지로 그 전압의 1/3(즉, V1/3)과 전압 V1 사이의 차이 및 그 전압의 2/3(즉, 2V1/3)과 전압 V1 사이의 차이는 전류가 복수의 RRAM 디바이스(예를 들어, 208a, 208b, 208d 내지 208f, 및 208h) 중 비-활성화된 RRAM 디바이스를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다).
활성화된 RRAM 디바이스(208c) 내에 초기 전도성 필라멘트를 형성하는 형성 동작을 수행하기 위해, 워드 라인 디코더(306)는 전압 V1을 제1 워드 라인(114a)에 인가하고 그 전압의 1/3의 전압(즉, V1/3)을 제2 워드 라인(114b)에 인가하도록 구성된다. 비트 라인 디코더(310)는 동시적으로 실질적으로 제로의 전압을 제3 비트 라인(104c)에 인가하고 그 전압의 2/3의 전압(즉, 2V1/3)을 제1 비트 라인(104a), 제2 비트 라인(104b), 및 제4 비트 라인(104d)에 인가하도록 구성된다. 일부 실시예에서, 전압 V1은 형성 동작의 경우 대략 1.8 볼트 내지 대략 2.0 볼트의 범위에 있을 수 있다.
전압 V1과 실질적으로 제로의 전압 사이의 차이는 제1 전류가 제1 워드 라인(114a)으로부터 제3 비트 라인(104c)으로 그리고 셀렉터(112) 및 활성화된 RRAM 디바이스(208c)를 통해 흐르게 하기에 충분히 높다(예를 들어, 셀렉터(112)의 문턱 전압보다 크다). 제1 전류는 활성화된 RRAM 디바이스(208c) 내에 초기 전도성 필라멘트를 형성하기 위해 산소 베이컨시를 활성화된 RRAM 디바이스(208c) 내로 밀어넣는다. 그 전압의 1/3(즉, V1/3)과 실질적으로 제로의 전압 사이의 차이는 전류가 제2 워드 라인(114b)으로부터 제3 비트 라인(104c)으로 그리고 비-활성화된 RRAM 디바이스(208g)를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다). 마찬가지로 전압 V1과 그 전압의 2/3(즉, 2V1/3) 사이의 차이 및 그 전압의 1/3(즉, V1/3)과 그 전압의 2/3(즉, 2V1/3) 사이의 차이는 전류가 복수의 RRAM 디바이스(예를 들어, 208a, 208b, 208d 내지 208f, 및 208h) 중 비-활성화된 RRAM 디바이스를 통해 흐르게 하기에 너무 낮다(예를 들어, 셀렉터(112)의 문턱 전압보다 작다).
도 3d는 판독 동작, 기입(예를 들어, 세트 및 리셋) 동작, 및 형성 동작을 수행하기 위해 개시된 메모리 어레이 내의 워드 라인 및 비트 라인에 인가될 수 있는 예시적인 전압의 일부 실시예를 보여주는 그래프(306)를 예시한다. 그래프(306)에서의 전압이 판독 동작, 기입(예를 들어, 세트 및 리셋) 동작, 및 형성 동작에서 사용될 수 있는 전압의 비제한적인 예이고, 대안적인 실시예에서 다른 전압이 사용될 수 있다는 것이 이해될 것이다.
도 3e는 개시된 RRAM 디바이스를 동작시키는 방법(308)의 흐름 다이어그램을 예시한다. 개시된 방법(308)이 도 3c 및 도 3d와 관련하여 설명된 전압의 값을 사용하여 판독 동작, 기입(예를 들어, 세트 또는 리셋) 동작, 또는 형성 동작에 적용될 수 있다는 것이 이해될 것이다.
310에서, 제1 문턱 전압을 갖는 제1 셀렉터를 통해 제1 RRAM 디바이스에 그리고 제2 문턱 전압을 갖는 제2 셀렉터를 통해 제2 RRAM 디바이스에 결합된 제1 워드 라인에 제1 전압이 인가됨
312에서, 제3 문턱 전압을 갖는 제3 셀렉터를 통해 제3 RRAM 디바이스에 그리고 제4 문턱 전압을 갖는 제4 셀렉터를 통해 제4 RRAM 디바이스에 결합된 제2 워드 라인에, 제1 전압과 상이한 제2 전압이 인가된다.
314에서, 제1 RRAM 디바이스에 그리고 제3 RRAM 디바이스에 결합된 제1 비트 라인에 제3 전압이 인가된다. 제3 전압을 인가하는 것이 전류가 제1 셀렉터를 통해 제1 비트 라인의 단일 측부를 따라(예를 들어, 제1 비트 라인의 서로 반대측에 있는 제2 측부를 따라서가 아니라 제1 비트 라인의 제1 측부를 따라) 흐르게 하도록, 제1 전압과 제3 전압 사이의 차이는 제1 문턱 전압보다 크다. 기입 동작 동안, 전류는 필라멘트가 제1 비트 라인의 단일 측부를 따라 형성되거나 단절되게 할 수 있다. 제3 전압을 인가하는 것이 전류가 제3 셀렉터를 통해 흐르게 하지 않도록, 제2 전압과 제3 전압 사이의 차이는 제3 문턱 전압보다 작다.
316에서, 제2 RRAM 디바이스에 그리고 제4 RRAM 디바이스에 결합된 제2 비트 라인에 제4 전압이 인가된다. 제4 전압을 인가하는 것이 전류가 제2 셀렉터 및 제4 셀렉터를 통해 흐르게 하지 않도록, 제1 전압과 제4 전압 사이의 차이 및 제2 전압과 제4 전압 사이의 차이는 제2 문턱 전압 및 제4 문턱 전압보다 작다.
판독 동작 동안, 개시된 메모리 어레이가 다수의 데이터 상태를 병렬로 판독하도록 동작될 수 있다는 것이 이해될 것이다. 도 4a 내지 도 5b는 개시된 메모리 어레이에 대한 판독 동작의 다양한 실시예를 예시한다. 일부 실시예에서, 병렬로 판독되는 데이터 상태의 개수는 이용 가능한 감지 증폭기에 의존할 수 있다. 도 4a 내지 도 5b에 도시된 판독 동작이 예시적인 판독 동작이고 데이터가 도 4a 내지 도 5b에 도시되지 않은 다른 방식으로 개시된 메모리 어레이로부터 판독될 수 있다는 것이 이해될 것이다.
도 4a 및 도 4b는 4 비트를 병렬로 판독하도록 동작되는 개시된 메모리 어레이의 일부 실시예를 예시한다. 도 4a 및 도 4b의 동작에서 설명된 전압 값이 예시적인 값이고 다른 실시예에서 다른 값이 또한 사용될 수 있다는 것이 이해될 것이다.
도 4a는 복수의 비트 라인(104a 내지 104h) 중 둘 이상을 각각 포함하는 복수의 비트 라인 스택(106a 내지 106d)을 포함하는 메모리 어레이를 갖는 집적 회로의 단면도(400)를 예시한다. 셀렉터(112)는 복수의 비트 라인 스택(106a 내지 106d) 위에 배치되고, 데이터 저장 구조체(110)는 셀렉터(112) 위에 배치되며, 워드 라인(114)은 데이터 저장 구조체(110) 위에 배치된다.
도 4b는 도 4a의 메모리 어레이에 대응하는 개략 다이어그램(402)을 예시한다. 개략 다이어그램(402)은 복수의 RRAM 디바이스(208a 내지 208h)를 갖는다. 복수의 RRAM 디바이스(208a 내지 208h)는 각각 셀렉터(112)를 통해 워드 라인(114)에 동작 가능하게 결합된 제1 단자 및 복수의 비트 라인(104a 내지 104h) 중 하나에 결합된 제2 단자를 포함한다. 예를 들어, 제1 RRAM 디바이스(208a)는 셀렉터(112)를 통해 워드 라인(114)에 그리고 제1 비트 라인(104a)에 동작 가능하게 결합되고, 제2 RRAM 디바이스(208b)는 셀렉터(112)를 통해 워드 라인(114)에 그리고 제2 비트 라인(104b)에 동작 가능하게 결합되며, 기타 등등이다.
복수의 RRAM 디바이스(208a 내지 208h) 중 4개의 RRAM 디바이스(208a 내지 208d)로부터 데이터를 병렬로 판독하기 위해, 워드 라인 디코더(306)는 판독 전압 Vread를 워드 라인(114)에 선택적으로 인가하도록 구성된다. 동시적으로, 비트 라인 디코더(310)는 실질적으로 제로의 전압을 비트 라인(104a 내지 104d)에 그리고 판독 전압의 2/3의 전압(2Vread/3)을 비트 라인(104e 내지 104h)에 선택적으로 인가하도록 구성된다. 비트 라인(104a 내지 104d)에 인가된 전압은 전류가 RRAM 디바이스(208a 내지 208d)를 통해 흐르게 하기에 충분히 큰 전위차를 셀렉터(112)에 걸쳐 형성한다. 감지 증폭기(308)는 전류를 수용하고 전류로부터 RRAM 디바이스(208a 내지 208d) 내의 데이터 상태를 결정하도록 구성된다. 비트 라인(104e 내지 104h)에 인가된 전압은 전류가 RRAM 디바이스(208e 내지 208h)를 통해 흐르게 하기에 충분히 크지 않은 전위차를 셀렉터(112)에 걸쳐 형성한다.
도 5a 및 도 5b는 2 비트를 병렬로 판독하도록 동작되는 개시된 메모리 어레이의 일부 실시예를 예시한다. 도 5a 및 도 5b의 동작에서 설명된 전압 값이 예시적인 값이고 다른 실시예에서 다른 값이 또한 사용될 수 있다는 것이 이해될 것이다.
도 5a는 복수의 비트 라인(104a 내지 104h) 중 둘 이상을 각각 포함하는 복수의 비트 라인 스택(106a 내지 106d)을 포함하는 메모리 어레이를 갖는 집적 회로의 단면도(500)를 예시한다. 셀렉터(112)는 복수의 비트 라인 스택(106a 내지 106d) 위에 배치되고, 데이터 저장 구조체(110)는 셀렉터(112) 위에 배치되며, 워드 라인(114)은 데이터 저장 구조체(110) 위에 배치된다.
도 5b는 도 5a의 메모리 어레이에 대응하는 개략 다이어그램(502)을 예시한다. 개략 다이어그램(502)은 복수의 RRAM 디바이스(208a 내지 208h)를 갖는다. 복수의 RRAM 디바이스(208a 내지 208h)는 각각 셀렉터(112)를 통해 워드 라인(114)에 동작 가능하게 결합된 제1 단자 및 복수의 비트 라인(104a 내지 104h) 중 하나에 결합된 제2 단자를 포함한다. 예를 들어, 제1 RRAM 디바이스(208a)는 셀렉터(112)를 통해 워드 라인(114)에 그리고 제1 비트 라인(104a)에 동작 가능하게 결합되고, 제2 RRAM 디바이스(208b)는 셀렉터(112)를 통해 워드 라인(114)에 그리고 제2 비트 라인(104b)에 동작 가능하게 결합되며, 기타 등등이다.
복수의 RRAM 디바이스(208a 내지 208h) 중 2개의 RRAM 디바이스(208a 및 208b)로부터 데이터를 병렬로 판독하기 위해, 워드 라인 디코더(306)는 판독 전압 Vread를 워드 라인(114)에 선택적으로 인가하도록 구성된다. 동시적으로, 비트 라인 디코더(310)는 실질적으로 제로의 전압을 비트 라인(104a 및 104b)에 그리고 판독 전압의 2/3의 전압(2Vread/3)을 비트 라인(104c 내지 104h)에 선택적으로 인가하도록 구성된다. 비트 라인(104a 및 104b)에 인가된 전압은 전류가 RRAM 디바이스(208a 및 208b)를 통해 흐르게 하기에 충분히 큰 전위차를 셀렉터(112)에 걸쳐 형성한다. 감지 증폭기(308)는 전류를 수용하고 전류로부터 RRAM 디바이스(208a 내지 208b) 내의 데이터 상태를 결정하도록 구성된다. 비트 라인(104c 내지 104h)에 인가된 전압은 전류가 RRAM 디바이스(208c 내지 208h)를 통해 흐르게 하기에 충분히 크지 않은 전위차를 셀렉터(112)에 걸쳐 형성한다.
도 6은 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로(600)의 일부 부가 실시예를 예시한다.
집적 회로(600)는 유전체 재료(108)에 의해 분리되는 비트 라인(104a 및 104b)을 각각 포함하는 복수의 비트 라인 스택(106a 내지 106d)을 포함한다. 데이터 저장 구조체(110)가 복수의 비트 라인 스택(106a 내지 106d) 위에 배치되고, 셀렉터(112)가 데이터 저장 구조체(110) 위에 배치된다. 셀렉터(112)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 바로 사이에 배치된 보이드(602)를 규정하는 하나 이상의 내부 표면을 포함한다. 일부 실시예에서, 보이드(602)는 대략 10 nm 내지 대략 35 nm, 대략 15 nm 내지 대략 25 nm, 또는 다른 유사한 값의 범위에 있는 폭을 가질 수 있다. 일부 실시예에서, 보이드(602)는 비트 라인(104b)의 최상면 및 바닥면을 지나 연장되는 높이를 가질 수 있다. 일부 부가 실시예에서, 보이드(602)는 비트 라인(104b) 및 유전체 재료(108) 둘 모두의 최상면 및 바닥면을 지나 연장되는 높이를 가질 수 있다.
일부 실시예에서, 보이드(602)는 제1 비트 라인(104a)과 제3 비트 라인(104c) 바로 사이에 그리고/또는 제2 비트 라인(104b)과 제4 비트 라인(104d) 바로 사이에 있다. 보이드(602)는 가스(예를 들어, 공기, 질소, 헬륨 등)로 채워질 수 있다. 일부 실시예에서, 보이드(602)는 1 atm 미만의 압력으로 유지될 수 있다. 보이드(602) 내의 가스가 저 유전 상수를 갖기 때문에, 보이드(602)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 격리를 증가시킬 수 있다. 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 격리를 증가시키는 것에 의해, 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 거리가 더 작게 될 수 있고, 이에 의해 성능에 부정적인 영향을 미치지 않으면서 메모리 어레이의 크기를 감소시킬 수 있다.
일부 실시예에서, 셀렉터(112)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이에 측방으로 배열된 디봇(divot)(604)(즉, 리세스(recess))을 갖는 상면을 포함할 수 있다. 일부 실시예에서, 디봇(604)은 제1 비트 라인 스택(106a) 및 제2 비트 라인 스택(106b)의 최상부보다 위에 있는 바닥부를 갖는다.
도 7은 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로(700)의 일부 부가 실시예를 예시한다.
집적 회로(700)는 유전체 재료(108)에 의해 분리되는 비트 라인(104a 및 104b)을 각각 포함하는 복수의 비트 라인 스택(106a 내지 106d)을 포함한다. 데이터 저장 구조체(110)가 복수의 비트 라인 스택(106a 내지 106d) 위에 배치되고, 셀렉터(112)가 데이터 저장 구조체(110) 위에 배치된다. 데이터 저장 구조체(110)의 상면은 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 전체 거리를 따라 제1 비트 라인 스택(106a)의 상부 및 제2 비트 라인 스택(106b)의 최상부보다 전적으로 위에 있다.
일부 실시예에서, 데이터 저장 구조체(110)의 상면은 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이에 측방으로 배열된 디봇(702)을 포함할 수 있다. 디봇(702)은 제1 비트 라인 스택(106a) 및 제2 비트 라인 스택(106b)의 최상부보다 위에 있는 바닥부를 갖는다.
도 8은 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로(800)의 일부 부가 실시예를 예시한다.
집적 회로(800)는 복수의 비트 라인 스택(106a 내지 106d) 위에 배치된 데이터 저장 구조체(110), 및 데이터 저장 구조체(110) 위에 배치된 셀렉터(112)를 포함한다. 데이터 저장 구조체(110)는 제1 비트 라인 스택(106a)의 상부 및 제2 비트 라인 스택(106b)의 최상부보다 전적으로 위에 있는 상면을 갖는다. 상면은 제1 비트 라인 스택(106a)의 측벽과 제2 비트 라인 스택(106b)의 측벽 사이에서 연속적으로 연장된다.
데이터 저장 구조체(110)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이에 배치된 보이드(802)를 규정하는 하나 이상의 내부 표면을 포함한다. 보이드(802)는 가스(예를 들어, 공기, 질소 등)로 채워질 수 있다. 보이드(802) 내의 가스가 저 유전 상수를 갖기 때문에, 보이드(802)는 제1 비트 라인 스택(106a)과 제2 비트 라인 스택(106b) 사이의 격리를 증가시킬 수 있다.
도 9는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로(900)의 일부 부가 실시예를 예시한다.
집적 회로(900)는 기판(102) 위에 배치된 유전체 구조체(902)를 포함한다. 유전체 구조체(902)는 복수의 적층된 층간 유전체(ILD)층(202)을 포함한다. 일부 실시예에서, 복수의 적층된 ILD층(202)은 에칭 스톱층(203)에 의해 수직으로 분리될 수 있다. 일부 실시예에서, 복수의 적층된 ILD층(202)은 실리콘 이산화물, SiCOH, 플루오로실리케이트 유리, 포스페이트 유리(예를 들어, 보로포스페이트 실리케이트 유리 등) 등을 포함할 수 있다. 일부 실시예에서, 에칭 스톱층(203)은 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다.
복수의 트랜지스터 디바이스(904)가 기판(102) 내에 배치된다. 복수의 트랜지스터 디바이스(904)는 기판(102) 내에 배치된 격리 구조체(906)에 의해 측방으로 분리될 수 있다. 일부 실시예에서, 복수의 트랜지스터 디바이스(904)는 MOSFET 디바이스를 포함할 수 있다. 다른 실시예에서, 복수의 트랜지스터 디바이스(904)는 바이폴라 접합 트랜지스터(bi-polar junction transistor; BJT), 고 전자 이동도 트랜지스터(high electron mobility transistor; HEMT) 등을 포함할 수 있다. 일부 실시예에서, 격리 구조체(906)는 기판(102) 내의 트렌치 내에 배치된 하나 이상의 유전체 재료를 포함할 수 있다.
복수의 상호연결층(908 내지 912)이 유전체 구조체(902) 내에 배치된다. 복수의 상호연결층(908 내지 912)은 복수의 트랜지스터 디바이스(904)에 전기적으로 결합된다. 일부 실시예에서, 복수의 상호연결층(908 내지 912)은 전도성 콘택트(908), 상호연결 와이어(910) 및 상호연결 비아(912)를 포함할 수 있다.
매립된 메모리 영역(914)이 또한 유전체 구조체(902) 내에 배치된다. 매립된 메모리 영역(914)은 복수의 비트 라인 스택(106)을 포함한다. 워드 라인(114)은 복수의 비트 라인 스택(106) 위에 연장된다. 일부 실시예에서, 마스킹층이 워드 라인(114) 위에 배치될 수 있다. 일부 실시예에서, 복수의 비트 라인 스택(106)은 복수의 상호연결층(908 내지 912) 중 하나 이상으로부터 수직으로 오프셋되고(예를 들어, 위에 및/또는 아래에 있고) 복수의 상호연결층(908 내지 912) 중 하나 이상에 측방으로 인접할 수 있다.
일부 실시예에서, 복수의 비트 라인 스택(106)은 복수의 상호연결층(908 내지 912) 중 하나 이상으로부터 측방으로 오프셋될 수 있다. 일부 실시예에서, 복수의 비트 라인 스택(106)은 각각 기판(102)으로부터의 거리가 증가함에 따라 비트 라인 스택의 폭이 감소되게 하는 경사진 측벽(angled sidewall)을 가질 수 있다. 일부 그러한 실시예에서, 측방으로 오프셋된 복수의 상호연결층(908 내지 912) 중 하나 이상은 기판(102)으로부터의 거리가 증가함에 따라 상호연결층의 폭이 증가하게 하는 경사진 측벽을 가질 수 있다.
일부 실시예에서, 매립된 메모리 영역(914)은 복수의 트랜지스터 디바이스(904) 중 하나 이상 바로 위에서 연장될 수 있다. 일부 실시예에서, 매립된 메모리 영역(914) 아래의 복수의 트랜지스터 디바이스(904)는 매립된 메모리 영역(914) 내의 메모리 디바이스에 대한 지원 회로(예를 들어, 비트 라인 디코더, 워드 라인 디코더, 감지 증폭기 등)로서 기능하도록 구성될 수 있다. 일부 실시예에서, 매립된 메모리 영역(914) 아래의 복수의 트랜지스터 디바이스(904)는 매립된 메모리 영역(914) 내의 메모리 디바이스에 대한 지원 회로에 관련되지 않은 로직 연산을 수행하도록 구성될 수 있다.
도 10 내지 도 22b는 비대칭 피치로 배치된 복수의 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로를 형성하는 방법의 일부 실시예를 예시한다. 비록 도 10 내지 도 22b가 방법과 관련하여 설명되지만, 도 10 내지 도 22b에 개시된 구조가 그러한 방법에 제한되지 않고 그 대신에 방법과 무관한 구조로서 독립되어 있을 수 있음이 이해될 것이다.
도 10의 단면도(1000)에 도시된 바와 같이, 에칭 스톱층(204)이 기판(102) 위에 형성된다. 다양한 실시예에서, 기판(102)은, 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이는 물론, 그와 연관된, 임의의 다른 유형의 반도체 및/또는 에피택셜층과 같은, 임의의 유형의 반도체 보디(예를 들어, 실리콘, SiGe, SOI 등)일 수 있다. 다양한 실시예에서, 에칭 스톱층(204)은 산화물(예를 들어, 실리콘 리치 산화물(silicon rich oxide; SRO)), 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 일부 실시예에서, 에칭 스톱층(204)은 퇴적 프로세스(예를 들어, 물리적 기상 퇴적(PVD), 화학적 기상 퇴적(CVD), PE-CVD, 원자 층 퇴적(ALD) 등)에 의해 형성될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 비트 라인 구조체(1102)가 에칭 스톱층(204) 위에 형성될 수 있다. 비트 라인 구조체(1102)는 제1 비트 라인층(1104), 제1 비트 라인층(1104) 위에 배치된 유전체층(1106), 유전체층(1106) 위의 제2 비트 라인층(1108), 및 제2 비트 라인층(1108) 위의 마스킹층(1110)을 포함한다. 일부 실시예에서, 제1 비트 라인층(1104) 및 제2 비트 라인층(1108)은 각각 텅스텐, 루테늄, 구리, 알루미늄 등과 같은, 금속을 포함할 수 있다. 다른 실시예에서, 제1 비트 라인층(1104) 및 제2 비트 라인층(1108)은 각각 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 유전체층(1106)은 산화물(예를 들어, 실리콘 이산화물), 질화물(예를 들어, 실리콘 질화물) 등을 포함할 수 있다. 일부 실시예에서, 마스킹층(1110)은 질화물(예를 들어, 실리콘 질화물), 탄화물(예를 들어, 실리콘 탄화물) 등을 포함할 수 있다. 다양한 실시예에서, 비트 라인 구조체(1102)는 복수의 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 12의 단면도(1200)에 도시된 바와 같이, 맨드렐(mandrel)(1202)이 비트 라인 구조체(1102) 위에 형성된다. 맨드렐(1202)은 마스킹층(1110)의 최상면을 전적으로 커버하도록 형성될 수 있다. 일부 실시예에서, 맨드렐(1202)은 유기 재료를 포함할 수 있다. 예를 들어, 맨드렐은, 폴리이미드, 말레산 무수물 중합체(maleic anhydride polymer) 등과 같은, 유기 재료 또는 중합체를 포함할 수 있다. 일부 실시예에서, 유기 재료 또는 중합체는 탄소를 포함할 수 있다. 다른 실시예에서, 맨드렐(1202)은 티타늄 산화물, 주석 산화물 등을 포함할 수 있다. 다양한 실시예에서, 맨드렐(1202)은 스핀 코팅 프로세스, 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, ALD 등) 등에 의해 형성될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 맨드렐(도 12의 1202)이 패터닝되어 비트 라인 구조체(1102) 위에 패터닝된 맨드렐(patterned mandrel)(1302)을 규정한다. 일부 실시예에서, 맨드렐(도 12의 1202)은 제1 마스킹층(1306)에 따라 맨드렐(도 12의 1202)을 제1 에천트(1304)에 선택적으로 노출시키는 것에 의해 패터닝될 수 있다. 일부 실시예에서, 제1 마스킹층(1306)은 감광성 재료(예를 들어, 포토레지스트)를 포함할 수 있다. 일부 실시예에서, 제1 에천트(1304)는 건식 에천트를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 에천트(1304)는 산소 플라스마 에천트를 포함할 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 스페이서층(1402)이 패터닝된 맨드렐(1302) 위에 형성된다. 일부 실시예에서, 스페이서층(1402)이 패터닝된 맨드렐(1302)의 수평으로 연장되는 표면 및/또는 수직으로 연장되는 표면을 따라 그리고 마스킹층(1110)의 수평으로 연장되는 표면을 따라 형성될 수 있다. 다양한 실시예에서, 스페이서층(1402)은 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예에서, 스페이서층(1402)은 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 15의 단면도(1500)에 도시된 바와 같이, 스페이서층(도 14의 1402)이 에칭되어 패터닝된 맨드렐(1302)의 서로 반대측에 있는 측부 상에 복수의 스페이서(1502)를 형성한다. 일부 실시예에서, 스페이서층(도 14의 1402) 전체가 제2 에천트(1504)(예를 들어, 건식 에천트)에 노출된다. 스페이서층이 수평 표면으로부터 제거되고 수직 표면을 따라 남아 있도록, 제2 에천트(1504)는 실질적으로 균일한 방식으로 스페이서층을 에칭 제거한다. 수평 표면으로부터 스페이서층을 제거하는 것은 패터닝된 맨드렐(1302)의 서로 반대측에 있는 측부를 따라 복수의 스페이서(1502)를 남긴다.
도 16의 단면도(1600)에 도시된 바와 같이, 패터닝된 맨드렐(도 15의 1302)이 제거된다. 패터닝된 맨드렐(도 15의 1302)의 제거는 복수의 스페이서(1502)가 비대칭 간격만큼 서로로부터 분리되게 한다. 예를 들어, 일부 실시예에서, 복수의 스페이서(1502)는 제1 스페이서(1502a)를 향하는 제1 측부 및 제3 스페이서(1502c)를 향하는 제2 측부를 갖는 제2 스페이서(1502b)를 포함할 수 있다. 제1 측부는 제1 거리(1602)만큼 제1 스페이서(1502a)로부터 분리되고, 제2 측부는 제1 거리(1602)보다 큰 제2 거리(1604)만큼 제3 스페이서(1502c)로부터 분리된다. 다양한 실시예에서, 패터닝된 맨드렐(도 15의 1302)은 패터닝된 맨드렐을 제3 에천트(1606)에 노출시키는 것에 의해 제거될 수 있다. 일부 실시예에서, 제3 에천트(1606)는 건식 에천트를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제3 에천트(1606)는 산소 플라스마 에천트를 포함할 수 있다.
도 17의 단면도(1700)에 도시된 바와 같이, 비트 라인 구조체(도 16의 1102)는 복수의 스페이서(1502)에 따라 선택적으로 패터닝되어 복수의 비트 라인 스택(106a 내지 106d)을 규정한다. 복수의 비트 라인 스택(106a 내지 106d)은 각각 서로의 위에 다수의 비트 라인(104a 및 104b)을 포함한다. 예를 들어, 제1 비트 라인 스택(106a)은 유전체 재료(108)에 의해 제2 비트 라인(104b)으로부터 분리되는 제1 비트 라인(104a)을 포함할 수 있다. 복수의 비트 라인 스택(106a 내지 106d)의 각자의 비트 라인 스택의 서로 반대측에 있는 측부가 상이한 거리만큼 인접 비트 라인 스택으로부터 분리되도록, 복수의 비트 라인 스택(106a 내지 106d)이 비대칭 아키텍처로 배치된다. 예를 들어, 제2 비트 라인 스택(106b)은 제1 거리(120)만큼 제1 비트 라인 스택(106a)으로부터 분리되는 제1 측부 및 제1 거리(120)보다 큰 제2 거리(122)만큼 제3 비트 라인 스택(106c)으로부터 분리되는 제2 측부를 갖는다. 다양한 실시예에서, 비트 라인 구조체(도 16의 1102)는 비트 라인 구조체를 제4 에천트(1702)에 노출시키는 것에 의해 선택적으로 패터닝될 수 있다. 일부 실시예에서, 제4 에천트(1702)는 (예를 들어, 불소계 화학물을 갖는, 염소계 화학물을 갖는, 기타 등등인) 건식 에천트를 포함할 수 있다.
도 18의 단면도(1800)에 도시된 바와 같이, 스페이서(도 17의 1502)가 제거된다. 다양한 실시예에서, 스페이서(1502)는 제5 에천트(1802)에 의해 제거될 수 있다. 일부 실시예에서, 제5 에천트(1802)는 습식 에천트 또는 건식 에천트를 포함할 수 있다.
도 19의 단면도(1900)에 도시된 바와 같이, 데이터 저장 구조체(110)가 복수의 비트 라인 스택(106a 내지 106d) 위에 형성된다. 일부 실시예에서, 데이터 저장 구조체(110)는 복수의 비트 라인 스택(106a 내지 106d)의 수평으로 연장되는 표면 및 수직으로 연장되는 표면을 따라 형성될 수 있다. 일부 실시예에서, 데이터 저장 구조체(110)는 또한 에칭 스톱층(204)의 수평으로 연장되는 표면을 따라 형성될 수 있다. 일부 그러한 실시예에서, 데이터 저장 구조체(110)는 복수의 비트 라인 스택(106a 내지 106d) 위에 연속적으로 연장되도록 형성될 수 있다. 다양한 실시예에서, 데이터 저장 구조체(110)는, 하프늄 이산화물(HfO2), 지르코늄 이산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 오산화물(Ta2O5), 하프늄 알루미늄 산화물(HfAlO), 하프늄 지르코늄 산화물(HfZrO) 등과 같은, 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 데이터 저장 구조체(110)는 하나 이상의 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 형성될 수 있다.
도 20의 단면도(2000)에 도시된 바와 같이, 셀렉터(112)가 데이터 저장 구조체(110) 위에 형성된다. 일부 실시예에서, 셀렉터(112)가 데이터 저장 구조체(110)의 수평으로 연장되는 표면 및/또는 수직으로 연장되는 표면을 따라 형성될 수 있다. 일부 실시예에서, 셀렉터(112)는 오보닉 문턱 스위치(OTS)를 포함할 수 있다. 일부 그러한 실시예에서, 셀렉터(112)는 복수의 퇴적 프로세스(예를 들어, CVD, PVE, PE-CVD 등)를 사용하여 데이터 저장 구조체(110) 위에 2원 재료(예를 들어, SiTe, GeTe, CTe, BTe, SiAS 등), 3원 재료(예를 들어, GeSeAs, GeSeSb, GeSbTe, GeSiA 등), 또는 4원 재료(예를 들어, GeSeAsTe, GeSeTeSi, GeSeTeAs 등)를 퇴적시키는 것에 의해 형성될 수 있다. 다른 실시예에서, 셀렉터(112)는 복수의 퇴적 프로세스(예를 들어, CVD, PVE, PE-CVD 등)를 사용하여 데이터 저장 구조체(110) 위에 층(예를 들어, Ag/HfO2, Cu/HfO2 등)을 퇴적시키는 것에 의해 형성된 전압 전도성 브리지(VCB)를 포함할 수 있다. 또 다른 실시예에서, 셀렉터(112)는 도핑된 칼코게나이드 기반 셀렉터, Mott 효과 기반 셀렉터, MIEC(mixed-ionic-electronic-conductive) 기반 셀렉터, FAST(field-assisted-superliner-threshold) 셀렉터 등을 포함할 수 있다.
도 21a의 단면도(2100) 및 도 21b의 단면도(2102)에 도시된 바와 같이, 복수의 워드 라인(114a 내지 114c)이 복수의 비트 라인 스택(106a 내지 106d) 위에 형성된다. 일부 실시예에서, 셀렉터(112) 위에 워드 라인층을 퇴적시키고 후속하여 워드 라인층을 패터닝하여 복수의 비트 라인 스택(106a 내지 106d) 위에 각각 연장되는 복수의 워드 라인(114a 내지 114c)을 규정하는 것에 의해 복수의 워드 라인(114a 내지 114c)이 형성될 수 있다. 일부 실시예에서, 워드 라인층을 패터닝하는 데 사용되는 에칭은 또한 셀렉터(112) 및 데이터 저장 구조체(110)를 패터닝할 수 있다. 다른 실시예에서, 워드 라인층을 패터닝하는 데 사용되는 에칭은 셀렉터(112) 및/또는 데이터 저장 구조체(110)를 에칭 스루(etch through)하지 않을 것이다.
도 22a의 단면도(2200) 및 도 22b의 단면도(2202)에 도시된 바와 같이, 상부 층간 유전체(ILD)층(202b)이 복수의 워드 라인(114a 내지 114c) 위에 형성된다. 다양한 실시예에서, 상부 ILD층(202b)은 퇴적 프로세스(예를 들어, PVD, CVD, PE-CVD 등)에 의해 형성될 수 있다.
도 23은 비대칭 피치로 배치된 비트 라인 스택을 포함하는 메모리 어레이를 갖는 집적 회로를 형성하는 방법(2300)의 일부 실시예의 흐름 다이어그램을 예시한다.
방법(2300)이 일련의 동작(act) 또는 이벤트로서 아래에서 예시되고 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서(ordering)가 제한적인 의미로 해석되어서는 안된다는 것이 이해될 것이다. 예를 들어, 일부 동작는 상이한 순서로 그리고/또는 본 명세서에서 예시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 그에 부가하여, 본 명세서에서의 설명의 하나 이상의 양태 또는 실시예를 구현하는 데 예시된 동작 전부가 요구되는 것은 아닐 수 있다. 게다가, 본 명세서에서 묘사된 동작들 중 하나 이상이 하나 이상의 별개의 동작 및/또는 단계(phase)에서 수행될 수 있다.
2302에서, 에칭 스톱층이 기판 위에 형성된다. 도 10은 동작(2302)에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
2304에서, 비트 라인 구조체가 에칭 스톱층 위에 형성된다. 일부 실시예에서, 비트 라인 구조체는 유전체층에 의해 서로로부터 분리되는 복수의 비트 라인층을 포함할 수 있다. 도 11은 동작(2304)에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
2306에서, 맨드렐이 비트 라인 구조체 위에 형성된다. 도 12는 동작(2306)에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
2308에서, 맨드렐이 패터닝되어 패터닝된 맨드렐을 규정한다. 도 13은 동작(2308)에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
2310에서, 스페이서층이 패터닝된 맨드렐 위에 형성된다. 도 14는 동작(2310)에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
2312에서, 스페이서층이 에칭되어 비트 라인 구조체 위에 스페이서를 규정한다. 도 15는 동작(2312)에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
2314에서, 패터닝된 맨드렐이 제거된다. 도 16은 동작(2314)에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
2316에서, 비트 라인 구조체가 스페이서에 따라 패터닝되어 비대칭적으로 이격된 복수의 비트 라인 스택을 규정한다. 일부 실시예에서, 복수의 비트 라인 스택은 각각 서로의 위에 적층되는 2개 이상의 비트 라인을 갖는다. 도 17은 동작(2316)에 대응하는 일부 실시예의 단면도(1700)를 예시한다.
2318에서, 스페이서가 제거된다. 도 18은 동작(2318)에 대응하는 일부 실시예의 단면도(1800)를 예시한다.
2320에서, 데이터 저장 구조체가 비트 라인 스택 위에 형성된다. 도 19는 동작(2320)에 대응하는 일부 실시예의 단면도(1900)를 예시한다.
2322에서, 셀렉터가 데이터 저장 구조체 위에 형성된다. 도 20은 동작(2322)에 대응하는 일부 실시예의 단면도(2000)를 예시한다.
2324에서, 워드 라인층이 셀렉터 위에 형성된다. 도 21a 및 도 21b는 동작(2324)에 대응하는 일부 실시예의 단면도(2100 및 2102)를 예시한다.
2326에서, 워드 라인층이 패터닝되어 복수의 비트 라인 스택 위에 연장되는 복수의 워드 라인을 규정한다. 도 21a 및 도 21b는 동작(2326)에 대응하는 일부 실시예의 단면도(2100 및 2102)를 예시한다.
2328에서, 층간 유전체(ILD)층이 복수의 워드 라인 위에 형성된다. 도 22a 및 도 22b는 동작(2328)에 대응하는 일부 실시예의 단면도(2200 및 2202)를 예시한다.
그에 따라, 일부 실시예에서, 본 개시는 비대칭 피치로 배치된 복수의 비트 라인 스택(예를 들어, 상이한 거리만큼 인접 비트 라인 스택으로부터 분리되는, 서로 반대측에 있는 측부를 갖는 복수의 비트 라인 스택)을 갖는 메모리 어레이를 포함하는 집적 회로에 관한 것이다. 복수의 비트 라인 스택을 비대칭 피치로 배치하는 것에 의해, 비트 라인 스택들과 연관된 RRAM 디바이스들 사이의 변동이 감소될 수 있다.
일부 실시예에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는 기판 위에 배치되고, 서로의 위에 적층된 복수의 비트 라인들을 각각 포함하는 복수의 비트 라인 스택들; 복수의 비트 라인 스택 위의 데이터 저장 구조체; 데이터 저장 구조체 위의 셀렉터; 셀렉터 위의 워드 라인 - 셀렉터는 선택적으로 전류가 복수의 비트 라인과 워드 라인 사이를 통과하게 하도록 구성됨 - 을 포함하고; 복수의 비트 라인 스택들은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함하고, 제1 비트 라인 스택 및 제3 비트 라인 스택은 제2 비트 라인 스택의 서로 반대측에 있는 측부들에 가장 가까운 비트 라인 스택들이며; 제2 비트 라인 스택은 제1 거리만큼 제1 비트 라인 스택으로부터 분리되고, 제1 거리보다 큰 제2 거리만큼 제3 비트 라인 스택으로부터 또한 분리된다. 일부 실시예에서, 데이터 저장 구조체는, 제1 비트 라인 스택 바로 위로부터 제2 비트 라인 스택 바로 위까지 연속적으로 연장된다. 일부 실시예에서, 셀렉터는, 제1 비트 라인 스택 바로 위로부터 제2 비트 라인 스택 바로 위까지 연속적으로 연장된다. 일부 실시예에서, 복수의 비트 라인 스택들은, 제1 비트 라인의 최상면을 커버하는 유전체 재료에 의해 제2 비트 라인으로부터 수직으로 분리된 제1 비트 라인을 각각 포함한다. 일부 실시예에서, 유전체 재료는 제1 비트 라인의 최상면 위에 전적으로 국한(confine)되고, 제2 비트 라인은 유전체 재료의 최상면 위에 전적으로 국한된다. 일부 실시예에서, 셀렉터의 상면은, 제1 비트 라인 스택과 제2 비트 라인 스택 사이의 전체 거리를 따라 제1 비트 라인 스택 및 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있다. 일부 실시예에서, 셀렉터는, 제1 비트 라인 스택과 제2 비트 라인 스택 바로 사이에 배치된 보이드를 규정하는 하나 이상의 내부 표면을 포함한다. 일부 실시예에서, 데이터 저장 구조체는, 데이터 상태를 저장하도록 각각 구성된 복수의 저항성 랜덤 액세스 메모리(RRAM) 디바이스들을 규정한다. 일부 실시예에서, 데이터 저장 구조체의 상면은, 제1 비트 라인 스택과 제2 비트 라인 스택 사이의 전체 거리를 따라 제1 비트 라인 스택 및 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있다. 일부 실시예에서, 데이터 저장 구조체는, 제1 비트 라인 스택과 제2 비트 라인 스택 바로 사이에 배치된 보이드를 규정하는 하나 이상의 내부 표면을 포함한다.
다른 실시예에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는 기판 위에 배치된 제1 비트 라인 스택; 기판 위에 배치된 제2 비트 라인 스택 - 제2 비트 라인 스택은 제1 비트 라인 스택을 향하는 제1 측부 및 제1 비트 라인 스택을 등지는 제2 측부를 가짐 - ; 제1 비트 라인 스택 및 제2 비트 라인 스택의 측벽들 위에 그리고 이 측벽들을 따라 배치된 데이터 저장 구조체; 데이터 저장 구조체 위에 배치된 셀렉터; 및 셀렉터 위에 배치되고, 제2 비트 라인 스택의 제1 측부를 향하는 제1 측벽 및 제2 비트 라인 스택의 제2 측부를 향하는 제2 측벽을 갖는 워드 라인 - 제1 측벽은 제2 비트 라인 스택의 제1 측부를 따르는 제2 비트 라인 스택에 가장 가까운 워드 라인의 측벽이고, 제2 측벽은 제2 비트 라인 스택의 제2 측부를 따르는 제2 비트 라인 스택에 가장 가까운 워드 라인의 측벽이며, 제1 측벽은 제2 측벽과 제2 측부 사이의 제2 거리보다 큰 제1 거리만큼 제1 측부로부터 분리됨 - 을 포함한다. 일부 실시예에서, 제1 비트 라인 스택은 유전체 재료에 의해 제2 비트 라인으로부터 분리된 제1 비트 라인을 포함한다. 일부 실시예에서, 집적 회로는 기판 위에 배치된 제3 비트 라인 스택 - 제1 비트 라인 스택은 제2 비트 라인 스택의 제1 측부에 가장 가까운 비트 라인 스택이고, 제3 비트 라인 스택은 제2 비트 라인 스택의 제2 측부에 가장 가까운 비트 라인 스택임 - 을 더 포함하고; 제2 비트 라인 스택은 제3 거리만큼 제1 비트 라인 스택으로부터 분리되고, 제3 거리보다 큰 제4 거리만큼 제3 비트 라인 스택으로부터 분리된다. 일부 실시예에서, 제4 거리는 제3 거리의 대략 150% 내지 200% 사이이다. 일부 실시예에서, 제1 비트 라인 스택은 제3 거리보다 작은 폭을 갖는다. 일부 실시예에서, 제3 거리는 이 폭의 대략 200% 내지 대략 400% 사이이다. 일부 실시예에서, 데이터 저장 구조체는, 제2 비트 라인 스택의 제1 측부를 따라 그리고 제2 비트 라인 스택의 제2 측부를 따르지 않고 데이터를 저장하도록 구성된다.
또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 기판 위에 비트 라인 구조체를 형성하는 단계 - 비트 라인 구조체는 제1 비트 라인층을 가짐 - ; 패터닝된 맨드렐을 비트 라인 구조체 위에 형성하는 단계; 패터닝된 맨드렐의 서로 반대측에 있는 측부들을 따라 하나 이상의 스페이서를 형성하는 단계; 하나 이상의 스페이서를 형성한 후 패터닝된 맨드렐을 제거하는 단계; 복수의 비트 라인 스택들을 규정하기 위해, 패터닝된 맨드렐을 제거한 후 하나 이상의 스페이서에 따라 비트 라인 구조체를 패터닝하여 단계; 복수의 비트 라인 스택들 위에 데이터 저장 구조체를 형성하는 단계; 데이터 저장 구조체 위에 셀렉터를 형성하는 단계; 및 셀렉터 위에 워드 라인을 형성하는 단계 - 워드 라인은 복수의 비트 라인 스택들 위에서 연장됨 - 를 포함한다. 일부 실시예에서, 복수의 비트 라인 스택들은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함하고, 제1 비트 라인 스택은 제2 비트 라인 스택의 제1 측부에 가장 가까운 비트 라인 스택이고, 제3 비트 라인 스택은 제2 비트 라인 스택의 제2 측부에 가장 가까운 비트 라인 스택이며; 제2 비트 라인 스택은 제1 거리만큼 제1 비트 라인 스택으로부터 분리되고, 제1 거리보다 큰 제2 거리만큼 제3 비트 라인 스택으로부터 분리된다. 일부 실시예에서, 복수의 비트 라인 스택들은 제1 비트 라인층의 상면 위에 배치된 유전체 재료; 및 유전체 재료의 상면 위에 배치된 제2 비트 라인층을 더 포함한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징의 개요를 서술한다. 본 기술 분야의 통상의 기술자라면 본 명세서에서 소개된 실시예의 동일한 목적을 수행하는 것 및/또는 동일한 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 것이다. 본 기술 분야의 통상의 기술자라면 그러한 동등한 구성이 본 개시의 사상 및 범위를 벗어나지 않는다는 것과, 그 구성이 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경, 대체, 및 수정을 행할 수 있음을 또한 인식할 것이다.
실시예들
실시예 1. 집적 회로로서,
기판 위에 배치되고, 서로의 위에 적층(stack)된 복수의 비트 라인들을 각각 포함하는 복수의 비트 라인 스택(bit-line stack)들;
상기 복수의 비트 라인 스택들 위의 데이터 저장 구조체(data storage structure);
상기 데이터 저장 구조체 위의 셀렉터(selector); 및
상기 셀렉터 위의 워드 라인(word-line) - 상기 셀렉터는 선택적으로 전류가 상기 복수의 비트 라인들과 상기 워드 라인 사이를 통과하게 하도록 구성됨 -
을 포함하고;
상기 복수의 비트 라인 스택들은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함하고, 상기 제1 비트 라인 스택 및 상기 제3 비트 라인 스택은 상기 제2 비트 라인 스택의 서로 반대측에 있는 측부(side)들에 가장 가까운 비트 라인 스택들이며;
상기 제2 비트 라인 스택은 제1 거리만큼 상기 제1 비트 라인 스택으로부터 분리되고, 상기 제1 거리보다 큰 제2 거리만큼 상기 제3 비트 라인 스택으로부터 또한 분리되는 것인, 집적 회로.
실시예 2. 실시예 1에 있어서, 상기 데이터 저장 구조체는, 상기 제1 비트 라인 스택 바로 위로부터 상기 제2 비트 라인 스택 바로 위까지 연속적으로 연장되는 것인, 집적 회로.
실시예 3. 실시예 1에 있어서, 상기 셀렉터는, 상기 제1 비트 라인 스택 바로 위로부터 상기 제2 비트 라인 스택 바로 위까지 연속적으로 연장되는 것인, 집적 회로.
실시예 4. 실시예 1에 있어서, 상기 복수의 비트 라인 스택들은, 제1 비트 라인의 최상면을 커버하는 유전체 재료에 의해 제2 비트 라인으로부터 수직으로 분리된 상기 제1 비트 라인을 각각 포함하는 것인, 집적 회로.
실시예 5. 실시예 4에 있어서, 상기 유전체 재료는 상기 제1 비트 라인의 최상면 위에 전적으로(completely) 국한(confine)되고, 상기 제2 비트 라인은 상기 유전체 재료의 최상면 위에 전적으로 국한되는 것인, 집적 회로.
실시예 6. 실시예 1에 있어서, 상기 셀렉터의 상면은, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 사이의 전체 거리를 따라 상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있는 것인, 집적 회로.
실시예 7. 실시예 6에 있어서, 상기 셀렉터는, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 바로 사이에 배치된 보이드를 규정하는 하나 이상의 내부 표면을 포함하는 것인, 집적 회로.
실시예 8. 실시예 1에 있어서, 상기 데이터 저장 구조체는, 데이터 상태를 저장하도록 각각 구성된 복수의 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 디바이스들을 규정하는 것인, 집적 회로.
실시예 9. 실시예 1에 있어서, 상기 데이터 저장 구조체의 상면은, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 사이의 전체 거리를 따라 상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있는 것인, 집적 회로.
실시예 10. 실시예 1에 있어서, 상기 데이터 저장 구조체는, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 바로 사이에 배치된 보이드를 규정하는 하나 이상의 내부 표면을 포함하는 것인, 집적 회로.
실시예 11. 집적 회로로서,
기판 위에 배치된 제1 비트 라인 스택;
상기 기판 위에 배치된 제2 비트 라인 스택 - 상기 제2 비트 라인 스택은 상기 제1 비트 라인 스택을 향하는 제1 측부 및 상기 제1 비트 라인 스택을 등지는 제2 측부를 가짐 - ;
상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 데이터 저장 구조체;
상기 데이터 저장 구조체 위에 배치된 셀렉터; 및
상기 셀렉터 위에 배치되고, 상기 제2 비트 라인 스택의 제1 측부를 향하는 제1 측벽 및 상기 제2 비트 라인 스택의 제2 측부를 향하는 제2 측벽을 갖는 워드 라인 - 상기 제1 측벽은 상기 제2 비트 라인 스택의 제1 측부를 따르는 상기 제2 비트 라인 스택에 가장 가까운 상기 워드 라인의 측벽이고, 상기 제2 측벽은 상기 제2 비트 라인 스택의 제2 측부를 따르는 상기 제2 비트 라인 스택에 가장 가까운 상기 워드 라인의 측벽이며, 상기 제1 측벽은 상기 제2 측벽과 상기 제2 측부 사이의 제2 거리보다 큰 제1 거리만큼 상기 제1 측부로부터 분리됨 -
을 포함하는, 집적 회로.
실시예 12. 실시예 11에 있어서, 상기 제1 비트 라인 스택은 유전체 재료에 의해 제2 비트 라인으로부터 분리된 제1 비트 라인을 포함하는 것인, 집적 회로.
실시예 13. 실시예 11에 있어서,
상기 기판 위에 배치된 제3 비트 라인 스택 - 상기 제1 비트 라인 스택은 상기 제2 비트 라인 스택의 제1 측부에 가장 가까운 비트 라인 스택이고, 상기 제3 비트 라인 스택은 상기 제2 비트 라인 스택의 제2 측부에 가장 가까운 비트 라인 스택임 -
을 더 포함하고;
상기 제2 비트 라인 스택은 제3 거리만큼 상기 제1 비트 라인 스택으로부터 분리되고, 상기 제3 거리보다 큰 제4 거리만큼 상기 제3 비트 라인 스택으로부터 분리되는 것인, 집적 회로.
실시예 14. 실시예 13에 있어서, 상기 제4 거리는 상기 제3 거리의 대략 150% 내지 200% 사이인 것인, 집적 회로.
실시예 15. 실시예 13에 있어서, 상기 제1 비트 라인 스택은 상기 제3 거리보다 작은 폭을 갖는 것인, 집적 회로.
실시예 16. 실시예 15에 있어서, 상기 제3 거리는 상기 폭의 대략 200% 내지 대략 400% 사이인 것인, 집적 회로.
실시예 17. 실시예 11에 있어서, 상기 데이터 저장 구조체는, 상기 제2 비트 라인 스택의 제1 측부를 따라 그리고 상기 제2 비트 라인 스택의 제2 측부를 따르지 않고 데이터를 저장하도록 구성되는 것인, 집적 회로.
실시예 18. 집적 회로를 형성하는 방법으로서,
기판 위에 비트 라인 구조체를 형성하는 단계 - 상기 비트 라인 구조체는 제1 비트 라인층을 포함함 - ;
패터닝된 맨드렐(patterned mandrel)을 상기 비트 라인 구조체 위에 형성하는 단계;
상기 패터닝된 맨드렐의 서로 반대측에 있는 측부들을 따라 하나 이상의 스페이서를 형성하는 단계;
상기 하나 이상의 스페이서를 형성한 후 상기 패터닝된 맨드렐을 제거하는 단계;
복수의 비트 라인 스택들을 규정하기 위해, 상기 패터닝된 맨드렐을 제거한 후 상기 하나 이상의 스페이서에 따라 상기 비트 라인 구조체를 패터닝하는 단계;
상기 복수의 비트 라인 스택들 위에 데이터 저장 구조체를 형성하는 단계;
상기 데이터 저장 구조체 위에 셀렉터를 형성하는 단계; 및
상기 셀렉터 위에 워드 라인을 형성하는 단계 - 상기 워드 라인은 상기 복수의 비트 라인 스택들 위에서 연장됨 -
를 포함하는, 집적 회로를 형성하는 방법.
실시예 19. 실시예 18에 있어서,
상기 복수의 비트 라인 스택들은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함하고, 상기 제1 비트 라인 스택은 상기 제2 비트 라인 스택의 제1 측부에 가장 가까운 비트 라인 스택이고, 상기 제3 비트 라인 스택은 상기 제2 비트 라인 스택의 제2 측부에 가장 가까운 비트 라인 스택이며;
상기 제2 비트 라인 스택은 제1 거리만큼 상기 제1 비트 라인 스택으로부터 분리되고, 상기 제1 거리보다 큰 제2 거리만큼 상기 제3 비트 라인 스택으로부터 분리되는 것인, 방법.
실시예 20. 실시예 18에 있어서, 상기 복수의 비트 라인 스택들은,
상기 제1 비트 라인층의 상면 위에 배치된 유전체 재료; 및
상기 유전체 재료의 상면 위에 배치된 제2 비트 라인층을 더 포함하는 것인, 방법.

Claims (10)

  1. 집적 회로로서,
    기판 위에 배치되고, 서로의 위에 적층(stack)된 복수의 비트 라인들을 각각 포함하는 복수의 비트 라인 스택(bit-line stack)들;
    상기 복수의 비트 라인 스택들 위의 데이터 저장 구조체(data storage structure);
    상기 데이터 저장 구조체 위의 셀렉터(selector); 및
    상기 셀렉터 위의 워드 라인(word-line) - 상기 셀렉터는 선택적으로 전류가 상기 복수의 비트 라인들과 상기 워드 라인 사이를 통과하게 하도록 구성됨 -
    을 포함하고;
    상기 복수의 비트 라인 스택들은 제1 비트 라인 스택, 제2 비트 라인 스택, 및 제3 비트 라인 스택을 포함하고, 상기 제1 비트 라인 스택 및 상기 제3 비트 라인 스택은 상기 제2 비트 라인 스택의 서로 반대측에 있는 측부(side)들에 가장 가까운 비트 라인 스택들이며;
    상기 제2 비트 라인 스택은 제1 거리만큼 상기 제1 비트 라인 스택으로부터 분리되고, 상기 제1 거리보다 큰 제2 거리만큼 상기 제3 비트 라인 스택으로부터 또한 분리되는 것인, 집적 회로.
  2. 제1항에 있어서, 상기 데이터 저장 구조체는, 상기 제1 비트 라인 스택 바로 위로부터 상기 제2 비트 라인 스택 바로 위까지 연속적으로 연장되는 것인, 집적 회로.
  3. 제1항에 있어서, 상기 셀렉터는, 상기 제1 비트 라인 스택 바로 위로부터 상기 제2 비트 라인 스택 바로 위까지 연속적으로 연장되는 것인, 집적 회로.
  4. 제1항에 있어서, 상기 복수의 비트 라인 스택들은, 제1 비트 라인의 최상면을 커버하는 유전체 재료에 의해 제2 비트 라인으로부터 수직으로 분리된 상기 제1 비트 라인을 각각 포함하는 것인, 집적 회로.
  5. 제1항에 있어서, 상기 셀렉터의 상면은, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 사이의 전체 거리를 따라 상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있는 것인, 집적 회로.
  6. 제1항에 있어서, 상기 데이터 저장 구조체는, 데이터 상태를 저장하도록 각각 구성된 복수의 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM) 디바이스들을 규정하는 것인, 집적 회로.
  7. 제1항에 있어서, 상기 데이터 저장 구조체의 상면은, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 사이의 전체 거리를 따라 상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 최상부들보다 전적으로 위에 있는 것인, 집적 회로.
  8. 제1항에 있어서, 상기 데이터 저장 구조체는, 상기 제1 비트 라인 스택과 상기 제2 비트 라인 스택 바로 사이에 배치된 보이드를 규정하는 하나 이상의 내부 표면을 포함하는 것인, 집적 회로.
  9. 집적 회로로서,
    기판 위에 배치된 제1 비트 라인 스택;
    상기 기판 위에 배치된 제2 비트 라인 스택 - 상기 제2 비트 라인 스택은 상기 제1 비트 라인 스택을 향하는 제1 측부 및 상기 제1 비트 라인 스택을 등지는 제2 측부를 가짐 - ;
    상기 제1 비트 라인 스택 및 상기 제2 비트 라인 스택의 측벽들 위에 그리고 상기 측벽들을 따라 배치된 데이터 저장 구조체;
    상기 데이터 저장 구조체 위에 배치된 셀렉터; 및
    상기 셀렉터 위에 배치되고, 상기 제2 비트 라인 스택의 제1 측부를 향하는 제1 측벽 및 상기 제2 비트 라인 스택의 제2 측부를 향하는 제2 측벽을 갖는 워드 라인 - 상기 제1 측벽은 상기 제2 비트 라인 스택의 제1 측부를 따르는 상기 제2 비트 라인 스택에 가장 가까운 상기 워드 라인의 측벽이고, 상기 제2 측벽은 상기 제2 비트 라인 스택의 제2 측부를 따르는 상기 제2 비트 라인 스택에 가장 가까운 상기 워드 라인의 측벽이며, 상기 제1 측벽은 상기 제2 측벽과 상기 제2 측부 사이의 제2 거리보다 큰 제1 거리만큼 상기 제1 측부로부터 분리됨 -
    을 포함하는, 집적 회로.
  10. 집적 회로를 형성하는 방법으로서,
    기판 위에 비트 라인 구조체를 형성하는 단계 - 상기 비트 라인 구조체는 제1 비트 라인층을 포함함 - ;
    패터닝된 맨드렐(patterned mandrel)을 상기 비트 라인 구조체 위에 형성하는 단계;
    상기 패터닝된 맨드렐의 서로 반대측에 있는 측부들을 따라 하나 이상의 스페이서를 형성하는 단계;
    상기 하나 이상의 스페이서를 형성한 후 상기 패터닝된 맨드렐을 제거하는 단계;
    복수의 비트 라인 스택들을 규정하기 위해, 상기 패터닝된 맨드렐을 제거한 후 상기 하나 이상의 스페이서에 따라 상기 비트 라인 구조체를 패터닝하는 단계;
    상기 복수의 비트 라인 스택들 위에 데이터 저장 구조체를 형성하는 단계;
    상기 데이터 저장 구조체 위에 셀렉터를 형성하는 단계; 및
    상기 셀렉터 위에 워드 라인을 형성하는 단계 - 상기 워드 라인은 상기 복수의 비트 라인 스택들 위에서 연장됨 -
    를 포함하는, 집적 회로를 형성하는 방법.
KR1020200125132A 2020-06-23 2020-09-25 비대칭 비트 라인 아키텍처를 갖는 메모리 어레이 KR102414884B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/908,896 US11482571B2 (en) 2020-06-23 2020-06-23 Memory array with asymmetric bit-line architecture
US16/908,896 2020-06-23

Publications (2)

Publication Number Publication Date
KR20210158286A true KR20210158286A (ko) 2021-12-30
KR102414884B1 KR102414884B1 (ko) 2022-07-01

Family

ID=77995012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200125132A KR102414884B1 (ko) 2020-06-23 2020-09-25 비대칭 비트 라인 아키텍처를 갖는 메모리 어레이

Country Status (5)

Country Link
US (2) US11482571B2 (ko)
KR (1) KR102414884B1 (ko)
CN (1) CN113497088B (ko)
DE (1) DE102020117550A1 (ko)
TW (1) TWI769657B (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080012241A (ko) * 2006-08-02 2008-02-11 키몬다 아게 재프로그램가능한 비-휘발성 메모리 셀
KR20080063858A (ko) * 2003-12-31 2008-07-07 인텔 코오퍼레이션 콘택트 없는 플래시 메모리 어레이
CN102637693A (zh) * 2011-02-10 2012-08-15 旺宏电子股份有限公司 半导体结构及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US9525007B2 (en) 2010-12-28 2016-12-20 Micron Technology, Inc. Phase change memory device with voltage control elements
EP2608210B1 (en) 2011-12-23 2019-04-17 IMEC vzw Stacked RRAM array with integrated transistor selector
EP2814073B1 (en) * 2013-06-14 2017-02-15 IMEC vzw Self-rectifying RRAM element
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
US9911790B1 (en) * 2017-01-20 2018-03-06 Sandisk Technologies Llc Resistive RAM including air gaps between word lines and between vertical bit lines
DE102018107724B4 (de) * 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10991425B2 (en) * 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
DE102019115915A1 (de) 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben
US11380369B2 (en) 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080063858A (ko) * 2003-12-31 2008-07-07 인텔 코오퍼레이션 콘택트 없는 플래시 메모리 어레이
KR20080012241A (ko) * 2006-08-02 2008-02-11 키몬다 아게 재프로그램가능한 비-휘발성 메모리 셀
CN102637693A (zh) * 2011-02-10 2012-08-15 旺宏电子股份有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
DE102020117550A1 (de) 2021-12-23
CN113497088A (zh) 2021-10-12
US20220367569A1 (en) 2022-11-17
US11963369B2 (en) 2024-04-16
US11482571B2 (en) 2022-10-25
US20210399054A1 (en) 2021-12-23
TW202201399A (zh) 2022-01-01
TWI769657B (zh) 2022-07-01
KR102414884B1 (ko) 2022-07-01
CN113497088B (zh) 2024-02-09

Similar Documents

Publication Publication Date Title
US10680038B2 (en) RRAM memory cell with multiple filaments
US20240147738A1 (en) Memory device and method of forming the same
US9257644B1 (en) 3D variable resistance memory device and method of manufacturing the same
TWI656528B (zh) 記憶體電路及其形成方法
US9508428B2 (en) Vertical type semiconductor device, fabrication method thereof and operation method thereof
TWI777513B (zh) 記憶體裝置及其製造方法
US8218359B2 (en) Phase change random access memory and methods of manufacturing and operating same
TWI695499B (zh) 記憶體元件
US11737290B2 (en) RRAM memory cell with multiple filaments
CN113196484A (zh) 包括集成栅极选择器的三维铁电存储器阵列及其形成方法
US20230378202A1 (en) Data storage element and manufacturing method thereof
KR101860946B1 (ko) 3차원 입체 구조를 가지는 비휘발성 메모리
US11961545B2 (en) Circuit design and layout with high embedded memory density
KR102414884B1 (ko) 비대칭 비트 라인 아키텍처를 갖는 메모리 어레이
US11647682B2 (en) Memory array, semiconductor chip and manufacturing method of memory array
US20240049477A1 (en) Memory device and semiconductor die having the memory device

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant