TW202201399A - 積體電路及其形成方法 - Google Patents

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Abstract

本揭露實施例是關於一種積體電路。積體電路具有多個位元線堆疊，安置於基底上方且分別包含彼此堆疊的多個位元線。資料儲存結構在多個位元線堆疊上方且選擇器在資料儲存結構上方。字元線在選擇器上方。選擇器經組態以選擇性地允許電流在多個位元線與字元線之間傳遞。多個位元線堆疊包含第一位元線堆疊、第二位元線堆疊以及第三位元線堆疊。第一位元線堆疊及第三位元線堆疊為最接近第二位元線堆疊的相對側的位元線堆疊。第二位元線堆疊與第一位元線堆疊以第一距離分離且更與第三位元線堆疊以第二距離分離，所述第二距離大於第一距離。

Description

具有非對稱位元線架構的記憶陣列
許多現代電子元件含有經組態以儲存資料的電子記憶體。電子記憶體可為揮發性記憶體或非揮發性記憶體。揮發性記憶體在向其供電時儲存資料，而非揮發性記憶體能夠在移除電源時儲存資料。電阻性隨機存取記憶體（Resistive random access memory；RRAM）歸因於其簡單的結構以及其與CMOS邏輯製造製程的兼容性而為下一代非揮發性記憶體技術的一個有前景的候選項。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，這些組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在、、、之下」、「在、、、下方」、「下部」、「在、、、之上」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所示出的一個元件或特徵相對於另一元件或特徵的關係。除諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞同樣可相應地進行解譯。
電阻性隨機存取記憶體（RRAM）元件經組態以藉由在對應於第一資料狀態（例如「0」）的高電阻式狀態與對應於第二資料狀態（例如「1」）的低電阻式狀態之間進行切換來儲存資料。為實現此類「電阻式切換」，RRAM元件具有下部電極，所述下部電極藉由具有可變電阻的資料儲存結構而與上部電極分離。舉例而言，資料儲存結構的電阻可藉由在資料儲存結構內存在包括多個氧空位的導電絲狀物來測定。若不存在導電絲狀物，則資料儲存結構具有與第一資料狀態相關聯的相對較高電阻。若存在導電絲狀物，則資料儲存結構具有與第二資料狀態相關聯的相對較低電阻。為在資料狀態之間進行改變，一或多個所施加偏壓電壓可將氧空位移動至資料儲存結構中或移至資料儲存結構外以形成導電絲狀物或斷開導電絲狀物。
RRAM元件典型地配置於呈行及/或列形式的陣列內。藉助於多個位元線及多個字元線將陣列耦合至控制電路系統。多個位元線可安置於位元線堆疊中，所述位元線堆疊包括彼此堆疊的多個位元線。以週期性且實質上均等的間隔將位元線堆疊配置於基底上方。位元線堆疊可由資料儲存結構覆蓋，所述資料儲存結構沿位元線堆疊的相對側及上部表面延伸以沿位元線的各側定義RRAM元件。選擇器安置於資料儲存結構上方且字元線安置於選擇器上方，使得藉由資料儲存結構及選擇器兩者將字元線與位元線堆疊的相對側分離。選擇器經組態以藉由控制字元線與位元線之間的電流流動來控制對RRAM元件的存取。
在此記憶陣列的操作期間，可藉由在字元線與位元線之間施加電位差以在字元線與位元線之間形成導電絲狀物來將資料儲存於RRAM元件中。然而，已瞭解，由於字元線沿位元線的相對側安置，因此導電絲狀物可沿位元線的一側或兩側形成於資料儲存結構內。由於導電絲狀物可沿位元線的一側或兩個側形成於資料儲存結構內，因此不同RRAM元件之間可能出現導電絲狀物的數目、大小及/或位置的變化。此可能引起不同RRAM元件的電阻變化。電阻變化可能降低記憶陣列內的RRAM元件的讀取範圍，從而不利地影響記憶陣列的效能。
在一些實施例中，本揭露是關於一種積體電路（例如，積體晶片），包括記憶陣列，所述記憶陣列具有以非對稱間距安置的多個位元線堆疊（例如，具有與鄰接位元線堆疊以不同距離分離的相對側的多個位元線堆疊）。資料儲存結構安置於多個位元線堆疊上方，選擇器安置於資料儲存結構上方，以及字元線安置於選擇器上方。字元線將多個位元線堆疊中的相應一者的第一側與最接近的相鄰位元線堆疊分離而不將位元線堆疊的相對第二側與最接近的相鄰位元線堆疊分離，使得多個位元線堆疊分別具有第一側，所述第一側與字元線以比相對第二側小的距離橫向分離。由於位元線堆疊的第一側與字元線以比相對第二側小的距離橫向分離，因此導電絲狀物將始終沿位元線堆疊的第一側形成且可減少不同位元線之間的導電絲狀物的數目、大小及/或位置的變化，從而提高RRAM元件在記憶陣列內的效能。
圖1A至圖1B示出具有記憶陣列的積體電路（例如，積體晶片）的一些實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。圖1A示出沿圖1B中所繪示的積體電路的俯視圖128的線A-A´的積體電路的橫截面圖100。圖1B示出沿圖1A中所繪示的橫截面圖100的線B-B´的積體電路的俯視圖128。
如圖1A的橫截面圖100中所繪示，積體電路包括安置於基底102上方的多個位元線堆疊106a、106b。如圖1B的俯視圖128中所繪示，多個位元線堆疊106a、106b沿第一方向116在基底102上方延伸且沿垂直於第一方向116的第二方向118彼此橫向分離。如圖1A的橫截面圖100中所繪示，多個位元線堆疊106a、106b可分別包括彼此堆疊且由介電材料108分離的兩個或大於兩個位元線104a、104b。舉例而言，在一些實施例中，第一位元線堆疊106a可包括藉由介電材料108與第二位元線104b分離的第一位元線104a。在一些額外實施例（未繪示）中，第一位元線堆疊106a可包括額外位元線（例如，藉由介電材料與第二位元線分離的第三位元線等）。
資料儲存結構110安置於多個位元線堆疊106a、106b上方，選擇器112安置於資料儲存結構110上方，以及字元線114安置於選擇器112上方。在操作期間，可將電壓施加至多個位元線堆疊106a、106b內的位元線及/或施加至字元線114。電壓跨選擇器112及資料儲存結構110形成電位差。若字元線114與位元線之間的電位差足夠大，則選擇器112可經組態以允許電流在字元線114與位元線之間的位置處跨資料儲存結構110流動。電流可用於自資料儲存結構110讀取資料或將資料寫入至資料儲存結構110。
多個位元線堆疊106a、106b、106c、106d安置於非對稱架構中，使得多個位元線堆疊106a、106b、106c、106d中的相應位元線堆疊的相對側與相對側上的最接近的相鄰位元線堆疊以不同距離分離。舉例而言，多個位元線堆疊106a、106b、106c、106d可包含第一位元線堆疊106a、第二位元線堆疊106b以及第三位元線堆疊106c。第二位元線堆疊106b具有與第一位元線堆疊106a以第一距離120分離的第一側106s1 及與第三位元線堆疊106c以第二距離122分離的第二側106s2 ，所述第二距離122大於第一距離120。在一些實施例中，資料儲存結構110及/或選擇器112完全填充第一位元線堆疊106a與第二位元線堆疊106b之間的空間，同時第二位元線堆疊106b與第三位元線堆疊106c之間的空間填充有資料儲存結構110、選擇器112以及字元線114。
在一些實施例中，字元線114包括一或多個下部表面，所述下部表面完全垂直地在第一位元線堆疊106a及第二位元線堆疊106b的頂表面上方且連續地橫向延伸超過第一位元線堆疊106a及第二位元線堆疊106b的頂表面。字元線114更包括突出部，所述突出部自一或多個下部表面向外延伸至第二位元線堆疊106b之側與第三位元線堆疊106c之側的直接之間（directly between sides of the second bit-line stack 106b and the third bit-line stack 106c）。在此類實施例中，字元線114將第二位元線堆疊106b的第二側106s2 與第三位元線堆疊106c分離而不將第二位元線堆疊106b的第一側106s1 與第一位元線堆疊106b分離。
突出部定義字元線114的第一側壁114s1 ，所述第一側壁114s1 面向第二位元線堆疊106b的第一側106s1 且與第一側106s1 以第一距離124分離。突出部更定義字元線114的第二側壁114s2 ，所述第二側壁114s2 面向第二位元線堆疊106b的第二側106s2 且與第二側106s2 以第二距離126分離，所述第二距離126小於第一距離124。由於相較於字元線114與第二位元線堆疊106b的第一側106s1 之間的距離，字元線114更接近第二位元線堆疊106b的第二側106s2 ，因此可始終沿第二位元線堆疊106b的第二側106s2 形成導電絲狀物111，而不沿第二位元線堆疊106b的第一側106s1 形成導電絲狀物。藉由始終沿多個位元線堆疊106a、106b、106c、106d的單側形成導電絲狀物111，可減少不同位元線之間的導電絲狀物的數目、大小及/或位置的變化，從而提高RRAM元件在記憶陣列內的效能。
圖2A至圖2B示出具有記憶陣列的積體電路的一些額外實施例的橫截面圖200及橫截面圖214，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
如橫截面圖200中所繪示，積體電路包括安置於基底102上方的多個位元線堆疊106a、106b、106c、106d。多個位元線堆疊106a、106b、106c、106d彼此橫向分離。在一些實施例中，可藉助於下部層間介電（inter-level dielectric；ILD）層202a且藉助於下部ILD層202a上方的蝕刻終止層204將多個位元線堆疊106a、106b、106c、106d與基底102垂直分離。在一些實施例中，蝕刻終止層204可包括氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似物。
多個位元線堆疊106a、106b、106c、106d分別包括彼此堆疊且由介電材料108分離的兩個或大於兩個位元線104a、104b。在一些實施例中，罩幕層206可沿多個位元線堆疊106a、106b的頂部安置。在一些實施例中，位元線104a、104b可包括鎢、鋁、銅、摻雜多晶矽或其類似物。在一些實施例中，介電材料108可包括氧化物、氮化物或其類似物。在一些實施例中，罩幕層206可包括氧化物（SRO）、氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似物。
在一些實施例中，多個位元線堆疊106a、106b、106c、106d可分別具有寬度209。在一些實施例中，寬度209可在大約5奈米與大約25奈米之間的範圍內。在一些此類實施例中，多個位元線堆疊106a、106b、106c、106d的非對稱架構允許多個位元線堆疊106a、106b、106c、106d形成為高密度（例如，所述密度高於可藉由恆定間距位元線堆疊達成的密度）。在其他實施例中，寬度209可在大約10奈米與大約30奈米之間的範圍內。在一些此類實施例中，多個位元線堆疊106a、106b、106c、106d的非對稱架構能夠以更大寬度形成多個位元線堆疊106a、106b、106c、106d，使得多個位元線堆疊106a、106b、106c、106d的寄生電阻可相對較低（例如，低於可藉由恆定間距位元線堆疊達成的電阻）且可提高RRAM陣列的效能。在又其他實施例中，寬度209可具有大於30奈米或小於5奈米的值。
在一些實施例中，多個位元線堆疊106a、106b、106c、106d可包括第一位元線堆疊106a、第二位元線堆疊106b以及第三位元線堆疊106c。第二位元線堆疊106b具有與第一位元線堆疊106a以第一距離120分離的第一側106s1 及與第三位元線堆疊106c以第二距離122分離的第二側106s2 ，所述第二距離122大於第一距離120。在一些實施例中，第一距離120在寬度209的大約200%與大約400%之間。在一些實施例中，第二距離122在第一距離120的大約150%與大約200%之間。在其他實施例中，第二距離122可以大於第一距離120的150%或小於第一距離120的200%。在一些實施例中，第一距離120可以在大約20奈米與大約40奈米之間、大約10奈米與大約30奈米之間、大約5奈米與大約20奈米之間的範圍內或為其他適合的值。在一些實施例中，第二距離122可以在大約40奈米與大約60奈米之間、大約30奈米與大約50奈米之間、大約25奈米與大約40奈米之間的範圍內或為其他適合的值。
一或多個資料儲存結構110a、110b、110c安置於多個位元線堆疊106a、106b、106c、106d上方，一或多個選擇器112a、112b、112c安置於一或多個資料儲存結構110a、110b、110c上方，以及多個字元線114a、114b、114c安置於一或多個選擇器112a、112b、112c上方。一或多個資料儲存結構110a、110b、110c定義多個RRAM元件208a、208b、208c、208d，所述RRAM元件208a、208b、208c、208d經組態以分別沿最接近對應字元線的位元線的單側儲存資料狀態。舉例而言，第一位元線104a與第一字元線114a之間的資料儲存結構110a定義經組態以儲存第一資料狀態的第一RRAM元件208a，第二位元線104b與第一字元線114a之間的資料儲存結構110a定義經組態以儲存第二資料狀態的第二RRAM元件208b等。
在一些實施例中，多個字元線114a、114b、114c自第二位元線堆疊106b上方延伸至第二位元線堆疊106b與第三位元線堆疊106c正中間，但不延伸至第一位元線堆疊106a與第二位元線堆疊106b之間。在此類實施例中，第二位元線堆疊106b與第三位元線堆疊106c正中間的資料儲存結構110a經組態以儲存資料狀態（例如，導電絲狀物可選擇性地形成於第二位元線堆疊106b與第三位元線堆疊106c之間），而第一位元線堆疊106a與第二位元線堆疊106b正中間的資料儲存結構110a並不經組態以儲存資料狀態（例如，無導電絲狀物可形成於第一位元線堆疊106a與第二位元線堆疊106b之間）。
在各種實施例中，多個字元線114a、114b、114c可包括摻雜多晶矽、或金屬（諸如鋁、鈦、鎢、鈷）或其類似物。在一些實施例中，一或多個資料儲存結構110a、110b、110c、一或多個選擇器112a、112b、112c以及多個字元線114a、114b、114c可在多個位元線堆疊106a、106b、106c、106d上方連續地延伸。如圖2B的橫截面圖214中所繪示，在一些實施例中，一或多個資料儲存結構110a、110b、110c、一或多個選擇器112a、112b、112c以及多個字元線114a、114b、114c可沿垂直於第一方向的第二方向非連續地在多個位元線堆疊106a、106b、106c、106d上方。在其他實施例（未繪示）中，多個字元線114a、114b、114c可沿第二方向非連續地在多個位元線堆疊106a、106b、106c、106d上方，同時資料儲存結構及選擇器可在多個位元線堆疊106a、106b、106c、106d上方連續地延伸。
在一些實施例中，一或多個資料儲存結構110a、110b、110c可包括高k介電層。舉例而言，一或多個資料儲存結構110a、110b、110c可包括二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、五氧化鉭（Ta2 O5 ）、氧化鉿鋁（HfAlO）、氧化鉿鋯（HfZrO）或其類似物。在其他實施例中，一或多個資料儲存結構110a、110b、110c可包括相變記憶體層，其包括硫屬化物材料，諸如GST（例如，Ge2 Sb2 Te5 ）、N摻雜GST、Si摻雜GST、InGeSbTe、經摻雜砷（As）、經摻雜碳（C）或其類似物。在又其他實施例中，一或多個資料儲存結構110a、110b、110c可包括磁性穿隧接面、鐵電材料或其類似物。在各種實施例中，一或多個資料儲存結構110a、110b、110c可具有大約5奈米與大約10奈米之間、大約10奈米與大約20奈米之間、大約20奈米與大約40奈米之間或其他適合的值的厚度210。
在一些實施例中，一或多個選擇器112a、112b、112c可包括經組態以具有電回應的一或多種材料，所述電回應類似於二極體（例如，PN二極體、PiN二極體、肖特基二極體（Schottky diode）、氧化物半導體氧化二極體或其類似物）。在此類實施例中，一或多個選擇器112a、112b、112c具有臨限值電壓，若超出所述臨限值電壓，則允許電流流動穿過選擇器112，而若施加電壓小於臨限值電壓，則一或多個選擇器112a、112b、112c阻斷電流流動。相比於利用電晶體以選擇性地提供對於RRAM元件的存取的1T1R或1T2R架構，由於一或多個選擇器112a、112b、112c經組態以選擇性地阻斷電流流動穿過RRAM元件，因此一或多個選擇器112a、112b、112c經組態以選擇性地提供對於RRAM元件的存取。
在一些實施例中，一或多個選擇器112a、112b、112c可包括臨限值類型選擇器（例如，雙向臨限值開關（ovonic threshold switch；OTS））。在一些此類實施例中，一或多個選擇器112a、112b、112c可包括二元材料（例如，SiTe、GeTe、CTe、BTe、ZnTe、AlTe或其類似物）、三元材料（例如，GeSeAs、GeSeSb、GeSbTe、GeSiAs或其類似物）及/或四元材料（例如，GeSeAsTe、GeSeTeSi、GeSeTeAs或其類似物）。在其他實施例中，一或多個選擇器112a、112b、112c可包括電壓導電橋（voltage conductive bridge；VCB）選擇器。在一些此類實施例中，一或多個選擇器112a、112b、112c可分別包括Ag及HfO2層、Cu及HfO2 層、Al及SiO2 層、Ag及TaO2 層或其類似物。在其他實施例中，一或多個選擇器112a、112b、112c可包括指數型選擇器，包括TiO2 、Ta2 O5 、NiO、TiN及Si層或其類似物。在一些實施例中，一或多個選擇器112a、112b、112c可包括彼此堆疊的臨限值型選擇器及上覆指數型選擇器。在又其他實施例中，一或多個選擇器112a、112b、112c可包括絲狀物類選擇器、整流器、變阻器型選擇器、摻雜硫屬化物類選擇器、莫特（Mott）效應類選擇器、混合離子電子導電（mixed-ionic-electronic-conductive；MIEC）類選擇器、場輔助超線性臨限值（field-assisted-superliner-threshold；FAST）選擇器、電壓導電橋（VCB）選擇器、指數型選擇器或其類似物。在各種實施例中，一或多個選擇器112a、112b、112c可具有大約10奈米與大約20奈米之間、大約20奈米與大約40奈米之間或其他適合的值的厚度212。
在一些實施例中，可將多個位元線堆疊106a、106b、106c內的位元線耦合至內連線層以實現對支援電路系統（例如，解碼器、感測放大器等）的連接。舉例而言，在一些實施例中，可藉助於延伸穿過蝕刻終止層204的第一導通孔218將第一位元線堆疊106a內的第一位元線104a耦合至下伏內連線導線216。在一些實施例中，可將第一位元線堆疊106a內的第二位元線104b耦合至延伸穿過罩幕層206的第二導通孔220。類似地，在一些實施例中，可將多個字元線114a、114b、114c耦合至上覆導通孔222。
圖3A至圖3E示出包含以非對稱間距安置的多個位元線堆疊的記憶陣列的操作的一些實施例。
圖3A至圖3B示出具有多個RRAM元件208a、208b、208c、208d的記憶陣列的橫截面圖300及橫截面圖302。記憶陣列包括多個字元線114a、114b，字元線114a、114b藉由資料儲存結構110及選擇器112與多個位元線堆疊106a、106b分離。為存取多個RRAM元件208a、208b、208c、208d中的一者，將位元線電壓施加至對應的位元線且將字元線電壓施加至對應的字元線。
圖3C示出圖3A至圖3B的記憶陣列的示意圖304，所述示意圖304繪示在讀取、寫入（例如，設定或重置）及/或形成操作期間施加至字元線及位元線的例示性偏壓電壓的一些實施例。
示意圖304包括多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h。多個字元線114a、114b耦合至字元線解碼器306且多個位元線104a、104b、104c、104d耦合至感測放大器308且耦合至位元線解碼器310。在一些實施例中，控制電路312耦合至字元線解碼器306、感測放大器308及/或位元線解碼器310。藉助於選擇器112將多個字元線114a、114b分別耦合至多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h的第一端子。多個位元線104a、104b、104c、104d分別耦合至多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h的第二端子。經激活RRAM元件208c耦合至第一字元線114a且耦合至第三位元線104c。
為執行自經激活RRAM元件208c讀取資料的讀取操作，字元線解碼器306經組態以將電壓V1 施加至第一字元線114a且將1/3所述電壓的電壓（亦即，V1 /3）施加至第二字元線114b。位元線解碼器310同時經組態以將實質上為零的電壓施加至第三位元線104c且將2/3所述電壓的電壓（亦即，2V1 /3）施加至第一位元線104a、第二位元線104b以及第四位元線104d。在一些實施例中，電壓V1 可在大約0.8伏與大約1.0伏之間的範圍內以用於讀取操作。
選擇器112具有臨限值電壓，若超出所述臨限值電壓，則允許電流流動穿過選擇器112。在一些實施例中，臨限值電壓可以大約等於0.7伏。在其他實施例中，臨限值電壓可具有其他值（例如，0.5伏、0.9伏或其他適合的值）。若經施加電壓小於臨限值電壓，則選擇器112阻斷電流流動穿過選擇器112。因此，電壓V1 與實質上零電壓之間的差值足夠高（例如，大於選擇器112的臨限值電壓）以使第一電流自第一字元線114a流動至第三位元線104c並穿過選擇器112及經激活RRAM元件208c。1/3所述電壓（亦即，V1 /3）與實質上零電壓之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流自第二字元線114b流動至第三位元線104c並穿過非激活RRAM元件208g。類似地，電壓V1 與2/3所述電壓（亦即，2V2 /3）之間及1/3所述電壓（亦即，V1 /3）與2/3所述電壓（亦即，2V1 /3）之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流流動穿過多個RRAM元件中的非激活RRAM元件（例如，RRAM元件208a、208b、208d、208e、208f、208h）。
為執行將第一資料狀態（例如，邏輯「1」）寫入至經激活RRAM元件208c的一組操作，字元線解碼器306經組態以將電壓V1 施加至第一字元線114a且將1/3所述電壓的電壓（亦即，V1 /3）施加至第二字元線114b。位元線解碼器310經組態以同時將實質上為零的電壓施加至第三位元線104c且將2/3所述電壓的電壓（亦即，2V1 /3）施加至第一位元線104a、第二位元線104b以及第四位元線104d。在一些實施例中，電壓V1 可在大約1.2伏與大約1.5伏之間的範圍內以用於所述組操作。
電壓V1 與實質上零電壓之間的差值足夠高（例如，大於選擇器112的臨限值電壓）以使第一電流自第一字元線114a流動至第三位元線104c並穿過選擇器112及經激活RRAM元件208c。第一電流將氧空位驅動至經激活RRAM元件208c中以在經激活RRAM元件208c內形成導電絲狀物。在經激活RRAM元件208c內形成導電絲狀物藉由為經激活RRAM元件208c提供對應於第一資料狀態的第一電阻（例如，低電阻）而將第一資料狀態（例如，邏輯「1」）寫入至經激活RRAM元件208c。1/3所述電壓（亦即，V1 /3）與實質上零電壓之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流自第二字元線114b流動至第三位元線104c並穿過非激活RRAM元件208g。類似地，電壓V1 與2/3所述電壓（亦即，2V1 /3）之間及1/3所述電壓（亦即，V1 /3）與2/3所述電壓（亦即，2V1 /3）之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流流動穿過多個RRAM元件中的非激活RRAM元件（例如，RRAM元件208a、208b、208d、208e、208f、208h）。
為執行將第二資料狀態（例如，邏輯「0」）寫入至經激活RRAM元件208c的重置操作，字元線解碼器306經組態以將實質上為零的電壓施加至第一字元線114a且將2/3所述電壓的電壓（亦即，2V1 /3）施加至第二字元線114b。位元線解碼器310經組態以同時將電壓V1 施加至第三位元線104c且將2/3所述電壓的電壓（亦即，2V1 /3）施加至第一位元線104a、第二位元線104b以及第四位元線104d。在一些實施例中，電壓V1 可在大約1.2伏與大約1.5伏之間的範圍內以用於重置操作。
電壓V1 與實質上零電壓之間的差值足夠高（例如，大於選擇器112的臨限值電壓）以使第一電流自第三位元線104c流動至第一字元線114a並穿過選擇器112及經激活RRAM元件208c。第一電流將氧空位驅動至經激活RRAM元件208c外以在經激活RRAM元件208c內斷開導電絲狀物。藉由為經激活RRAM元件208c提供對應於第二資料狀態的第二電阻而在經激活RRAM元件208c內斷開導電燈絲，以將第二資料狀態（例如，邏輯「0」）寫入至經激活RRAM元件208c。2/3所述電壓（亦即，2V1 /3）與電壓之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流自第三位元線104c流動至第二字元線114b並穿過非激活RRAM元件208g。類似地，1/3所述電壓（亦即，V1 /3）與電壓V1 之間及2/3所述電壓（亦即，2V1 /3）與電壓V1 之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流流動穿過多個RRAM元件中的非激活RRAM元件（例如，RRAM元件208a、208b、208d、208e、208f、208h）。
為執行在經激活RRAM元件208c內形成初始導電絲狀物的形成操作，字元線解碼器306經組態以將電壓V1 施加至第一字元線114a且將1/3所述電壓的電壓（亦即，V1 /3）施加至第二字元線114b。位元線解碼器310經組態以同時將實質上為零的電壓施加至第三位元線104c且將2/3所述電壓的電壓（亦即，2V1 /3）施加至第一位元線104a、第二位元線104b以及第四位元線104d。在一些實施例中，電壓V1 可在大約1.8伏與大約2.0伏之間的範圍內以用於形成操作。
電壓V1 與實質上零電壓之間的差值足夠高（例如，大於選擇器112的臨限值電壓）以使第一電流自第一字元線114a流動至第三位元線104c並穿過選擇器112及經激活RRAM元件208c。第一電流將氧空位驅動至經激活RRAM元件208c中以在經激活RRAM元件208c內形成初始導電絲狀物。1/3所述電壓（亦即，V1 /3）與實質上零電壓之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流自第二字元線114b流動至第三位元線104c並穿過非激活RRAM元件208g。類似地，電壓V1 與2/3所述電壓（亦即，2V1 /3）之間及1/3所述電壓（亦即，V1 /3）與2/3所述電壓（亦即，2V1 /3）之間的差值過低（例如，小於選擇器112的臨限值電壓）以使電流流動穿過多個RRAM元件中的非激活RRAM元件（例如，RRAM元件208a、208b、208d、208e、208f、208h）。
圖3D示出了繪示例示性電壓的一些實施例的圖表314，可將所述例示性電壓施加至所揭露記憶陣列內的字元線及位元線以執行讀取操作、寫入（例如，設定及重置）操作以及形成操作。應瞭解，圖表314中的電壓為可用於讀取操作、寫入（例如，設定及重置）操作以及形成操作中的電壓的非限制性實例，且在替代實施例中，可使用其他電壓。
圖3E示出操作所揭露RRAM元件的方法316的流程圖。應瞭解，可藉由使用關於圖3C及圖3D所描述的電壓的值來將所揭露方法316應用於讀取操作、寫入（例如，設定或重置）操作或形成操作。
在動作318處，將第一電壓施加至第一字元線，經由具有第一臨限值電壓的第一選擇器將所述第一字元線耦合至第一RRAM元件且經由具有第二臨限值電壓的第二選擇器將所述第一字元線耦合至第二RRAM元件。
在動作320處，將與第一電壓不同的第二電壓施加至第二字元線，經由具有第三臨限值電壓的第三選擇器將所述第二字元線耦合至第三RRAM元件且經由具有第四臨限值電壓的第四選擇器將所述第二字元線耦合至第四RRAM元件。
在動作322處，將第三電壓施加至第一位元線，所述第一位元線耦合至第一RRAM元件且耦合至第三RRAM元件。第一電壓與第三電壓之間的差值大於第一臨限值電壓，使得施加第三電壓引起電流沿第一位元線的單側（例如，沿第一位元線的第一側且不沿第一位元線的相對第二側）流動穿過第一選擇器。在寫入操作期間，電流可使得沿第一位元線的單側形成或斷開絲狀物。第二電壓與第三電壓之間的差值小於第三臨限值電壓，使得施加第三電壓並不使電流流動穿過第三選擇器。
在動作324處，將第四電壓施加至第二位元線，所述第二位元線耦合至第二RRAM元件且耦合至第四RRAM元件。第一電壓與第四電壓之間及第二電壓與第四電壓之間的差值小於第二臨限值電壓及第四臨限值電壓，使得施加第四電壓並不使電流流動穿過第二選擇器及第四選擇器。
應瞭解，在讀取操作期間，所揭露記憶陣列可經操作以並行地讀取多個資料狀態。圖4A至圖5B示出對於所揭露記憶陣列的讀取操作的各種實施例。在一些實施例中，並行讀取的資料狀態的數目可視可獲得的感測放大器而定。應瞭解，圖4A至圖5B中所繪示的讀取操作為例示性讀取操作且可以圖4A至圖5B中未繪示的其他方式自所揭露記憶陣列讀取資料。
圖4A至圖4B示出經操作以並行地讀取四個位元的所揭露記憶陣列的一些實施例。應瞭解，圖4A至圖4B的操作中所描述的電壓值為例示性值且其他值亦可用於其他實施例中。
圖4A示出具有記憶陣列的積體電路的橫截面圖400，所述記憶陣列包括分別包含多個位元線104a、104b、104c、104d、104e、104f、104g、104h中的兩者或大於兩者的多個位元線堆疊106a、106b、106c、106d。選擇器112安置於多個位元線堆疊106a、106b、106c、106d上方，資料儲存結構110安置於選擇器112上方，以及字元線114安置於資料儲存結構110上方。
圖4B示出對應於圖4A的記憶陣列的示意圖402。示意圖402具有多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h。多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h分別包括藉助於選擇器112以可操作方式耦合至字元線114的第一端子及耦合至多個位元線104a、104b、104c、104d、104e、104f、104g、104h中的一者的第二端子。舉例而言，第一RRAM元件208a藉助於選擇器112以可操作方式耦合至字元線114且耦合至第一位元線104a，第二RRAM元件208b藉助於選擇器112可操作地耦合至字元線114且可操作地耦合至第二位元線104b等。
為自多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h中的四個RRAM元件208a、208b、208c、208d並行地讀取資料，字元線解碼器306經組態以將讀取電壓Vread 選擇性地施加至字元線114。同時，位元線解碼器310經組態以將實質上零電壓選擇性地施加至位元線104a、104b、104c、104d，且將2/3讀取電壓之電壓（2Vread /3）選擇性地施加至位元線104e、104f、104g、104h。施加至位元線104a、104b、104c、104d的電壓跨選擇器112形成電位差，所述電位差足夠大以使電流流動穿過RRAM元件208a、208b、208c、208d。感測放大器308經組態以接收電流且根據電流判定RRAM元件208a、208b、208c、208d內的資料狀態。施加至位元線104e、104f、104g、104h的電壓跨選擇器112形成電位差，所述電位差並未大至足以使電流流動穿過RRAM元件208e、208f、208g、208h。
圖5A至圖5B示出經操作以並行地讀取兩個位元的所揭露記憶陣列的一些實施例。應瞭解，圖5A至圖5B的操作中所描述的電壓值為例示性值且其他值亦可用於其他實施例中。
圖5A示出具有記憶陣列的積體電路的橫截面圖500，所述記憶陣列包括分別包含多個位元線104a、104b、104c、104d、104e、104f、104g、104h中的兩者或大於兩者的多個位元線堆疊106a、106b、106c、106d。選擇器112安置於多個位元線堆疊106a、106b、106c、106d上方，資料儲存結構110安置於選擇器112上方，以及字元線114安置於資料儲存結構110上方。
圖5B示出對應於圖5A的記憶陣列的示意圖502。示意圖502具有多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h。多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h分別包括藉助於選擇器112以可操作方式耦合至字元線114的第一端子及耦合至多個位元線104a、104b、104c、104d、104e、104f、104g、104h中的一者的第二端子。舉例而言，第一RRAM元件208a藉助於選擇器112可操作地耦合至字元線114且可操作地耦合至第一位元線104a，第二RRAM元件208b藉助於選擇器112可操作地耦合至字元線114且可操作地耦合至第二位元線104b等。
為自多個RRAM元件208a、208b、208c、208d、208e、208f、208g、208h中的兩個RRAM元件208a、208b並行地讀取資料，字元線解碼器306經組態以將讀取電壓Vread 選擇性地施加至字元線114。同時，位元線解碼器310經組態以將實質上零電壓選擇性地施加至位元線104a、104b，且將2/3讀取電壓的電壓（2Vread /3）選擇性地施加至位元線104c、104d、104e、104f、104g、104h。施加至位元線104a、104b的電壓跨選擇器112形成電位差，所述電位差足夠大以使電流流動穿過RRAM元件208a、208b。感測放大器308經組態以接收電流且根據電流判定RRAM元件208a、208b內的資料狀態。施加至位元線104c、104d、104e、104f、104g、104h的電壓跨選擇器112形成電位差，所述電位差並未大至足以使電流流動穿過RRAM元件208c、208d、208e、208f、208g、208h。
圖6示出具有記憶陣列的積體電路600的一些額外實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
積體電路600包括多個位元線堆疊106a、106b、106c、106d，所述多個位元線堆疊106a、106b、106c、106d分別包括由介電材料108分離的位元線104a、104b。資料儲存結構110安置於多個位元線堆疊106a、106b、106c、106d上方，且選擇器112安置於資料儲存結構110上方。選擇器112包括一或多個內表面，所述一或多個內表面定義安置於第一位元線堆疊106a與第二位元線堆疊106b正中間的空隙602。在一些實施例中，空隙602可具有在大約10奈米與大約35奈米之間、大約15奈米與大約25奈米之間的範圍內或其他類似值的寬度。在一些實施例中，空隙602可具有延伸超過位元線104b的頂表面及底表面的高度。在一些額外實施例中，空隙602可具有延伸超過位元線104b及介電材料108兩者的頂表面及底表面的高度。
在一些實施例中，空隙602在第一位元線104a與第三位元線104c正中間及/或第二位元線104b與第四位元線104d正中間。空隙602可填充有氣體（例如，空氣、氮氣、氦氣等）。在一些實施例中，空隙602可固持（held）在小於1標準大氣壓（atm）的壓力下。由於空隙602內的氣體具有低介電常數，因此空隙602可增大第一位元線堆疊106a與第二位元線堆疊106b之間的隔離（isolation）。藉由增大第一位元線堆疊106a與第二位元線堆疊106b之間的隔離，可使得第一位元線堆疊106a與第二位元線堆疊106b之間的距離更小，從而減小記憶陣列的大小，而不會不利地影響效能。
在一些實施例中，選擇器112可包括上部表面，所述上部表面具有橫向配置於第一位元線堆疊106a與第二位元線堆疊106b之間的凹坑（divot）604（亦即，凹陷）。在一些實施例中，凹坑604具有在第一位元線堆疊106a及第二位元線堆疊106b的頂部上方的底部。
圖7示出具有記憶陣列的積體電路700的一些額外實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
積體電路700包括多個位元線堆疊106a、106b、106c、106d，所述多個位元線堆疊106a、106b、106c、106d分別包括由介電材料108分離的位元線104a、104b。資料儲存結構110安置於多個位元線堆疊106a、106b、106c、106d上方，且選擇器112安置於資料儲存結構110上方。資料儲存結構110的上部表面沿第一位元線堆疊106a與第二位元線堆疊106b之間的完整距離完全在第一位元線堆疊106a及第二位元線堆疊106b的頂部上方。
在一些實施例中，資料儲存結構110的上部表面可包括凹坑702，所述凹坑702橫向配置在第一位元線堆疊106a與第二位元線堆疊106b之間。凹坑702具有在第一位元線堆疊106a及第二位元線堆疊106b的頂部上方的底部。
圖8示出具有記憶陣列的積體電路800的一些額外實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
積體電路800包括：資料儲存結構110，安置於多個位元線堆疊106a、106b、106c、106d上方；及選擇器112，安置於資料儲存結構110上方。資料儲存結構110具有完全在第一位元線堆疊106a及第二位元線堆疊106b的頂部上方的上部表面。上部表面在第一位元線堆疊106a的側壁與第二位元線堆疊106b的側壁之間連續地延伸。
資料儲存結構110包括一或多個內表面，所述一或多個內表面定義安置於第一位元線堆疊106a與第二位元線堆疊106b之間的空隙802。空隙802可填充有氣體（例如，空氣、氮氣等）。由於空隙802內的氣體具有低介電常數，因此空隙802可增大第一位元線堆疊106a與第二位元線堆疊106b之間的隔離。
圖9示出具有記憶陣列的積體電路900的一些額外實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
積體電路900包含安置於基底102上方的介電結構902。介電結構902包括多個堆疊的層間介電（ILD）層202。在一些實施例中，多個堆疊的ILD層202可以由蝕刻終止層203垂直地分離。在一些實施例中，多個堆疊的ILD層202可包括二氧化矽、SiCOH、氟矽酸鹽玻璃、磷酸鹽玻璃（例如硼磷酸矽酸鹽玻璃等）或其類似物中的一或多者。在一些實施例中，蝕刻終止層203可包括氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似物。
多個電晶體元件904安置於基底102內。多個電晶體元件904可以由安置於基底102內的隔離結構906橫向分離。在一些實施例中，多個電晶體元件904可包括MOSFET元件。在其他實施例中，多個電晶體元件904可包括雙極接面電晶體（bi-polar junction transistor；BJT）、高電子遷移率電晶體（high electron mobility transistor；HEMT）或其類似物。在一些實施例中，隔離結構906可包括安置於基底102中的溝渠內的一或多種介電材料。
多個內連線層908、910、912安置於介電結構902內。多個內連線層908、910、912電耦合至多個電晶體元件904。在一些實施例中，多個內連線層908、910、912可包括導電接點（例如，內連線層908）、內連線導線（例如，內連線層910）以及內連線通孔（例如，內連線層912）。
嵌入式記憶體區914亦安置於介電結構902內。嵌入式記憶體區914包括多個位元線堆疊106。字元線114在多個位元線堆疊106上方延伸。在一些實施例中，罩幕層可安置於字元線114上方。在一些實施例中，多個位元線堆疊106可與多個內連線層908、910、912中的一或多者垂直偏移（例如，在其上方及/或下方）且橫向鄰接多個內連線層908、910、912中的一或多者。
在一些實施例中，多個位元線堆疊106可與多個內連線層908、910、912中的一或多者橫向偏移。在一些實施例中，多個位元線堆疊106可分別具有成角度的側壁，所述成角度的側壁使位元線堆疊的寬度隨著距基底102的距離增大而減小。在一些此類實施例中，橫向偏移的多個內連線層908、910、912中的一或多者可具有成角度的側壁，所述成角度的側壁使內連線層的寬度隨著距基底102的距離增大而增大。
在一些實施例中，嵌入式記憶體區914可延伸至多個電晶體元件904中的一或多者的正上方。在一些實施例中，嵌入式記憶體區914之下的多個電晶體元件904可經組態以充當用於嵌入式記憶體區914內的記憶體元件的支援電路系統（例如，位元線解碼器、字元線解碼器、感測放大器或其類似物）。在一些實施例中，嵌入式記憶體區914之下的多個電晶體元件904可經組態以執行邏輯運算，所述邏輯運算並不與用於嵌入式記憶體區914內的記憶體元件的支援電路相關。
圖10至圖22B示出一種形成具有記憶陣列的積體電路的方法的一些實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。儘管關於方法描述圖10至圖22B，但應瞭解，圖10至圖22B中所揭露的結構不限於此類方法，而反而可單獨作為獨立於所述方法的結構。
如圖10的橫截面圖1000中所繪示，蝕刻終止層204形成於基底102上方。在各種實施例中，基底102可為任何類型的半導體主體（例如，矽、SiGe、SOI等），諸如半導體晶圓及/或在晶圓上的一或多個晶粒，以及任何其他類型的半導體及/或與其相關聯的磊晶層。在各種實施例中，蝕刻終止層204可包括氧化物（例如，富矽氧化物（silicon rich oxide；SRO））、氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似物。在一些實施例中，蝕刻終止層204可藉助於沉積製程（例如，物理氣相沉積（physical vapor deposition；PVD）、化學氣相沉積（chemical vapor deposition；CVD）、PE-CVD、原子層沉積（atomic layer deposition；ALD）等）形成。
如圖11的橫截面圖1100中所繪示，位元線結構1102可形成於蝕刻終止層204上方。位元線結構1102包括第一位元線層1104；介電層1106，安置於第一位元線層1104上方；第二位元線層1108，在介電層1106上方；以及罩幕層1110，在第二位元線層1108上方。在一些實施例中，第一位元線層1104及第二位元線層1108可分別包括金屬，諸如鎢、釕、銅、鋁或其類似物。在其他實施例中，第一位元線層1104及第二位元線層1108可分別包括摻雜多晶矽。在一些實施例中，介電層1106可包括氧化物（例如，二氧化矽）、氮化物（例如，氮化矽）或其類似物。在一些實施例中，罩幕層1110可包括氮化物（例如，氮化矽）、碳化物（例如，碳化矽）或其類似物。在各種實施例中，位元線結構1102可藉助於多種沉積製程（例如，PVD、CVD、PE-CVD、ALD等）形成。
如圖12的橫截面圖1200中所繪示，心軸1202形成於位元線結構1102上方。心軸1202可經形成以完全覆蓋罩幕層1110的頂表面。在一些實施例中，心軸1202可包括有機材料。舉例而言，心軸可包括有機材料或聚合物，諸如聚醯亞胺、順丁烯二酸酐聚合物或其類似物。在一些實施例中，有機材料或聚合物可包括碳。在其他實施例中，心軸1202可包括氧化鈦、氧化錫或其類似物。在各種實施例中，心軸1202可藉助於旋塗製程、沉積製程（例如，PVD、CVD、PE-CVD、ALD等）或其類似製程形成。
如圖13的橫截面圖1300中所繪示，心軸（圖12的心軸1202）經圖案化以將經圖案化心軸1302定義於位元線結構1102上方。在一些實施例中，心軸（圖12的心軸1202）可藉由根據第一罩幕層1306將心軸（圖12的心軸1202）選擇性地暴露於第一蝕刻劑1304來進行圖案化。在一些實施例中，第一罩幕層1306可包括感光材料（例如光阻）。在一些實施例中，第一蝕刻劑1304可包括乾式蝕刻劑。舉例而言，在一些實施例中，第一蝕刻劑1304可包括氧電漿蝕刻劑。
如圖14的橫截面圖1400中所繪示，間隙壁層1402形成於經圖案化心軸1302上方。在一些實施例中，間隙壁層1402可沿經圖案化心軸1302的水平延伸表面及/或垂直延伸表面且沿罩幕層1110的水平延伸表面形成。在各種實施例中，間隙壁層1402可包括氮化矽、二氧化矽、氮氧化矽或其類似物。在一些實施例中，間隙壁層1402可藉助於沉積製程（例如PVD、CVD、PE-CVD、ALD等）形成。
如圖15的橫截面圖1500中所繪示，間隙壁層（圖14的間隙壁層1402）經蝕刻以在經圖案化心軸1302的相對側上形成多個間隙壁1502。在一些實施例中，間隙壁層（圖14的間隙壁層1402）的整體暴露於第二蝕刻劑1504（例如，乾式蝕刻劑）。第二蝕刻劑1504以實質上均一方式蝕刻掉間隙壁層，使得間隙壁層自水平表面移除且沿垂直表面保留。自水平表面移除間隙壁層沿經圖案化心軸1302的相對側留下多個間隙壁1502。
如圖16的橫截面圖1600中所繪示，移除經圖案化心軸（圖15的經圖案化心軸1302）。移除經圖案化心軸（圖15的經圖案化心軸1302）產生以非對稱間隔彼此分離的多個間隙壁1502。舉例而言，在一些實施例中，多個間隙壁1502可包括第二間隙壁1502b，所述第二間隙壁1502b具有面向第一間隙壁1502a的第一側及面向第三間隙壁1502c的第二側。第一側與第一間隙壁1502a以第一距離1602分離且第二側與第三間隙壁1502c以第二距離1604分離，所述第二距離1604大於第一距離1602。在各種實施例中，經圖案化心軸（圖15的經圖案化心軸1302）可藉由使經圖案化心軸暴露於第三蝕刻劑1606來移除。在一些實施例中，第三蝕刻劑1606可包括乾式蝕刻劑。舉例而言，在一些實施例中，第三蝕刻劑1606可包括氧電漿蝕刻劑。
如圖17的橫截面圖1700中所繪示，位元線結構（圖16的位元線結構1102）根據多個間隙壁1502經選擇性地圖案化以定義多個位元線堆疊106a、106b、106c、106d。多個位元線堆疊106a、106b、106c、106d分別包括彼此上的多個位元線104a、104b。舉例而言，第一位元線堆疊106a可包括藉助於介電材料108與第二位元線104b分離的第一位元線104a。多個位元線堆疊106a、106b、106c、106d安置於非對稱架構中，使得多個位元線堆疊106a、106b、106c、106d中的相應位元線堆疊的相對側與鄰接位元線堆疊以不同距離分離。舉例而言，第二位元線堆疊106b具有與第一位元線堆疊106a以第一距離120分離的第一側及與第三位元線堆疊106c以第二距離122分離的第二側，所述第二距離122大於第一距離120。在各種實施例中，位元線結構（圖16的位元線結構1102）可藉由使位元線結構暴露於第四蝕刻劑1702而經選擇性地圖案化。在一些實施例中，第四蝕刻劑1702可包括乾式蝕刻劑（例如，具有氟類化學物質、具有氯類化學物質或其類似物）。
如圖18的橫截面圖1800中所繪示，移除間隙壁（圖17的間隙壁1502）。在各種實施例中，間隙壁1502可藉助於第五蝕刻劑1802移除。在一些實施例中，第五蝕刻劑1802可包括濕式蝕刻劑或乾式蝕刻劑。
如圖19的橫截面圖1900中所繪示，資料儲存結構110形成於多個位元線堆疊106a、106b、106c、106d上方。在一些實施例中，資料儲存結構110可沿多個位元線堆疊106a、106b、106c、106d的水平延伸表面及垂直延伸表面形成。在一些實施例中，資料儲存結構110亦可沿蝕刻終止層204的水平延伸表面形成。在一些此類實施例中，資料儲存結構110可經形成以在多個位元線堆疊106a、106b、106c、106d上方連續地延伸。在各種實施例中，資料儲存結構110可包括高k介電材料，諸如二氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、五氧化鉭（Ta2 O5 ）、氧化鉿鋁（HfAlO）、氧化鉿鋯（HfZrO）或其類似物。在一些實施例中，資料儲存結構110可藉助於一或多種沉積製程（例如，PVD、CVD、PE-CVD、ALD等）形成。
如圖20的橫截面圖2000中所繪示，選擇器112形成於資料儲存結構110上方。在一些實施例中，選擇器112可沿資料儲存結構110的水平延伸表面及/或垂直延伸表面形成。在一些實施例中，選擇器112可包括雙向臨限值開關（OTS）。在一些此類實施例中，選擇器112可藉由使用多種沉積製程（例如，CVD、PVE、PE-CVD等）將二元材料（例如，SiTe、GeTe、CTe、BTe、SiAs或其類似物）、三元材料（例如，GeSeAs、GeSeSb、GeSbTe、GeSiAs或其類似物）或四元材料（例如，GeSeAsTe、GeSeTeSi、GeSeTeAs或其類似物）沉積於資料儲存結構110上方而形成。在其他實施例中，選擇器112可包括電壓導電橋（VCB），所述電壓導電橋藉由使用多種沉積製程（例如，CVD、PVE、PE-CVD等）將各層（例如，Ag/HfO2、Cu/HfO2或其類似物）沉積於資料儲存結構110上方而形成。在又其他實施例中，選擇器112可包括摻雜硫屬化物類選擇器、莫特效應類選擇器、混合離子電子導電（MIEC）類選擇器、場輔助超線性臨限值（FAST）選擇器或其類似物。
如圖21A的橫截面圖2100及圖21B的橫截面圖2102中所繪示，多個字元線114a、114b、114c形成於多個位元線堆疊106a、106b、106c、106d上方。在一些實施例中，多個字元線114a、114b、114c可藉由以下形成：將字元線層沉積於選擇器112上方且隨後圖案化字元線層以定義分別在多個位元線堆疊106a、106b、106c、106d上方延伸的多個字元線114a、114b、114c。在一些實施例中，用於圖案化字元線層的蝕刻亦可圖案化選擇器112及資料儲存結構110。在其他實施例中，用於圖案化字元線層的蝕刻將不蝕刻穿過選擇器112及/或資料儲存結構110。
如圖22A的橫截面圖2200及圖22B的橫截面圖2202中所繪示，上部層間介電（ILD）層202b形成於多個字元線114a、114b、114c上方。在各種實施例中，上部ILD層202b可藉助於沉積製程（例如，PVD、CVD、PE-CVD或其類似物）形成。
圖23示出一種形成具有記憶陣列的積體電路的方法2300的一些實施例的流程圖，所述記憶陣列包含以非對稱間距安置的位元線堆疊。
儘管下文將方法2300示出且描述為一系列動作或事件，但應瞭解，不應以限制性意義來解譯此類動作或事件的所示出的次序。舉例而言，除了本文中所示出及/或所描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，可能並不需要所有所示出動作來實施本文中的描述的一或多個態樣或實施例。此外，本文中所描繪的動作中的一或多者可以一或多個單獨動作及/或階段進行。
在動作2302處，蝕刻終止層形成於基底上方。圖10示出對應於動作2302的一些實施例的橫截面圖1000。
在動作2304處，位元線結構形成於蝕刻終止層上方。在一些實施例中，位元線結構可包括藉由介電層彼此分離的多個位元線層。圖11示出對應於動作2304的一些實施例的橫截面圖1100。
在動作2306處，心軸形成於位元線結構上方。圖12示出對應於動作2306的一些實施例的橫截面圖1200。
在動作2308處，心軸經圖案化以定義經圖案化心軸。圖13示出對應於動作2308的一些實施例的橫截面圖1300。
在動作2310處，間隙壁層形成於經圖案化心軸上方。圖14示出對應於動作2310的一些實施例的橫截面圖1400。
在動作2312處，間隙壁層經蝕刻以將間隙壁定義於位元線結構上方。圖15示出對應於動作2312的一些實施例的橫截面圖1500。
在動作2314處，移除經圖案化心軸。圖16示出對應於動作2314的一些實施例的橫截面圖1600。
在動作2316處，根據間隙壁圖案化位元線結構以定義經不對稱間隔開的多個位元線堆疊。在一些實施例中，多個位元線堆疊分別具有兩個或大於兩個彼此堆疊的位元線。圖17示出對應於動作2316的一些實施例的橫截面圖1700。
在動作2318處，移除間隙壁。圖18示出對應於動作2318的一些實施例的橫截面圖1800。
在動作2320處，資料儲存結構形成於位元線堆疊上方。圖19示出對應於動作2320的一些實施例的橫截面圖1900。
在動作2322處，選擇器形成於資料儲存結構上方。圖20示出對應於動作2322的一些實施例的橫截面圖2000。
在動作2324處，字元線層形成於選擇器上方。圖21A至圖21B示出對應於動作2324的一些實施例的橫截面圖2100及橫截面圖2102。
在動作2326處，字元線層經圖案化以定義在多個位元線堆疊上方延伸的多個字元線。圖21A至圖21B示出對應於動作2326的一些實施例的橫截面圖2100及橫截面圖2102。
在動作2328處，層間介電（ILD）層形成於多個字元線上方。圖22A至圖22B示出對應於動作2328的一些實施例的橫截面圖2200及橫截面圖2202。
因此，在一些實施例中，本揭露是關於一種積體電路，包括記憶陣列，所述記憶陣列具有以非對稱間距安置的多個位元線堆疊（例如，多個位元線堆疊具有與鄰接位元線堆疊以不同距離分離的相對側）。藉由具有以非對稱間距安置的多個位元線堆疊，可減少與位元線堆疊相關聯的RRAM元件之間的變化。
在一些實施例中，本揭露是關於一種積體電路。積體電路包含多個位元線堆疊，安置於基底上方且分別包含彼此堆疊的多個位元線；資料儲存結構在多個位元線堆疊上方；選擇器在資料儲存結構上方；字元線在選擇器上方，選擇器經組態以選擇性地允許電流在多個位元線與字元線之間傳遞；多個位元線堆疊包含第一位元線堆疊、第二位元線堆疊以及第三位元線堆疊，第一位元線堆疊及第三位元線堆疊為最接近第二位元線堆疊的相對側的位元線堆疊；且第二位元線堆疊與第一位元線堆疊以第一距離分離且更與第三位元線堆疊以第二距離分離，所述第二距離大於第一距離。在一些實施例中，資料儲存結構自第一位元線堆疊正上方連續地延伸至第二位元線堆疊正上方。在一些實施例中，選擇器自第一位元線堆疊正上方連續地延伸至第二位元線堆疊正上方。在一些實施例中，多個位元線堆疊分別包含藉由介電材料與第二位元線垂直分離的第一位元線，所述介電材料覆蓋第一位元線的頂表面。在一些實施例中，介電材料完全侷限於第一位元線的頂表面上方且第二位元線完全侷限於介電材料的頂表面上方。在一些實施例中，選擇器的上部表面沿第一位元線堆疊與第二位元線堆疊之間的完整距離完全在第一位元線堆疊及第二位元線堆疊的頂部上方。在一些實施例中，選擇器包含一或多個內表面，所述一或多個內表面定義安置於第一位元線堆疊與第二位元線堆疊正中間的空隙。在一些實施例中，資料儲存結構定義分別經組態以儲存資料狀態的多個電阻性隨機存取記憶體（RRAM）元件。在一些實施例中，資料儲存結構的上部表面沿第一位元線堆疊與第二位元線堆疊之間的完整距離完全在第一位元線堆疊及第二位元線堆疊的頂部上方。在一些實施例中，資料儲存結構包含一或多個內表面，所述一或多個內表面定義安置於第一位元線堆疊與第二位元線堆疊正中間的空隙。
在其他實施例中，本揭露是關於一種積體電路。積體電路包含第一位元線堆疊，安置於基底上方；第二位元線堆疊，安置於基底上方，第二位元線堆疊具有面向第一位元線堆疊的第一側及背對第一位元線堆疊的第二側；資料儲存結構，安置於第一位元線堆疊及第二位元線堆疊的側壁上方且沿第一位元線堆疊及第二位元線堆疊的側壁安置；選擇器，安置於資料儲存結構上方；以及字元線，安置於選擇器上方且具有面向第二位元線堆疊的第一側的第一側壁及面向第二位元線堆疊的第二側的第二側壁，第一側壁為沿第二位元線堆疊的第一側最接近第二位元線堆疊的字元線的側壁且第二側壁為沿第二位元線堆疊的第二側最接近第二位元線堆疊的字元線的側壁，且第一側壁與第一側以第一距離分離，所述第一距離大於第二側壁與第二側之間的第二距離。在一些實施例中，第一位元線堆疊包含藉由介電材料與第二位元線分離的第一位元線。在一些實施例中，積體電路更包含第三位元線堆疊，安置於基底上方，第一位元線堆疊為最接近第二位元線堆疊的第一側的位元線堆疊且第三位元線堆疊為最接近第二位元線堆疊的第二側的位元線堆疊；且第二位元線堆疊與第一位元線堆疊以第三距離分離且與第三位元線堆疊以第四距離分離，所述第四距離大於第三距離。在一些實施例中，第四距離在第三距離的大約150%與大約200%之間。在一些實施例中，第一位元線堆疊具有小於第三距離的寬度。在一些實施例中，第三距離在寬度的大約200%與大約400%之間。在一些實施例中，資料儲存結構經組態以沿第二位元線堆疊的第一側且不沿第二位元線堆疊的第二側儲存資料。
在又其他實施例中，本揭露是關於一種形成積體晶片的方法。方法包含在基底上方形成位元線結構，位元線結構具有第一位元線層；在位元線結構上方形成經圖案化心軸；沿經圖案化心軸的相對側形成一或多個間隙壁；在形成一或多個間隙壁後移除經圖案化心軸；在移除經圖案化心軸後，根據一或多個間隙壁圖案化位元線結構以定義多個位元線堆疊；在多個位元線堆疊上方形成資料儲存結構；在資料儲存結構上方形成選擇器；以及在選擇器上方形成字元線，字元線在多個位元線堆疊上方延伸。在一些實施例中，多個位元線堆疊包含第一位元線堆疊、第二位元線堆疊以及第三位元線堆疊，第一位元線堆疊為最接近第二位元線堆疊的第一側的位元線堆疊且第三位元線堆疊為最接近第二位元線堆疊的第二側的位元線堆疊；且第二位元線堆疊與第一位元線堆疊以第一距離分離且與第三位元線堆疊以第二距離分離，所述第二距離大於第一距離。在一些實施例中，多個位元線堆疊更包含介電材料，安置於第一位元線層的上部表面上方；及第二位元線層，安置於介電材料的上部表面上方。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可容易地使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100,200,214,300,302,400,500,1000,1100,1200,1300,1400,1500,1600,1700,1800,1900,2000,2100,2102,2200,2202:橫截面圖 102:基底 104a,104b,104c,104d,104e,104f,104g,104h:位元線 106,106a,106b,106c,106d:位元線堆疊 106s1 :第一側 106s2 :第二側 108:介電材料 110,110a,110b,110c:資料儲存結構 111:導電絲狀物 112,112a,112b,112c:選擇器 114,114a,114b,114c:字元線 114s1 :第一側壁 114s2 :第二側壁 116:第一方向 118:第二方向 120,124,1602:第一距離 122,126,1604:第二距離 128:俯視圖 202:層間介電層 202a:下部層間介電層 202b:上部層間介電層 203,204:蝕刻終止層 206,1110:罩幕層 208a,208b,208c,208d,208e,208f,208g,208h:RRAM元件 209:寬度 210,212:厚度 216:下伏內連線導線 218:第一導通孔 220:第二導通孔 222:上覆導通孔 304,402,502:示意圖 306:字元線解碼器 308:感測放大器 310:位元線解碼器 312:控制電路 314:圖表 316:方法 318,320,322,324,2302,2304,2306,2308,2310,2312,2314,2316, 2318,2320,2322,2324,2326,2328:動作 600,700,800,900:積體電路 602,802:空隙 604,702:凹坑 902:介電結構 904:電晶體元件 906:隔離結構 908,910,912:內連線層 914:嵌入式記憶體區 1102:位元線結構 1104:第一位元線層 1106:介電層 1108:第二位元線層 1202:心軸 1302:經圖案化心軸 1304:第一蝕刻劑 1306:第一罩幕層 1402:間隙壁層 1502:間隙壁 1502a:第一間隙壁 1502b:第二間隙壁 1502c:第三間隙壁 1504:第二蝕刻劑 1606:第三蝕刻劑 1702:第四蝕刻劑 1802:第五蝕刻劑 2300:方法 A-A´,B-B´:線V1 :電壓Vread :讀取電壓
根據結合隨附圖式閱讀的以下詳細描述會最佳地理解本揭露的態樣。應注意，根據業界中之標準慣例，各種特徵未按比例繪製。事實上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1B示出具有記憶陣列的積體電路的一些實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。 圖2A至圖2B示出具有記憶陣列的積體電路的一些額外實施例的橫截面圖，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。 圖3A至圖3E示出包含以非對稱間距安置的多個位元線堆疊的記憶陣列的操作的一些實施例。 圖4A至圖4B示出經操作以並行地讀取四個位元的所揭露記憶陣列的一些實施例。 圖5A至圖5B示出經操作以並行地讀取兩個位元的所揭露記憶陣列的一些實施例。 圖6至圖9示出具有記憶陣列的積體電路的一些額外實施例的橫截面圖，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。 圖10至圖22B示出一種形成具有記憶陣列的積體電路的方法的一些實施例，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。 圖23示出一種形成具有記憶陣列的積體電路的方法的一些實施例的流程圖，所述記憶陣列包含以非對稱間距安置的多個位元線堆疊。
100:橫截面圖
102:基底
104a,104b:位元線
106a,106b,106c,106d:位元線堆疊
106s1 :第一側
106s2 :第二側
108:介電材料
110:資料儲存結構
111:導電絲狀物
112:選擇器
114:字元線
114s1 :第一側壁
114s2 :第二側壁
116:第一方向
118:第二方向
120,124:第一距離
122,126:第二距離

Claims (20)

  1. 一種積體電路，包括： 多個位元線堆疊，安置於基底上方且分別包括彼此堆疊的多個位元線； 資料儲存結構，在所述多個位元線堆疊上方； 選擇器，在所述資料儲存結構上方； 字元線，在所述選擇器上方，其中所述選擇器經組態以選擇性地允許電流在所述多個位元線與所述字元線之間傳遞； 其中所述多個位元線堆疊包括第一位元線堆疊、第二位元線堆疊以及第三位元線堆疊，所述第一位元線堆疊及所述第三位元線堆疊為最接近所述第二位元線堆疊的相對側的位元線堆疊；且 其中所述第二位元線堆疊與所述第一位元線堆疊以第一距離分離且更與所述第三位元線堆疊以第二距離分離，所述第二距離大於所述第一距離。
  2. 如請求項1所述的積體電路，其中所述資料儲存結構自所述第一位元線堆疊正上方連續地延伸至所述第二位元線堆疊正上方。
  3. 如請求項1所述的積體電路，其中所述選擇器自所述第一位元線堆疊正上方連續地延伸至所述第二位元線堆疊正上方。
  4. 如請求項1所述的積體電路，其中所述多個位元線堆疊分別包括第一位元線，所述第一位元線藉由介電材料與第二位元線垂直分離，所述介電材料覆蓋所述第一位元線的頂表面。
  5. 如請求項4所述的積體電路，其中所述介電材料完全侷限於所述第一位元線的所述頂表面上方且所述第二位元線完全侷限於所述介電材料的頂表面上方。
  6. 如請求項1所述的積體電路，其中所述選擇器的上部表面沿所述第一位元線堆疊與所述第二位元線堆疊之間的完整距離完全在所述第一位元線堆疊及所述第二位元線堆疊的頂部上方。
  7. 如請求項6所述的積體電路，其中所述選擇器包括一或多個內表面，所述一或多個內表面定義安置於所述第一位元線堆疊與所述第二位元線堆疊正中間的空隙。
  8. 如請求項1所述的積體電路，其中所述資料儲存結構定義分別經組態以儲存資料狀態的多個電阻性隨機存取記憶體（RRAM）元件。
  9. 如請求項1所述的積體電路，所述資料儲存結構的上部表面沿所述第一位元線堆疊與所述第二位元線堆疊之間的完整距離完全在所述第一位元線堆疊及所述第二位元線堆疊的頂部上方。
  10. 如請求項1所述的積體電路，其中所述資料儲存結構包括一或多個內表面，所述一或多個內表面定義安置於所述第一位元線堆疊與所述第二位元線堆疊正中間的空隙。
  11. 一種積體電路，包括： 第一位元線堆疊，安置於基底上方； 第二位元線堆疊，安置於所述基底上方，其中所述第二位元線堆疊具有面向所述第一位元線堆疊的第一側及背對所述第一位元線堆疊的第二側； 資料儲存結構，安置於所述第一位元線堆疊及所述第二位元線堆疊的側壁上方且沿所述第一位元線堆疊及所述第二位元線堆疊的所述側壁安置； 選擇器，安置於所述資料儲存結構上方；以及 字元線，安置於所述選擇器上方且具有面向所述第二位元線堆疊的所述第一側的第一側壁及面向所述第二位元線堆疊的所述第二側的第二側壁，其中所述第一側壁為沿所述第二位元線堆疊的所述第一側最接近所述第二位元線堆疊的所述字元線的側壁且所述第二側壁為沿所述第二位元線堆疊的所述第二側最接近所述第二位元線堆疊的所述字元線的側壁，且其中所述第一側壁與所述第一側以第一距離分離，所述第一距離大於所述第二側壁與所述第二側之間的第二距離。
  12. 如請求項11所述的積體電路，其中所述第一位元線堆疊包括第一位元線，所述第一位元線藉由介電材料與第二位元線分離。
  13. 如請求項11所述的積體電路，更包括： 第三位元線堆疊，安置於所述基底上方，其中所述第一位元線堆疊為最接近所述第二位元線堆疊的所述第一側的位元線堆疊且所述第三位元線堆疊為最接近所述第二位元線堆疊的所述第二側的位元線堆疊；且 其中所述第二位元線堆疊與所述第一位元線堆疊以第三距離分離且與所述第三位元線堆疊以第四距離分離，所述第四距離大於所述第三距離。
  14. 如請求項13所述的積體電路，其中所述第四距離在所述第三距離的大約150%與200%之間。
  15. 如請求項13所述的積體電路，其中所述第一位元線堆疊具有小於所述第三距離的寬度。
  16. 如請求項15所述的積體電路，其中所述第三距離在所述寬度的大約200%與大約400%之間。
  17. 如請求項11所述的積體電路，其中所述資料儲存結構經組態以沿所述第二位元線堆疊的所述第一側儲存資料且不沿所述第二位元線堆疊的所述第二側儲存資料。
  18. 一種形成積體電路的方法，包括： 在基底上方形成位元線結構，其中所述位元線結構包括第一位元線層； 在所述位元線結構上方形成經圖案化心軸； 沿所述經圖案化心軸的相對側形成一或多個間隙壁； 在形成所述一或多個間隙壁後移除所述經圖案化心軸； 在移除所述經圖案化心軸後，根據所述一或多個間隙壁圖案化所述位元線結構以定義多個位元線堆疊； 在所述多個位元線堆疊上方形成資料儲存結構； 在所述資料儲存結構上方形成選擇器；以及 在所述選擇器上方形成字元線，其中所述字元線在所述多個位元線堆疊上方延伸。
  19. 如請求項18所述的形成積體電路的方法， 其中所述多個位元線堆疊包括第一位元線堆疊、第二位元線堆疊以及第三位元線堆疊，所述第一位元線堆疊為最接近所述第二位元線堆疊的第一側的位元線堆疊且所述第三位元線堆疊為最接近所述第二位元線堆疊的第二側的位元線堆疊；且 其中所述第二位元線堆疊與所述第一位元線堆疊以第一距離分離且與所述第三位元線堆疊以第二距離分離，所述第二距離大於所述第一距離。
  20. 如請求項18所述的形成積體電路的方法，其中所述多個位元線堆疊更包括： 介電材料，安置於所述第一位元線層的上部表面上方；以及 第二位元線層，安置於所述介電材料的上部表面上方。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368781B2 (en) * 2003-12-31 2008-05-06 Intel Corporation Contactless flash memory array
JP2008042195A (ja) 2006-08-02 2008-02-21 Qimonda Ag 書換え可能な不揮発性メモリセル
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US9525007B2 (en) 2010-12-28 2016-12-20 Micron Technology, Inc. Phase change memory device with voltage control elements
CN102637693A (zh) 2011-02-10 2012-08-15 旺宏电子股份有限公司 半导体结构及其制造方法
EP2608210B1 (en) 2011-12-23 2019-04-17 IMEC vzw Stacked RRAM array with integrated transistor selector
EP2814073B1 (en) * 2013-06-14 2017-02-15 IMEC vzw Self-rectifying RRAM element
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
US9524980B2 (en) 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
US9911790B1 (en) * 2017-01-20 2018-03-06 Sandisk Technologies Llc Resistive RAM including air gaps between word lines and between vertical bit lines
DE102018107724B4 (de) * 2017-08-30 2021-08-12 Taiwan Semiconductor Manufacturing Co. Ltd. RRAM-Speicherzelle mit mehreren Filamenten
US10991425B2 (en) * 2018-08-13 2021-04-27 Micron Technology, Inc. Access line grain modulation in a memory device
US10930333B2 (en) * 2018-08-29 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded ferroelectric memory cell
DE102019115915A1 (de) 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung, welche speicherzellen aufweist, und verfahren zur herstellung derselben
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