TW202240794A - 積體電路結構 - Google Patents

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Abstract

一種積體電路結構包含半導體基材、淺溝槽隔離區域和電容器。淺溝槽隔離區域嵌入在半導體基材中。電容器包含第一導電堆疊和第二導電堆疊。第一導電堆疊包含完全地設置在淺溝槽隔離區域內的第一虛設閘極條以及位在第一金屬電容器條上的複數個第一金屬虛設閘極接觸件。第二導電堆疊包含完全地設置在淺溝槽隔離區域內並且與第一虛設閘極條平行延伸的第二虛設閘極條，以及位在第二虛設閘極條上的複數個第二虛設閘極接觸件，其中第一導電堆疊與第二導電堆疊是電隔離的。

Description

電容器及其形成方法
無
半導體積體電路（integrated circuit, IC）產業經歷了快速的增長。積體電路材料和設計方面的技術進步已經產生了幾代積體電路，其中每一代都比上一代具有更小、更複雜的電路。然而，這些進步增加了積體電路加工和製造的複雜性，並且對於要實現的這些進步，需要積體電路加工和製造中的類似發展。
在積體電路發展的過程中，功能密度（即，每個晶片區域之互連裝置的數量）通常已經增加，而幾何尺寸（即，可以使用製造過程建立的最小元件（或線寬））已經減少了。這種按比例縮小的過程通常透過提高生產效率和降低相關成本來提供收益。這種按比例縮小會產生相對較高的功率耗散值，這可以透過使用諸如互補式金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）裝置之類的低功率耗散裝置來解決。
無
以下公開提供了用於實現本公開之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本公開。當然，這些僅是示例，並不旨在進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加的特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
更甚者，空間相對的詞彙（例如，「低於」、「下方」、「之下」、「上方」、「之上」等相關詞彙）於此用以簡單描述如圖所示之元件或特徵與另一元件或特徵的關係。在使用或操作時，除了圖中所繪示的轉向之外，這些空間相對的詞彙涵蓋裝置的不同轉向。再者，這些裝置可旋轉（旋轉90度或其他角度），且在此使用之空間相對的描述語可作對應的解讀。
電容器廣泛用於積體電路，例如，指狀金屬氧化物金屬（finger metal-oxide-metal, FMOM）電容器，其包含被絕緣層隔開的金屬電極。電容器的電容與其面積和絕緣層的介電常數（k）成正比，與絕緣層的厚度成反比。因此，為了增加電容，可以增加面積和介電常數值並減小絕緣層的厚度。然而，厚度和介電常數值通常受到用於形成電容器的技術的約束。另一方面，由於電容器通常形成在低介電常數金屬間介電（inter-metal dielectric, IMD）層中以減小積體電路中的電阻電容延遲，因此介電常數值也受到限制。
在本公開的各個實施例中提供虛設閘極結構（即，在半導體基材的下層區域中不作為通道功能的閘極結構）和虛設閘極接觸件以作為電容器。因此，在本公開中，虛設閘極結構和虛設閘極接觸件也可以可互換地稱為電容器結構和電容器接觸件。這些虛設閘極結構和虛設閘極接觸件可以在相同的閘極替換製程中與功能性閘極結構（即，在半導體基材的下層區域中作為通道功能的閘極結構）和金屬同時製造，也可以與功能性閘極接觸件同時製造，並因此電容器的製造將不會導致額外的製程，因此不會增加成本。以這種方式，可以透過設計虛設金屬閘極佈局圖案、虛設閘極通孔佈局圖案、金屬線圖案和/或金屬通孔圖案來調整電容器的電容。
第1A圖至第1D圖繪示指狀金屬氧化物金屬電容器的電容器13，其包含與被動區域（在本公開中也稱為電容器區域）重疊之所有的虛設閘極結構和虛設閘極接觸件。更詳細地，第1A圖繪示根據本公開的部分實施例之具有電晶體區域11和具有電容器13之電容器區域12的示例性積體電路10的俯視圖。第1B圖繪示根據部分實施例之電容器區域12的透視圖。第1C圖繪示根據部分實施例之積體電路10的橫截面圖，此積體電路10是從第1A圖中包含線C-C’的垂直平面獲得的。第1D圖繪示根據部分實施例之積體電路10的橫截面圖，此積體電路10是從第1A圖中包含線D-D’的垂直平面獲得的。應理解，為了簡潔起見，在第1A圖中並未繪示在第1B圖至第1D圖中的一些元件。積體電路10是用於促進本公開的說明之非限制性示例。
參考第1A圖至第1D圖。積體電路10包含基材100。基材100可以由合適的元素半導體製成（例如，矽、金剛石或鍺；合適的合金或化合物半導體（例如，IV族化合物半導體（矽鍺（SiGe）、矽碳（SiC）、碳化矽鍺（SiGeC）、鍺錫（GeSn）、矽錫（SiSn）矽鍺錫、（SiGeSn））、III-V族化合物半導體（例如，砷化鎵、砷化銦鎵（InGaAs）、砷化銦、磷化銦、銻化銦、磷化砷鎵或磷化銦鎵等）））。此外，基材100可以包含可以被拉伸以提高性能的磊晶層（epitaxial-layer）和/或可以包含絕緣體上矽（silicon-on-insulator, SOI）結構。
如第1A圖所示，基材100包含在電晶體區域11內沿X方向延伸的主動區域OD11。在部分實施例中，X方向是積體電路10的俯視圖的水平方向。在部分實施例中，X方向是除水平方向以外的方向。電晶體區域11可以包含各種形成在主動區域OD11上的主動裝置（例如，P通道場效應電晶體（P-channel field effect transistor, PFET）、N通道場效應電晶體（N-channel field effect transistor, NFET）、金屬氧化物半導體場效應電晶體（metal-oxide semiconductor field effect transistor, MOSFET）、互補式金屬氧化物半導體電晶體（complementary metal-oxide semiconductor transistor, CMOS）、雙極電晶體、高壓電晶體、高頻電晶體和/或其組合）。
在第1A圖中，積體電路10更包含一個或複數個隔離區域（例如，形成在半導體基材100中以定義和電隔離主動區域OD11的淺溝槽隔離（shallow trench isolation, STI）區域110）。淺溝槽隔離區域110的形成包含透過使用適當的微影和蝕刻技術來圖案化半導體基材100以在基材100中形成一個或複數個溝槽，沉積一種或多種介電材料（例如，氧化矽）以完全地填充基材100中的溝槽，然後進行平坦化製程（例如，化學機械平坦化（chemical mechanical polish, CMP）製程）以使淺溝槽隔離區110與主動區域OD11齊平。淺溝槽隔離區域110之介電材料的沉積可以使用高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、低壓化學氣相沉積（low-pressure chemical vapor deposition, LPCVD）、次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition, SACVD）、可流動的化學氣相沉積（flowable　chemical vapor deposition, FCVD）、旋轉塗佈（spin-on coating）等或其組合。在沉積之後，可以執行退火製程或固化製程，特別是當使用可流動的化學氣相沉積形成淺溝槽隔離區域110時。儘管在第1B圖至第1C圖中將淺溝槽隔離區域110的橫截面繪示為具有垂直的側壁，然而，由於蝕刻製程的性質，它們也有可能具有錐形的側壁。
在第1A圖中，基材100在淺溝槽隔離區域110內包含電容器區域12。在各個實施例中，電容器區域12可以包含各種被動裝置（例如，電容器）和形成在淺溝槽隔離區域110上之其他被動裝置（例如，電阻器、電感器、保險絲或其他合適的被動裝置）。在本公開的部分實施例中，積體電路10包含形成在主動區域OD11上方的金屬閘極電晶體和形成在電容器區域12上方的電容器。
在所描繪的實施例中，淺溝槽隔離區域110具有與主動區域OD11的頂表面實質上齊平的頂表面。在部分實施例中，（例如，透過回蝕刻製程）使淺溝槽隔離區域110進一步凹陷，以使其在位主動區域OD11的頂表面下方，使得主動區域OD11突出在凹陷的淺溝槽隔離區域110的頂表面上方（如在第1C圖中的虛線S11和在第1D圖中的虛線S12所示）以形成鰭狀結構，這繼而允許在主動區域OD11上方形成鰭式場效應電晶體（fin-type field effect transistors, FinFETs）。
參考第1A圖至第1D圖。積體電路10包含在電容器區域12內的淺溝槽隔離區域110上方形成的電容器13。電容器13包含虛設閘極結構C11至C14和虛設閘極接觸件VC11至VC14。其他實施例可以包含更多或更少的虛設閘極結構和/或相應之更多或更少數量的虛設閘極接觸件。如第1A圖和第1B圖所示，虛設閘極結構C11、C12、C13和C14在淺溝槽隔離區域110上的電容器區域12內沿著Y方向延伸。在部分實施例中，虛設閘極結構C11、C12、C13和C14完全地設置在淺溝槽隔離區域內。虛設閘極結構C11、C12、C13和C14在俯視圖中具有條形形狀，並且因此在本公開中也可互換地稱為虛設閘極條。
參照第1A圖和第1B圖，複數個虛設閘極接觸件VC11將虛設閘極結構C11連接至在其上方並沿虛設閘極結構C11的長度方向配置的第一金屬線M1。複數個虛設閘極接觸件VC12將虛設閘極結構C12連接至在其上方並沿虛設閘極結構C12的長度方向配置的第二金屬線M1。複數個虛設閘極接觸件VC13將虛設閘極結構C13連接至在其上方並沿虛設閘極結構C13的長度方向配置的第三金屬線M1。複數個虛設閘極接觸件VC14將虛設閘極結構C14連接至在其上方並沿虛設閘極結構C14的長度方向配置的第四金屬線M1。作為示例而非限制，根據製程，虛設閘極接觸件VC11、VC12、VC13和VC14是具有固定尺寸的正方形圖案。從第1A圖所示的俯視圖看，虛設閘極接觸件VC11、VC12、VC13和VC14在複數個虛設閘極結構C11、C12、C13和C14上彼此對齊。在部分實施例中，從俯視圖來看，虛設閘極接觸件VC11、VC12、VC13和VC14在複數個虛設閘極結構C11、C12、C13和C14上可以是交錯的。
電容器13中更包含複數個層間介電（inter-layer dielectric, ILD）層，在第1C圖和第1D圖中繪示為142和160。在層間介電層142和160中形成虛設閘極結構C11、C12、C13和C14以及虛設閘極接觸件VC11、VC12、VC13和VC14。在部分實施例中，層間介電層142和160可以由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷（tetraethoxysilane, TEOS）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、低介電常數介電材料、其他合適的材料或它們的組合製成。低介電常數介電質材料的示例包含但不限於氟化石英玻璃（fluorinated silica glass, FSG）、摻雜碳的氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯（bis-benzocyclobutenes, BCB）或聚酰亞胺。
參考第1A圖至第1D圖，電容器13更包含標記為M1至Mx的多條金屬線，以及標記為VC2至VCx的複數個金屬通孔或互連，其中，金屬線Mx位於電容器13之最頂層的金屬層中（如第1B圖至第1D圖所示）並且x是整數。在整個說明書中，術語「金屬層」是指在同一層中的金屬線的集合。在第1B圖中，金屬線M1至Mx沿著在其下方的虛設閘極結構C11、C12、C13和C14的長度方向延伸。金屬線M1至Mx在俯視圖中具有條狀，因此可以互換地稱為指狀電極（finger electrode）。作為示例而非限制，取決於製程，金屬通孔VC2至VCx是具有固定尺寸的正方形圖案。如第1B圖所示，金屬通孔VC2至VCx在複數個虛設閘極結構C11、C12、C13和C14上彼此對齊。在部分實施例中，金屬通孔VC2至VCx在複數個虛設閘極結構C11、C12、C13和C14上可以是交錯的。
在部分實施例中，金屬線Ml至Mx和/或金屬通孔VC2至VCx可以由銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta ）、氮化鉭（TaN）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、鎢（W）、氮化鎢（WN）、氮化鉬（MoN）等和/或其組合形成。
電容器13中更包含複數個層間介電層，如第1C圖和第1D圖所示之170和172，其跨越虛設閘極結構C11、C12、C13和C14以及虛設閘極接觸件VC11、VC12、VC13和VC14。在層間介電層170和172中形成金屬線M1至Mx和金屬通孔VC2至VCx。在部分實施例中，層間介電層170和172可以由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數介電材料、其他合適的材料或它們的組合製成。低介電常數介電質材料的示例包含但不限於氟化石英玻璃、摻雜碳的氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯或聚酰亞胺。
參考第1B圖，電容器13包含複數個導電堆疊S1至S4，其包含透過金屬通孔VC2至VCx連接之每個金屬線M1至Mx的一部分，而金屬線M1將導電堆疊連接到在虛設閘極結構C11、C12、C13和C14上方的虛設閘極接觸件VC11、VC12、VC13和VC14。更詳細地，電連接虛設閘極結構C11、虛設閘極接觸件VC11、垂直地位在虛設閘極接觸件VC11上方的電容器通孔VC2、VC3…VCx，以及垂直地位在虛設閘極接觸件VC11上方的金屬線M1、M2、M3…Mx，以在淺溝槽隔離區110上方形成第一導電堆疊S1。電連接虛設閘極結構C12、垂直地位在虛設閘極接觸件VC12上方的電容器通孔VC2、VC3…VCx，以及垂直地位於虛設閘極接觸件VC12上方的金屬線M1、M2、M3…Mx，以在淺溝槽隔離區域110上方形成第二導電堆疊S2。電連接虛設閘極結構C13、垂直地位在虛設閘極接觸件VC13上方的電容器通孔VC、VC3…VCx，以及垂直地位在虛設閘極接觸件VC13上方的金屬線M1、M2、M3…Mx，以在淺溝槽隔離區域110上方形成第三導電堆疊S3。電連接虛設閘極結構C14、虛設閘極接觸件VC14、垂直地位在虛設閘極接觸件VC14上的電容器通孔VC2、VC3…VCx，以及垂直地位在虛設閘極接觸件VC14上方的金屬線M1、M2、M3…Mx，以在淺溝槽隔離區域110上方形成第四導電堆疊S4。
這些導電堆疊S1至S4在淺溝槽隔離區域110上平行配置並且透過介電質介質（例如，包含淺溝槽隔離區域110和/或層間介電層）彼此分開，這將允許存在於任何相鄰的兩個導電堆疊S1至S4中的電容。更詳細地，平行配置並且彼此電隔離的導電堆疊S1和S2形成電容器A1，特別是類似於平行板電容器。類似地，平行配置並且彼此電隔離的導電堆疊S2和S3形成電容器A2，並且平行配置並且彼此電隔離的導電堆疊S3和S4形成電容器A3。在每個電容器中，電容至少包含虛設閘極至虛設閘極電容（例如，如果虛設閘極由金屬形成，則為金屬閘極至金屬閘極電容）、金屬線至金屬線電容、通孔至通孔電容以及接觸件至接觸件電容。因此，可以增加由平行導電堆疊S1至S4產生的電容。
如第1C圖所示，在電容A1中，虛設閘極至虛設閘極電容由虛設閘極結構C11和C12形成，接觸件至接觸件電容由虛設閘極接觸件VC11和VC12形成，金屬線至金屬線電容由在第一導電堆疊S1和第二導電堆疊S2中處於相同水平高度上之任意兩個相鄰的金屬線M1至Mx形成，通孔至通孔電容由在第一導電堆疊S1和第二導電堆疊S2中處於相同水平高度上之任意兩個相鄰的金屬通孔VC2至VCx形成。
類似地，在電容A2中，虛設閘極至虛設閘極電容由虛設閘極結構C12和C13形成，接觸件至接觸件電容由虛設閘極接觸件VC12和VC13形成，金屬線至金屬線電容由在第二導電堆疊S2和第三導電堆疊S3中處於相同水平高度上之任意兩個相鄰的金屬線M1至Mx形成，通孔至通孔電容由在第二導電堆疊S2和第三導電堆疊S3中處於相同水平高度上之任意兩個相鄰的金屬通孔VC2至VCx形成。類似地，在電容A3中，虛設閘極至虛設閘極電容由虛設閘極結構C13和C14形成，接觸件至接觸件電容由虛設閘極接觸件VC13和VC14形成，金屬線至金屬線電容由在第三導電堆疊S3和第四導電堆疊S4中處於相同水平高度上之任何兩個相鄰的金屬線M1至Mx形成，通孔至通孔電容由在第三導電堆疊S3和第四導電堆疊S4中處於相同水平高度上之任何兩個相鄰的金屬通孔VC2至VCx形成。因此，可以增加在平行導電堆疊S1至S4中由虛設閘極結構C11至C14、虛設閘極接觸件VC11至VC14、金屬線M1至Mx以及金屬通孔VC2至VCx產生的電容，因而可以提高積體電路10的電性能。
參考第1B圖，電容器13的第一導電堆疊S1和第三導電堆疊S3透過第一匯流排b1並透過其最頂部的金屬線Mx彼此電連接，並與電容器13的第二導電堆疊S2和第四導電堆疊S4間隔開。電容器13的第二導電堆疊S2和第四導電堆疊S4透過與第一匯流排b1不同的第二匯流排b2並透過其最頂部的金屬線Mx彼此電連接。電容器13的第一導電堆疊S1和第三導電堆疊S3與電容器13的第二導電堆疊S2和第四導電堆疊S4電隔離。
參考第1A圖，積體電路10還包含金屬閘極結構G11、G12、G13和G14，其沿著垂直於X方向的Y方向在主動區域OD11內延伸並跨過主動區域OD11。金屬閘極結構G11至G14在俯視圖中具有條狀，因此在本公開中可互換地稱為金屬閘極條。在如第1A圖所示的部分實施例中，金屬閘極結構G11至G14沿著X方向配置在第一行中，並且虛設閘極結構C11至C14沿著X方向配置在第二行中。虛設閘極結構C11至C14和金屬閘極結構G11至G14處於相同的水平高度。虛設閘極結構C11至C14與金屬閘極結構G11至G14同時形成，因此無需使用額外的製程和額外的成本便可形成虛設閘極結構C11至C14。在形成金屬閘極結構G11至G14時，還同時形成了包含介電層132和一個或複數個金屬層152的電容器13的虛設閘極結構C11至C14。此外，由於同時形成電容器和金屬閘極，因此虛設閘極結構C11至C14由與金屬閘極結構G11至G14相同的材料形成，而不用額外的金屬材料和遮罩。本公開的有利特徵包含在不增加製造成本的情況下形成具有增加的電容和改善的電性能的電容器。
因此，在主動區域OD11中的金屬閘極結構G11、G12、G13和G14形成功能性電晶體（即，在主動區域OD11中作為通道功能的電晶體），而在淺溝槽隔離區域110上的虛設閘極結構C11至C14形成非功能性電晶體或虛設電晶體（即，類似電晶體的結構，然而其在被動區域中並無作為通道的功能）。
在部分實施例中，金屬閘極結構G11至G14是功能性高介電常數金屬閘極（high-k metal gate, HKMG）閘極結構，其功能是在主動區域OD11作為通道，而虛設閘極結構C11至C14是虛設高介電常數金屬閘極閘極結構，其無法在淺溝槽隔離區域110上作為通道的功能，這有利於增加電容器13的電容。功能性高介電常數金屬閘極結構G11至G14和虛設高介電常數金屬閘極結構C11至C14均使用相同的後閘極製程流程（可互換地稱為閘極替換流程）形成，下面將對其進行更詳細地說明。作為後閘極製程流程的結果，金屬閘極結構G11至G14和虛設閘極結構C11至C14中的每一個均包含一個或複數個金屬層152和襯在一個或複數個金屬層152的底表面上的介電層132（如第1C圖所示）。
在部分實施例中，介電層132包含界面介電材料和高介電常數介電材料的堆疊。在部分實施例中，介電層132可以做為一個或複數個金屬層152之側壁上的襯層，使得介電層132具有U形的橫截面。在部分實施例中，界面介電材料包含二氧化矽。示例性的高介電常數閘極介電材料包含但不限於氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氧氮化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料和/或它們的組合。一個或多個閘極金屬形成在閘極介電質上方。示例性金屬層152是單層結構或多層結構，包含例如，銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、鎢（W）、氮化鎢（WN）、氮化鉬（MoN）等和/或它們的組合。
在如第1A圖所示的示例性實施例中，金屬閘極結構G11至G14沿X方向以閘極間距GP1（即，在相鄰閘極結構之間之中心至中心的間距）等距配置，並且虛設閘極結構C11至C14沿X方向以閘極間距CP1（即，在相鄰虛設閘極結構之間之中心至中心的間距）等距配置。在部分實施例中，閘極間距CP1實質上等於閘極間距GP1，以減小在製造金屬閘極結構G11至G14和虛設閘極結構C11至C14期間的圖案負載效應（pattern loading effect）（例如，負載效應（例如，凹陷）發生在用於去除多餘的閘極金屬材料的化學機械平坦化製程中）。由虛設閘極結構C11至C14形成的虛設閘極至虛設閘極電容可以與虛設閘極結構C11至C14的閘極間距CP1相關，因此可以根據期望之電容器13的電容來選擇閘極間距CP1。在積體電路對金屬閘極結構G11至G14和虛設閘極結構C11至C14的製造中的負載效應有更寬鬆的要求之部分其他實施例中，閘極間距CP1可以大於或小於閘極間距GP1。
在如第1A圖所示的實施例中，每個金屬閘極結構G11至G14都具有在X方向上測量的閘極寬度W11，並且每個虛設閘極結構C11至C14都具有在X方向上測量的電容器寬度W12，並且此電容器寬度W12實質上等於閘極寬度W11。相同寬度的金屬閘極和電容器也有助於防止在其製造過程中的圖案負載效應。由虛設閘極結構C11至C14形成的虛設閘極至虛設閘極電容可以與虛設閘極結構C11至C14的閘極寬度W11相關，因此可以根據期望之電容器13的電容來選擇閘極寬度W11。在積體電路對金屬閘極結構G11至G14和虛設閘極結構C11至C14的製造中的負載效應有更寬鬆的要求之部分其他實施例中，電容器寬度W12可以大於閘極寬度W11。
在如第1A圖所示的實施例中，虛設閘極結構C11至C14分別在Y方向上與金屬閘極結構G11至G14對齊。在此配置中，可以透過使用閘極切割製程（gate cut process）來形成虛設閘極結構C11至C14和對應的金屬閘極結構G11至G14。作為示例而非限制，虛設閘極結構C11和金屬閘極結構G11的製造可以包含從俯視圖看形成沿Y方向延伸之單個連續的高介電常數金屬閘極條，然後蝕刻此單個連續的高介電常數金屬閘極條以使其斷裂成分別作為虛設閘極結構C11和金屬閘極結構G11之單獨的條。儘管第1A圖繪示對齊的配置，但是在一些其他實施例中，虛設閘極結構C11至C14可以在Y方向上與每個金屬閘極結構G11至G14不對齊。
在如第1A圖所示的實施例中，積體電路10在主動區域OD11中進一步包含複數個源極/汲極區域S/D，但是在電容器區域12內不包含源極/汲極區域。源極/汲極區域S/D是位於相應金屬閘極結構G11至G14的相對側上之摻雜的半導體區域。在部分實施例中，源極/汲極區域S/D包含p型摻雜劑或雜質（例如，硼），以在主動區域OD11中形成功能性p型場效應電晶體。在部分實施例中，源極/汲極區域S/D包含n型摻雜劑或雜質（例如，磷），以在主動區域OD11中形成功能性n型場效應電晶體。
在部分實施例中，源極/汲極區域S/D可以是磊晶生長的區域。例如，可以透過沉積間隔物材料並各向異性地蝕刻間隔物材料，在犧牲閘極結構（其將被金屬閘極結構G11至G14和虛設閘極結構C11至C14代替）旁邊形成閘極間隔物（未繪示），隨後，形成與間隔物120自對齊的源極/汲極區域S/D，其可透過先蝕刻主動區域OD11以形成凹槽，然後透過選擇性磊晶生長（selective epitaxial growth, SEG）在凹槽中沉積晶體半導體材料，以填充在主動區域OD11中的凹槽，在部分實施例中，可以使沉積的晶體半導體材料進一步延伸超過主動區域OD11的原始表面以形成凸起的源極/汲極磊晶結構。晶體半導體材料可以是元素半導體（例如，矽（Si）或鍺（Ge）等）或合金半導體（例如，矽碳（Si 1-xC x）或矽鍺（Si 1-xGe x）等）。選擇性磊晶生長製程可以使用任何合適的磊晶生長方法（例如，氣相磊晶（vapor phase epitaxy,VPE）/固相磊晶（solid phase epitaxy, SPE）/液相磊晶（liquid phase epitaxy, LPE））或金屬有機化學氣相沉積（metal-organic chemical vapor deposition, MOCVD）或分子束磊晶（molecular beam epitaxy, MBE）等。可以在選擇性磊晶生長期間原位（in situ）、或在選擇性磊晶生長之後執行離子佈植製程或透過其組合，將高劑量（例如，大約10 14公分 -2至10 16公分 -2）的n型或p型摻雜劑引入到源極/汲極區域S/D中。在第1A圖中，積體電路10更包含複數個源極/汲極接觸件MD，其位在主動區域OD11內的各個源極/汲極區域S/D上。在部分實施例中，源極/汲極接觸件MD包含合適的一種或多種金屬（例如，鎢（W）、銅（Cu）、銅（Cu）等或其組合）。
參考第1B圖至第1D圖，同時形成在橫向上圍繞虛設閘極結構C11至C14之電容器13的間隔物120與在金屬閘極結構G11至G14上的閘極間隔物（未繪示），因此，間隔物120的形成可以不需使用額外的製程因而不須額外的成本。此外，由於同時形成電容器和金屬閘極，所以間隔物120與在金屬閘極結構G11至G14上的閘極間隔物由相同的材料形成，而不須額外的材料和遮罩。間隔物120的形成可增加電容器13的電容並改善積體電路10的電性能。在部分實施例中，間隔物120可具有相對較高的介電常數值，這有利於增加電容器13的電容。作為示例而非限制，間隔物120可以包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合，並且還可以包含複合層，此複合層包含諸如在氧化矽層上的氮化矽層。
在如第1A圖所示的部分實施例中，積體電路10還包含分別在對應的金屬閘極結構G11至G14上的複數個閘極接觸件VG11、VG12、VG13和VG14。虛設閘極接觸件VC11至VC14與閘極接觸件VG11至VG14同時形成，因此無需使用額外的製程和額外的成本便可以形成虛設閘極接觸件VC11至VC14。此外，由於同時形成電容器和金屬閘極，所以虛設閘極接觸件VC11至VC14與閘極接觸件VG11至VG14由相同的材料形成，而不需使用額外的金屬材料和遮罩。在部分實施例中，虛設閘極接觸件VC11至VC14和閘極接觸件VG11至VG14包含導電材料（例如，銅（Cu）、鎢（W）、鈷（Co）或其他合適的金屬）。虛設閘極接觸件VC11至VC14和閘極接觸件VG11至VG14的形成包含例如在金屬閘極結構G11至G14和虛設閘極結構C11至C14上方的層間電介層（未繪示）中蝕刻接觸開口，在接觸開口中沉積一種或多種導電材料，並透過使用例如化學機械平坦化製程來平坦化一種或多種導電材料。以這種方式，可以透過設計虛設金屬閘極佈局圖案、虛設閘極通孔佈局圖案、金屬線圖案和/或金屬通孔圖案來調整電容器13的電容。
參照第1C圖和第1D圖，在虛設閘極結構C11、C12、C13和C14上方並沿淺溝槽隔離區域110的頂面毯覆式形成接觸蝕刻停止層（contact etch stop layer, CESL）140。接觸蝕刻停止層140與在金屬閘極結構G11至G14上方的接觸蝕刻停止層（未繪示）同時形成。在部分實施例中，接觸蝕刻停止層140可以由氮化矽、碳化矽、氧化矽等形成。在第1A圖所示的實施例中，積體電路10更包含複數個源極/汲極接觸件MD，其透過主動區域OD11內的接觸蝕刻停止層140位在各個源極/汲極區域S/D上。在部分實施例中，源極/汲極接觸件MD包含合適的一種或多種金屬（例如，鎢（W）、銅（Cu）、銅（Cu）等或其組合）。
現在參考第2圖，其繪示根據部分實施例之用於在積體電路中製造電容器的示例性方法M，其中，此製程包含在淺溝槽隔離區域上的電容器的製程。 方法M包含整個製造過程的相關部分。應當理解，可以在第2圖所示的操作之前、之中和之後提供附加的操作，並且可以代替或消除以下描述的一些操作以作為此方法的附加實施例。操作/過程的順序可以互換。應理解，為了更好地理解所公開的實施例，已經簡化了第2圖。此外，可以將積體電路配置為具有各種P型金屬氧化物半導體和N型金屬氧化物半導體電晶體（其被製造為在不同的電壓大小運作）的單晶片系統（system-on-chip, SoC）裝置。
第3A圖至第16B圖繪示根據本公開的部分實施例之積體電路10中的電容​​器13的形成之中間階段的橫截面圖。第3A圖至第16A圖是從對應於第1A圖中的線C-C’的垂直平面獲得的橫截面圖。第3B圖至第16B圖是從對應於從第1A圖中的線D-D’的垂直平面獲得的橫截面圖。方法M開始於方框S101，其中在基材中形成一個或複數個淺溝槽隔離區域以定義被動區域和主動區域。參考第3A圖和第3B圖，在方框S101的部分實施例中，在基材100中形成淺溝槽隔離區域110以定義電容器區域12和主動區域OD11（如第1A圖所示）。淺溝槽隔離區域的形成包含，例如但不限於，蝕刻基材100以形成一個或複數個定義電容器區域12和主動區域OD11的溝槽，沉積一種或多種介電材料（例如，氧化矽）以過度填充在基材100中溝槽，然後進行化學機械平坦化製程以一起平坦化一個或複數個淺溝槽隔離區域110和基材100。
返回第2圖，方法M然後進行到方框S102，其中在被動區域和主動區域上形成介電層和犧牲層。參考第4A圖和第4B圖，在方框S102的部分實施例中，一旦完成淺溝槽隔離區域110的形成，就在電容器區域12和主動區域OD11上形成介電層132（如第1A圖所示），並在介電層132上方形成犧牲層134。在部分實施例中，介電層132包含界面介電材料和高介電常數介電材料的堆疊。
作為示例而非限制，介電層132可以由氧化矽、氮化矽等或其組合製成。在部分實施例中，介電層132可以由高介電常數閘極介電材料製成，包含但不限於氧化鉿（HfO 2）、氧化鉿矽（HfSiO）、氧氮化鉿矽（HfSiON）、氧化鉿鉭（HfTaO）、氧化鉿鈦（HfTiO）、氧化鉿鋯（HfZrO）、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿－氧化鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料和/或它們的組合。在部分實施例中，犧牲層134可以由摻雜或未摻雜的多晶矽製成。
返回第2圖，然後方法M進行到方框S103，其中對介電層和犧牲層進行圖案化以形成犧牲閘極結構。參考第5A圖和第5B圖，在方框S103的部分實施例中，透過使用合適的微影和蝕刻技術來對介電層132和犧牲層134進行圖案化，從而形成犧牲閘極結構130，每個犧牲閘極結構130包含閘極介電材料和犧牲閘極材料以作為其介電層132和犧牲層（又稱為犧牲閘極）134。在形成電容器13的介電層132和犧牲閘極134時，在主動區域OD11上同時形成包含閘極介電層132和犧牲閘極134的閘極堆疊（如第1A圖所示）。
返回第2圖，然後方法M進行到方框S104，然後在每個犧牲閘極結構的相對側壁上形成閘極間隔物。參考第6A圖和第6B圖，在方框S104的部分實施例中，然後在每個犧牲閘極結構130的相對側壁上形成間隔物120。例如，可以透過在完成圖案化犧牲閘極之後進行間隔物介電層的沉積和各向異性蝕刻來形成間隔物120。在部分實施例中，間隔物介電層可以包含一種或多種介電質（例如，氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等或其組合）。在部分實施例中，間隔物120還可包含複合層，此複合層包含例如在氧化矽層上的氮化矽層。各向異性蝕刻製程從犧牲閘極結構130的頂部上方去除間隔物介電層，而沿著犧牲閘極結構130的側壁保留間隔物120。在形成電容器13的間隔物120時，在主動區域OD11中同時形成側向地環繞閘極堆疊的閘極間隔物（如第1A圖所示）。
返回第2圖，方法M然後進行到步驟S105，其中對主動區域執行離子佈植製程以在其中形成源極/汲極區域，從而同時佈植被動區域內的犧牲閘極結構。在部分實施例中，第1A圖中所示的源極/汲極區域S/D可以是磊晶生長的區域。形成與閘極間隔物自對齊的源極/汲極區域S/D，在部分實施例中，其可透過先蝕刻主動區域OD11以形成凹槽，然後透過選擇性磊晶生長製程在凹槽中沉積晶體半導體材料以填充主動區域OD11中的凹槽，並且可以使其進一步延伸超過主動區域OD11的原始表面以形成凸起的源極/汲極磊晶結構。結晶半導體材料可以是元素半導體（例如，矽（Si）或鍺（Ge）等）或合金半導體（例如，矽碳（Si 1-xC x）或矽鍺（Si 1-xGe x）等）。選擇性磊晶生長製程可以使用任何合適的磊晶生長方法（例如，氣相磊晶/固相磊晶/液相磊晶）或金屬有機化學氣相沉積或分子束磊晶等。
參考第7A圖和第7B圖，在方框S105的部分實施例中，可在選擇性磊晶生長期間原位或在選擇性磊晶生長之後透過離子佈植製程或其組合，以將高劑量（例如，從大約10 14公分 -2至10 16公分 -2）的n型或p型摻雜劑引入到源極/汲極區域S/D中。在第7A圖和第7B圖圖所描繪的實施例中，在主動區域OD11上執行離子佈植製程P1以在其中形成源極/汲極區域S/D，使得電容器區域12內的犧牲閘極結構130同時被佈植。因此，作為示例而非限制，可以透過離子佈植製程P1將高劑量（例如，從約10 14公分 -2至10 16公分 -2）的n型或p型摻雜劑引入犧牲閘極結構130中。
返回第2圖，方法M然後進行到方框S106，其中在被動區域和主動區域上形成接觸蝕刻停止層和層間介電層。參考第8A圖和第8B圖，在方框S106的部分實施例中，在犧牲閘極結構130上方毯覆式形成接觸蝕刻停止層140，並且在接觸蝕刻停止層140上方形成層間介電層142。在部分實施例中，接觸蝕刻停止層140可以由氮化矽、碳化矽、氧化矽等形成。在部分實施例中，層間介電層142可以由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數介電材料、其他合適的材料或它們的組合製成。低介電常數介電質材料的示例包含但不限於氟化石英玻璃、摻雜碳的氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯或聚酰亞胺。在部分實施例中，可以使用任何合適的方法（例如，化學氣相沉積、物理氣相沉積、原子層沉積、電漿輔助原子層沉積、電漿輔助化學氣相沉積、次大氣壓化學氣相沉積、可流動的化學氣相沉積、旋塗和/或或其組合）來沉積用於形成層間介電層142的介電質材料，然後進行化學機械平坦化製程。
返回第2圖，然後方法M進行到方框S107，其中對接觸蝕刻停止層和層間介電層執行平坦化製程，直到暴露出犧牲閘極結構。參考第9A圖和第9B圖，在方框S107的部分實施例中，執行平坦化製程（例如，化學機械平坦）以去除在犧牲閘極結構130的頂表面和/或在間隔物120的頂表面上方之部分的層間介電層142和接觸蝕刻停止層140，使得犧牲閘極結構130的頂表面和/或間隔物120的頂表面與犧牲閘極結構130齊平。
返回第2圖，方法M然後進行到方框S108，其中犧牲閘極結構在被動區域中被虛設閘極結構代替並同時在主動區域中被金屬閘極結構代替。參考第10A圖至第12B圖，在方框S108的部分實施例中，犧牲閘極結構130在電容器區域12內被虛設閘極結構C11、C12、C13和C14代替並且在主動區域OD11內被金屬閘極結構G11、G12、G13和G14代替（如第1A圖所示）。
參考第10A圖和第10B圖，在電容器區域12上的替換製程包含，但不限於，使用一種或多種蝕刻技術（例如，乾式蝕刻、濕式蝕刻或它們的組合）去除犧牲閘極134，從而在各個間隔物120之間產生溝槽GT。接下來，如第11A圖和第11B圖所示，沉積包含一種或多種金屬的金屬層152以完全地填充溝槽GT。接下來，如第12A圖和第12B圖所示，然後使用例如化學機械平坦化製程從層間介電層142的頂表面上方去除金屬層152的多餘部分。所得的結構可以包含金屬層152的剩餘部分，其嵌入在相應的間隔物120之間，以作為電容器區域12內的虛設閘極結構C11至C14（如第1A圖所示）。在形成電容器13的虛設閘極結構C11至C14時，同時地形成在主動區域OD11內的金屬閘極結構G11至G14（如第1A圖所示）。
可透過任何合適的方法（例如，化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積、電漿輔助原子層沉積、電化學電鍍（electrochemical plating, ECP）、無電電鍍（electroless plating）和/或類似的製程）來沉積用於形成虛設閘極結構C11至C14和金屬閘極結構G11至G14的材料。在部分實施例中，金屬層152是單層結構或多層結構，包含例如銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳化鉭（TaC）、氮化鉭矽（TaSiN）、鎢（W）、氮化鎢（WN）、氮化鉬（MoN）等和/或其組合。
返回第2圖，方法M然後前進到方框S109，其中形成位在被動區域內的虛設閘極結構上的虛設閘極接觸件，並且同時地形成位在主動區域內的金屬閘極結構上的閘極接觸件。參考第13A圖和第13B圖，在方框S108的部分實施例中，層間介電層160形成在電容器區域12上方並且跨越虛設閘極結構C11、C12、C13和C14。接下來，如第14A圖和第14B圖所示，然後在虛設閘極結構C11至C14上形成虛設閘極接觸件VC11至VC14。透過使用微影、蝕刻和沈積技術同時地形成虛設閘極接觸件VC11至VC14和閘極接觸件VG11至VG14（如第1A圖所示）。例如，可以在層間介電層160上方形成圖案化的遮罩，並且此圖案化的遮罩可以用於蝕刻延伸穿過層間介電層160的接觸開口，以暴露虛設閘極結構C11至C14以及金屬閘極結構G11至G14。特別地，這些接觸開口僅暴露金屬閘極結構的單個區域，但是暴露電容器結構的複數個分離的區域。此後，透過使用任何可接受的沉積技術（例如，化學氣相沉積、原子層沉積、電漿輔助原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積、電化學電鍍、無電電鍍等或其任何組合）來沉積一個或多個金屬（例如，鎢和銅），以使其填充在層間介電層150中的接觸開口。接下來，可以使用平坦化製程（例如，化學機械平坦化）從層間介電層150的頂表面上方去除多餘的金屬。所得的導電塞填充在層間介電層150的接觸開口中並形成物理和電地連接至虛設閘極結構C11至C14的虛設閘極接觸件VC11至VC14，以及物理和電地連接至金屬閘極結構G11至G14的閘極接觸件VG11至VG14。特別地，僅單個閘極接觸件形成在金屬閘極結構上，然而有兩個虛設閘極接觸件形成在虛設閘極結構上以作為電容器13的虛設閘極至虛設閘極電容。
在部分實施例中，層間介電層160可以由氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷、磷矽酸鹽玻璃、硼磷矽酸鹽玻璃、低介電常數介電材料、其他合適的材料或它們的組合製成。低介電常數介電質材料的示例包含但不限於氟化石英玻璃、摻雜碳的氧化矽、無定形氟化碳、聚對二甲苯、雙苯並環丁烯或聚酰亞胺。在部分實施例中，虛設閘極接觸件VC11至VC14可以由銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳化鉭（ TaC）、氮化矽鉭（TaSiN）、鎢（W）、氮化鎢（WN）、氮化鉬（MoN）等和/或它們的組合製成。
返回第2圖，方法M然後進行到方框S109，其中在虛設閘極接觸件上方形成多條金屬線和複數個金屬通孔，以形成具有虛設閘極接觸件和虛設閘極結構的電容器。參考第15A圖和第15B圖，在方框S109的部分實施例中，層間介電層170形成在電容器區域12上方並且跨度構成虛設閘極接觸件VC11至VC14。接下來，在層間介電層170中並在相應的虛設閘極接觸件VC11至VC14上方形成金屬線M1，以連接相應的虛設閘極接觸件VC11至VC14。透過使用微影、蝕刻和沈積技術來形成金屬線M1。例如，可以在層間介電層170上方形成圖案化的遮罩，並且此圖案化的遮罩可以用於蝕刻在層間介電層170中延伸的溝槽以暴露虛設閘極接觸件VC11至VC14。此後，透過使用任何可接受的沉積技術（例如，化學氣相沉積、原子層沉積、電漿輔助原子層沉積、電漿輔助化學氣相沉積、物理氣相沉積、電化學電鍍、無電電鍍等化其組合）沉積一種或多種金屬（例如，鎢或銅）以填充層間介電層170中的溝槽。接下來，可以使用平坦化製程（例如，化學機械平坦化）以去除層間介電層170的頂表面上方之多餘的金屬。剩餘的金屬在層間介電層170中延伸並且構成金屬線M1，從而與虛設閘極接觸件VC11至VC14形成物理的連接和電的連接。儘管未繪示出（為了簡化和清楚起見），在形成金屬線M1的同時，在閘極接觸件VG11至VG14（如第1A圖所示）上還形成了附加的金屬線。
在部分實施例中，金屬線M1可以由銅（Cu）、鋁（Al）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、碳化鉭（ TaC）、氮化矽鉭（TaSiN）、鎢（W）、氮化鎢（WN）、氮化鉬（MoN）等和/或它們的組合形成。
參考第16A圖和第16B圖，在層間介電層170中形成金屬線M2至Mx，並且在層間介電層172中形成金屬通孔VC2至VCx。在部分實施例中，層間介電層172由與層間介電層170相同的材料形成。金屬線M2至Mx中的每一個可以具有與金屬線M1相似的圖案。層間介電層170和172、金屬線M2至Mx以及金屬通孔VC2至VCx由與第15A圖和第15B圖所描述之相同或相似的構造和/或材料形成。在部分實施例中，使用單鑲嵌製程形成金屬線M2至Mx。在部分實施例中，使用雙鑲嵌製程形成金屬線M2至Mx和金屬通孔VC2至VCx。因此，電容器13由具有虛設閘極結構C11至C14和虛設閘極接觸件VC13的金屬線M1至Mx和金屬通孔VC2至VCx形成。
第17圖是繪示根據本公開的部分實施例之示例性電容器的性能比較圖。圖中的情況1是如第1B圖所示之電容器的實驗數據，其中此電容器具有金屬線但不具有金屬通孔、虛設閘極結構和虛設閘極接觸件。圖中的情況2是如第1B圖所示之電容器的實驗數據，其中此電容器具有金屬線、金屬通孔、虛設閘極結構和虛設閘極接觸件。如第17圖所示，在每個累積機率中，情況2的電容器的電容大於情況1的電容器的電容。在情況1的電容器中，電容包含金屬線至金屬線電容。在情況2的另一個電容器中，電容包含虛設閘極至虛設閘極電容、金屬線至金屬線電容、通孔至通孔電容以及接觸件至接觸件電容。舉例來說，但不限於此，包含金屬通孔、虛設閘極結構和虛設閘極接觸件之情況2的電容器的電容可以比不包含金屬通孔、虛設閘極結構和虛設閘極接觸件之情況1的電容器的電容高至少約25%。因此，此圖揭示了在電容器中形成金屬通孔、虛設閘極結構和虛設閘極接觸件可以增加電容器的電容，從而改善積體電路的電性能。
第18圖繪示根據本公開的部分實施例之積體電路的俯視圖。應理解，為簡潔起見，在第18圖中並未繪示一些元件。在第18圖中可以採用與第1A圖至第1D圖相同或相似的結構和/或材料，並且可以省略其詳細的說明。在部分實施例中，如第18圖所示之主動區域OD11a、金屬閘極結構G11a至G14a、閘極接觸件VG11a至VG14a、源極/汲極接觸件MDa、源極/汲極區域S/Da、淺溝槽隔離區域110a、虛設閘極結構C11a至C14a和虛設閘極接觸件VC11a至VC14a的配置和/或材料可以與如第1A圖至第1D圖所示之主動區域OD11、金屬閘極結構G11至G14、閘極接觸件VG11至VG14、源極/汲極接觸件MD、源極/汲極區域S/D、淺溝槽隔離區域110、虛設閘極結構C11至C14和虛設閘極接觸件VC11至VC14實質上相同或相當，因此相關的詳細描述可以參考前述段落，在此不再贅述。
在第18圖中，金屬閘極結構G11a至G14a沿X方向以閘極間距GP1a等距排列，並且虛設閘極結構C11a至C14a沿X方向以閘極間距CP1a等距配置。本實施例與第1A圖至第1D圖的實施例之間的區別在於，所示的閘極間距CP1a比金屬閘極結構G11a至G14a的閘極間距GP1a窄。由虛設閘極結構C11a至C14a形成的虛設閘極至虛設閘極電容可以與虛設閘極結構C11a至C14a的閘極間距CP1a相關，因此可以根據期望之電容器13a的電容來選擇閘極間距CP1a。
第19圖繪示根據本公開的部分實施例之積體電路的俯視圖。應理解，為簡潔起見，在第19圖中未繪示一些元件。在第19圖中可以採用與第1A圖至第1D圖相同或相似的結構和/或材料，並且可以省略其詳細的說明。在部分實施例中，如第19圖所示之主動區域OD11b、金屬閘極結構G11b至G14b、閘極接觸件VG11b至VG14b、源極/汲極接觸件MDb、源極/汲極區域S/Db、淺溝槽隔離區域110b、虛設閘極結構C11b至C14b和虛設閘極接觸件VC11b至VC14b的配置和/或材料可以與如第1A圖至第1D圖所示之主動區域OD11、金屬閘極結構G11至G14、閘極接觸件VG11至VG14、源極/汲極接觸件MD、源極/汲極區域S/D、淺溝槽隔離區域110、虛設閘極結構C11至C14和虛設閘極接觸件VC11至VC14實質上相同或相當，因此相關的詳細描述可以參考前述段落，在此不再贅述。
在第19圖中，金屬閘極結構G11b至G14b沿X方向以閘極間距GP1b等距配置，並且虛設閘極結構C11b至C14b沿X方向以閘極間距CP1b等距配置。本實施例與第1A圖至第1D圖的實施例之間的不同之處在於，所示的閘極間距CP1b寬於金屬閘極結構G11b至G14b的閘極間距GP1b。由虛設閘極結構C11b至C14b形成的虛設閘極至虛設閘極電容可以與虛設閘極結構C11b至C14b的閘極間距CP1b相關，因此可以根據電容器13b之期望的電容來選擇閘極間距CP1b。
第20圖繪示根據本公開的部分實施例之積體電路的俯視圖。應理解，為簡潔起見，在第20圖中未繪示一些元件。在第20圖中可以採用與第1A圖至第1D圖相同的結構，並且可以省略詳細的說明。在部分實施例中，如第20圖所示之主動區域OD11c、金屬閘極結構G11c至G14c、閘極接觸件VG11c至VG14c、源極/汲極接觸件MDc、源極/汲極區域S/Dc、淺溝槽隔離區域110c、虛設閘極結構C11c至C14c和虛設閘極接觸件VC11c至VC14c的配置和/或材料可以與如第1A圖至第1D圖所示之主動區域OD11、金屬閘極結構G11至G14、閘極接觸件VG11至VG14、源極/汲極接觸件MD、源極/汲極區域S/D、淺溝槽隔離區域110、虛設閘極結構C11至C14和虛設閘極接觸件VC11至VC14實質上相同或相當，因此相關的詳細描述可以參考前述段落，在此不再贅述。
在第20圖中，金屬閘極結構G11c至G14c中的每一個都具有在X方向上測量的閘極寬度W11c，並且虛設閘極結構C11c至C14c中的每一個都具有在X方向上測量的電容器寬度W12c。本實施例與第1A圖至第1D圖的實施例之間的不同之處在於，虛設閘極結構C11c至C14c的電容器寬度W12c比金屬閘極結構G11b至G14b的閘極寬度W11c寬。由虛設閘極結構C11c至C14c形成的虛設閘極至虛設閘極電容可以與虛設閘極結構C11c至C14c的電容器寬度W12c相關，因此可以根據電容器13c之期望的電容來選擇電容器寬度W12c。
第21圖是根據部分實施例之電子設計自動化（electronic design automation, EDA）系統1600的示意圖。根據部分實施例，例如，使用電子設計自動化系統1600執行本公開所述之生成設計佈局（例如，具有如上述根據一個或複數個實施例討論之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局）的方法。在部分實施例中，電子設計自動化系統1600是能夠執行自動佈局佈線操作的通用型電腦裝置。電子設計自動化系統1600包含硬體處理器1602和非暫態、電腦可讀儲存媒體1604。除其他之外，電腦可讀儲存媒體1604被編碼（即，儲存）一組可執行指令1606、設計佈局1607、設計規則檢查（design rule check, DRC）平台1609或用於執行指令集的任何中間數據。每個設計佈局1607包含積體晶片的圖形表示（例如，GSII文件）。每個設計規則檢查平台1609包含特定於為製造設計佈局1607而選擇之半導體製程的設計規則的列表。由硬體處理器1602執行的指令1606、設計佈局1607和設計規則檢查平台1609（至少部分地）表示電子設計自動化工具，其實現根據一個或複數個本文描述的方法的一部分或全部（以下簡稱為所提到的製程和/或方法）。
處理器1602透過匯流排16016電耦合到電腦可讀儲存媒體1604。處理器1602也透過匯流排16016電耦合到輸入/輸出（I/O）介面1610。網路介面1612也透過匯流排1608電耦合到處理器1602。網路介面1612連接到網路1614，使得處理器1602和電腦可讀儲存媒體1604能夠經由網路1614連接到外部元件。將處理器1602配置為執行編碼在電腦可讀儲存媒體1604中的指令1606，以使電子設計自動化系統1600可用於執行所提到的製程和/或方法的一部分或全部。在一個或複數個實施例中，處理器1602是中央處理單元（central processing unit, CPU）、多處理器、分散式處理系統、特定應用積體電路（application specific integrated circuit, ASIC）和/或合適的處理單元。
在一個或複數個實施例中，電腦可讀儲存媒體1604是電的、磁的、光的、電磁的、紅外的和/或半導體的系統（或裝置或設備）。例如，電腦可讀儲存媒體1604包含半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體（random access memory, RAM）、唯讀記憶體（read-only memory, ROM）、硬磁碟和/或光碟。在使用光碟的一個或複數個實施例中，電腦可讀儲存媒體1604包含唯讀光碟記憶體（compact disk-read only memory, CD-ROM）、光碟讀/寫（CD-R/W）和/或數位影音光碟（digital video disc, DVD）。
在一個或複數個實施例中，電腦可讀儲存媒體1604儲存指令1606、設計佈局1607（例如，具有如前所述之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局）並且將設計規則檢查平台1609配置為使電子設計自動化系統1600（其中這種執行至少部分地表示電子設計自動化工具）可用於執行部分或所有提到的製程和/或方法。在一個或複數個實施例中，電腦可讀儲存媒體1604還儲存有助於執行所提到的製程和/或方法的一部分或全部的訊息。
電子設計自動化系統1600包含I/O介面1610。I/O介面1610耦合到外部電路。在一個或複數個實施例中，I/O介面1610包含鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸摸屏和/或游標方向鍵，以將訊息和指令傳達給處理器1602。
電子設計自動化系統1600更包含耦合到處理器1602的網路介面1612。網路介面1612允許電子設計自動化系統1600與網路1614通訊，其中一個或複數個其他的電腦系統連接到此網路1614。網路介面1612包括無線網路介面（例如，藍牙（BLUETOOTH）、無線網路（WIFI）、全球互通微波存取（WIMAX）、通用封包無線服務（GPRS）或寬頻分碼多重進接（WCDMA））；或有線網路介面（例如，乙太網路（ETHERNET）、通用序列匯流排（USB）或IEEE-1388）。在一個或複數個實施例中，在兩個或更多個電子設計自動化系統1600中執行所述過程和/或方法的一部分或全部。
將電子設計自動化系統1600配置為透過I/O介面1610接收信息。透過I/O介面1610接收的信息包含指令、數據、設計規則、標準元件庫和/或其他參數中的一個或複數個，以供處理器1602處理。訊息經匯流排1608傳輸到處理器1602。將電子設計自動化系統1600配置為透過I/O介面1610接收與使用者界面（user interface, UI）1616有關的訊息。此訊息儲存在電腦可讀儲媒體1604中作為使用者介面1616。
在第21圖中還繪示與電子設計自動化系統1600相關聯的製造工具。例如，遮罩室1630透過例如網路1614從電子設計自動化系統1600接收設計佈局，並且遮罩室1630具有遮罩製造工具1632（例如，遮罩寫入器），以製造依據電子設計自動化系統1600產生之設計佈局製造一個或複數個光罩（例如，用於製造例如具有如上所述之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局的光罩）。積體電路製造廠1620可以連接到遮罩室1630和電子設計自動化系統1600（例如，網路1614）。積體電路製造廠1620包含使用由遮罩室1630製造的光罩以製造積體電路晶片（例如，具有如上述之電容器之積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局）。作為示例而非限制，積體電路製造工具1622包含用於製造積體電路晶片的一個或複數個集群工具。群集工具可以是多反應室型複合設備，其包含在其中心處插入有晶片處理機器人的多面體傳輸室、定位在多面體傳輸室的每個壁面上複數個處理室（例如，化學氣相沉積室、物理氣相沉積室、蝕刻室、退火室等）；以及安裝在傳輸室的另一壁面上的負載鎖定室。
第22圖是根據部分實施例之積體電路製造系統1700以及與其相關聯的積體電路製造流程的框圖。在部分實施例中，基於一種或多種設計佈局（例如，具有如上所述之電容器之積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局），使用製造系統1700來製造一個或複數個光罩和一個或複數個積體電路。
在第22圖中，積體電路製造系統1700包含在設計、開發和製造週期中和/或與製造積體電路1760有關的服務彼此交互的實體（例如，設計室1720、遮罩室1730和製造廠1750）。積體電路製造系統1700中的實體透過通訊網路連接。在部分實施例中，通訊網路是單個網路。在部分實施例中，通訊網路是各種不同的網路（例如，企業內部網和互聯網路）。此通訊網路包含有線和/或無線通訊頻道。每個實體與一個或複數個其他實體進行交互，並向一個或複數個其他實體提供服務和/或從其中一個或複數個其他實體接收服務。在部分實施例中，設計室1720、遮罩室1730和製造廠1750中的兩個或更多個由單個較大的公司擁有。在部分實施例中，設計室1720、遮罩室1730和製造廠1750中的兩個或更多個在公共設施中共存並使用公共資源。
設計室（或設計團隊）1720生成設計佈局1722（例如，具有如上討論之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局）。設計佈局1722包含設計用於積體電路1760（具有如上討論之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500）的各種幾何圖案。幾何圖案對應於構成要製造的積體電路1760的各種元件的金屬、氧化物或半導體層的圖案。各個層組合以形成各種裝置特徵。例如，設計佈局1722的一部分包含各種電路特徵（例如，將要在半導體晶片上形成之主動區域、被動區域、功能性閘極結構、虛設閘極結構、閘極接觸件、虛設閘極接觸件、源極/汲極接觸件和/或金屬線）。設計室1720實施適當的設計過程以形成設計佈局1722。設計過程包含邏輯設計、實體設計（physical design）或佈局和佈線中的一個或複數個。設計佈局1722呈現在一個或複數個數據文件中，此數據文件具有幾何圖案的訊息和各種網路的網表。例如，設計佈局1722可以以GDSII文件格式或DFII文件格式表達。
遮罩室1730包含遮罩數據準備1732和遮罩製造1744。遮罩室1730使用設計佈局1722（例如，如上文所討論之積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400或1500的佈局）以製造一個或複數個光罩1745，以根據設計佈局1722來製造積體電路1760的各個層。遮罩室1730執行遮罩數據準備1732，其中將設計佈局1722轉換成代表性數據文件（representative data file, RDF）。遮罩數據準備1732提供代表性數據文件給遮罩製造1744。遮罩製造1744包含遮罩寫入器。遮罩寫入器將代表性數據文件轉換為基板（例如，光罩（遮罩版）1745）上的圖像。設計佈局1722由遮罩數據準備1732操縱，以符合遮罩寫入器的特定特性和/或製造廠1750的規則。第22圖中，將遮罩數據準備1732和遮罩製造1744繪示為單獨的元件。在部分實施例中，遮罩數據準備1732和遮罩製造1744可以被統稱為遮罩數據準備。
在部分實施例中，遮罩數據準備1732包括光學鄰近修正（optical proximity correction, OPC），其使用微影增強技術來補償圖像誤差（例如，可能由繞射、干涉或其他製程結果等引起的圖像誤差）。光學鄰近修正調整設計佈局722。在部分實施例中，遮罩數據準備17322包括其他解析度增強技術（resolution enhancement techniques, RET）（例如，離軸照明、次解析度輔助功能、相位移遮罩、其他合適的技術等或其組合）。在部分實施例中，還使用反向微影技術（inverse lithography technology, ILT），其將光學鄰近修正視為反成像問題。
在部分實施例中，遮罩數據準備1732包括遮罩規則檢查器（mask rule checker, MRC），此遮罩規則檢查器使用一組遮罩創建規則來檢查已經在光學鄰近修正中進行過處理的設計佈局1722，此遮罩創建規則包含某些幾何和/或連接性限制以確保足夠的裕度，以解決半導體製造製程中的變異性等問題。在部分實施例中，遮罩規則檢查器修改設計佈局1722以補償在遮罩製造1744期間的限制，其可以撤消由光學鄰近修正執行之部分的修改以滿足遮罩創建規則。
在部分實施例中，遮罩數據準備1732包括微影製程檢查（lithography process checking, LPC），其模擬將由製造廠1750執行以製造積體電路1760的製程。微影製程檢查基於設計佈局1722來模擬此製程，以創建模擬之製造的積體電路（例如，積體電路1760）。微影製程檢查模擬中的製程參數可以包括與積體電路製造週期的各種製程相關的參數、與用於製造積體電路的工具相關的參數和/或與製造過程的其他方面相關的參數。微影製程檢查考慮了各種因素（例如，空間影像對比度（aerial image contrast）、焦距深度（depth of focus, DOF）、遮罩誤差增強因素（mask error enhancement factor, MEEF）和其他合適的因素等或其組合）。在部分實施例中，在微影製程檢查已經建立了模擬的製造裝置之後，如果模擬的裝置在形狀上不夠接近以滿足設計規則，則重複光學鄰近修正和/或遮罩規則檢查器以進一步完善設計佈局1722。
在遮罩數據準備1732之後以及在遮罩製造1744期間，基於設計佈局1722製造光罩1745或一組光罩1745。在部分實施例中，遮罩製造1744包括基於設計佈局1722執行的一個或多個微影曝光。在部分實施例中，基於設計佈局1722，使用電子束（e-beam）或多個電子束的機制在光罩1745上形成圖案。可以使用各種技術形成光罩1745。在部分實施例中，使用二進制技術形成光罩1745。在部分實施例中，遮罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶片上的輻射敏感材料層（例如，光阻）的輻射束（例如，紫外線（UV）束）被不透明區域阻擋並且穿透過透明區域。在一個示例中，光罩1745的二元遮罩版本包括透明基板（例如，熔融石英）和塗覆在二元遮罩的不透明區域中的不透明材料（例如，鉻）。在另一示例中，使用相位移技術形成光罩1745。在光罩1745的相位移遮罩（phase shift mask, PSM）版本中，形成在相位移遮罩上的圖案中的各種特徵被配置為具有適當的相差以增強解析度和成像品質。在各種示例中，相位移遮罩可以是衰減式相位移遮罩或交替式相位移遮罩。由遮罩製造1744產生的光罩可用於多種製程中。例如，可在離子佈植製程中使用這種遮罩以在半導體晶片1753中形成各種摻雜區域，可在蝕刻製程中使用這種遮罩以在半導體晶片1753中形成各種蝕刻區域，和/或可在其他合適的製程中使用這種遮罩。
製造廠1750包括晶片製造1752。製造廠1750是包括一個或多個用於製造各種不同的積體電路產品的製造設備的製造企業。在部分實施例中，製造廠1750是半導體代工廠。例如，可能有一個製造廠用於多個積體電路產品的前段製程（front-end-of-line, FEOL），而第二個製造廠可以為積體電路產品的互連和封裝提供後段製程（back-end-of-line, BEOL），並且第三個製造廠可以為代工廠提供其他服務。
製造廠1750使用由遮罩室1730製造的光罩1745來製造積體電路1760。因此，製造廠1750至少間接地使用設計佈局1722（例如，具有如上所述之電容器的積體電路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的佈局）來製造積體電路1760。在部分實施例中，製造廠1750使用光罩1745製造晶片1753以形成積體電路1760。在部分實施例中，裝置製造包括至少間接地基於設計佈局1722執行一次或多次微影曝光。
基於以上討論，可以看出本公開提供了益處。然而，應當理解，其他實施例可以提供附加的益處，並且在本文中不必公開所有益處，並且對於所有實施例都不需要特定的益處。
本公開的電容器包含複數個導電堆疊。這些導電堆疊在淺溝槽隔離區域上平行配置並且透過介電質介質彼此分開，這又允許在任何相鄰的兩個導電堆疊中存在電容。更詳細地，平行配置並且彼此電隔離的任何兩個相鄰的導電堆疊形成電容器。在本公開中，電容器的每個導電堆疊包含沿著淺溝槽隔離區域的頂表面延伸的虛設閘極結構，位在虛設閘極結構上的複數個虛設閘極接觸件，在虛設閘極接觸件上方延伸的多條金屬線，以及連接在金屬線之間的複數個金屬通孔。因此，本公開的一個益處在於，本公開的電容器的電容至少包含虛設閘極至虛設閘極電容、金屬線至金屬線電容、通孔至通孔電容和接觸件至接觸件電容。因此，可以增加由本公開的平行導電堆疊產生之電容器的電容。
本公開的另一個益處是，在被動區域上之電容器的虛設閘極結構和虛設閘極接觸件與在主動區域上的金屬閘極結構和閘極接觸件同時形成，因此電容器的虛設閘極結構和虛設閘極接觸件的形成無需使用額外的製程，因此不需要額外的成本。
在部分實施例中，積體電路結構包含半導體基材、淺溝槽隔離區域和電容器。淺溝槽隔離區域嵌入在半導體基材中。電容器包含第一導電堆疊和第二導電堆疊。第一導電堆疊包含完全地設置在淺溝槽隔離區域內的第一虛設閘極條以及位在第一金屬電容器條上的複數個第一金屬虛設閘極接觸件。第二導電堆疊包含完全地設置在淺溝槽隔離區域內並且與第一虛設閘極條平行地延伸的第二虛設閘極條，以及位在第二虛設閘極條上的複數個第二虛設閘極接觸件，其中，第一導電堆疊與第二導電堆疊是電隔離的。在部分實施例中，第一虛設閘極條和第二虛設閘極條中的每一個均包含一高介電常數介電層和在高介電常數介電層上方的一金屬結構。在部分實施例中，電容器更包含：一第一金屬線，在第一虛設閘極條上延伸並與第一虛設閘極條平行；以及一第二金屬線，以與第一金屬線相同的一水平高度在第二虛設閘極條上延伸並與第二虛設閘極條平行。在部分實施例中，電容器更包含：複數個第一金屬通孔，位在第一金屬線上；以及複數個第二金屬通孔，位在第二金屬線上。在部分實施例中，第一金屬線與第一虛設閘極條重疊，並且第二金屬線與第二虛設閘極條重疊。在部分實施例中，積體電路結構更包含一間隔物，橫向地圍繞第一虛設閘極條和第二虛設閘極條中的每一個。在部分實施例中，積體電路結構更包含一襯墊，沿著淺溝槽隔離結構的頂表面和間隔物的一側壁延伸。在部分實施例中，多個第一虛設閘極接觸件中的一個在與第一虛設閘極條的一長度方向垂直的一方向上與多個第二虛設閘極接觸件中的一個對齊。在部分實施例中，第一虛設閘極條與第二虛設閘極條間隔開。在部分實施例中，積體電路結構更包含一第三虛設閘極條，完全地設置在淺溝槽隔離區域內並延伸平行於第一虛設閘極條，其中，第二虛設閘極條橫向地位於第一虛設閘極條和第三虛設閘極條之間。
在部分實施例中，積體電路結構包含半導體基材、淺溝槽隔離結構、電容器和複數個金屬閘極條。淺溝槽隔離結構嵌入在半導體基材中以在半導體基材中定義主動區域。電容器包含從淺溝槽隔離結構向上延伸並且配置在第一行中的複數個導電堆疊，其中複數個導電堆疊中的每一個均包含沿著淺溝槽隔離結構的頂表面延伸的虛設閘極條。金屬閘極條配置在主動區域上方的第二行中，其中虛設閘極條具有與複數個導電堆疊的複數個金屬閘極條相同的材料組成。在部分實施例中，多個金屬閘極條中的每一個均包含一第一金屬層，並且多個導電堆疊中的每個多個虛設閘極條均包含由與第一金屬層相同的一材料形成的一第二金屬層。在部分實施例中，多個金屬閘極條中的每一個均包含一第一高介電常數介電層，並且多個導電堆疊中的每個多個虛設閘極條均包含由與第一高介電常數介電層相同的一材料形成的一第二高介電常數閘極介電層。在部分實施例中，積體電路結構更包含：複數個第一虛設閘極接觸件，位在多個導電堆疊的多個虛設閘極條中的一第一個上；以及複數個第二虛設閘極接觸件，位在多個導電堆疊的多個虛設閘極條中的一第二個上。在部分實施例中，積體電路結構更包含：一對電容器線，在多個導電堆疊的多個虛設閘極條的一第一個和一第二個上方延伸；複數個第一電容器通孔，位在多個虛設閘極條中的第一個上；以及複數個第二電容器通孔，位在多個虛設閘極條中的第二個上。在部分實施例中，多個金屬閘極條以一第一閘極間距配置，並且多個導電堆疊的多個虛設閘極條以實質上等於第一閘極間距的一第二閘極間距配置。在部分實施例中，多個金屬閘極條中的每一個的一寬度實質上等於多個導電堆疊中的每個多個虛設閘極條的一寬度。
在部分實施例中，一種方法包含在半導體基材中形成淺溝槽隔離區域以在半導體基材中定義主動區域；在主動區域中形成第一犧牲閘極結構，在淺溝槽隔離區域中形成第二犧牲閘極結構；將第一犧牲閘極結構替換為金屬閘極結構，將第二犧牲閘極結構替換為虛設閘極結構；在金屬閘極結構和虛設閘極結構上形成層間介電層；蝕刻層間介電層以在層間介電層中形成接觸開口，其中，接觸開口僅暴露出金屬閘極結構的一個區域，但是暴露出虛設閘極結構的複數個區域；以及將金屬材料沉積到接觸開口中以在金屬閘極結構上方形成閘極接觸件，並在虛設閘極結構上方形成複數個虛設閘極接觸件。在部分實施例中，電路結構的形成的方法，更包含：形成一金屬線於虛設閘極結構的一長度方向上，金屬線在多個虛設閘極接觸件上並延伸超過多個虛設閘極接觸件。在部分實施例中，電路結構的形成的方法，更包含：形成複數個金屬通孔於金屬線上。
前述概述了幾個實施例的特徵，使得本領域具普通知識者可以更好地理解本公開的各方面。本領域具普通知識者應當理解，他們可以容易地將本公開作為設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域具普通知識者還應該理解，這樣的等效構造並不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。
10:積體電路 10a:積體電路 10b:積體電路 10c:積體電路 11:電晶體區域 11a:電晶體區域 11b:電晶體區域 11c:電晶體區域 12:電容器區域 12a:電容器區域 12b:電容器區域 12c:電容器區域 13:電容器 13a:電容器 13b:電容器 13c:電容器 20:積體電路 30:積體電路 40:積體電路 50:積體電路 60:積體電路 70:積體電路 80:積體電路 90:積體電路 100:基材 110:淺溝槽隔離區域 110a:淺溝槽隔離區域 110b:淺溝槽隔離區域 110c:淺溝槽隔離區域 120:間隔物 130:犧牲閘極結構 132:介電層 134:犧牲層 140:接觸蝕刻停止層 142:層間介電層 150:層間介電層 152:金屬層 160:層間介電層 170:層間介電層 172:層間介電層 1000:積體電路 1100:積體電路 1200:積體電路 1300:積體電路 1400:積體電路 1500:積體電路 1600:電子設計自動化系統 1602:處理器 1604:電腦可讀儲存媒體 1606:指令 1607:設計佈局 1608:匯流排 1609:設計規則檢查平台 1610:輸入/輸出介面 1612:網路介面 1614:網路 1616:使用者介面 1620:積體電路製造廠 1622:積體電路製造工具 1630:遮罩室 1632:遮罩製造工具 1700:製造系統 1720:設計室 1722:設計佈局 1730:遮罩室 1732:遮罩數據準備 1744:遮罩製造 1745:光罩 1750:製造廠 1752:晶片製造 1753:晶片 1760:積體電路 16016:匯流排 A1:電容器、電容 A2:電容器、電容 A3:電容器、電容 b1:第一匯流排 b2:第二匯流排 C11:虛設閘極結構 C11a:虛設閘極結構 C11b:虛設閘極結構 C11c:虛設閘極結構 C12:虛設閘極結構 C12a:虛設閘極結構 C12b:虛設閘極結構 C12c:虛設閘極結構 C13:虛設閘極結構 C13a虛設閘極結構 C13b:虛設閘極結構 C13c:虛設閘極結構 C14:虛設閘極結構 C14a:虛設閘極結構 C14b:虛設閘極結構 C14c:虛設閘極結構 CP1:閘極間距 CP1a:閘極間距 CP1b:閘極間距 C-C’:線 D-D’:線 G11:金屬閘極結構 G11a:金屬閘極結構 G11b:金屬閘極結構 G11c:金屬閘極結構 G12:金屬閘極結構 G12a:金屬閘極結構 G12b:金屬閘極結構 G12c:金屬閘極結構 G13:金屬閘極結構 G13a:金屬閘極結構 G13b:金屬閘極結構 G13c:金屬閘極結構 G14:金屬閘極結構 G14a:金屬閘極結構 G14b:金屬閘極結構 G14c:金屬閘極結構 GP1:閘極間距 GP1a:閘極間距 GP1b:閘極間距 GT:溝槽 M:方法 M1:金屬線 M2:金屬線 M3:金屬線 Mx:金屬線 MD:源極/汲極接觸件 Mda:源極/汲極接觸件 Mdb:源極/汲極接觸件 MDc:源極/汲極接觸件 OD11:主動區域 OD11a:主動區域 OD11b:主動區域 OD11c:主動區域 P1:離子佈植製程 S1:導電堆疊 S2:導電堆疊 S3:導電堆疊 S4:導電堆疊 S/D:源極/汲極區域 S/Da:源極/汲極區域 S/Db:源極/汲極區域 S/Dc:源極/汲極區域 S101:方框 S102:方框 S103:方框 S104:方框 S105:方框 S106:方框 S107:方框 S108:方框 S109:方框 S110:方框 S11:虛線 S12:虛線 VC11:虛設閘極接觸件 VC11a:虛設閘極接觸件 VC11b:虛設閘極接觸件 VC11c:虛設閘極接觸件 VC12:虛設閘極接觸件 VC12a:虛設閘極接觸件 VC12b:虛設閘極接觸件 VC12c:虛設閘極接觸件 VC13:虛設閘極接觸件 VC13a:虛設閘極接觸件 VC13b:虛設閘極接觸件 VC13c:虛設閘極接觸件 VC14:虛設閘極接觸件 VC14a:虛設閘極接觸件 VC14b:虛設閘極接觸件 VC14c:虛設閘極接觸件 VC2:金屬通孔、電容器通孔 VC3:金屬通孔、電容器通孔 VCx:金屬通孔、電容器通孔 VG11:閘極接觸件 VG11a:閘極接觸件 VG11b:閘極接觸件 VG11c:閘極接觸件 VG12:閘極接觸件 VG12a:閘極接觸件 VG12b:閘極接觸件 VG12c:閘極接觸件 VG13:閘極接觸件 VG13a:閘極接觸件 VG13b:閘極接觸件 VG13c:閘極接觸件 VG14:閘極接觸件 VG14a:閘極接觸件 VG14b:閘極接觸件 VG14c:閘極接觸件 W11:閘極寬度 W11c:閘極寬度 W12:電容器寬度 W12c:電容器寬度 X:方向 Y:方向 Z:方向
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本公開的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，可以任意地增加或減小各種特徵的尺寸。 第1A圖至第1D圖是根據本公開的部分實施例之積體電路的示意圖。 第2圖是根據本公開的部分實施例之製造積體電路的方法M。 第3A圖至第16B圖繪示根據本公開的部分實施例之積體電路中的電容器的形成的中間階段的橫截面圖。 第17圖繪示根據本公開的部分實施例之示例性電容器的性能比較。 第18圖至第20圖繪示根據本公開的部分實施例之不同的積體電路的俯視圖。 第21圖是根據本公開的部分實施例之電子設計自動化系統的示意圖。 第22圖是根據本公開的部分實施例之積體電路製造系統以及與其相關聯之積體電路製造流程的框圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
13:電容器
100:基材
110:淺溝槽隔離區域
120:間隔物
b1:第一匯流排
b2:第二匯流排
C11:虛設閘極結構
C12:虛設閘極結構
C13:虛設閘極結構
C14:虛設閘極結構
M1:金屬線
M2:金屬線
M3:金屬線
Mx:金屬線
S1:導電堆疊
S2:導電堆疊
S3:導電堆疊
S4:導電堆疊
VC2:金屬通孔、電容器通孔
VC3:金屬通孔、電容器通孔
VCx:金屬通孔、電容器通孔
VC11:閘極接觸件
VC12:閘極接觸件
VC13:閘極接觸件
VC14:閘極接觸件

Claims (20)

  1. 一種積體電路結構，包含： 一半導體基材； 一淺溝槽隔離區域，在該半導體基材中；以及 一電容器，包含： 一第一導電堆疊，包含一第一虛設閘極條和複數個第一虛設閘極接觸件，該第一虛設閘極條完全地設置在該淺溝槽隔離區域內，而該些第一虛設閘極接觸件位在該第一虛設閘極條上；以及 一第二導電堆疊，包含一第二虛設閘極條和複數個第二虛設閘極接觸件，該第二虛設閘極條完全地設置在該淺溝槽隔離區域內並延伸平行於該第一虛設閘極條，而該些第二虛設閘極接觸件位在該第二虛設閘極條上，其中該第一導電堆疊與該第二導電堆疊電隔離。
  2. 根據請求項1所述的積體電路結構，其中，該第一虛設閘極條和該第二虛設閘極條中的每一個均包含一高介電常數介電層和在該高介電常數介電層上方的一金屬結構。
  3. 根據請求項1所述的積體電路結構，其中，該電容器更包含： 一第一金屬線，在該第一虛設閘極條上延伸並與該第一虛設閘極條平行；以及 一第二金屬線，以與該第一金屬線相同的一水平高度在該第二虛設閘極條上延伸並與該第二虛設閘極條平行。
  4. 根據請求項3所述的積體電路結構，其中，該電容器更包含： 複數個第一金屬通孔，位在該第一金屬線上；以及 複數個第二金屬通孔，位在該第二金屬線上。
  5. 根據請求項3所述的積體電路結構，其中，該第一金屬線與該第一虛設閘極條重疊，並且該第二金屬線與該第二虛設閘極條重疊。
  6. 根據請求項1所述的積體電路結構，更包含一間隔物，橫向地圍繞該第一虛設閘極條和該第二虛設閘極條中的每一個。
  7. 根據請求項6所述的積體電路結構，更包含一襯墊，沿著該淺溝槽隔離結構的該頂表面和該間隔物的一側壁延伸。
  8. 根據請求項1所述的積體電路結構，其中，該些第一虛設閘極接觸件中的一個在與該第一虛設閘極條的一長度方向垂直的一方向上與該些第二虛設閘極接觸件中的一個對齊。
  9. 根據請求項1所述的積體電路結構，其中，該第一虛設閘極條與該第二虛設閘極條間隔開。
  10. 根據請求項1所述的積體電路結構，更包含一第三虛設閘極條，完全地設置在該淺溝槽隔離區域內並延伸平行於該第一虛設閘極條，其中，該第二虛設閘極條橫向地位於該第一虛設閘極條和該第三虛設閘極條之間。
  11. 一種積體電路結構，包含： 一半導體基材； 一淺溝槽隔離結構，嵌入該半導體基材中，以在該半導體基材中定義一主動區域； 一電容器，包含從該淺溝槽隔離結構向上延伸並配置在一第一行中的複數個導電堆疊，其中，該些導電堆疊中的每一個均包含沿著該淺溝槽隔離結構的一頂表面延伸的一虛設閘極條；以及 複數個金屬閘極條，在該主動區域上配置在一第二行，其中該些虛設閘極條具有與該些導電堆疊的該些金屬閘極條相同的一材料成分。
  12. 根據請求項11所述的積體電路結構，其中，該些金屬閘極條中的每一個均包含一第一金屬層，並且該些導電堆疊中的每個該些虛設閘極條均包含由與該第一金屬層相同的一材料形成的一第二金屬層。
  13. 根據請求項11所述的積體電路結構，其中，該些金屬閘極條中的每一個均包含一第一高介電常數介電層，並且該些導電堆疊中的每個該些虛設閘極條均包含由與該第一高介電常數介電層相同的一材料形成的一第二高介電常數閘極介電層。
  14. 根據請求項11所述的積體電路結構，更包含： 複數個第一虛設閘極接觸件，位在該些導電堆疊的該些虛設閘極條中的一第一個上；以及 複數個第二虛設閘極接觸件，位在該些導電堆疊的該些虛設閘極條中的一第二個上。
  15. 根據請求項11所述的積體電路結構，更包含： 一對電容器線，在該些導電堆疊的該些虛設閘極條的一第一個和一第二個上方延伸； 複數個第一電容器通孔，位在該些虛設閘極條中的該第一個上；以及 複數個第二電容器通孔，位在該些虛設閘極條中的該第二個上。
  16. 根據請求項11所述的積體電路結構，其中，該些金屬閘極條以一第一閘極間距配置，並且該些導電堆疊的該些虛設閘極條以實質上等於該第一閘極間距的一第二閘極間距配置。
  17. 根據請求項11所述的積體電路結構，其中，該些金屬閘極條中的每一個的一寬度實質上等於該些導電堆疊中的每個該些虛設閘極條的一寬度。
  18. 一種積體電路結構的形成方法，包含： 形成一淺溝槽隔離區域於一半導體基材中，以在該半導體基材中定義一主動區域； 形成一第一犧牲閘極結構於該主動區域中，並形成一第二犧牲閘極結構於該淺溝槽隔離區域中； 將該第一犧牲閘極結構替換為一金屬閘極結構，並將該第二犧牲閘極結構替換為一虛設閘極結構； 形成一層間介電層於該金屬閘極結構和該虛設閘極結構上； 蝕刻該層間介電層以在該層間介電層中形成複數個接觸開口，其中該些接觸開口暴露出該金屬閘極結構的一區域，然而暴露出該虛設閘極結構的複數個區域；以及 將一金屬材料沉積到該些接觸開口中以在該金屬閘極結構上形成一閘極接觸件，並在該虛設閘極結構上形成複數個虛設閘極接觸件。
  19. 根據請求項18所述的積體電路結構的形成的方法，更包含： 形成一金屬線於該虛設閘極結構的一長度方向上，該金屬線在該些虛設閘極接觸件上並延伸超過該些虛設閘極接觸件。
  20. 根據請求項19所述的積體電路結構的形成的方法，更包含： 形成複數個金屬通孔於該金屬線上。
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