CN114843264A - 集成电路结构及其形成方法 - Google Patents

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CN114843264A CN202110676849.0A CN202110676849A CN114843264A CN 114843264 A CN114843264 A CN 114843264A CN 202110676849 A CN202110676849 A CN 202110676849A CN 114843264 A CN114843264 A CN 114843264A
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gate
integrated circuit
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林孟汉
张盟昇
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Abstract

一种集成电路结构及其形成方法，集成电路结构包含半导体基材、浅沟槽隔离区域和电容器。浅沟槽隔离区域嵌入在半导体基材中。电容器包含第一导电堆叠和第二导电堆叠。第一导电堆叠包含完全地设置在浅沟槽隔离区域内的第一虚设栅极条以及位在第一金属电容器条上的多个第一金属虚设栅极接触件。第二导电堆叠包含完全地设置在浅沟槽隔离区域内并且与第一虚设栅极条平行延伸的第二虚设栅极条，以及位在第二虚设栅极条上的多个第二虚设栅极接触件，其中第一导电堆叠与第二导电堆叠是电隔离的。

Description

集成电路结构及其形成方法
技术领域
本公开涉及集成电路结构及其形成方法。
背景技术
半导体集成电路(integrated circuit,IC)产业经历了快速的增长。集成电路材料和设计方面的技术进步已经产生了几代集成电路，其中每一代都比上一代具有更小、更复杂的电路。然而，这些进步增加了集成电路加工和制造的复杂性，并且对于要实现的这些进步，需要集成电路加工和制造中的类似发展。
在集成电路发展的过程中，功能密度(即，每个晶片区域的互连装置的数量)通常已经增加，而几何尺寸(即，可以使用制造过程建立的最小元件(或线宽))已经减少了。这种按比例缩小的过程通常透过提高生产效率和降低相关成本来提供收益。这种按比例缩小会产生相对较高的功率耗散值，这可以透过使用诸如互补式金属氧化物半导体(complementary metal-oxide-semiconductor,CMOS)装置之类的低功率耗散装置来解决。
发明内容
依据本公开的部分实施例，提供一种集成电路结构，包含：半导体基材、浅沟槽隔离区域和电容器。浅沟槽隔离区域在半导体基材中。电容器包含：第一导电堆叠和第二导电堆叠。第一导电堆叠包含第一虚设栅极条和多个第一虚设栅极接触件，第一虚设栅极条完全地设置在浅沟槽隔离区域内，而第一虚设栅极接触件位在第一虚设栅极条上。第二导电堆叠包含第二虚设栅极条和多个第二虚设栅极接触件，第二虚设栅极条完全地设置在浅沟槽隔离区域内并延伸平行于第一虚设栅极条，而第二虚设栅极接触件位在第二虚设栅极条上，其中第一导电堆叠与第二导电堆叠电隔离。
依据本公开的部分实施例，提供一种集成电路结构，包含：半导体基材、浅沟槽隔离结构、电容器和多个金属栅极条。浅沟槽隔离结构嵌入半导体基材中，以在半导体基材中定义主动区域。电容器包含从浅沟槽隔离结构向上延伸并配置在第一行中的多个导电堆叠，其中，这些导电堆叠中的每一个均包含沿着浅沟槽隔离结构的顶表面延伸的虚设栅极条。多个金属栅极条在主动区域上配置在第二行，其中虚设栅极条具有与这些导电堆叠的这些金属栅极条相同的材料成分。
依据本公开的部分实施例，提供一种集成电路结构的形成方法，包含：形成浅沟槽隔离区域于半导体基材中，以在半导体基材中定义主动区域；形成第一牺牲栅极结构于主动区域中，并形成第二牺牲栅极结构于浅沟槽隔离区域中；将第一牺牲栅极结构替换为金属栅极结构，并将第二牺牲栅极结构替换为虚设栅极结构；形成层间介电层于金属栅极结构和虚设栅极结构上；蚀刻层间介电层以在层间介电层中形成多个接触开口，其中这些接触开口暴露出金属栅极结构的区域，但是暴露出虚设栅极结构的多个区域；将金属材料沉积到这些接触开口中以在金属栅极结构上形成栅极接触件，并在虚设栅极结构上形成多个虚设栅极接触件。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。应理解，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了清楚起见，可以任意地增加或减小各种特征的尺寸。
图1A至图1D是根据本公开的部分实施例的集成电路的示意图；
图2是根据本公开的部分实施例的制造集成电路的方法M；
图3A至图16B绘示根据本公开的部分实施例的集成电路中的电容器的形成的中间阶段的横截面图；
图17绘示根据本公开的部分实施例的示例性电容器的性能比较；
图18至图20绘示根据本公开的部分实施例的不同的集成电路的俯视图；
图21是根据本公开的部分实施例的电子设计自动化系统的示意图；
图22是根据本公开的部分实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。
【符号说明】
10：集成电路
10a：集成电路
10b：集成电路
10c：集成电路
11：晶体管区域
11a：晶体管区域
11b：晶体管区域
11c：晶体管区域
12：电容器区域
12a：电容器区域
12b：电容器区域
12c：电容器区域
13：电容器
13a：电容器
13b：电容器
13c：电容器
20：集成电路
30：集成电路
40：集成电路
50：集成电路
60：集成电路
70：集成电路
80：集成电路
90：集成电路
100：基材
110：浅沟槽隔离区域
110a：浅沟槽隔离区域
110b：浅沟槽隔离区域
110c：浅沟槽隔离区域
120：间隔物
130：牺牲栅极结构
132：介电层
134：牺牲层
140：接触蚀刻停止层
142：层间介电层
150：层间介电层
152：金属层
160：层间介电层
170：层间介电层
172：层间介电层
1000：集成电路
1100：集成电路
1200：集成电路
1300：集成电路
1400：集成电路
1500：集成电路
1600：电子设计自动化系统
1602：处理器
1604：计算机可读储存媒体
1606：指令
1607：设计布局
1608：总线
1609：设计规则检查平台
1610：输入/输出接口
1612：网络接口
1614：网络
1616：使用者界面
1620：集成电路制造厂
1622：集成电路制造工具
1630：遮罩室
1632：遮罩制造工具
1700：制造系统
1720：设计室
1722：设计布局
1730：遮罩室
1732：遮罩数据准备
1744：遮罩制造
1745：光罩
1750：制造厂
1752：晶片制造
1753：晶片
1760：集成电路
16016：总线
A1：电容器、电容
A2：电容器、电容
A3：电容器、电容
b1：第一总线
b2：第二总线
C11：虚设栅极结构
C11a：虚设栅极结构
C11b：虚设栅极结构
C11c：虚设栅极结构
C12：虚设栅极结构
C12a：虚设栅极结构
C12b：虚设栅极结构
C12c：虚设栅极结构
C13：虚设栅极结构
C13a虚设栅极结构
C13b：虚设栅极结构
C13c：虚设栅极结构
C14：虚设栅极结构
C14a：虚设栅极结构
C14b：虚设栅极结构
C14c：虚设栅极结构
CP1：栅极间距
CP1a：栅极间距
CP1b：栅极间距
C-C’：线
D-D’：线
G11：金属栅极结构
G11a：金属栅极结构
G11b：金属栅极结构
G11c：金属栅极结构
G12：金属栅极结构
G12a：金属栅极结构
G12b：金属栅极结构
G12c：金属栅极结构
G13：金属栅极结构
G13a：金属栅极结构
G13b：金属栅极结构
G13c：金属栅极结构
G14：金属栅极结构
G14a：金属栅极结构
G14b：金属栅极结构
G14c：金属栅极结构
GP1：栅极间距
GP1a：栅极间距
GP1b：栅极间距
GT：沟槽
M：方法
M1：金属线
M2：金属线
M3：金属线
Mx：金属线
MD：源极/漏极接触件
Mda：源极/漏极接触件
Mdb：源极/漏极接触件
MDc：源极/漏极接触件
OD11：主动区域
OD11a：主动区域
OD11b：主动区域
OD11c：主动区域
P1：离子布植制程
S1：导电堆叠
S2：导电堆叠
S3：导电堆叠
S4：导电堆叠
S/D：源极/漏极区域
S/Da：源极/漏极区域
S/Db：源极/漏极区域
S/Dc：源极/漏极区域
S101：方框
S102：方框
S103：方框
S104：方框
S105：方框
S106：方框
S107：方框
S108：方框
S109：方框
S110：方框
S11：虚线
S12：虚线
VC11：虚设栅极接触件
VC11a：虚设栅极接触件
VC11b：虚设栅极接触件
VC11c：虚设栅极接触件
VC12：虚设栅极接触件
VC12a：虚设栅极接触件
VC12b：虚设栅极接触件
VC12c：虚设栅极接触件
VC13：虚设栅极接触件
VC13a：虚设栅极接触件
VC13b：虚设栅极接触件
VC13c：虚设栅极接触件
VC14：虚设栅极接触件
VC14a：虚设栅极接触件
VC14b：虚设栅极接触件
VC14c：虚设栅极接触件
VC2：金属通孔、电容器通孔
VC3：金属通孔、电容器通孔
VCx：金属通孔、电容器通孔
VG11：栅极接触件
VG11a：栅极接触件
VG11b：栅极接触件
VG11c：栅极接触件
VG12：栅极接触件
VG12a：栅极接触件
VG12b：栅极接触件
VG12c：栅极接触件
VG13：栅极接触件
VG13a：栅极接触件
VG13b：栅极接触件
VG13c：栅极接触件
VG14：栅极接触件
VG14a：栅极接触件
VG14b：栅极接触件
VG14c：栅极接触件
W11：栅极宽度
W11c：栅极宽度
W12：电容器宽度
W12c：电容器宽度
X：方向
Y：方向
Z：方向
具体实施方式
以下公开提供了用于实现本公开的不同特征的许多不同的实施例或示例。以下描述元件和配置的特定示例以简化本公开。当然，这些仅是示例，并不旨在进行限制。例如，在下面的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加的特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或文字。此重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
更甚者，空间相对的词汇(例如，“低于”、“下方”、“之下”、“上方”、“之上”等相关词汇)于此用以简单描述如图所示之元件或特征与另一元件或特征的关系。在使用或操作时，除了图中所绘示的转向之外，这些空间相对的词汇涵盖装置的不同转向。再者，这些装置可旋转(旋转90度或其他角度)，且在此使用的空间相对的描述语可作对应的解读。
电容器广泛用于集成电路，例如，指状金属氧化物金属(finger metal-oxide-metal,FMOM)电容器，其包含被绝缘层隔开的金属电极。电容器的电容与其面积和绝缘层的介电常数(k)成正比，与绝缘层的厚度成反比。因此，为了增加电容，可以增加面积和介电常数值并减小绝缘层的厚度。然而，厚度和介电常数值通常受到用于形成电容器的技术的约束。另一方面，由于电容器通常形成在低介电常数金属间介电(inter-metal dielectric,IMD)层中以减小集成电路中的电阻电容延迟，因此介电常数值也受到限制。
在本公开的各个实施例中提供虚设栅极结构(即，在半导体基材的下层区域中不作为通道功能的栅极结构)和虚设栅极接触件以作为电容器。因此，在本公开中，虚设栅极结构和虚设栅极接触件也可以可互换地称为电容器结构和电容器接触件。这些虚设栅极结构和虚设栅极接触件可以在相同的栅极替换制程中与功能性栅极结构(即，在半导体基材的下层区域中作为通道功能的栅极结构)和金属同时制造，也可以与功能性栅极接触件同时制造，并因此电容器的制造将不会导致额外的制程，因此不会增加成本。以这种方式，可以透过设计虚设金属栅极布局图案、虚设栅极通孔布局图案、金属线图案和/或金属通孔图案来调整电容器的电容。
图1A至图1D绘示指状金属氧化物金属电容器的电容器13，其包含与被动区域(在本公开中也称为电容器区域)重叠的所有的虚设栅极结构和虚设栅极接触件。更详细地，图1A绘示根据本公开的部分实施例的具有晶体管区域11和具有电容器13的电容器区域12的示例性集成电路10的俯视图。图1B绘示根据部分实施例的电容器区域12的透视图。图1C绘示根据部分实施例的集成电路10的横截面图，此集成电路10是从图1A中包含线C-C’的垂直平面获得的。图1D绘示根据部分实施例的集成电路10的横截面图，此集成电路10是从图1A中包含线D-D’的垂直平面获得的。应理解，为了简洁起见，在图1A中并未绘示在图1B至图1D中的一些元件。集成电路10是用于促进本公开的说明的非限制性示例。
参考图1A至图1D。集成电路10包含基材100。基材100可以由合适的元素半导体制成(例如，硅、金刚石或锗；合适的合金或化合物半导体(例如，IV族化合物半导体(硅锗(SiGe)、硅碳(SiC)、碳化硅锗(SiGeC)、锗锡(GeSn)、硅锡(SiSn)、硅锗锡(SiGeSn))、III-V族化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、砷化铟、磷化铟、锑化铟、磷化砷镓或磷化铟镓等))。此外，基材100可以包含可以被拉伸以提高性能的磊晶层(epitaxial-layer)和/或可以包含绝缘体上硅(silicon-on-insulator,SOI)结构。
如图1A所示，基材100包含在晶体管区域11内沿X方向延伸的主动区域OD11。在部分实施例中，X方向是集成电路10的俯视图的水平方向。在部分实施例中，X方向是除水平方向以外的方向。晶体管区域11可以包含各种形成在主动区域OD11上的主动装置(例如，P通道场效应晶体管(P-channel field effect transistor,PFET)、N通道场效应晶体管(N-channel field effect transistor,NFET)、金属氧化物半导体场效应晶体管(metal-oxide semiconductor field effect transistor,MOSFET)、互补式金属氧化物半导体晶体管(complementary metal-oxide semiconductor transistor,CMOS)、双极晶体管、高压晶体管、高频晶体管和/或其组合)。
在图1A中，集成电路10还包含一个或多个隔离区域(例如，形成在半导体基材100中以定义和电隔离主动区域OD11的浅沟槽隔离(shallow trench isolation,STI)区域110)。浅沟槽隔离区域110的形成包含透过使用适当的微影和蚀刻技术来图案化半导体基材100以在基材100中形成一个或多个沟槽，沉积一种或多种介电材料(例如，氧化硅)以完全地填充基材100中的沟槽，然后进行平坦化制程(例如，化学机械平坦化(chemicalmechanical polish,CMP)制程)以使浅沟槽隔离区110与主动区域OD11齐平。浅沟槽隔离区域110的介电材料的沉积可以使用高密度电浆化学气相沉积(high density plasmachemical vapor deposition,HDP-CVD)、低压化学气相沉积(low-pressure chemicalvapor deposition,LPCVD)、次大气压化学气相沉积(sub-atmospheric chemical vapordeposition,SACVD)、可流动的化学气相沉积(flowable chemical vapor deposition,FCVD)、旋转涂布(spin-on coating)等或其组合。在沉积之后，可以执行退火制程或固化制程，特别是当使用可流动的化学气相沉积形成浅沟槽隔离区域110时。尽管在图1B至图1C中将浅沟槽隔离区域110的横截面绘示为具有垂直的侧壁，然而，由于蚀刻制程的性质，它们也有可能具有锥形的侧壁。
在图1A中，基材100在浅沟槽隔离区域110内包含电容器区域12。在各个实施例中，电容器区域12可以包含各种被动装置(例如，电容器)和形成在浅沟槽隔离区域110上的其他被动装置(例如，电阻器、电感器、保险丝或其他合适的被动装置)。在本公开的部分实施例中，集成电路10包含形成在主动区域OD11上方的金属栅极晶体管和形成在电容器区域12上方的电容器。
在所描绘的实施例中，浅沟槽隔离区域110具有与主动区域OD11的顶表面实质上齐平的顶表面。在部分实施例中，(例如，透过回蚀刻制程)使浅沟槽隔离区域110进一步凹陷，以使其在位主动区域OD11的顶表面下方，使得主动区域OD11突出在凹陷的浅沟槽隔离区域110的顶表面上方(如在图1C中的虚线S11和在图1D中的虚线S12所示)以形成鳍状结构，这继而允许在主动区域OD11上方形成鳍式场效应晶体管(fin-type field effecttransistors,FinFETs)。
参考图1A至图1D。集成电路10包含在电容器区域12内的浅沟槽隔离区域110上方形成的电容器13。电容器13包含虚设栅极结构C11至C14和虚设栅极接触件VC11至VC14。其他实施例可以包含更多或更少的虚设栅极结构和/或相应的更多或更少数量的虚设栅极接触件。如图1A和图1B所示，虚设栅极结构C11、C12、C13和C14在浅沟槽隔离区域110上的电容器区域12内沿着Y方向延伸。在部分实施例中，虚设栅极结构C11、C12、C13和C14完全地设置在浅沟槽隔离区域内。虚设栅极结构C11、C12、C13和C14在俯视图中具有条形形状，并且因此在本公开中也可互换地称为虚设栅极条。
参照图1A和图1B，多个虚设栅极接触件VC11将虚设栅极结构C11连接至在其上方并沿虚设栅极结构C11的长度方向配置的第一金属线M1。多个虚设栅极接触件VC12将虚设栅极结构C12连接至在其上方并沿虚设栅极结构C12的长度方向配置的第二金属线M1。多个虚设栅极接触件VC13将虚设栅极结构C13连接至在其上方并沿虚设栅极结构C13的长度方向配置的第三金属线M1。多个虚设栅极接触件VC14将虚设栅极结构C14连接至在其上方并沿虚设栅极结构C14的长度方向配置的第四金属线M1。作为示例而非限制，根据制程，虚设栅极接触件VC11、VC12、VC13和VC14是具有固定尺寸的正方形图案。从图1A所示的俯视图看，虚设栅极接触件VC11、VC12、VC13和VC14在多个虚设栅极结构C11、C12、C13和C14上彼此对齐。在部分实施例中，从俯视图来看，虚设栅极接触件VC11、VC12、VC13和VC14在多个虚设栅极结构C11、C12、C13和C14上可以是交错的。
电容器13中还包含多个层间介电(inter-layer dielectric,ILD)层，在图1C和图1D中绘示为142和160。在层间介电层142和160中形成虚设栅极结构C11、C12、C13和C14以及虚设栅极接触件VC11、VC12、VC13和VC14。在部分实施例中，层间介电层142和160可以由氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane,TEOS)、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass,BPSG)、低介电常数介电材料、其他合适的材料或它们的组合制成。低介电常数介电质材料的示例包含但不限于氟化石英玻璃(fluorinated silica glass,FSG)、掺杂碳的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯(bis-benzocyclobutenes,BCB)或聚酰亚胺。
参考图1A至图1D，电容器13还包含标记为M1至Mx的多条金属线，以及标记为VC2至VCx的多个金属通孔或互连，其中，金属线Mx位于电容器13的最顶层的金属层中(如图1B至图1D所示)并且x是整数。在整个说明书中，术语“金属层”是指在同一层中的金属线的集合。在图1B中，金属线M1至Mx沿着在其下方的虚设栅极结构C11、C12、C13和C14的长度方向延伸。金属线M1至Mx在俯视图中具有条状，因此可以互换地称为指状电极(fingerelectrode)。作为示例而非限制，取决于制程，金属通孔VC2至VCx是具有固定尺寸的正方形图案。如图1B所示，金属通孔VC2至VCx在多个虚设栅极结构C11、C12、C13和C14上彼此对齐。在部分实施例中，金属通孔VC2至VCx在多个虚设栅极结构C11、C12、C13和C14上可以是交错的。
在部分实施例中，金属线Ml至Mx和/或金属通孔VC2至VCx可以由铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)等和/或其组合形成。
电容器13中还包含多个层间介电层，如图1C和图1D所示的170和172，其跨越虚设栅极结构C11、C12、C13和C14以及虚设栅极接触件VC11、VC12、VC13和VC14。在层间介电层170和172中形成金属线M1至Mx和金属通孔VC2至VCx。在部分实施例中，层间介电层170和172可以由氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数介电材料、其他合适的材料或它们的组合制成。低介电常数介电质材料的示例包含但不限于氟化石英玻璃、掺杂碳的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯或聚酰亚胺。
参考图1B，电容器13包含多个导电堆叠S1至S4，其包含透过金属通孔VC2至VCx连接的每个金属线M1至Mx的一部分，而金属线M1将导电堆叠连接到在虚设栅极结构C11、C12、C13和C14上方的虚设栅极接触件VC11、VC12、VC13和VC14。更详细地，电连接虚设栅极结构C11、虚设栅极接触件VC11、垂直地位在虚设栅极接触件VC11上方的电容器通孔VC2、VC3…VCx，以及垂直地位在虚设栅极接触件VC11上方的金属线M1、M2、M3…Mx，以在浅沟槽隔离区110上方形成第一导电堆叠S1。电连接虚设栅极结构C12、垂直地位在虚设栅极接触件VC12上方的电容器通孔VC2、VC3…VCx，以及垂直地位于虚设栅极接触件VC12上方的金属线M1、M2、M3…Mx，以在浅沟槽隔离区域110上方形成第二导电堆叠S2。电连接虚设栅极结构C13、垂直地位在虚设栅极接触件VC13上方的电容器通孔VC、VC3…VCx，以及垂直地位在虚设栅极接触件VC13上方的金属线M1、M2、M3…Mx，以在浅沟槽隔离区域110上方形成第三导电堆叠S3。电连接虚设栅极结构C14、虚设栅极接触件VC14、垂直地位在虚设栅极接触件VC14上的电容器通孔VC2、VC3…VCx，以及垂直地位在虚设栅极接触件VC14上方的金属线M1、M2、M3…Mx，以在浅沟槽隔离区域110上方形成第四导电堆叠S4。
这些导电堆叠S1至S4在浅沟槽隔离区域110上平行配置并且透过介电质介质(例如，包含浅沟槽隔离区域110和/或层间介电层)彼此分开，这将允许存在于任何相邻的两个导电堆叠S1至S4中的电容。更详细地，平行配置并且彼此电隔离的导电堆叠S1和S2形成电容器A1，特别是类似于平行板电容器。类似地，平行配置并且彼此电隔离的导电堆叠S2和S3形成电容器A2，并且平行配置并且彼此电隔离的导电堆叠S3和S4形成电容器A3。在每个电容器中，电容至少包含虚设栅极至虚设栅极电容(例如，如果虚设栅极由金属形成，则为金属栅极至金属栅极电容)、金属线至金属线电容、通孔至通孔电容以及接触件至接触件电容。因此，可以增加由平行导电堆叠S1至S4产生的电容。
如图1C所示，在电容A1中，虚设栅极至虚设栅极电容由虚设栅极结构C11和C12形成，接触件至接触件电容由虚设栅极接触件VC11和VC12形成，金属线至金属线电容由在第一导电堆叠S1和第二导电堆叠S2中处于相同水平高度上的任意两个相邻的金属线M1至Mx形成，通孔至通孔电容由在第一导电堆叠S1和第二导电堆叠S2中处于相同水平高度上的任意两个相邻的金属通孔VC2至VCx形成。
类似地，在电容A2中，虚设栅极至虚设栅极电容由虚设栅极结构C12和C13形成，接触件至接触件电容由虚设栅极接触件VC12和VC13形成，金属线至金属线电容由在第二导电堆叠S2和第三导电堆叠S3中处于相同水平高度上的任意两个相邻的金属线M1至Mx形成，通孔至通孔电容由在第二导电堆叠S2和第三导电堆叠S3中处于相同水平高度上的任意两个相邻的金属通孔VC2至VCx形成。类似地，在电容A3中，虚设栅极至虚设栅极电容由虚设栅极结构C13和C14形成，接触件至接触件电容由虚设栅极接触件VC13和VC14形成，金属线至金属线电容由在第三导电堆叠S3和第四导电堆叠S4中处于相同水平高度上的任何两个相邻的金属线M1至Mx形成，通孔至通孔电容由在第三导电堆叠S3和第四导电堆叠S4中处于相同水平高度上的任何两个相邻的金属通孔VC2至VCx形成。因此，可以增加在平行导电堆叠S1至S4中由虚设栅极结构C11至C14、虚设栅极接触件VC11至VC14、金属线M1至Mx以及金属通孔VC2至VCx产生的电容，因而可以提高集成电路10的电性能。
参考图1B，电容器13的第一导电堆叠S1和第三导电堆叠S3透过第一总线b1并透过其最顶部的金属线Mx彼此电连接，并与电容器13的第二导电堆叠S2和第四导电堆叠S4间隔开。电容器13的第二导电堆叠S2和第四导电堆叠S4透过与第一总线b1不同的第二总线b2并透过其最顶部的金属线Mx彼此电连接。电容器13的第一导电堆叠S1和第三导电堆叠S3与电容器13的第二导电堆叠S2和第四导电堆叠S4电隔离。
参考图1A，集成电路10还包含金属栅极结构G11、G12、G13和G14，其沿着垂直于X方向的Y方向在主动区域OD11内延伸并跨过主动区域OD11。金属栅极结构G11至G14在俯视图中具有条状，因此在本公开中可互换地称为金属栅极条。在如图1A所示的部分实施例中，金属栅极结构G11至G14沿着X方向配置在第一行中，并且虚设栅极结构C11至C14沿着X方向配置在第二行中。虚设栅极结构C11至C14和金属栅极结构G11至G14处于相同的水平高度。虚设栅极结构C11至C14与金属栅极结构G11至G14同时形成，因此无需使用额外的制程和额外的成本便可形成虚设栅极结构C11至C14。在形成金属栅极结构G11至G14时，还同时形成了包含介电层132和一个或多个金属层152的电容器13的虚设栅极结构C11至C14。此外，由于同时形成电容器和金属栅极，因此虚设栅极结构C11至C14由与金属栅极结构G11至G14相同的材料形成，而不用额外的金属材料和遮罩。本公开的有利特征包含在不增加制造成本的情况下形成具有增加的电容和改善的电性能的电容器。
因此，在主动区域OD11中的金属栅极结构G11、G12、G13和G14形成功能性晶体管(即，在主动区域OD11中作为通道功能的晶体管)，而在浅沟槽隔离区域110上的虚设栅极结构C11至C14形成非功能性晶体管或虚设晶体管(即，类似晶体管的结构，然而其在被动区域中并无作为通道的功能)。
在部分实施例中，金属栅极结构G11至G14是功能性高介电常数金属栅极(high-kmetal gate,HKMG)栅极结构，其功能是在主动区域OD11作为通道，而虚设栅极结构C11至C14是虚设高介电常数金属栅极栅极结构，其无法在浅沟槽隔离区域110上作为通道的功能，这有利于增加电容器13的电容。功能性高介电常数金属栅极结构G11至G14和虚设高介电常数金属栅极结构C11至C14均使用相同的后栅极制程流程(可互换地称为栅极替换流程)形成，下面将对其进行更详细地说明。作为后栅极制程流程的结果，金属栅极结构G11至G14和虚设栅极结构C11至C14中的每一个均包含一个或多个金属层152和衬在一个或多个金属层152的底表面上的介电层132(如图1C所示)。
在部分实施例中，介电层132包含界面介电材料和高介电常数介电材料的堆叠。在部分实施例中，介电层132可以做为一个或多个金属层152的侧壁上的衬层，使得介电层132具有U形的横截面。在部分实施例中，界面介电材料包含二氧化硅。示例性的高介电常数栅极介电材料包含但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧氮化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪－氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料和/或它们的组合。一个或多个栅极金属形成在栅极介电质上方。示例性金属层152是单层结构或多层结构，包含例如，铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)等和/或它们的组合。
在如图1A所示的示例性实施例中，金属栅极结构G11至G14沿X方向以栅极间距GP1(即，在相邻栅极结构之间的中心至中心的间距)等距配置，并且虚设栅极结构C11至C14沿X方向以栅极间距CP1(即，在相邻虚设栅极结构之间的中心至中心的间距)等距配置。在部分实施例中，栅极间距CP1实质上等于栅极间距GP1，以减小在制造金属栅极结构G11至G14和虚设栅极结构C11至C14期间的图案负载效应(pattern loading effect)(例如，负载效应(例如，凹陷)发生在用于去除多余的栅极金属材料的化学机械平坦化制程中)。由虚设栅极结构C11至C14形成的虚设栅极至虚设栅极电容可以与虚设栅极结构C11至C14的栅极间距CP1相关，因此可以根据期望的电容器13的电容来选择栅极间距CP1。在集成电路对金属栅极结构G11至G14和虚设栅极结构C11至C14的制造中的负载效应有更宽松的要求的部分其他实施例中，栅极间距CP1可以大于或小于栅极间距GP1。
在如图1A所示的实施例中，每个金属栅极结构G11至G14都具有在X方向上测量的栅极宽度W11，并且每个虚设栅极结构C11至C14都具有在X方向上测量的电容器宽度W12，并且此电容器宽度W12实质上等于栅极宽度W11。相同宽度的金属栅极和电容器也有助于防止在其制造过程中的图案负载效应。由虚设栅极结构C11至C14形成的虚设栅极至虚设栅极电容可以与虚设栅极结构C11至C14的栅极宽度W11相关，因此可以根据期望的电容器13的电容来选择栅极宽度W11。在集成电路对金属栅极结构G11至G14和虚设栅极结构C11至C14的制造中的负载效应有更宽松的要求的部分其他实施例中，电容器宽度W12可以大于栅极宽度W11。
在如图1A所示的实施例中，虚设栅极结构C11至C14分别在Y方向上与金属栅极结构G11至G14对齐。在此配置中，可以透过使用栅极切割制程(gate cut process)来形成虚设栅极结构C11至C14和对应的金属栅极结构G11至G14。作为示例而非限制，虚设栅极结构C11和金属栅极结构G11的制造可以包含从俯视图看形成沿Y方向延伸的单个连续的高介电常数金属栅极条，然后蚀刻此单个连续的高介电常数金属栅极条以使其断裂成分别作为虚设栅极结构C11和金属栅极结构G11的单独的条。尽管图1A绘示对齐的配置，但是在一些其他实施例中，虚设栅极结构C11至C14可以在Y方向上与每个金属栅极结构G11至G14不对齐。
在如图1A所示的实施例中，集成电路10在主动区域OD11中进一步包含多个源极/漏极区域S/D，但是在电容器区域12内不包含源极/漏极区域。源极/漏极区域S/D是位于相应金属栅极结构G11至G14的相对侧上的掺杂的半导体区域。在部分实施例中，源极/漏极区域S/D包含p型掺杂剂或杂质(例如，硼)，以在主动区域OD11中形成功能性p型场效应晶体管。在部分实施例中，源极/漏极区域S/D包含n型掺杂剂或杂质(例如，磷)，以在主动区域OD11中形成功能性n型场效应晶体管。
在部分实施例中，源极/漏极区域S/D可以是磊晶生长的区域。例如，可以透过沉积间隔物材料并各向异性地蚀刻间隔物材料，在牺牲栅极结构(其将被金属栅极结构G11至G14和虚设栅极结构C11至C14代替)旁边形成栅极间隔物(未绘示)，随后，形成与间隔物120自对齐的源极/漏极区域S/D，其可透过先蚀刻主动区域OD11以形成凹槽，然后透过选择性磊晶生长(selective epitaxial growth,SEG)在凹槽中沉积晶体半导体材料，以填充在主动区域OD11中的凹槽，在部分实施例中，可以使沉积的晶体半导体材料进一步延伸超过主动区域OD11的原始表面以形成凸起的源极/漏极磊晶结构。晶体半导体材料可以是元素半导体(例如，硅(Si)或锗(Ge)等)或合金半导体(例如，硅碳(Si1-xCx)或硅锗(Si1-xGex)等)。选择性磊晶生长制程可以使用任何合适的磊晶生长方法(例如，气相磊晶(vapor phaseepitaxy,VPE)/固相磊晶(solid phase epitaxy,SPE)/液相磊晶(liquid phase epitaxy,LPE))或金属有机化学气相沉积(metal-organic chemical vapor deposition,MOCVD)或分子束磊晶(molecular beam epitaxy,MBE)等。可以在选择性磊晶生长期间原位(insitu)、或在选择性磊晶生长之后执行离子布植制程或透过其组合，将高剂量(例如，大约1014厘米-2至1016厘米-2)的n型或p型掺杂剂引入到源极/漏极区域S/D中。在图1A中，集成电路10还包含多个源极/漏极接触件MD，其位在主动区域OD11内的各个源极/漏极区域S/D上。在部分实施例中，源极/漏极接触件MD包含合适的一种或多种金属(例如，钨(W)、铜(Cu)、铜(Cu)等或其组合)。
参考图1B至图1D，同时形成在横向上围绕虚设栅极结构C11至C14的电容器13的间隔物120与在金属栅极结构G11至G14上的栅极间隔物(未绘示)，因此，间隔物120的形成可以不需使用额外的制程因而不须额外的成本。此外，由于同时形成电容器和金属栅极，所以间隔物120与在金属栅极结构G11至G14上的栅极间隔物由相同的材料形成，而不须额外的材料和遮罩。间隔物120的形成可增加电容器13的电容并改善集成电路10的电性能。在部分实施例中，间隔物120可具有相对较高的介电常数值，这有利于增加电容器13的电容。作为示例而非限制，间隔物120可以包含氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合，并且还可以包含复合层，此复合层包含诸如在氧化硅层上的氮化硅层。
在如图1A所示的部分实施例中，集成电路10还包含分别在对应的金属栅极结构G11至G14上的多个栅极接触件VG11、VG12、VG13和VG14。虚设栅极接触件VC11至VC14与栅极接触件VG11至VG14同时形成，因此无需使用额外的制程和额外的成本便可以形成虚设栅极接触件VC11至VC14。此外，由于同时形成电容器和金属栅极，所以虚设栅极接触件VC11至VC14与栅极接触件VG11至VG14由相同的材料形成，而不需使用额外的金属材料和遮罩。在部分实施例中，虚设栅极接触件VC11至VC14和栅极接触件VG11至VG14包含导电材料(例如，铜(Cu)、钨(W)、钴(Co)或其他合适的金属)。虚设栅极接触件VC11至VC14和栅极接触件VG11至VG14的形成包含例如在金属栅极结构G11至G14和虚设栅极结构C11至C14上方的层间电介层(未绘示)中蚀刻接触开口，在接触开口中沉积一种或多种导电材料，并透过使用例如化学机械平坦化制程来平坦化一种或多种导电材料。以这种方式，可以透过设计虚设金属栅极布局图案、虚设栅极通孔布局图案、金属线图案和/或金属通孔图案来调整电容器13的电容。
参照图1C和图1D，在虚设栅极结构C11、C12、C13和C14上方并沿浅沟槽隔离区域110的顶面毯覆式形成接触蚀刻停止层(contact etch stop layer,CESL)140。接触蚀刻停止层140与在金属栅极结构G11至G14上方的接触蚀刻停止层(未绘示)同时形成。在部分实施例中，接触蚀刻停止层140可以由氮化硅、碳化硅、氧化硅等形成。在图1A所示的实施例中，集成电路10还包含多个源极/漏极接触件MD，其透过主动区域OD11内的接触蚀刻停止层140位在各个源极/漏极区域S/D上。在部分实施例中，源极/漏极接触件MD包含合适的一种或多种金属(例如，钨(W)、铜(Cu)、铜(Cu)等或其组合)。
现在参考图2，其绘示根据部分实施例的用于在集成电路中制造电容器的示例性方法M，其中，此制程包含在浅沟槽隔离区域上的电容器的制程。方法M包含整个制造过程的相关部分。应当理解，可以在图2所示的操作之前、之中和之后提供附加的操作，并且可以代替或消除以下描述的一些操作以作为此方法的附加实施例。操作/过程的顺序可以互换。应理解，为了更好地理解所公开的实施例，已经简化了图2。此外，可以将集成电路配置为具有各种P型金属氧化物半导体和N型金属氧化物半导体晶体管(其被制造为在不同的电压大小运作)的单晶片系统(system-on-chip,SoC)装置。
图3A至图16B绘示根据本公开的部分实施例的集成电路10中的电容器13的形成的中间阶段的横截面图。图3A至图16A是从对应于图1A中的线C-C’的垂直平面获得的横截面图。图3B至图16B是从对应于从图1A中的线D-D’的垂直平面获得的横截面图。方法M开始于方框S101，其中在基材中形成一个或多个浅沟槽隔离区域以定义被动区域和主动区域。参考图3A和图3B，在方框S101的部分实施例中，在基材100中形成浅沟槽隔离区域110以定义电容器区域12和主动区域OD11(如图1A所示)。浅沟槽隔离区域的形成包含，例如但不限于，蚀刻基材100以形成一个或多个定义电容器区域12和主动区域OD11的沟槽，沉积一种或多种介电材料(例如，氧化硅)以过度填充在基材100中沟槽，然后进行化学机械平坦化制程以一起平坦化一个或多个浅沟槽隔离区域110和基材100。
返回图2，方法M然后进行到方框S102，其中在被动区域和主动区域上形成介电层和牺牲层。参考图4A和图4B，在方框S102的部分实施例中，一旦完成浅沟槽隔离区域110的形成，就在电容器区域12和主动区域OD11上形成介电层132(如图1A所示)，并在介电层132上方形成牺牲层134。在部分实施例中，介电层132包含界面介电材料和高介电常数介电材料的堆叠。
作为示例而非限制，介电层132可以由氧化硅、氮化硅等或其组合制成。在部分实施例中，介电层132可以由高介电常数栅极介电材料制成，包含但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氧氮化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、氧化钛、氧化铝、二氧化铪－氧化铝(HfO2-Al2O3)合金、其他合适的高介电常数介电材料和/或它们的组合。在部分实施例中，牺牲层134可以由掺杂或未掺杂的多晶硅制成。
返回图2，然后方法M进行到方框S103，其中对介电层和牺牲层进行图案化以形成牺牲栅极结构。参考图5A和图5B，在方框S103的部分实施例中，透过使用合适的微影和蚀刻技术来对介电层132和牺牲层134进行图案化，从而形成牺牲栅极结构130，每个牺牲栅极结构130包含栅极介电材料和牺牲栅极材料以作为其介电层132和牺牲层(又称为牺牲栅极)134。在形成电容器13的介电层132和牺牲栅极134时，在主动区域OD11上同时形成包含栅极介电层132和牺牲栅极134的栅极堆叠(如图1A所示)。
返回图2，然后方法M进行到方框S104，然后在每个牺牲栅极结构的相对侧壁上形成栅极间隔物。参考图6A和图6B，在方框S104的部分实施例中，然后在每个牺牲栅极结构130的相对侧壁上形成间隔物120。例如，可以透过在完成图案化牺牲栅极之后进行间隔物介电层的沉积和各向异性蚀刻来形成间隔物120。在部分实施例中，间隔物介电层可以包含一种或多种介电质(例如，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合)。在部分实施例中，间隔物120还可包含复合层，此复合层包含例如在氧化硅层上的氮化硅层。各向异性蚀刻制程从牺牲栅极结构130的顶部上方去除间隔物介电层，而沿着牺牲栅极结构130的侧壁保留间隔物120。在形成电容器13的间隔物120时，在主动区域OD11中同时形成侧向地环绕栅极堆叠的栅极间隔物(如图1A所示)。
返回图2，方法M然后进行到步骤S105，其中对主动区域执行离子布植制程以在其中形成源极/漏极区域，从而同时布植被动区域内的牺牲栅极结构。在部分实施例中，图1A中所示的源极/漏极区域S/D可以是磊晶生长的区域。形成与栅极间隔物自对齐的源极/漏极区域S/D，在部分实施例中，其可透过先蚀刻主动区域OD11以形成凹槽，然后透过选择性磊晶生长制程在凹槽中沉积晶体半导体材料以填充主动区域OD11中的凹槽，并且可以使其进一步延伸超过主动区域OD11的原始表面以形成凸起的源极/漏极磊晶结构。结晶半导体材料可以是元素半导体(例如，硅(Si)或锗(Ge)等)或合金半导体(例如，硅碳(Si1-xCx)或硅锗(Si1-xGex)等)。选择性磊晶生长制程可以使用任何合适的磊晶生长方法(例如，气相磊晶/固相磊晶/液相磊晶)或金属有机化学气相沉积或分子束磊晶等。
参考图7A和图7B，在方框S105的部分实施例中，可在选择性磊晶生长期间原位或在选择性磊晶生长之后透过离子布植制程或其组合，以将高剂量(例如，从大约1014厘米-2至1016厘米-2)的n型或p型掺杂剂引入到源极/漏极区域S/D中。在图7A和图7B图所描绘的实施例中，在主动区域OD11上执行离子布植制程P1以在其中形成源极/漏极区域S/D，使得电容器区域12内的牺牲栅极结构130同时被布植。因此，作为示例而非限制，可以透过离子布植制程P1将高剂量(例如，从约1014厘米-2至1016厘米-2)的n型或p型掺杂剂引入牺牲栅极结构130中。
返回图2，方法M然后进行到方框S106，其中在被动区域和主动区域上形成接触蚀刻停止层和层间介电层。参考图8A和图8B，在方框S106的部分实施例中，在牺牲栅极结构130上方毯覆式形成接触蚀刻停止层140，并且在接触蚀刻停止层140上方形成层间介电层142。在部分实施例中，接触蚀刻停止层140可以由氮化硅、碳化硅、氧化硅等形成。在部分实施例中，层间介电层142可以由氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数介电材料、其他合适的材料或它们的组合制成。低介电常数介电质材料的示例包含但不限于氟化石英玻璃、掺杂碳的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯或聚酰亚胺。在部分实施例中，可以使用任何合适的方法(例如，化学气相沉积、物理气相沉积、原子层沉积、电浆辅助原子层沉积、电浆辅助化学气相沉积、次大气压化学气相沉积、可流动的化学气相沉积、旋涂和/或或其组合)来沉积用于形成层间介电层142的介电质材料，然后进行化学机械平坦化制程。
返回图2，然后方法M进行到方框S107，其中对接触蚀刻停止层和层间介电层执行平坦化制程，直到暴露出牺牲栅极结构。参考图9A和图9B，在方框S107的部分实施例中，执行平坦化制程(例如，化学机械平坦)以去除在牺牲栅极结构130的顶表面和/或在间隔物120的顶表面上方的部分的层间介电层142和接触蚀刻停止层140，使得牺牲栅极结构130的顶表面和/或间隔物120的顶表面与牺牲栅极结构130齐平。
返回图2，方法M然后进行到方框S108，其中牺牲栅极结构在被动区域中被虚设栅极结构代替并同时在主动区域中被金属栅极结构代替。参考图10A至图12B，在方框S108的部分实施例中，牺牲栅极结构130在电容器区域12内被虚设栅极结构C11、C12、C13和C14代替并且在主动区域OD11内被金属栅极结构G11、G12、G13和G14代替(如图1A所示)。
参考图10A和图10B，在电容器区域12上的替换制程包含，但不限于，使用一种或多种蚀刻技术(例如，干式蚀刻、湿式蚀刻或它们的组合)去除牺牲栅极134，从而在各个间隔物120之间产生沟槽GT。接下来，如图11A和图11B所示，沉积包含一种或多种金属的金属层152以完全地填充沟槽GT。接下来，如图12A和图12B所示，然后使用例如化学机械平坦化制程从层间介电层142的顶表面上方去除金属层152的多余部分。所得的结构可以包含金属层152的剩余部分，其嵌入在相应的间隔物120之间，以作为电容器区域12内的虚设栅极结构C11至C14(如图1A所示)。在形成电容器13的虚设栅极结构C11至C14时，同时地形成在主动区域OD11内的金属栅极结构G11至G14(如图1A所示)。
可透过任何合适的方法(例如，化学气相沉积、电浆辅助化学气相沉积、物理气相沉积、原子层沉积、电浆辅助原子层沉积、电化学电镀(electrochemical plating,ECP)、无电电镀(electroless plating)和/或类似的制程)来沉积用于形成虚设栅极结构C11至C14和金属栅极结构G11至G14的材料。在部分实施例中，金属层152是单层结构或多层结构，包含例如铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化钽硅(TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)等和/或其组合。
返回图2，方法M然后前进到方框S109，其中形成位在被动区域内的虚设栅极结构上的虚设栅极接触件，并且同时地形成位在主动区域内的金属栅极结构上的栅极接触件。参考图13A和图13B，在方框S108的部分实施例中，层间介电层160形成在电容器区域12上方并且跨越虚设栅极结构C11、C12、C13和C14。接下来，如图14A和图14B所示，然后在虚设栅极结构C11至C14上形成虚设栅极接触件VC11至VC14。透过使用微影、蚀刻和沉积技术同时地形成虚设栅极接触件VC11至VC14和栅极接触件VG11至VG14(如图1A所示)。例如，可以在层间介电层160上方形成图案化的遮罩，并且此图案化的遮罩可以用于蚀刻延伸穿过层间介电层160的接触开口，以暴露虚设栅极结构C11至C14以及金属栅极结构G11至G14。特别地，这些接触开口仅暴露金属栅极结构的单个区域，但是暴露电容器结构的多个分离的区域。此后，透过使用任何可接受的沉积技术(例如，化学气相沉积、原子层沉积、电浆辅助原子层沉积、电浆辅助化学气相沉积、物理气相沉积、电化学电镀、无电电镀等或其任何组合)来沉积一个或多个金属(例如，钨和铜)，以使其填充在层间介电层150中的接触开口。接下来，可以使用平坦化制程(例如，化学机械平坦化)从层间介电层150的顶表面上方去除多余的金属。所得的导电塞填充在层间介电层150的接触开口中并形成物理和电地连接至虚设栅极结构C11至C14的虚设栅极接触件VC11至VC14，以及物理和电地连接至金属栅极结构G11至G14的栅极接触件VG11至VG14。特别地，仅单个栅极接触件形成在金属栅极结构上，然而有两个虚设栅极接触件形成在虚设栅极结构上以作为电容器13的虚设栅极至虚设栅极电容。
在部分实施例中，层间介电层160可以由氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数介电材料、其他合适的材料或它们的组合制成。低介电常数介电质材料的示例包含但不限于氟化石英玻璃、掺杂碳的氧化硅、无定形氟化碳、聚对二甲苯、双苯并环丁烯或聚酰亚胺。在部分实施例中，虚设栅极接触件VC11至VC14可以由铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化硅钽(TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)等和/或它们的组合制成。
返回图2，方法M然后进行到方框S109，其中在虚设栅极接触件上方形成多条金属线和多个金属通孔，以形成具有虚设栅极接触件和虚设栅极结构的电容器。参考图15A和图15B，在方框S109的部分实施例中，层间介电层170形成在电容器区域12上方并且跨度构成虚设栅极接触件VC11至VC14。接下来，在层间介电层170中并在相应的虚设栅极接触件VC11至VC14上方形成金属线M1，以连接相应的虚设栅极接触件VC11至VC14。透过使用微影、蚀刻和沉积技术来形成金属线M1。例如，可以在层间介电层170上方形成图案化的遮罩，并且此图案化的遮罩可以用于蚀刻在层间介电层170中延伸的沟槽以暴露虚设栅极接触件VC11至VC14。此后，透过使用任何可接受的沉积技术(例如，化学气相沉积、原子层沉积、电浆辅助原子层沉积、电浆辅助化学气相沉积、物理气相沉积、电化学电镀、无电电镀等化其组合)沉积一种或多种金属(例如，钨或铜)以填充层间介电层170中的沟槽。接下来，可以使用平坦化制程(例如，化学机械平坦化)以去除层间介电层170的顶表面上方的多余的金属。剩余的金属在层间介电层170中延伸并且构成金属线M1，从而与虚设栅极接触件VC11至VC14形成物理的连接和电的连接。尽管未绘示出(为了简化和清楚起见)，在形成金属线M1的同时，在栅极接触件VG11至VG14(如图1A所示)上还形成了附加的金属线。
在部分实施例中，金属线M1可以由铜(Cu)、铝(Al)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、氮化硅钽(TaSiN)、钨(W)、氮化钨(WN)、氮化钼(MoN)等和/或它们的组合形成。
参考图16A和图16B，在层间介电层170中形成金属线M2至Mx，并且在层间介电层172中形成金属通孔VC2至VCx。在部分实施例中，层间介电层172由与层间介电层170相同的材料形成。金属线M2至Mx中的每一个可以具有与金属线M1相似的图案。层间介电层170和172、金属线M2至Mx以及金属通孔VC2至VCx由与图15A和图15B所描述的相同或相似的构造和/或材料形成。在部分实施例中，使用单镶嵌制程形成金属线M2至Mx。在部分实施例中，使用双镶嵌制程形成金属线M2至Mx和金属通孔VC2至VCx。因此，电容器13由具有虚设栅极结构C11至C14和虚设栅极接触件VC13的金属线M1至Mx和金属通孔VC2至VCx形成。
图17是绘示根据本公开的部分实施例的示例性电容器的性能比较图。图中的情况1是如图1B所示的电容器的实验数据，其中此电容器具有金属线但不具有金属通孔、虚设栅极结构和虚设栅极接触件。图中的情况2是如图1B所示的电容器的实验数据，其中此电容器具有金属线、金属通孔、虚设栅极结构和虚设栅极接触件。如图17所示，在每个累积机率中，情况2的电容器的电容大于情况1的电容器的电容。在情况1的电容器中，电容包含金属线至金属线电容。在情况2的另一个电容器中，电容包含虚设栅极至虚设栅极电容、金属线至金属线电容、通孔至通孔电容以及接触件至接触件电容。举例来说，但不限于此，包含金属通孔、虚设栅极结构和虚设栅极接触件的情况2的电容器的电容可以比不包含金属通孔、虚设栅极结构和虚设栅极接触件的情况1的电容器的电容高至少约25％。因此，此图揭示了在电容器中形成金属通孔、虚设栅极结构和虚设栅极接触件可以增加电容器的电容，从而改善集成电路的电性能。
图18绘示根据本公开的部分实施例的集成电路的俯视图。应理解，为简洁起见，在图18中并未绘示一些元件。在图18中可以采用与图1A至图1D相同或相似的结构和/或材料，并且可以省略其详细的说明。在部分实施例中，如图18所示的主动区域OD11a、金属栅极结构G11a至G14a、栅极接触件VG11a至VG14a、源极/漏极接触件MDa、源极/漏极区域S/Da、浅沟槽隔离区域110a、虚设栅极结构C11a至C14a和虚设栅极接触件VC11a至VC14a的配置和/或材料可以与如图1A至图1D所示的主动区域OD11、金属栅极结构G11至G14、栅极接触件VG11至VG14、源极/漏极接触件MD、源极/漏极区域S/D、浅沟槽隔离区域110、虚设栅极结构C11至C14和虚设栅极接触件VC11至VC14实质上相同或相当，因此相关的详细描述可以参考前述段落，在此不再赘述。
在图18中，金属栅极结构G11a至G14a沿X方向以栅极间距GP1a等距排列，并且虚设栅极结构C11a至C14a沿X方向以栅极间距CP1a等距配置。本实施例与图1A至图1D的实施例之间的区别在于，所示的栅极间距CP1a比金属栅极结构G11a至G14a的栅极间距GP1a窄。由虚设栅极结构C11a至C14a形成的虚设栅极至虚设栅极电容可以与虚设栅极结构C11a至C14a的栅极间距CP1a相关，因此可以根据期望的电容器13a的电容来选择栅极间距CP1a。
图19绘示根据本公开的部分实施例的集成电路的俯视图。应理解，为简洁起见，在图19中未绘示一些元件。在图19中可以采用与图1A至图1D相同或相似的结构和/或材料，并且可以省略其详细的说明。在部分实施例中，如图19所示的主动区域OD11b、金属栅极结构G11b至G14b、栅极接触件VG11b至VG14b、源极/漏极接触件MDb、源极/漏极区域S/Db、浅沟槽隔离区域110b、虚设栅极结构C11b至C14b和虚设栅极接触件VC11b至VC14b的配置和/或材料可以与如图1A至图1D所示的主动区域OD11、金属栅极结构G11至G14、栅极接触件VG11至VG14、源极/漏极接触件MD、源极/漏极区域S/D、浅沟槽隔离区域110、虚设栅极结构C11至C14和虚设栅极接触件VC11至VC14实质上相同或相当，因此相关的详细描述可以参考前述段落，在此不再赘述。
在图19中，金属栅极结构G11b至G14b沿X方向以栅极间距GP1b等距配置，并且虚设栅极结构C11b至C14b沿X方向以栅极间距CP1b等距配置。本实施例与图1A至图1D的实施例之间的不同之处在于，所示的栅极间距CP1b宽于金属栅极结构G11b至G14b的栅极间距GP1b。由虚设栅极结构C11b至C14b形成的虚设栅极至虚设栅极电容可以与虚设栅极结构C11b至C14b的栅极间距CP1b相关，因此可以根据电容器13b的期望的电容来选择栅极间距CP1b。
图20绘示根据本公开的部分实施例的集成电路的俯视图。应理解，为简洁起见，在图20中未绘示一些元件。在图20中可以采用与图1A至图1D相同的结构，并且可以省略详细的说明。在部分实施例中，如图20所示的主动区域OD11c、金属栅极结构G11c至G14c、栅极接触件VG11c至VG14c、源极/漏极接触件MDc、源极/漏极区域S/Dc、浅沟槽隔离区域110c、虚设栅极结构C11c至C14c和虚设栅极接触件VC11c至VC14c的配置和/或材料可以与如图1A至图1D所示的主动区域OD11、金属栅极结构G11至G14、栅极接触件VG11至VG14、源极/漏极接触件MD、源极/漏极区域S/D、浅沟槽隔离区域110、虚设栅极结构C11至C14和虚设栅极接触件VC11至VC14实质上相同或相当，因此相关的详细描述可以参考前述段落，在此不再赘述。
在图20中，金属栅极结构G11c至G14c中的每一个都具有在X方向上测量的栅极宽度W11c，并且虚设栅极结构C11c至C14c中的每一个都具有在X方向上测量的电容器宽度W12c。本实施例与图1A至图1D的实施例之间的不同之处在于，虚设栅极结构C11c至C14c的电容器宽度W12c比金属栅极结构G11b至G14b的栅极宽度W11c宽。由虚设栅极结构C11c至C14c形成的虚设栅极至虚设栅极电容可以与虚设栅极结构C11c至C14c的电容器宽度W12c相关，因此可以根据电容器13c的期望的电容来选择电容器宽度W12c。
图21是根据部分实施例的电子设计自动化(electronic design automation,EDA)系统1600的示意图。根据部分实施例，例如，使用电子设计自动化系统1600执行本公开所述的生成设计布局(例如，具有如上述根据一个或多个实施例讨论的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)的方法。在部分实施例中，电子设计自动化系统1600是能够执行自动布局布线操作的通用型计算机装置。电子设计自动化系统1600包含硬体处理器1602和非暂态、计算机可读储存媒体1604。除其他之外，计算机可读储存媒体1604被编码(即，储存)一组可执行指令1606、设计布局1607、设计规则检查(design rule check,DRC)平台1609或用于执行指令集的任何中间数据。每个设计布局1607包含集成晶片的图形表示(例如，GSII文件)。每个设计规则检查平台1609包含特定于为制造设计布局1607而选择的半导体制程的设计规则的列表。由硬体处理器1602执行的指令1606、设计布局1607和设计规则检查平台1609(至少部分地)表示电子设计自动化工具，其实现根据一个或多个本文描述的方法的一部分或全部(以下简称为所提到的制程和/或方法)。
处理器1602透过总线16016电耦合到计算机可读储存媒体1604。处理器1602也透过总线16016电耦合到输入/输出(I/O)接口1610。网络接口1612也透过总线1608电耦合到处理器1602。网络接口1612连接到网络1614，使得处理器1602和计算机可读储存媒体1604能够经由网络1614连接到外部元件。将处理器1602配置为执行编码在计算机可读储存媒体1604中的指令1606，以使电子设计自动化系统1600可用于执行所提到的制程和/或方法的一部分或全部。在一个或多个实施例中，处理器1602是中央处理单元(central processingunit,CPU)、多处理器、分散式处理系统、特定应用集成电路(application specificintegrated circuit,ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读储存媒体1604是电的、磁的、光的、电磁的、红外的和/或半导体的系统(或装置或设备)。例如，计算机可读储存媒体1604包含半导体或固态记忆体、磁带、可移动计算机磁片、随机存取记忆体(random access memory,RAM)、只读记忆体(read-only memory,ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读储存媒体1604包含只读光盘记忆体(compact disk-read only memory,CD-ROM)、光盘读/写(CD-R/W)和/或数字影音光盘(digital video disc,DVD)。
在一个或多个实施例中，计算机可读储存媒体1604储存指令1606、设计布局1607(例如，具有如前所述的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)并且将设计规则检查平台1609配置为使电子设计自动化系统1600(其中这种执行至少部分地表示电子设计自动化工具)可用于执行部分或所有提到的制程和/或方法。在一个或多个实施例中，计算机可读储存媒体1604还储存有助于执行所提到的制程和/或方法的一部分或全部的讯息。
电子设计自动化系统1600包含I/O接口1610。I/O接口1610耦合到外部电路。在一个或多个实施例中，I/O接口1610包含键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或游标方向键，以将讯息和指令传达给处理器1602。
电子设计自动化系统1600还包含耦合到处理器1602的网络接口1612。网络接口1612允许电子设计自动化系统1600与网络1614通讯，其中一个或多个其他的计算机系统连接到此网络1614。网络接口1612包括无线网络接口(例如，蓝牙(BLUETOOTH)、无线网络(WIFI)、全球互通微波存取(WIMAX)、通用封包无线服务(GPRS)或宽频分码多重进接(WCDMA))；或有线网络接口(例如，乙太网络(ETHERNET)、通用序列总线(USB)或IEEE-1388)。在一个或多个实施例中，在两个或更多个电子设计自动化系统1600中执行所述过程和/或方法的一部分或全部。
将电子设计自动化系统1600配置为透过I/O接口1610接收信息。透过I/O接口1610接收的信息包含指令、数据、设计规则、标准元件库和/或其他参数中的一个或多个，以供处理器1602处理。讯息经总线1608传输到处理器1602。将电子设计自动化系统1600配置为透过I/O接口1610接收与使用者界面(user interface,UI)1616有关的讯息。此讯息储存在计算机可读储媒体1604中作为使用者界面1616。
在图21中还绘示与电子设计自动化系统1600相关联的制造工具。例如，遮罩室1630透过例如网络1614从电子设计自动化系统1600接收设计布局，并且遮罩室1630具有遮罩制造工具1632(例如，遮罩写入器)，以制造依据电子设计自动化系统1600产生的设计布局制造一个或多个光罩(例如，用于制造例如具有如上所述的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局的光罩)。集成电路制造厂1620可以连接到遮罩室1630和电子设计自动化系统1600(例如，网络1614)。集成电路制造厂1620包含使用由遮罩室1630制造的光罩以制造集成电路晶片(例如，具有如上述的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)。作为示例而非限制，集成电路制造工具1622包含用于制造集成电路晶片的一个或多个集群工具。群集工具可以是多反应室型复合设备，其包含在其中心处插入有晶片处理机器人的多面体传输室、定位在多面体传输室的每个壁面上多个处理室(例如，化学气相沉积室、物理气相沉积室、蚀刻室、退火室等)；以及安装在传输室的另一壁面上的负载锁定室。
图22是根据部分实施例的集成电路制造系统1700以及与其相关联的集成电路制造流程的框图。在部分实施例中，基于一种或多种设计布局(例如，具有如上所述的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)，使用制造系统1700来制造一个或多个光罩和一个或多个集成电路。
在图22中，集成电路制造系统1700包含在设计、开发和制造周期中和/或与制造集成电路1760有关的服务彼此交互的实体(例如，设计室1720、遮罩室1730和制造厂1750)。集成电路制造系统1700中的实体透过通讯网络连接。在部分实施例中，通讯网络是单个网络。在部分实施例中，通讯网络是各种不同的网络(例如，企业内部网和互联网络)。此通讯网络包含有线和/或无线通讯频道。每个实体与一个或多个其他实体进行交互，并向一个或多个其他实体提供服务和/或从其中一个或多个其他实体接收服务。在部分实施例中，设计室1720、遮罩室1730和制造厂1750中的两个或更多个由单个较大的公司拥有。在部分实施例中，设计室1720、遮罩室1730和制造厂1750中的两个或更多个在公共设施中共存并使用公共资源。
设计室(或设计团队)1720生成设计布局1722(例如，具有如上讨论的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)。设计布局1722包含设计用于集成电路1760(具有如上讨论的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500)的各种几何图案。几何图案对应于构成要制造的集成电路1760的各种元件的金属、氧化物或半导体层的图案。各个层组合以形成各种装置特征。例如，设计布局1722的一部分包含各种电路特征(例如，将要在半导体晶片上形成的主动区域、被动区域、功能性栅极结构、虚设栅极结构、栅极接触件、虚设栅极接触件、源极/漏极接触件和/或金属线)。设计室1720实施适当的设计过程以形成设计布局1722。设计过程包含逻辑设计、实体设计(physical design)或布局和布线中的一个或多个。设计布局1722呈现在一个或多个数据文件中，此数据文件具有几何图案的讯息和各种网络的网表。例如，设计布局1722可以以GDSII文件格式或DFII文件格式表达。
遮罩室1730包含遮罩数据准备1732和遮罩制造1744。遮罩室1730使用设计布局1722(例如，如上文所讨论的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400或1500的布局)以制造一个或多个光罩1745，以根据设计布局1722来制造集成电路1760的各个层。遮罩室1730执行遮罩数据准备1732，其中将设计布局1722转换成代表性数据文件(representative data file,RDF)。遮罩数据准备1732提供代表性数据文件给遮罩制造1744。遮罩制造1744包含遮罩写入器。遮罩写入器将代表性数据文件转换为基板(例如，光罩(遮罩版)1745)上的图像。设计布局1722由遮罩数据准备1732操纵，以符合遮罩写入器的特定特性和/或制造厂1750的规则。图22中，将遮罩数据准备1732和遮罩制造1744绘示为单独的元件。在部分实施例中，遮罩数据准备1732和遮罩制造1744可以被统称为遮罩数据准备。
在部分实施例中，遮罩数据准备1732包括光学邻近修正(optical proximitycorrection,OPC)，其使用微影增强技术来补偿图像误差(例如，可能由绕射、干涉或其他制程结果等引起的图像误差)。光学邻近修正调整设计布局722。在部分实施例中，遮罩数据准备17322包括其他解析度增强技术(resolution enhancement techniques,RET)(例如，离轴照明、次解析度辅助功能、相位移遮罩、其他合适的技术等或其组合)。在部分实施例中，还使用反向微影技术(inverse lithography technology,ILT)，其将光学邻近修正视为反成像问题。
在部分实施例中，遮罩数据准备1732包括遮罩规则检查器(mask rule checker,MRC)，此遮罩规则检查器使用一组遮罩创建规则来检查已经在光学邻近修正中进行过处理的设计布局1722，此遮罩创建规则包含某些几何和/或连接性限制以确保足够的裕度，以解决半导体制造制程中的变异性等问题。在部分实施例中，遮罩规则检查器修改设计布局1722以补偿在遮罩制造1744期间的限制，其可以撤消由光学邻近修正执行的部分的修改以满足遮罩创建规则。
在部分实施例中，遮罩数据准备1732包括微影制程检查(lithography processchecking,LPC)，其模拟将由制造厂1750执行以制造集成电路1760的制程。微影制程检查基于设计布局1722来模拟此制程，以创建模拟的制造的集成电路(例如，集成电路1760)。微影制程检查模拟中的制程参数可以包括与集成电路制造周期的各种制程相关的参数、与用于制造集成电路的工具相关的参数和/或与制造过程的其他方面相关的参数。微影制程检查考虑了各种因素(例如，空间影像对比度(aerial image contrast)、焦距深度(depth offocus,DOF)、遮罩误差增强因素(mask error enhancement factor,MEEF)和其他合适的因素等或其组合)。在部分实施例中，在微影制程检查已经建立了模拟的制造装置之后，如果模拟的装置在形状上不够接近以满足设计规则，则重复光学邻近修正和/或遮罩规则检查器以进一步完善设计布局1722。
在遮罩数据准备1732之后以及在遮罩制造1744期间，基于设计布局1722制造光罩1745或一组光罩1745。在部分实施例中，遮罩制造1744包括基于设计布局1722执行的一个或多个微影曝光。在部分实施例中，基于设计布局1722，使用电子束(e-beam)或多个电子束的机制在光罩1745上形成图案。可以使用各种技术形成光罩1745。在部分实施例中，使用二进制技术形成光罩1745。在部分实施例中，遮罩图案包括不透明区域和透明区域。用于曝光已经涂覆在晶片上的辐射敏感材料层(例如，光阻)的辐射束(例如，紫外线(UV)束)被不透明区域阻挡并且穿透过透明区域。在一个示例中，光罩1745的二元遮罩版本包括透明基板(例如，熔融石英)和涂覆在二元遮罩的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相位移技术形成光罩1745。在光罩1745的相位移遮罩(phase shift mask,PSM)版本中，形成在相位移遮罩上的图案中的各种特征被配置为具有适当的相差以增强解析度和成像品质。在各种示例中，相位移遮罩可以是衰减式相位移遮罩或交替式相位移遮罩。由遮罩制造1744产生的光罩可用于多种制程中。例如，可在离子布植制程中使用这种遮罩以在半导体晶片1753中形成各种掺杂区域，可在蚀刻制程中使用这种遮罩以在半导体晶片1753中形成各种蚀刻区域，和/或可在其他合适的制程中使用这种遮罩。
制造厂1750包括晶片制造1752。制造厂1750是包括一个或多个用于制造各种不同的集成电路产品的制造设备的制造企业。在部分实施例中，制造厂1750是半导体代工厂。例如，可能有一个制造厂用于多个集成电路产品的前段制程(front-end-of-line,FEOL)，而第二个制造厂可以为集成电路产品的互连和封装提供后段制程(back-end-of-line,BEOL)，并且第三个制造厂可以为代工厂提供其他服务。
制造厂1750使用由遮罩室1730制造的光罩1745来制造集成电路1760。因此，制造厂1750至少间接地使用设计布局1722(例如，具有如上所述的电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400和/或1500的布局)来制造集成电路1760。在部分实施例中，制造厂1750使用光罩1745制造晶片1753以形成集成电路1760。在部分实施例中，装置制造包括至少间接地基于设计布局1722执行一次或多次微影曝光。
基于以上讨论，可以看出本公开提供了益处。然而，应当理解，其他实施例可以提供附加的益处，并且在本文中不必公开所有益处，并且对于所有实施例都不需要特定的益处。
本公开的电容器包含多个导电堆叠。这些导电堆叠在浅沟槽隔离区域上平行配置并且透过介电质介质彼此分开，这又允许在任何相邻的两个导电堆叠中存在电容。更详细地，平行配置并且彼此电隔离的任何两个相邻的导电堆叠形成电容器。在本公开中，电容器的每个导电堆叠包含沿着浅沟槽隔离区域的顶表面延伸的虚设栅极结构，位在虚设栅极结构上的多个虚设栅极接触件，在虚设栅极接触件上方延伸的多条金属线，以及连接在金属线之间的多个金属通孔。因此，本公开的一个益处在于，本公开的电容器的电容至少包含虚设栅极至虚设栅极电容、金属线至金属线电容、通孔至通孔电容和接触件至接触件电容。因此，可以增加由本公开的平行导电堆叠产生的电容器的电容。
本公开的另一个益处是，在被动区域上的电容器的虚设栅极结构和虚设栅极接触件与在主动区域上的金属栅极结构和栅极接触件同时形成，因此电容器的虚设栅极结构和虚设栅极接触件的形成无需使用额外的制程，因此不需要额外的成本。
在部分实施例中，集成电路结构包含半导体基材、浅沟槽隔离区域和电容器。浅沟槽隔离区域嵌入在半导体基材中。电容器包含第一导电堆叠和第二导电堆叠。第一导电堆叠包含完全地设置在浅沟槽隔离区域内的第一虚设栅极条以及位在第一金属电容器条上的多个第一金属虚设栅极接触件。第二导电堆叠包含完全地设置在浅沟槽隔离区域内并且与第一虚设栅极条平行地延伸的第二虚设栅极条，以及位在第二虚设栅极条上的多个第二虚设栅极接触件，其中，第一导电堆叠与第二导电堆叠是电隔离的。在部分实施例中，第一虚设栅极条和第二虚设栅极条中的每一个均包含一高介电常数介电层和在高介电常数介电层上方的一金属结构。在部分实施例中，电容器还包含：一第一金属线，在第一虚设栅极条上延伸并与第一虚设栅极条平行；以及一第二金属线，以与第一金属线相同的一水平高度在第二虚设栅极条上延伸并与第二虚设栅极条平行。在部分实施例中，电容器还包含：多个第一金属通孔，位在第一金属线上；以及多个第二金属通孔，位在第二金属线上。在部分实施例中，第一金属线与第一虚设栅极条重叠，并且第二金属线与第二虚设栅极条重叠。在部分实施例中，集成电路结构还包含一间隔物，横向地围绕第一虚设栅极条和第二虚设栅极条中的每一个。在部分实施例中，集成电路结构还包含一衬垫，沿着浅沟槽隔离结构的顶表面和间隔物的一侧壁延伸。在部分实施例中，多个第一虚设栅极接触件中的一个在与第一虚设栅极条的一长度方向垂直的一方向上与多个第二虚设栅极接触件中的一个对齐。在部分实施例中，第一虚设栅极条与第二虚设栅极条间隔开。在部分实施例中，集成电路结构还包含一第三虚设栅极条，完全地设置在浅沟槽隔离区域内并延伸平行于第一虚设栅极条，其中，第二虚设栅极条横向地位于第一虚设栅极条和第三虚设栅极条之间。
在部分实施例中，集成电路结构包含半导体基材、浅沟槽隔离结构、电容器和多个金属栅极条。浅沟槽隔离结构嵌入在半导体基材中以在半导体基材中定义主动区域。电容器包含从浅沟槽隔离结构向上延伸并且配置在第一行中的多个导电堆叠，其中多个导电堆叠中的每一个均包含沿着浅沟槽隔离结构的顶表面延伸的虚设栅极条。金属栅极条配置在主动区域上方的第二行中，其中虚设栅极条具有与多个导电堆叠的多个金属栅极条相同的材料组成。在部分实施例中，多个金属栅极条中的每一个均包含一第一金属层，并且多个导电堆叠中的每个多个虚设栅极条均包含由与第一金属层相同的一材料形成的一第二金属层。在部分实施例中，多个金属栅极条中的每一个均包含一第一高介电常数介电层，并且多个导电堆叠中的每个多个虚设栅极条均包含由与第一高介电常数介电层相同的一材料形成的一第二高介电常数栅极介电层。在部分实施例中，集成电路结构还包含：多个第一虚设栅极接触件，位在多个导电堆叠的多个虚设栅极条中的一第一个上；以及多个第二虚设栅极接触件，位在多个导电堆叠的多个虚设栅极条中的一第二个上。在部分实施例中，集成电路结构还包含：一对电容器线，在多个导电堆叠的多个虚设栅极条的一第一个和一第二个上方延伸；多个第一电容器通孔，位在多个虚设栅极条中的第一个上；以及多个第二电容器通孔，位在多个虚设栅极条中的第二个上。在部分实施例中，多个金属栅极条以一第一栅极间距配置，并且多个导电堆叠的多个虚设栅极条以实质上等于第一栅极间距的一第二栅极间距配置。在部分实施例中，多个金属栅极条中的每一个的一宽度实质上等于多个导电堆叠中的每个多个虚设栅极条的一宽度。
在部分实施例中，一种方法包含在半导体基材中形成浅沟槽隔离区域以在半导体基材中定义主动区域；在主动区域中形成第一牺牲栅极结构，在浅沟槽隔离区域中形成第二牺牲栅极结构；将第一牺牲栅极结构替换为金属栅极结构，将第二牺牲栅极结构替换为虚设栅极结构；在金属栅极结构和虚设栅极结构上形成层间介电层；蚀刻层间介电层以在层间介电层中形成接触开口，其中，接触开口仅暴露出金属栅极结构的一个区域，但是暴露出虚设栅极结构的多个区域；以及将金属材料沉积到接触开口中以在金属栅极结构上方形成栅极接触件，并在虚设栅极结构上方形成多个虚设栅极接触件。在部分实施例中，电路结构的形成的方法，还包含：形成一金属线于虚设栅极结构的一长度方向上，金属线在多个虚设栅极接触件上并延伸超过多个虚设栅极接触件。在部分实施例中，电路结构的形成的方法，还包含：形成多个金属通孔于金属线上。
前述概述了几个实施例的特征，使得本领域具普通知识者可以更好地理解本公开的各方面。本领域具普通知识者应当理解，他们可以容易地将本公开作为设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的益处。本领域具普通知识者还应该理解，这样的等效构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在这里进行各种改变、替换和变更。

Claims (10)

1.一种集成电路结构，其特征在于，包含：
一半导体基材；
一浅沟槽隔离区域，在该半导体基材中；以及
一电容器，包含：
一第一导电堆叠，包含一第一虚设栅极条和多个第一虚设栅极接触件，该第一虚设栅极条完全地设置在该浅沟槽隔离区域内，而所述多个第一虚设栅极接触件位在该第一虚设栅极条上；以及
一第二导电堆叠，包含一第二虚设栅极条和多个第二虚设栅极接触件，该第二虚设栅极条完全地设置在该浅沟槽隔离区域内并延伸平行于该第一虚设栅极条，而所述多个第二虚设栅极接触件位在该第二虚设栅极条上，其中该第一导电堆叠与该第二导电堆叠电隔离。
2.根据权利要求1所述的集成电路结构，其特征在于，该第一虚设栅极条和该第二虚设栅极条中的每一个均包含一高介电常数介电层和在该高介电常数介电层上方的一金属结构。
3.根据权利要求1所述的集成电路结构，其特征在于，该电容器还包含：
一第一金属线，在该第一虚设栅极条上延伸并与该第一虚设栅极条平行；以及
一第二金属线，以与该第一金属线相同的一水平高度在该第二虚设栅极条上延伸并与该第二虚设栅极条平行。
4.根据权利要求3所述的集成电路结构，其特征在于，该电容器还包含：
多个第一金属通孔，位在该第一金属线上；以及
多个第二金属通孔，位在该第二金属线上。
5.根据权利要求1所述的集成电路结构，其特征在于，还包含一间隔物，横向地围绕该第一虚设栅极条和该第二虚设栅极条中的每一个。
6.一种集成电路结构，其特征在于，包含：
一半导体基材；
一浅沟槽隔离结构，嵌入该半导体基材中，以在该半导体基材中定义一主动区域；
一电容器，包含从该浅沟槽隔离结构向上延伸并配置在一第一行中的多个导电堆叠，其中，所述多个导电堆叠中的每一个均包含沿着该浅沟槽隔离结构的一顶表面延伸的一虚设栅极条；以及
多个金属栅极条，在该主动区域上配置在一第二行，其中所述多个虚设栅极条具有与所述多个导电堆叠的所述多个金属栅极条相同的一材料成分。
7.根据权利要求6所述的集成电路结构，其特征在于，所述多个金属栅极条中的每一个均包含一第一金属层，并且所述多个导电堆叠中的每个所述多个虚设栅极条均包含由与该第一金属层相同的一材料形成的一第二金属层。
8.根据权利要求6所述的集成电路结构，其特征在于，所述多个金属栅极条中的每一个均包含一第一高介电常数介电层，并且所述多个导电堆叠中的每个所述多个虚设栅极条均包含由与该第一高介电常数介电层相同的一材料形成的一第二高介电常数栅极介电层。
9.一种集成电路结构的形成方法，其特征在于，包含：
形成一浅沟槽隔离区域于一半导体基材中，以在该半导体基材中定义一主动区域；
形成一第一牺牲栅极结构于该主动区域中，并形成一第二牺牲栅极结构于该浅沟槽隔离区域中；
将该第一牺牲栅极结构替换为一金属栅极结构，并将该第二牺牲栅极结构替换为一虚设栅极结构；
形成一层间介电层于该金属栅极结构和该虚设栅极结构上；
蚀刻该层间介电层以在该层间介电层中形成多个接触开口，其中所述多个接触开口暴露出该金属栅极结构的一区域，然而暴露出该虚设栅极结构的多个区域；以及
将一金属材料沉积到所述多个接触开口中以在该金属栅极结构上形成一栅极接触件，并在该虚设栅极结构上形成多个虚设栅极接触件。
10.根据权利要求9所述的集成电路结构的形成的方法，其特征在于，还包含：
形成一金属线于该虚设栅极结构的一长度方向上，该金属线在所述多个虚设栅极接触件上并延伸超过所述多个虚设栅极接触件。
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