CN115116522A - 非易失性半导体存储装置 - Google Patents

Abstract

本发明的一实施方式提供一种在编程动作中抑制存储器串的误动作的非易失性半导体存储装置。一实施方式的非易失性半导体存储装置具有：第1位线，设置在与第1方向交叉的第2方向上，且沿第2方向延伸；第2位线，设置在第1方向上第1位线的相反侧，且沿第2方向延伸；第1源极线，设置在与第1方向及第2方向交叉的第3方向上，且沿第3方向延伸；第2源极线，设置在第1方向上第1源极线的相反侧；第1半导体层及第2半导体层，沿第1方向延伸；第1存储器串，设置在第1半导体层的第1侧；第2存储器串，设置在与第1半导体层的第1侧为相反侧的第2侧；第3存储器串，设置在第2半导体层的第1侧，且与第1存储器串对向设置；及第4存储器串，设置在与第2半导体层的第1侧为相反侧的第2侧。

Description

非易失性半导体存储装置

相关申请

本申请享有以日本专利申请2021-49290号(申请日：2021年3月23日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本公开的一实施方式涉及一种非易失性半导体存储装置。

背景技术

作为非易失性半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

本发明的一实施方式提供一种在编程动作中抑制存储器串的误动作的非易失性半导体存储装置。

一实施方式的非易失性半导体存储装置具有：第1位线，沿与第1方向交叉的第2方向延伸；第2位线，与所述第1位线平行地设置在所述第1方向上所述第1位线的相反侧，且沿所述第2方向延伸；第1源极线，设置在与所述第1方向及所述第2方向交叉的第3方向上，且沿所述第3方向延伸；第2源极线，与所述第1源极线平行地设置在所述第1方向上所述第1源极线的相反侧，且沿所述第3方向延伸；第1半导体层，沿所述第1方向延伸；第2半导体层，与所述第1半导体层平行地设置在所述第2方向上，且沿所述第1方向延伸；第1存储器串，设置在所述第1半导体层的第1侧，且包含与所述第1位线连接的第1选择晶体管、与所述第1源极线连接的第2选择晶体管、及连接在所述第1选择晶体管与所述第2选择晶体管之间的多个第1存储单元晶体管；第2存储器串，设置在相对于所述第1半导体层与所述第1半导体层的第1侧为相反侧的第2侧，且包含与所述第1位线连接的第3选择晶体管、与所述第1源极线连接的第4选择晶体管、及连接在所述第3选择晶体管与所述第4选择晶体管之间的多个第2存储单元晶体管；第3存储器串，设置在所述第2半导体层的第1侧，且与所述第1存储器串对向设置，包含与所述第2位线连接的第5选择晶体管、与所述第2源极线连接的第6选择晶体管、及连接在所述第5选择晶体管与所述第6选择晶体管之间的多个第3存储单元晶体管；第4存储器串，设置在所述第2半导体层的与第1侧为相反侧的第2侧，且包含与所述第2位线连接的第7选择晶体管、与所述第2源极线连接的第8选择晶体管、及连接在所述第7选择晶体管与所述第8选择晶体管之间的多个第4存储单元晶体管；第1选择栅极线，电连接于所述第1选择晶体管的栅极电极及所述第6选择晶体管的栅极电极；及第2选择栅极线，电连接于所述第2选择晶体管的栅极电极及所述第5选择晶体管的栅极电极。

附图说明

图1是表示包含一实施方式的非易失性半导体存储装置的存储器系统的构成的框图。

图2是表示一实施方式的非易失性半导体存储装置所具备的存储单元阵列的电路构成的电路图。

图3是表示一实施方式的非易失性半导体存储装置所具备的存储单元阵列的构成的图。

图4是表示一实施方式的非易失性半导体存储装置所具备的选择栅极线、位线、源极线、选择晶体管及存储单元晶体管的平面布局的图。

图5是表示一实施方式的非易失性半导体存储装置所具备的选择栅极线、位线、源极线、选择晶体管及存储单元晶体管的平面布局的图。

图6是图4所示的非易失性半导体存储装置的A1-A2切断部剖面图。

图7是表示图4所示的非易失性半导体存储装置所具备的选择栅极线、位线、源极线的构成的图。

图8是表示一实施方式的半导体存储装置中的写入动作的时序图的图。

图9是表示一实施方式的非易失性半导体存储装置所具备的感测放大器组件的电路构成的一例的电路图。

图10是表示一实施方式的存储单元晶体管的阈值分布的一例的阈值分布图。

图11是用来说明一实施方式的非易失性半导体存储装置所具备的感测放大器模块的动作的图。

图12是用来说明一实施方式的非易失性半导体存储装置所具备的感测放大器模块的动作的图。

图13是用来说明一实施方式的非易失性半导体存储装置所具备的感测放大器模块的动作的图。

图14是用来说明一实施方式的非易失性半导体存储装置的验证动作的一例的图。

图15是用来说明一实施方式的非易失性半导体存储装置的编程动作的一例的图。

图16是用来说明一实施方式的非易失性半导体存储装置的编程动作的一例的图。

具体实施方式

以下，参照附图对实施方式进行说明。此外，在以下的说明中，对具有相同或类似的功能及构成的构成要素标注共通的参照符号。在将具有共通的参照符号的多个构成要素加以区分的情况下，对该共通的参照符号附加后缀(例如，字母的大写字母或小写字母)而加以区分。

在以下的说明中，一实施方式的非易失性半导体存储装置例如是三维NAND型闪速存储器。更具体来说，是存储器串及位线沿水平方向延伸且源极线沿垂直方向延伸的三维NAND型闪速存储器。

＜第1实施方式＞

＜1.构成例＞

＜1-1.存储器系统的构成＞

图1是表示包含一实施方式的非易失性半导体存储装置1的存储器系统3的构成的一例的框图。包含一实施方式的非易失性半导体存储装置1的存储器系统3的构成并不限定于图1所示的构成。

如图1所示，存储器系统3包含非易失性半导体存储装置1及外部控制器2。存储器系统3例如是SSD(solid state drive，固态驱动器)、SDTM(Secure Digital TouchMemory，安全数字接触式存储)卡之类的存储卡等。存储器系统3也可以包含主机设备(省略图示)。外部控制器2控制非易失性半导体存储装置1的写入动作、读出动作及抹除动作。

＜1-2.非易失性半导体存储装置的构成＞

如图1所示，非易失性半导体存储装置1包含输入输出电路10、逻辑控制电路11、状态寄存器12、地址寄存器13、指令寄存器14、定序器15、就绪/忙碌电路16、电压产生电路17、存储单元阵列18、行解码器19、感测放大器模块20、数据寄存器21及列解码器22。

输入输出电路10控制从外部控制器2输入(接收)信号DQ及对外部控制器2输出(发送)信号DQ。信号DQ包含例如数据DAT、地址ADD及指令CMD。更具体来说，输入输出电路10将从外部控制器2接收到的数据DAT发送到数据寄存器21，将从外部控制器2接收到的地址ADD发送到地址寄存器13，并将从外部控制器2接收到的指令CMD发送到指令寄存器14。另外，输入输出电路10将从状态寄存器12接收到的状态信息STS、从数据寄存器21接收到的数据DAT、及从地址寄存器13接收到的地址ADD等发送到外部控制器2。

逻辑控制电路11从外部控制器2接收各种控制信号。逻辑控制电路11根据所接收到的控制信号来控制输入输出电路10及定序器15。

状态寄存器12例如暂时保存写入动作、读出动作及抹除动作中的状态信息STS，并向外部控制器2通知各动作是否已正常结束。

地址寄存器13暂时保存所接收到的地址ADD。地址寄存器13将行地址RADD传输到行解码器19，并将列地址CADD传输到列解码器22。

指令寄存器14暂时保存所接收到的指令CMD，并传输到定序器15。

定序器15控制非易失性半导体存储装置1整体的动作。更具体来说，定序器15根据所接收到的指令CMD，例如控制状态寄存器12、就绪/忙碌电路16、电压产生电路17、行解码器19、感测放大器模块20、数据寄存器21及列解码器22等，执行写入动作、读出动作及抹除动作等。在一实施方式中，定序器15有时称为“控制器”。

就绪/忙碌电路16根据定序器15的动作状况，将就绪/忙碌信号RBn发送到外部控制器2。

电压产生电路17根据定序器15的控制，产生写入动作、读出动作及抹除动作所需的电压，并将所产生的电压供给至例如存储单元阵列18、行解码器19及感测放大器模块20等。行解码器19及感测放大器模块20将从电压产生电路17供给的电压施加到存储单元阵列18内的存储单元晶体管。

存储单元阵列18具备包含与行及列建立对应的多个非易失性的存储单元晶体管(以下，也记载为“存储单元”)的多个块BLK(BLK0～BLK3、…)。各块BLK包含多个串组件SU(SU0、SU1、SU2、…)。此处，存储单元阵列18内的块BLK的个数、块BLK内的串组件SU的个数为任意。关于存储单元阵列18的详情，将在下文进行叙述。

行解码器19对行地址RADD进行解码。行解码器19基于解码结果，对存储单元阵列18施加所需电压。

感测放大器模块20在读出动作时，感测从存储单元阵列18读出的数据(阈值电压)，并将感测后读出的数据发送到数据寄存器21。另外，感测放大器模块20在写入动作时，将写入数据发送到存储单元阵列18。

数据寄存器21具备多个锁存电路。锁存电路暂时保存写入数据或读出数据。

列解码器22例如在写入动作、读出动作及抹除动作时，对列地址CADD进行解码，并根据解码结果选择数据寄存器21内的锁存电路。

＜2.存储单元阵列的构成＞

图2是表示存储单元阵列18的一例的电路图。图3是表示存储单元阵列18的构成的一例的图。图2及图3所示的存储单元阵列18的构成是一例，一实施方式的存储单元阵列18的构成并不限定于图2及图3所示的构成。有时省略与图1相同或类似的构成的说明。

如上所述，存储单元阵列18(图1)包含多个块BLK(图1)，各块BLK包含多个串组件SU(图1)，各串组件SU包含沿Z方向排列的多个存储器串MSI或沿Z方向排列的多个存储器串MSO。换句话说，本实施方式中的各串组件SU沿着Z方向定义。在Z方向上的某个位置处对应的存储器串MSI及存储器串MSO构成存储器组MG(存储器串对)。

如图2所示，1个存储器组MG包含2个存储器串MSI及MSO。2个存储器串MSI及MSO分别具有串联地电连接的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4。存储器串MSI与存储器串MSO设置成彼此相对(对向)。此处，存储器串MSI中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4也可以从与存储器串MSO中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4一一对应地彼此相对(对向)的位置在X方向(第1方向、图4)上偏移而设置。在该情况下，存储器串MSI中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4与存储器串MSO中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4的配置是称为所谓错位配置的配置。

在一实施方式的非易失性半导体存储装置1中，在位线BL侧设置2个选择晶体管(选择晶体管ST1及选择晶体管ST2)。另外，在源极线CELSRC侧设置2个选择晶体管(选择晶体管ST3及选择晶体管ST4)。一实施方式的非易失性半导体存储装置1中的选择晶体管的构成并不限定于图2及图3所示的构成。例如，设置在位线BL侧的选择晶体管可以是选择晶体管ST1或选择晶体管ST2，设置在源极线CELSRC侧的选择晶体管可以是选择晶体管ST3或选择晶体管ST4。在一实施方式的非易失性半导体存储装置1中，可以通过使选择晶体管的个数减少而缩小存储单元阵列18的面积。

在一实施方式的非易失性半导体存储装置1的存储单元阵列18中，如图2所示，同一个存储器组MG内的2个存储器串MSI及MSO连接于同一条位线BL及同一条源极线CELSRC。位线BL沿Y方向(第2方向、图3)延伸。在一实施方式中，X方向(第1方向)与Y方向(第2方向)交叉，Z方向(第3方向)与X方向及Y方向交叉。

另外，偶数位线BL(even)与奇数位线BL(odd)设置成彼此相对(对向)。例如，偶数位线BL(even)与奇数位线BL(odd)设置成在X方向(第1方向、图3)上彼此相对(对向)。

如图2所示，与位线BL同样地，经由MG连接于偶数位线BL(even)的源极线CELSRC与经由MG连接于奇数位线BL(odd)的源极线CELSRC设置成彼此相对(对向)。例如，对应偶数位线BL(even)的源极线CELSRC与对应奇数位线BL(odd)的源极线CELSRC设置成在X方向(第1方向、图3)上彼此相对(对向)。

另外，对应偶数位线BL(even)的源极线CELSRC在X方向上设置在奇数位线BL(odd)侧，对应奇数位线BL(odd)的源极线CELSRC在X方向上设置在偶数位线BL(even)侧。

在一实施方式的非易失性半导体存储装置1中，电连接于偶数位线BL(even)的存储器组MG称为存储器组MGe，电连接于奇数位线BL(odd)的存储器组MG称为存储器组MGo。另外，存储器组MGe中包含的存储器串MS称为存储器串MSIe及MSOe，另外，存储器组MGo中包含的存储器串MS称为存储器串MSIo及MSOo。

存储器组MGe与存储器组MGo邻接设置。另外，存储器组MGe与存储器组MGo设置成例如在Y方向(第2方向、图3)上大致对称或对称。此处，如上所述，偶数位线BL(even)与奇数位线BL(odd)设置成在X方向上彼此相对(对向)，对应偶数位线BL(even)的源极线CELSRC在X方向上设置在奇数位线BL(odd)侧，对应奇数位线BL(odd)的源极线CELSRC在X方向上设置在偶数位线BL(even)侧。另外，在存储器组MGe、邻接于存储器组MGe的左侧的存储器组MGo、及邻接于存储器组MGe的右侧的存储器组MGo中，属于存储器组MGe及邻接于存储器组MGe的左侧的存储器组MGo的存储器串MSI彼此属于同一个串组件SU，属于存储器组MGe及邻接于存储器组MGe的右侧的存储器组MGo的存储器串MSO彼此属于同一个串组件SU。例如，属于存储器组MGe的存储器串MSIe与属于邻接于存储器组MGe的左侧的存储器组MGo的存储器串MSIo构成1个串组件SU，属于邻接于存储器组MGe的右侧的存储器组MGo的存储器串MSOo与属于存储器组MGe的存储器串MSOe构成另一个串组件SU。

结果，存储器组MGe中从偶数位线BL(even)侧朝向源极线CELSCR侧依序电连接的各晶体管与存储器组MGo中从源极线CELSCR侧朝向奇数位线BL(odd)侧依序电连接的各晶体管对称。也就是说，存储器组MGe内的存储器串MSIe中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4分别与存储器组MGo内的存储器串MSIo中包含的选择晶体管ST4、选择晶体管ST3、存储单元晶体管MT3～MT0、选择晶体管ST2及选择晶体管ST1对称。另外，存储器组MGe内的存储器串MSOe中包含的选择晶体管ST1、选择晶体管ST2、存储单元晶体管MT0～MT3、选择晶体管ST3及选择晶体管ST4分别与存储器组MGo内的存储器串MSOo中包含的选择晶体管ST4、选择晶体管ST3、存储单元晶体管MT3～MT0、选择晶体管ST2及选择晶体管ST1对称。

在一实施方式的非易失性半导体存储装置1中，存储器组MGe与存储器组MGo交替地重复而配置。

关于一实施方式的非易失性半导体存储装置1，主要对包含存储器组MGe及存储器组MGo这2个存储器组的例子进行说明。存储器组MGe有时称为“第1半导体层”，设置在存储器组MGe的存储器串MSIe有时称为“第1存储器串”，第1存储器串中包含的存储单元晶体管MT0～MT3有时称为“第1存储单元晶体管”，设置有第1存储器串的一侧有时称为“第1侧”，设置在存储器组MGe的存储器串MSOe有时称为“第2存储器串”，第2存储器串中包含的存储单元晶体管MT0～MT3有时称为“第2存储单元晶体管”，设置有第2存储器串的一侧有时称为“第2侧”。与存储器组MGe同样地，存储器组MGo有时称为“第2半导体层”，设置在存储器组MGo的存储器串MSIo有时称为“第3存储器串”，第3存储器串中包含的存储单元晶体管MT0～MT3有时称为“第3存储单元晶体管”，设置有第3存储器串的一侧有时称为“第1侧”，设置在存储器组MGo的存储器串MSOo有时称为“第4存储器串”，第4存储器串中包含的存储单元晶体管MT0～MT3有时称为“第4存储单元晶体管”，设置有第4存储器串的一侧有时称为“第2侧”。此外，第2侧是相对于存储器组MG来说的第1侧的相反侧。

设置在存储器组MGe的存储器串MSIe的选择晶体管ST1及ST2与设置在存储器组MGo的存储器串MSIo的选择晶体管ST3及ST4连接于共通的选择栅极线SG4。设置在存储器组MGe的存储器串MSIe的选择晶体管ST3及ST4与设置在存储器组MGo的存储器串MSIo的选择晶体管ST1及ST2连接于共通的选择栅极线SG5。设置在存储器组MGo的存储器串MSOo的选择晶体管ST4及ST3连接于选择栅极线SG6。设置在存储器组MGo的存储器串MSOo的选择晶体管ST1及ST2连接于选择栅极线SG7。设置在存储器组MGe的存储器串MSOe的选择晶体管ST1及ST2连接于选择栅极线SG2。设置在存储器组MGe的存储器串MSOe的选择晶体管ST4及ST3连接于选择栅极线SG3。

各选择栅极线SG电连接于选择栅极解码器(SGDEC(SG解码器))。虽然省略图示，但选择栅极解码器例如从定序器15或电压产生电路17接收信号，被供给电压。选择栅极解码器使用所接收到的信号及所供给的电压，对选择栅极线SG发送信号。如图2所示，例如，选择栅极解码器190A电连接于选择栅极线SG0，对选择栅极线SG0发送信号。同样地，选择栅极解码器190B、190C、190D、190E、190F、190G、190H、190I及190J分别电连接于选择栅极线SG1、SG3、SG2、SG4、SG5、SG6、SG7、SG8及SG9，对各信号线发送信号。

设置在存储器组MGe的存储器串MSIe的存储单元晶体管MT0及设置在存储器组MGo的存储器串MSIo的存储单元晶体管MT3连接于共通的字线WLIo3e0。设置在存储器组MGe的存储器串MSIe的存储单元晶体管MT1及设置在存储器组MGo的存储器串MSIo的存储单元晶体管MT2连接于共通的字线WLIo2e1。设置在存储器组MGe的存储器串MSIe的存储单元晶体管MT2及设置在存储器组MGo的存储器串MSIo的存储单元晶体管MT1连接于共通的字线WLIo1e2。设置在存储器组MGe的存储器串MSIe的存储单元晶体管MT3及设置在存储器组MGo的存储器串MSIo的存储单元晶体管MT0连接于共通的字线WLIo0e3。

设置在存储器组MGe的存储器串MSOe的存储单元晶体管MT0及设置在存储器组MGo的存储器串MSOo的存储单元晶体管MT3连接于共通的字线WLOo3e0。设置在存储器组MGe的存储器串MSOe的存储单元晶体管MT1及设置在存储器组MGo的存储器串MSOo的存储单元晶体管MT2连接于共通的字线WLOo2e1。设置在存储器组MGe的存储器串MSOe的存储单元晶体管MT2及设置在存储器组MGo的存储器串MSOo的存储单元晶体管MT1连接于共通的字线WLOo1e2。设置在存储器组MGe的存储器串MSOe的存储单元晶体管MT3及设置在存储器组MGo的存储器串MSOo的存储单元晶体管MT0连接于共通的字线WLOo0e3。

与设置在存储器组MGe的存储器串MSIe(第1存储器串)中包含的存储单元晶体管MT0～MT3(第1存储单元晶体管)及设置在存储器组MGo的存储器串MSIo(第3存储器串)中包含的存储单元晶体管MT0～MT3(第3存储单元晶体管)连接的共通的字线WLIo0e3、字线WLIo1e2、字线WLIo2e1及字线WLIo3e0有时称为“第1字线(第1WL)”。与设置在存储器组MGe的存储器串MSOe(第2存储器串)中包含的存储单元晶体管MT0～MT3(第2存储单元晶体管)及设置在存储器组MGo的存储器串MSOo(第4存储器串)中包含的存储单元晶体管MT0～MT3(第4存储单元晶体管)连接的字线WLOo0e3、字线WLOo1e2、字线WLOo2e1及字线WLOo3e0有时称为“第2字线(第2WL)”。

如上所述，存储单元阵列18(图1)包含多个块BLK(图1)，各块BLK包含多个串组件SU(图1)。在图3中示出与半导体层(图4、图5)对应的多个存储器组MG，所述半导体层沿Z方向积层，形成连接于各位线BL(BL0、BL1、…、BL2n、BL2n+1)的存储器串MSI及存储器串MSO的各个。以下，主要对与任意层的半导体层31(存储器组MG)对应的存储器串MSI及存储器串MSO的构成进行说明。此外，在一实施方式中，“半导体层”有时称为“通道层”。

如图3所示，存储单元阵列18包含多个存储器组MG。更具体来说，沿Z方向积层的半导体层31(存储器串MSI及存储器串MSO)分别包含在Y方向上分离的多个存储器组MG。像上文中利用图2所说明的那样，各存储器组MG包含2个存储器串MSI及MSO。以下，在不对存储器串MSI及MSO进行限定的情况下，存储器串称为存储器串MS。

存储器串MSIe例如包含设置在选择栅极线SG侧的2个选择晶体管ST1Ie及ST2Ie、4个存储单元晶体管MT3Ie～MT0Ie、以及设置在源极线CELSRC侧的2个选择晶体管ST3Ie及ST4Ie。存储器串MSOe例如包含设置在选择栅极线SG侧的2个选择晶体管ST1Oe及ST2Oe、4个存储单元晶体管MT0Oe～MT3Oe、以及设置在源极线CELSRC侧的2个选择晶体管ST3Oe及ST4Oe。存储器串MSIo例如包含设置在选择栅极线SG侧的2个选择晶体管ST1Io及ST2Io、4个存储单元晶体管MT3Io～MT0Io、以及设置在源极线CELSRC侧的2个选择晶体管ST3Io及ST4Io。存储器串MSOo例如包含设置在选择栅极线SG侧的2个选择晶体管ST1Oo及ST2Oo、4个存储单元晶体管MT0Oo～MT3Oo、以及设置在源极线CELSRC侧的2个选择晶体管ST3Oo及ST4Oo。以下，在不对存储单元晶体管MT3Ie～MT0Ie、MT0Oe～MT3Oe、MT3Io～MT0Io及MT0Oo～MT3Oo进行限定的情况下，记载为存储单元晶体管MT。

存储单元晶体管MT具备控制栅极与电荷蓄积层，将数据(阈值电压)非易失地保存。此外，存储单元晶体管MT可以是对电荷蓄积层使用绝缘层的MONOS(metal-oxide-nitride-oxide-silicon，金属-氧化物-氮化物-氧化物-硅)型，也可以是对电荷蓄积层使用导电层的FG(Floating Gate，浮栅)型。在以下所示的一实施方式中，以FG型为例进行说明。另外，各存储器串MS中包含的存储单元晶体管MT的个数也可以是例如8个、16个、32个、48个、64个、96个或128个，其数量不受限定。

存储器串MSIe中包含的选择晶体管ST1Ie、选择晶体管ST2Ie、存储单元晶体管MT0Ie～MT3Ie、选择晶体管ST3Ie、选择晶体管ST4Ie的电流路径串联连接。存储器串MSOe中包含的选择晶体管ST1Oe、选择晶体管ST2Oe、存储单元晶体管MT0Oe～MT3Oe、选择晶体管ST3Oe、选择晶体管ST4Oe的电流路径串联连接。

存储器串MSIo中包含的选择晶体管ST1Io、选择晶体管ST2Io、存储单元晶体管MT0Io～MT3Io、选择晶体管ST3Io、选择晶体管ST4Io的电流路径串联连接。存储器串MSOo中包含的选择晶体管ST1Oo、选择晶体管ST2Oo、存储单元晶体管MT0Oo～MT3Oo、选择晶体管ST3Oo、选择晶体管ST4Oo的电流路径串联连接。

沿着Z方向配置的多个存储器组MG的存储单元晶体管MT的栅极经由字线柱WLP(字线接触插塞、导电层33、图4、图5)而共通连接于1条字线WL。更具体来说，例如，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT0Io的栅极(栅极电极)及存储单元晶体管MT3Ie的栅极(栅极电极)共通连接于字线WLIo0e3。同样地，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT1Io的栅极(栅极电极)及存储单元晶体管MT2Ie的栅极(栅极电极)共通连接于字线WLIo1e2，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT2Io的栅极(栅极电极)及存储单元晶体管MT1Ie的栅极(栅极电极)共通连接于字线WLIo2e1，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT3Io的栅极(栅极电极)及存储单元晶体管MT0Ie的栅极(栅极电极)共通连接于字线WLIo3e0，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT0Oo的栅极(栅极电极)及存储单元晶体管MT3Oe的栅极(栅极电极)共通连接于字线WLOo0e3，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT1Oo的栅极(栅极电极)及存储单元晶体管MT2Oe的栅极(栅极电极)共通连接于字线WLOo1e2，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT2Oo的栅极(栅极电极)及存储单元晶体管MT1Oe的栅极(栅极电极)共通连接于字线WLOo2e1，沿着Z方向配置的多个存储器组MG的多个存储单元晶体管MT3Oo的栅极(栅极电极)及存储单元晶体管MT0Oe的栅极(栅极电极)共通连接于字线WLOo3e0。

如图3所示，沿着Z方向配置的多个存储器组MG的选择晶体管ST1的漏极经由位线接点CBL而共通连接于与多个存储器组MG分别对应的位线BL。例如，第n层存储器组MGe的选择晶体管ST1Ie及ST1Oe的漏极连接于位线BL2n，第n层存储器组MGo的选择晶体管ST1Io及ST1Oo的漏极连接于位线BL2n+1。

沿着Z方向配置的多个存储器组MG的选择晶体管ST4的源极经由源极线柱SLP(源极线接触插塞、导电层45、图4、图5)而共通连接于源极线CELSRC。例如，第n层半导体层31中包含的存储器组MGe的选择晶体管ST4Ie及ST4Oe的源极共通连接于位线BL2n+1侧的源极线CELSRC。第n层半导体层31中包含的存储器组MGo的选择晶体管ST4Io及ST4Oo的源极共通连接于位线BL2n侧的源极线CELSRC。

另外，沿着Z方向配置的多个存储器组MG的选择晶体管ST1及ST2、以及选择晶体管ST3及ST4的栅极电极经由选择栅极线柱SGP(选择栅极线接触插塞、导电层37、图4、图5)而共通连接于互不相同的选择栅极线SG。例如，沿着Z方向配置的多个配线层31中分别包含的存储器组MGe的选择晶体管ST1Oe及ST2Oe的栅极电极共通连接于选择栅极线SG2。沿着Z方向配置的多个配线层31中分别包含的存储器组MGo的选择晶体管ST4Oe及ST3Oe的栅极电极共通连接于选择栅极线SG3。沿着Z方向配置的多个配线层31中分别包含的存储器组MGe的选择晶体管ST1Ie及ST1Oe的栅极电极、及存储器组MGe的选择晶体管ST4Io及ST3Io的栅极电极共通连接于选择栅极线SG4。沿着Z方向配置的多个配线层31中分别包含的存储器组MGe的选择晶体管ST4Ie及ST3Ie的栅极电极、及存储器组MGo的选择晶体管ST1Io及ST2Io的栅极电极共通连接于选择栅极线SG5。沿着Z方向配置的多个配线层31中分别包含的存储器组MGo的选择晶体管ST1Oo及ST2Oo的栅极电极共通连接于选择栅极线SG7。沿着Z方向配置的多个配线层31中分别包含的存储器组MGo的选择晶体管ST4Oo及ST3Oo的栅极电极共通连接于选择栅极线SG6。

在一实施方式的非易失性半导体存储装置1中，图3所示的沿着Z方向配置的多个存储器组MG也沿着X方向及Y方向配置。例如，一实施方式的非易失性半导体存储装置1将图3所示的沿着Z方向配置的多个存储器组MG作为1个存储器构成(Memory Ridge)，而如图7所示，包含第1存储器构成MR(第1MR)、及与第1存储器构成MR1沿着X方向邻接配置的第2存储器构成MR(第2MR)，详情将在下文进行叙述。

如图1～图3所示，在一实施方式的非易失性半导体存储装置1中，位线BL0(第1位线)设置成沿与X方向(第1方向)交叉的Y方向(第2方向)延伸。位线BL1(第2位线)沿Y方向(第2方向)延伸，且与位线BL0并行地设置在X方向上位线BL0的相反侧。设置在位线BL0侧的源极线CELSRC(第1源极线)及设置在位线BL1侧的源极线CELSRC(第2源极线)设置成沿与X方向及Y方向交叉的Z方向(第3方向)延伸，源极线CELSRC(第2源极线)与源极线CELSRC(第1源极线)平行地设置，且源极线CELSRC(第2源极线)设置在X方向上源极线CELSRC(第1源极线)的相反侧。存储器组MGe(第1半导体层)沿X方向延伸地设置，存储器组MGo(第2半导体层)沿X方向延伸地设置在使存储器组MGe在第2方向上平移后的位置。存储器组MGe中包含的存储器串MSIe(第1存储器串)设置在存储器组MGe的第1侧，且包含与位线BL0电连接的选择晶体管ST1Ie(第1选择晶体管)、电连接于设置在位线BL1侧的源极线CELSRC的选择晶体管ST4Ie(第2选择晶体管)、以及电连接在选择晶体管ST1Ie与选择晶体管ST4Ie之间的存储单元晶体管MT0Ie～MT3Ie。存储器组MGe中包含的存储器串MSOe(第2存储器串)设置在存储器组MGe的第2侧，且包含与位线BL0电连接的选择晶体管ST1Oe(第3选择晶体管)、电连接于设置在位线BL1侧的源极线CELSRC的选择晶体管ST4Oe(第4选择晶体管)、以及电连接在选择晶体管ST1Oe与选择晶体管ST4Oe之间的存储单元晶体管MT0Oe～MT3Oe。存储器组MGo中包含的存储器串MSIo(第3存储器串)设置在存储器组MGo的第1侧，且包含与位线BL1电连接的选择晶体管ST1Io(第5选择晶体管)、电连接于设置在位线BL0侧的源极线CELSRC的选择晶体管ST4Io(第6选择晶体管)、以及电连接在选择晶体管ST1Io与选择晶体管ST4Io之间的存储单元晶体管MT0Io～MT3Io。存储器串MSOo(第4存储器串)设置在存储器组MGo的第2侧，且包含与位线BL0电连接的选择晶体管ST1Oo(第7选择晶体管)、电连接于设置在位线BL0侧的源极线CELSRC的选择晶体管ST4Oo(第8选择晶体管)、以及电连接在选择晶体管ST1Oo与选择晶体管ST4Oo之间的存储单元晶体管MT0Oo～MT3Oo。选择晶体管ST1Ie的栅极电极及选择晶体管ST4Io的栅极电极电连接于选择栅极线SG4(第1选择栅极线)，选择晶体管ST4Ie的栅极电极及选择晶体管ST1Io的栅极电极电连接于选择栅极线SG5(第2选择栅极线)。

＜3.存储单元区域、选择栅极区域、源极区域、阶梯接点区域的平面布局＞

图4是表示存储单元阵列18的存储单元区域MTA、选择栅极区域SGEA、源极区域CELEA及与偶数位线BL(even)对应的阶梯接点区域SCDEA的俯视图的一例。图5是表示存储单元阵列18的存储单元区域MTA、选择栅极区域SGOA、源极区域CELOA及与奇数位线BL(odd)对应的阶梯接点区域SCDOA的俯视图的一例。图4是从图3的位线BL0到存储单元MT1的布局图的一例，图5是从图3的位线BL1到存储单元MT3的布局图的一例。此外，图4及图5所示的存储单元阵列18的构成是一例，存储单元阵列18的构成并不限定于图4及图5所示的构成。有时省略与图1～图3相同或类似的构成的说明。

如图4及图5所示，在沿着Y方向配置的2个半导体层31之间设置有存储器沟槽MTR。存储器沟槽MTR中埋入有绝缘层(省略图示)。

在存储单元区域MTA中，在半导体层31的侧面设置有绝缘层32。绝缘层32作为形成下述的绝缘层36(隧道绝缘膜)及电荷蓄积层35时的蚀刻终止层发挥功能。

在存储单元区域MTA中，以将存储器沟槽MTR分离的方式设置有多个字线柱WLP及多个选择栅极线柱SGP。字线柱WLP及选择栅极线柱SGP包含沿Z方向延伸的导电层33及与导电层33的侧面接触的绝缘层34。导电层33作为接触插塞CWL发挥功能。绝缘层34作为存储单元晶体管MT的阻挡绝缘膜发挥功能。

在Y方向上，在字线柱WLP及选择栅极线柱SGP与半导体层31之间，以将绝缘层32分离的方式设置有电荷蓄积层35及绝缘层36。绝缘层36作为隧道绝缘膜发挥功能。更具体来说，在XY平面上，沿着X方向的电荷蓄积层35的一个侧面与字线柱WLP及选择栅极线柱SGP的绝缘层34接触，其它侧面(沿着X方向的另一个侧面、及沿着Y方向的2个侧面)与绝缘层36接触。并且，绝缘层36的侧面的一部分与半导体层31及绝缘层32接触。

因此，在导电层33与半导体层31之间，从导电层33朝向半导体层31依序形成有绝缘层34、电荷蓄积层35及绝缘层36。包含半导体层31的一部分、导电层33的一部分、绝缘层34的一部分、电荷蓄积层35及绝缘层36的区域(也记载为半导体层31与字线柱WLP或半导体层31与选择栅极线柱SGP的交叉区域)作为存储单元晶体管MT或选择晶体管ST发挥功能。

如图4所示，在与作为偶数位线BL(even)发挥功能的导电层39连接的1个半导体层31中，半导体层31与设置在图4的纸面下侧的字线柱WLP的交叉区域作为存储器串MSIe的存储单元晶体管MT1～MT3发挥功能，半导体层31与设置在图4的纸面下侧的选择栅极线柱SGP的交叉区域作为存储器串MSIe的选择晶体管ST4及ST3发挥功能，半导体层31与设置在图4的纸面上侧的字线柱WLP的交叉区域作为存储器串MSOe的存储单元晶体管MT1～MT3发挥功能，半导体层31与设置在图4的纸面上侧的选择栅极线柱SGP的交叉区域作为存储器串MSOe的选择晶体管ST4及ST3发挥功能。与此同样地，在(图4中)与源极线CELSRC连接的另一个半导体层31中，半导体层31与设置在图4的纸面下侧的字线柱WLP的交叉区域作为存储器串MSOo的存储单元晶体管MT0～MT2发挥功能，半导体层31与设置在图4的纸面下侧的选择栅极线柱SGP的交叉区域作为存储器串MSOo的选择晶体管ST1及ST2发挥功能，半导体层31与设置在图4的纸面上侧的字线柱WLP的交叉区域作为存储器串MSIo的存储单元晶体管MT0～MT2发挥功能，半导体层31与设置在图4的纸面上侧的选择栅极线柱SGP的交叉区域作为存储器串MSIo的选择晶体管ST1及ST2发挥功能。

如图5所示，在(图5中)与源极线CELSRC连接的1个半导体层31中，半导体层31与设置在图5的纸面下侧的字线柱WLP的交叉区域作为存储器串MSIe的存储单元晶体管MT1～MT3发挥功能，半导体层31与设置在图5的纸面下侧的选择栅极线柱SGP的交叉区域作为存储器串MSIe的选择晶体管ST1及ST2发挥功能，半导体层31与设置在图5的纸面上侧的字线柱WLP的交叉区域作为存储器串MSOe的存储单元晶体管MT0～MT3发挥功能，半导体层31与设置在图5的纸面上侧的选择栅极线柱SGP的交叉区域作为存储器串MSOe的选择晶体管ST4及ST3发挥功能。与此同样地，在与作为奇数位线BL(odd)发挥功能的导电层47连接的另一个半导体层31中，半导体层31与设置在图5的纸面下侧的字线柱WLP的交叉区域作为存储器串MSOo的存储单元晶体管MT0～MT3发挥功能，半导体层31与设置在图5的纸面下侧的选择栅极线柱SGP的交叉区域作为存储器串MSOo的选择晶体管ST1及ST2发挥功能，半导体层31与设置在图5的纸面上侧的字线柱WLP的交叉区域作为存储器串MSIo的存储单元晶体管MT1～MT3发挥功能，半导体层31与设置在图5的纸面上侧的选择栅极线柱SGP的交叉区域作为存储器串MSIo的选择晶体管ST1及ST2发挥功能。

在图4所示的源极线区域CELEA及图5所示的源极线区域CELOA中，半导体层31由绝缘层32包围，且设置有贯通半导体层31的导电层45。导电层45是源极线柱SLP。导电层45作为源极线接触插塞发挥功能，且与源极线CELSRC电连接。在图4所示的例子中，半导体层31在与导电层45的连接区域中具有圆形形状。此外，与导电层45的连接区域中的半导体层31的形状为任意。例如，连接区域的形状也可以是多边形。连接区域只要为如下形状即可，即能够在XY平面上确保充分的裕度，以防止在加工贯通半导体层31的源极线柱SLP的孔时，源极线柱SLP的孔因制造偏差等而不从半导体层31露出。

如图4所示，在阶梯接点区域SCDEA中，设置有贯通导电层39的第1部分的导电层40及绝缘层44。导电层40作为接触插塞CBL发挥功能。绝缘层44作为虚设柱HR发挥功能。导电层40与沿Z方向积层的导电层39的第1部分中的任一个电连接。在未电连接的导电层39与导电层40之间形成有绝缘层40i。绝缘层40i包括绝缘层41、绝缘层42及绝缘层43。绝缘层41以与导电层40的侧面(以下，也记载为“外表面”)接触的方式设置。绝缘层42以与绝缘层41的外表面的一部分接触的方式设置。绝缘层43以与绝缘层42的外表面相接的方式设置。

如图5所示，在阶梯接点区域SCDOA中，设置有贯通导电层47的第1部分的导电层49及绝缘层44。导电层49作为接触插塞CBL发挥功能。绝缘层44与图4同样地，作为虚设柱HR发挥功能。导电层49与沿Z方向积层的导电层47的第1部分中的任一个电连接。在未电连接的导电层47与导电层49之间设置有绝缘层43、绝缘层42及绝缘层41。绝缘层41以与导电层49的侧面(以下，也记载为“外表面”)接触的方式设置。绝缘层42以与绝缘层41的外表面的一部分接触的方式设置。绝缘层43以与绝缘层42的外表面相接的方式设置。

导电层39及导电层47使用导电材料。导电材料例如可以是金属材料，也可以是添加有杂质的Si等半导体。添加有杂质的Si等半导体可以是添加有磷(P)的多晶硅。导电层40及导电层49使用导电材料。导电材料例如也可以是金属材料，更具体来说，也可以使用W及TiN。

＜4.阶梯接点区域的切断部端面结构＞

图6是图4所示的存储单元阵列18的阶梯接点区域SCDEA区域的沿着A1-A2的切断部剖面图的一例。图6所示的切断部端面结构是一例，一实施方式的非易失性半导体存储装置的存储单元阵列18的切断部端面结构并不限定于图6所示的例子。有时省略与图1～图5相同或类似的构成的说明。

图6中示出作为偶数位线BL(even)发挥功能的导电层39设置成阶梯状的情况。如图6所示，在半导体衬底50上设置绝缘层51。绝缘层51使用例如氧化硅(SiO₂)。绝缘层51中包含形成在半导体衬底50上的晶体管(省略图示)及多个配线层(省略图示)。在绝缘层51上设置有存储单元阵列18。

在绝缘层51的上表面附近形成有沿X方向延伸的多个导电层60。导电层60例如作为将位线BL与各配线间连接的配线发挥功能。导电层60例如使用金属材料或添加有杂质的半导体等。

在绝缘层51上设置绝缘层52。绝缘层52作为加工存储器沟槽MT、用于各种接触插塞等的孔时的蚀刻终止层发挥功能。绝缘层52只要是相对于设置在绝缘层52的上层的绝缘层53能够获得充分的刻蚀选择比的绝缘材料即可。绝缘层52例如使用氮化硅(SiN)、金属氧化物或氧化铝(Al₂O₃)等。

在绝缘层52上设置绝缘层53。例如，绝缘层53使用SiO₂。在绝缘层53上，在各层间介置绝缘层53而积层有例如9层导电层39。也就是说，在绝缘层52上，交替地积层例如9层绝缘层53与9层导电层39。导电层39与半导体层31(图4、图5)形成在同一层。也就是说，在绝缘层53上，在各层间介置绝缘层53而积层有例如9层半导体层31(图4、图5)。此外，半导体层31及导电层39的积层数为任意。

在最上层的导电层39上形成绝缘层54。绝缘层54例如使用SiO₂。

设置贯通绝缘层54且底面到达所积层的导电层39中的任一个的多个孔HL1。在各导电层39上设置1个以上的孔HL1。孔HL1的个数为导电层39的层数以上。在图6中示出底面到达从上层数起为第4层的导电层39的孔HL1、底面到达从上层数起为第5层的导电层39的孔HL1、底面到达从上层数起为第6层的导电层39的孔HL1、及底面到达从上层数起为第7层的导电层39的孔HL1。

在孔HL1的侧面及底面的一部分设置绝缘层43。绝缘层43例如使用SiN。另外，在孔HL1内设置侧面与绝缘层43接触的绝缘层42。绝缘层42例如使用SiO₂。

设置贯通孔HL1内且底面到达导电层60的孔HL2。在孔HL2的侧面的一部分设置绝缘层41。在孔HL2的内部设置导电层40。此处，导电层40是连接多层的层，因此，作为HU(接线)层发挥功能。在一实施方式中，导电层40作为位线BL的接触插塞CBL发挥功能。

在孔HL1的底面附近，绝缘层43的一部分与同一层中的绝缘层41被去除。在导电层40中设置有向侧面突出的连接部57。连接部57的底面连接于导电层39。也就是说，导电层40的底面电连接于导电层60，且经由突出的连接部57而电连接于任一层的导电层39(位线BL)。例如，连接部57的上表面的高度位置比设置在上方的导电层39的底面低。

导电层40与导电层511连接，且经由导电插塞521与各位线BL连接。以这种方式，各位线BL连接于接触插塞CBL。图4中只示出位线BL0与导电层39连接的情况，但与位线BL0同样地，其它位线BL2、BL4及BL6也分别经由对应的导电层及导电插塞而连接于导电层39。如图6所示，例如，从上层数起为第4层的导电层39经由作为接触插塞CBL发挥功能的导电层40、导电层511及导电插塞521而电连接于位线BL6。与从上层数起为第4层的导电层39同样地，从上层数起为第5层的导电层39电连接于位线BL4，从上层数起为第6层的导电层39电连接于位线BL2，从上层数起为第7层的导电层39电连接于位线BL0。另外，图6中示出底面到达从上层数起为第4层的导电层39的孔HL1、底面到达从上层数起为第5层的导电层39的孔HL1、底面到达从上层数起为第6层的导电层39的孔HL1、及底面到达从上层数起为第7层的导电层39的孔HL1。

＜5.存储单元区域、选择栅极区域、源极区域、阶梯接点区域的结构＞

图7是表示图4及图5所示的非易失性半导体存储装置1所具备的选择栅极线、位线、源极线的构成的图。图7所示的构成是一例，一实施方式的非易失性半导体存储装置的存储单元阵列18的构成并不限定于图7所示的例子。有时省略与图1～图6相同或类似的构成的说明。

如图7所示，第1存储器构成MR(第1MR)及第2存储器构成MR(第2MR)包含偶数位线BL(even)侧的源极区域CELEA、偶数位线BL(even)侧的选择栅极区域SGEA、存储单元阵列18的存储单元区域MTA、奇数位线BL(odd)侧的选择栅极区域SGOA、及奇数位线BL(odd)侧的源极区域CELOA。

第1存储器构成MR(第1MR)与第2存储器构成MR(第2MR)例如相对于与奇数位线BL(odd)对应的阶梯接点区域SCDOA对称地设置。另外，第1存储器构成MR(第1MR)与第2存储器构成MR(第2MR)例如相对于与偶数位线BL(even)对应的阶梯接点区域SCDEA对称地设置。在一实施方式的存储单元阵列18中，第1存储器构成MR(第1MR)与第2存储器构成MR(第2MR)对称地设置的构成在X方向及Y方向上重复地配置。

在第1存储器构成MR(第1MR)中，在源极区域CELEA中，例如，源极线CELSRC经由源极线柱SLP而电连接于存储器组MGo1及存储器组MGo5。在选择栅极区域SGEA及选择栅极区域SGOA中，选择栅极线SG(省略图示)经由选择栅极线柱SGP而电连接于各选择晶体管ST的栅极电极。在存储单元区域MTA中，例如，字线WLIo0e3经由字线柱WLP而电连接于存储单元晶体管MT0Io的栅极电极及存储单元晶体管MT3Ie的栅极电极，字线WLOo3e0经由字线柱WLP而电连接于存储单元晶体管MT0Oe的栅极电极及存储单元晶体管MT3Oo的栅极电极。

例如，在与偶数位线BL(even)对应的阶梯接点区域SCDEA中，由导电层39形成的位线BLPE经由接触插塞CBL4与设置在该导电层39(例如，图6所示的从上往下数为第4层的导电层39)的所有存储器组MGe(包含存储器组MGe0、存储器组MGe4)电连接。另外，由另一个导电层39形成的位线BLPE经由接触插塞CBL0与设置在该另一个导电层39(例如，图6所示的从上往下数为第6层的导电层39)的所有存储器组MGe电连接。

例如，在与奇数位线BL(odd)对应的阶梯接点区域SCDOA中，由又一个导电层39形成的位线BLPE经由接触插塞CBL1与设置在该又一个导电层39(例如，图6所示的从上往下数为第3层的导电层39)的所有存储器组MGo(包含存储器组MGo1、存储器组MGo5)电连接。另外，由进而不同的导电层39形成的位线BLPE经由接触插塞CBL5与设置在该进而不同的导电层39(例如，图6所示的从上往下数为第5层的导电层39)的所有存储器组MGo电连接。

＜6.写入动作的概要＞

对图2及图3所示的存储单元阵列18的动作方法进行说明。将半导体层31的层数设为k时，由存储器沟槽MTR分离的区域(各存储器区域MR)包含沿Z方向积层的k个存储器组MG。

以半导体层31的层数k＝12的情况为例进行说明。在该情况下，将12层存储器组MG(存储器串对)积层。另外，12层存储器组MG(存储器串对)中，在Y方向上配置在相同位置的各层存储器串MS电连接于同一条选择栅极线SG。例如，12层存储器组MG(存储器串对)中，在Y方向上配置在相同位置的各层存储器串MSIe及MSIo电连接于同一条选择栅极线SG。换句话说，12层存储器组MG(存储器串对)中，在Y方向上配置在相同位置的各层存储器串MSIe及MSIo属于同一个串组件SU。

例如，一实施方式的非易失性半导体存储装置1在写入动作中重复执行程序循环。程序循环包含EVEN编程动作、ODD编程动作及验证动作。EVEN编程动作及ODD编程动作是如下动作，即，通过在选择的存储单元晶体管MT中将电子注入到电荷蓄积层，而使该选择的存储单元晶体管MT的阈值电压上升。或者，EVEN编程动作及ODD编程动作是如下动作，即，通过禁止将电子注入到电荷蓄积层，而使选择的存储单元晶体管MT的阈值电压维持。验证动作是如下动作，即，通过接着EVEN编程动作及ODD编程动作使用验证电压进行读出的动作，来确认选择的存储单元晶体管MT的阈值电压是否已达到目标电平。选择的存储单元晶体管MT在阈值电压达到目标电平之后被禁止写入。

在一实施方式的非易失性半导体存储装置1中，通过重复执行包含像以上那样说明的EVEN编程动作、ODD编程动作及验证动作的程序循环，而使选择的存储单元晶体管MT的阈值电压上升到目标电平。

电荷蓄积层中蓄积的电子有时以不稳定的状态蓄积。因此，存在如下情况，即，从所述编程动作已结束的时间点起，存储单元晶体管MT的电荷蓄积层中蓄积的电子随时间经过而从电荷蓄积层释放。如果电子从电荷蓄积层释放，那么存储单元晶体管MT的阈值电压降低。因此，在写入动作完成后执行的读出动作中，为了应对随时间经过有可能产生的这种存储单元晶体管的阈值电压的降低，而使用比验证电压低的读出电压进行读出动作。此外，读出动作也可以包含验证动作。另外，在一实施方式中，非易失性半导体存储装置1的各动作包含在各动作方法中。更具体来说，非易失性半导体存储装置1的写入动作包含在写入动作方法中，非易失性半导体存储装置1的读出动作包含在读出动作方法中，非易失性半导体存储装置1的抹除动作包含在抹除动作方法中，非易失性半导体存储装置1的验证动作包含在验证动作方法中。

＜6-1.写入动作的一例＞

图8是表示一实施方式的非易失性半导体存储装置1的存储单元阵列18中的写入动作的时序图的图。图8所示的时序图是表示对各种电路构成要素施加的电压的时间变化的一例的时序图。图8只不过是用来表示对各种电路构成要素施加的电压的概略时序图。图8所示的时序图未必准确地图示出例如供给至字线的电压、选择栅极线SG的电位的变化。图8所示的时序图是一例，一实施方式的非易失性半导体存储装置的时序图并不限定于图8所示的例子。有时省略与图1～图7相同或类似的构成的说明。

在以下的说明中，着眼于各半导体层31的存储器串中的存储器串MSIe及存储器串MSIo。半导体层31称为通道层(channel)，将通道层的电位称为通道电位。将连接于各存储器串MS中选择的存储单元晶体管MT的字线WL称为选择字线SEL-WL，将连接于除此以外的存储单元晶体管MT的字线称为非选择字线USEL-WL。图8中，选择字线SEL-WL以WL中的SEL记载，非选择字线USEL-WL以WL中的USEL记载。选择字线SEL-WL及非选择字线USEL-WL是对所有半导体层共通(全层共通)地被供给。在一实施方式中，与各半导体层31的存储器串中的包含成为动作对象的存储单元晶体管MT(被写入数据(阈值电压)的存储单元晶体管MT)的存储器串电连接的位线BL称为位线编程(Program)BL。与包含成为动作对象的存储单元晶体管MT以外的存储单元晶体管MT(不被写入数据(阈值电压)的存储单元晶体管MT)的存储器串电连接的位线BL称为位线禁止(Inhibit)BL。

如图8所示，在一实施方式的写入动作中，首先，定序器15执行对于存储器串MSIe中包含的存储单元晶体管MT的EVEN编程动作。也就是说，在EVEN编程动作中，使电连接于偶数位线BL(even)的存储器串MS中包含的存储单元晶体管MT的阈值电压上升。

如图8所示，在EVEN编程动作中，定序器15发送使存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、以及存储器串MSIo中包含的选择晶体管ST4Io及ST3Io根据与位线BL的电压的关系而接通(ON)或断开(OFF)的信号(例如，发送到偶数选择栅极线SG4的信号)。例如，发送到偶数选择栅极线SG4的信号包含电压VSG。也就是说，在EVEN编程动作中，定序器15对与存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、以及存储器串MSIo中包含的选择晶体管ST4Io及ST3Io的各个栅极连接的偶数选择栅极线SG(even)供给电压VSG。此时，定序器15发送使存储器串MSIe中包含的选择晶体管ST3Ie及ST4Ie、以及存储器串MSIo中包含的选择晶体管ST1Io及ST2Io无关于位线BL的电压而断开(OFF)的信号(例如，发送到奇数选择栅极线SG5的信号)。另外，对选择字线SEL-WL及非选择字线USEL-WL供给互不相同的电压(电压VPGM、电压VPASS)。

进而，定序器15对位线编程BL(偶数)、位线编程BL(奇数)、位线禁止BL(奇数)及控制信号STB供给低(Low、L)电平的电压，对源极线CELSRC及位线禁止BL(偶数)供给高(High、H)电平的电压。结果，在连接于位线编程BL(偶数)的存储器串MSIe中，BL侧的选择晶体管ST3及ST4接通，对存储器串MSIe的通道施加位线编程BL(偶数)的低电平。

另一方面，在连接于位线禁止BL(偶数)的存储器串MSIe中，BL侧的选择晶体管ST1及ST2断开，存储器串MSIe的通道成为浮动状态。结果，存储器串MSIe的通道被升压(boost)。

结果，一实施方式的非易失性半导体存储装置1在EVEN编程动作中，可以使电连接于偶数位线BL(even)且通过选择字线SEL-WL选择的存储单元晶体管MT的阈值电压上升。

如图8所示，在继EVEN编程动作后的ODD编程动作中，定序器15执行对于存储器串MSIo中包含的存储单元晶体管MT的ODD编程动作。定序器15发送使存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、以及存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie根据与位线BL的电压的关系而接通(ON)或断开(OFF)的信号(例如，发送到奇数选择栅极线SG5的信号)。也就是说，在ODD编程动作中，定序器15对与存储器串MSIo中包含的选择晶体管ST1Ie及ST2Ie、以及存储器串MSIe中包含的选择晶体管ST4Io及ST3Io的各个栅极连接的奇数选择栅极线SG(odd)供给电压VSG。此时，定序器15发送使存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie无关于位线BL的电压而断开(OFF)的信号(例如，发送到偶数选择栅极线SG4的信号)。另外，对选择字线SEL-WL及非选择字线USEL-WL供给互不相同的电压(电压VPGM、电压VPASS)。

进而，定序器15对位线编程BL(奇数)、位线编程BL(偶数)、位线禁止BL(偶数)及控制信号STB供给低(Low、L)电平的电压，对源极线CELSRC及位线禁止BL(奇数)供给高(High、H)电平的电压。结果，在连接于位线编程BL(奇数)的存储器串MSIo中，BL侧的选择晶体管ST1及ST2接通，对存储器串MSIo的通道施加位线编程BL(奇数)的低电平。

另一方面，在连接于位线禁止BL(奇数)的存储器串MSIo中，BL侧的选择晶体管ST1及ST2断开，而存储器串MSIo的通道成为浮动状态。结果，存储器串MSIo的通道被升压(boost)。

结果，一实施方式的非易失性半导体存储装置1在ODD编程动作中，可以使电连接于奇数位线BL(odd)且通过选择字线SEL-WL选择的存储单元晶体管MT的阈值电压上升。

接着，如图8所示，在一实施方式的写入动作中，为了检验编程动作的结果，而定序器15执行对于所有存储单元晶体管MT的验证动作(一次验证动作)。在一实施方式的非易失性半导体存储装置1中的一次验证动作中，定序器15发送使存储器串MSIo中包含的选择晶体管ST1Io、ST2Io、ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie、ST2Ie、ST3Ie及ST4Ie接通(ON)的信号。接通的信号例如包含电压VSG_READ。

另外，定序器15对选择字线SEL-WL及非选择字线USEL-WL供给互不相同的电压(电压VCG、电压VREAD)。进而，定序器15对位线编程BL(偶数)及位线编程BL(奇数)供给高(High、H)电平的电压，对源极线CELSRC、位线禁止BL(偶数)及位线禁止BL(奇数)供给低(Low、L)电平的电压。

另外，定序器15对存储器串MSIe中包含的存储单元晶体管MT及存储器串MSIo中包含的存储单元晶体管MT的通道供给低(Low、L)电平的电压，使存储器串MSIe中包含的存储单元晶体管MT的通道电位及存储器串MSIo中包含的存储单元晶体管MT的通道电位为低(Low、L)电平。进而，定序器15对控制信号STB从低电平转而供给高电平的电压。控制信号STB从低电平变成高电平时，控制信号STB被生效。

一实施方式的非易失性半导体存储装置1可以在验证动作(一次验证动作)中对存储单元晶体管MT检验编程动作的结果。

在一实施方式的非易失性半导体存储装置1中，执行EVEN编程动作的期间有时称为“第1动作期间”，执行ODD编程动作的期间有时称为“第2动作期间”，执行验证动作的期间有时称为“第3动作期间”。

另外，在一实施方式的非易失性半导体存储装置1中，高电平的电压有时称为“第1电压”或“第6电压”。高电平的电压例如为2.2V。低电平的电压有时称为“第2电压”。低电平的电压例如为0V。电压VSG有时称为“第3电压”。电压VSG例如为3V。电压VPGM有时称为“第4电压”。电压VPGM例如为24V。电压VPASS有时称为“第5电压”。电压VPASS例如为9V。电压VSG_READ有时称为“第7电压”。供给至位线编程BL的电压有时称为“第8电压”。第8电压大于第2电压。电压VCG有时称为“第9电压”。电压VREAD有时称为“第10电压”。第10电压大于第9电压。此外，电压VCG有时成为负电压。

此处，对比较例(现有的存储器串沿水平方向延伸的三维NAND型闪速存储器)的编程动作进行说明。例如，在图2及图3所示的一实施方式的非易失性半导体存储装置1中，电连接于存储器组MGe的位线BL(偶数)在X方向上设置在电连接于存储器组MGo的位线BL(奇数)的相反侧。另一方面，比较例的三维NAND型闪速存储器中，电连接于存储器组MGe的位线BL(偶数)在X方向上设置在电连接于存储器组MGo的位线BL(奇数)的同一侧，存储器组MGe与存储器组MGo连接于共通的位线BL。

在比较例的三维NAND型闪速存储器中，例如对存储器组MGe中包含的存储单元晶体管MT执行编程动作时，使存储器串MSIe的选择晶体管ST1及存储器串MSOe的选择晶体管ST2或者存储器串MSIe的选择晶体管ST2及存储器串MSOe的选择晶体管ST1接通。结果，与存储器组MGe邻接的存储器组MGo成为略微选择的状态(半选择状态)。此处，与存储器组MGe邻接的存储器组MGo是不执行编程动作的存储器串。与存储器组MGe邻接的存储器组MGo连接于共通的位线BL，因此，半选择状态的与存储器组MGe邻接的存储器组MGo被供给基于供给至位线BL的电压的电流。半选择状态的与存储器组MGe邻接的存储器组MGo无法将该电流充分地截止。换句话说，半选择状态的与存储器组MGe邻接的存储器组MGo不从位线BL电切断。结果，在存储器组MGe中包含的存储单元晶体管MT的编程动作中，即使与存储器组MGe邻接的存储器组MGo的通道被供给电压，与存储器组MGe邻接的存储器组MGo的通道也不充分地升压，因此，有可能会产生对不执行编程动作且与存储器组MGe邻接的存储器组MGo中包含的存储单元晶体管MT的误写入。

另一方面，在一实施方式的非易失性半导体存储装置1中，对存储器串MSIe中包含的存储单元晶体管MT执行编程动作时，使存储器串MSIe的选择晶体管ST1及ST2接通。因此，与存储器串MSIe的选择晶体管ST1及ST2共有选择栅极线SG且与存储器串MSIe邻接的存储器串MSIo的选择晶体管ST3及ST4也接通。结果，与存储器串MSIe邻接的存储器串MSIo也被选择。如上所述，在一实施方式的非易失性半导体存储装置1中，存储器串MSIe与存储器串MSIo连接于互不相同的位线BL(BL(偶数)、BL(奇数))。即使选择存储器串MSIe时存储器串MSIo被选择，也可以对位线BL(奇数)供给低电平的电压。结果，基于供给至位线BL的电压的电流不流经不执行编程动作的存储器串MSIo。因此，当存储器串MSIo的通道被供给电压时，存储器串MSIo的通道充分地升压。在一实施方式的非易失性半导体存储装置1中，存储器串不会成为半选择状态。结果，在一实施方式的非易失性半导体存储装置1中，对不执行编程动作的存储器串MSIo中包含的存储单元晶体管MT的误写入得到抑制。

＜6-2.第1动作期间的例子＞

返回到图8继续说明。定序器15(图1)施加(供给)对于选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB的电压。

具体来说，定序器15控制电压产生电路17(图1)、列解码器22(图1)、行解码器19(图1)及感测放大器模块20(图1)，电压产生电路17、列解码器22、行解码器19或感测放大器模块20对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB施加(供给)电压。

使用定序器15，执行EVEN编程动作。执行EVEN编程动作的期间是第1动作期间。

第1动作期间开始时，定序器15对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB供给低(Low、L)电平的电压。低电平的电压例如为电压VSS。

对在第1动作期间的时刻t00至时刻t01施加到各信号线的电压等进行说明。选择字线SEL-WL、非选择字线USEL-WL、位线编程BL(偶数)、选择栅极线SG4、存储器串MSIe的存储单元晶体管MT的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的存储单元晶体管MT的通道及控制信号STB被供给低(Low、L)电平的电压。源极线CELSRC及位线禁止BL(偶数)从低电平的电压转而被供给高(High、H)电平的电压。

对在第1动作期间的时刻t01至时刻t02施加到各信号线的电压等进行说明。选择字线SEL-WL从低电平的电压转而被供给电压VPASS之后，被供给电压VPGM。另外，选择字线SEL-WL被供给电压VPGM之后，被供给电压VPASS。非选择字线USEL-WL从低电平的电压转而被供给电压VPASS。源极线CELSRC及位线禁止BL(偶数)被供给高电平的电压。位线编程BL(偶数)、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5及控制信号STB被供给低电平的电压。选择栅极线SG4从低电平的电压转而被供给电压VSG。此时，存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、以及存储器串MSIo中包含的选择晶体管ST4Io及ST3Io根据与位线BL的电压的关系而成为接通(ON)状态或断开(OFF)状态，存储器串MSIe中包含的选择晶体管ST3Ie及ST4Ie、以及存储器串MSIo中包含的选择晶体管ST1Io及ST2Io成为断开(OFF)状态。连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道被供给低电平的电压，使连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道电位为低电平。连接于位线禁止BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道电位、及存储器串MSIo的存储单元晶体管MT的通道电位上升到电压VPASS，连接于位线禁止BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道、及存储器串MSIo的存储单元晶体管MT的通道被升压(boost)。在连接于位线编程BL(偶数)的存储器串MSIe中，连接着选择字线SEL-WL的存储单元晶体管MT的栅极电极被供给电压VPGM，因此，与低电平的通道之间被施加电压VPGM，使连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT的阈值电压上升。

对在第1动作期间的时刻t02至时刻t03施加到各信号线的电压等进行说明。选择字线SEL-WL从电压VPASS转而被供给低电平的电压。非选择字线USEL-WL从电压VPASS转而被供给低电平的电压。源极线CELSRC及位线禁止BL(偶数)被供给高电平的电压。位线编程BL(偶数)、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5及控制信号STB被供给低电平的电压。选择栅极线SG4被供给电压VSG。此时，存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、以及存储器串MSIo中包含的选择晶体管ST4Io及ST3Io根据与位线BL的电压的关系而为接通(ON)状态或断开(OFF)状态，存储器串MSIe中包含的选择晶体管ST3Ie及ST4Ie、以及存储器串MSIo中包含的选择晶体管ST1Io及ST2Io为断开(OFF)状态。连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道电位为低电平。连接于位线禁止BL(偶数)的存储器串MSIe的存储单元晶体管MT的通道电位、及存储器串MSIo的存储单元晶体管MT的通道电位与字线WL的电压从电压VPASS降低到低电平的电压同时地降低到低电平的电压。连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT的栅极电极被供给低电平的电压，连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT为断开状态。因此，连接于位线编程BL(偶数)的存储器串MSIe的存储单元晶体管MT保存上升后的阈值电压。

对在第1动作期间的时刻t03之后施加到各信号线的电压等进行说明。选择字线SEL-WL、非选择字线USEL-WL、位线编程BL(偶数)、存储器串MSIe的存储单元晶体管MT的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的存储单元晶体管MT的通道及控制信号STB被供给低(Low、L)电平的电压。位线禁止BL(偶数)从高电平的电压转而被供给低电平的电压。选择栅极线SG4从电压VSG转而被供给低电平的电压。此时，存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、存储器串MSIo中包含的选择晶体管ST4Io及ST3Io、存储器串MSIe中包含的选择晶体管ST3Ie及ST4Ie、以及存储器串MSIo中包含的选择晶体管ST1Io及ST2Io为断开(OFF)状态。

像以上所说明的那样，第1动作期间结束。在第1动作期间(EVEN编程动作的期间)，一实施方式的非易失性半导体存储装置1使电连接于偶数位线BL(even)且通过选择字线SEL-WL选择的存储单元晶体管MT的阈值电压上升，通过选择字线SEL-WL选择的存储单元晶体管MT可以保存上升后的阈值电压。

＜6-3.第2动作期间的例子＞

在第2动作期间，定序器15(图1)与第1动作期间同样地，控制电压产生电路17(图1)、列解码器22(图1)、行解码器19(图1)及感测放大器模块20(图1)，电压产生电路17、列解码器22、行解码器19或感测放大器模块20对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB施加(供给)电压。

使用定序器15，继EVEN编程动作之后执行ODD编程动作。执行ODD编程动作的期间是第2动作期间。

继第1动作期间之后开始第2动作期间时，定序器15与第1动作期间同样地，对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB供给低(Low、L)电平的电压。

对在第2动作期间的时刻t10至时刻t11施加到各信号线的电压等进行说明。选择字线SEL-WL、非选择字线USEL-WL、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的存储单元晶体管MT的通道、位线编程BL(奇数)、选择栅极线SG5、存储器串MSIo的存储单元晶体管MT的通道及控制信号STB被供给低电平的电压。源极线CELSRC被供给高电平的电压。位线禁止BL(奇数)从低电平的电压转而被供给高(High、H)电平的电压。

对在第2动作期间的时刻t11至时刻t12施加到各信号线的电压等进行说明。选择字线SEL-WL从低电平的电压转而被供给电压VPASS之后，被供给电压VPGM。另外，选择字线SEL-WL被供给电压VPGM之后，被供给电压VPASS。非选择字线USEL-WL从低电平的电压转而被供给电压VPASS。源极线CELSRC及位线禁止BL(奇数)被供给高电平的电压。位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、位线编程BL(奇数)及控制信号STB被供给低电平的电压。选择栅极线SG5从低电平的电压转而被供给电压VSG。此时，存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、以及存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie根据与位线BL的电压的关系而成为接通(ON)状态或断开(OFF)状态，存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie成为断开(OFF)状态。连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道被供给低电平的电压，使连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道电位为低电平。连接于位线禁止BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道电位、及存储器串MSIe的存储单元晶体管MT的通道电位上升到电压VPASS，连接于位线禁止BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道、及存储器串MSIe的存储单元晶体管MT的通道被升压(boost)。在连接于位线编程BL(奇数)的存储器串MSIo中，连接着选择字线SEL-WL的存储单元晶体管MT的栅极电极被供给电压VPGM，因此，与低电平的通道之间被施加电压VPGM，使连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT的阈值电压上升。

对在第2动作期间的时刻t12至时刻t13施加到各信号线的电压等进行说明。选择字线SEL-WL从电压VPASS转而被供给低电平的电压。非选择字线USEL-WL从电压VPASS转而被供给低电平的电压。源极线CELSRC及位线禁止BL(奇数)被供给高电平的电压。位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、位线编程BL(奇数)及控制信号STB被供给低电平的电压。选择栅极线SG5被供给电压VSG。此时，存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、以及存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie根据与位线BL的电压的关系而为接通(ON)状态或断开(OFF)状态，存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie为断开(OFF)状态。连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道电位为低电平。连接于位线禁止BL(奇数)的存储器串MSIo的存储单元晶体管MT的通道电位、及存储器串MSIe的存储单元晶体管MT的通道电位与字线WL的电压从电压VPASS降低到低电平的电压同时地降低到低电平的电压。连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT的栅极电极被供给低电平的电压，连接于位线编程BL(奇数)的存储器串MSIo的存储单元晶体管MT为断开状态。因此，连接于位线编程BL(奇数)的MSIo的存储单元晶体管MT保存上升后的阈值电压。

对在第2动作期间的时刻t13之后施加到各信号线的电压等进行说明。选择字线SEL-WL、非选择字线USEL-WL、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的存储单元晶体管MT的通道、位线编程BL(奇数)、存储器串MSIo的存储单元晶体管MT的通道及控制信号STB被供给低(Low、L)电平的电压。位线禁止BL(奇数)从高电平的电压转而被供给低电平的电压。选择栅极线SG5从电压VSG转而被供给低电平的电压。此时，存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie、存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie为断开(OFF)状态。

像以上所说明的那样，第2动作期间结束。在第2动作期间(ODD编程动作的期间)，一实施方式的非易失性半导体存储装置1使电连接于奇数位线BL(odd)且通过选择字线SEL-WL选择的存储单元晶体管MT的阈值电压上升，通过选择字线SEL-WL选择的存储单元晶体管MT可以保存上升后的阈值电压。

＜6-4.第3动作期间的例子＞

在第3动作期间，定序器15(图1)与第2动作期间同样地，控制电压产生电路17(图1)、列解码器22(图1)、行解码器19(图1)及感测放大器模块20(图1)，电压产生电路17、列解码器22、行解码器19或感测放大器模块20对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB施加(供给)电压。

使用定序器15，继ODD编程动作之后执行一次验证动作。执行一次验证动作的期间是第3动作期间。

继第2动作期间之后开始第3动作期间时，定序器15与第2动作期间同样地，对选择字线SEL-WL、非选择字线USEL-WL、源极线CELSRC、位线编程BL(偶数)、位线禁止BL(偶数)、选择栅极线SG4、存储器串MSIe的通道、位线编程BL(奇数)、位线禁止BL(奇数)、选择栅极线SG5、存储器串MSIo的通道及控制信号STB供给低(Low、L)电平的电压。

对在第3动作期间的时刻t20至时刻t23施加到各信号线的电压等进行说明。选择字线SEL-WL从低电平的电压转而被供给电压VCG。非选择字线USEL-WL从低电平的电压转而被供给电压VREAD。源极线CELSRC、位线禁止BL(偶数)、存储器串MSIe的存储单元晶体管MT的通道、位线禁止BL(奇数)及存储器串MSIo的存储单元晶体管MT的通道被供给低电平的电压。位线编程BL(偶数)、位线编程BL(奇数)从低电平的电压转而被供给高(High、H)电平的电压。选择栅极线SG4及选择栅极线SG5从低电平的电压转而被供给电压VSG_READ。此时，存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie、存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、以及存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie成为接通(ON)状态。

在第3动作期间的时刻t20至时刻t21，控制信号STB被供给低电平的电压。在第3动作期间的时刻t21至时刻t22，控制信号STB从低电平的电压转而被供给高电平的电压。在第3动作期间的时刻t21至时刻t22，选择字线SEL-WL被供给电压VCG，控制信号STB从低电平的电压变成高电平的电压时，控制信号STB被生效。此处，电压VCG为任意读出电压。结果，基于任意读出电压VCG，通过选择字线SEL-WL选择的存储器串MS的存储单元晶体管MT所保存的阈值电压被读出。从通过选择字线SEL-WL选择的存储器串MS的存储单元晶体管MT读出的阈值电压被传输到感测放大器模块20中的锁存电路(锁存电路ADL、BDL、CDL、XDL)。感测放大器模块20判定基于任意读出电压VCG读出的阈值电压是“0”还是“1”。锁存电路SDL、ADL、BDL、CDL及XDL暂时保存所读出的阈值电压。接着，在第3动作期间的时刻t22至时刻t23，控制信号STB从高电平的电压转而被供给低电平的电压。当控制信号STB从高电平的电压变成低电平的电压时，控制信号STB被失效。

对在第3动作期间的时刻t23至时刻t24、及时刻t24之后施加到各信号线的电压等进行说明。选择字线SEL-WL从电压VCG转而被供给低电平的电压。非选择字线USEL-WL从电压VREAD转而被供给低电平的电压。源极线CELSRC、位线禁止BL(偶数)、存储器串MSIe的存储单元晶体管MT的通道、位线禁止BL(奇数)、存储器串MSIo的存储单元晶体管MT的通道及控制信号STB被供给低(Low、L)电平的电压。位线编程BL(偶数)及位线编程BL(奇数)从高电平的电压转而被供给低电平的电压。选择栅极线SG4及选择栅极线SG5从电压VSG_READ转而被供给低电平的电压。此时，存储器串MSIo中包含的选择晶体管ST1Io及ST2Io、存储器串MSIe中包含的选择晶体管ST4Ie及ST3Ie、存储器串MSIo中包含的选择晶体管ST3Io及ST4Io、以及存储器串MSIe中包含的选择晶体管ST1Ie及ST2Ie为断开(OFF)状态。

像以上所说明的那样，第3动作期间结束。在第3动作期间(验证动作的期间)，一实施方式的非易失性半导体存储装置1可以读出通过选择字线SEL-WL选择的存储器串MS的存储单元晶体管MT中存储的阈值电压，并检验编程动作的结果。

＜7.感测放大器组件的电路构成＞

接下来，对感测放大器组件SAU的电路构成的一例进行说明。图9是感测放大器组件SAU的电路构成的一例。此外，图9所示的感测放大器组件SAU的电路构成是一例，一实施方式的非易失性半导体存储装置的感测放大器组件SAU的电路构成并不限定于图9所示的例子。有时省略与图1～图8相同或类似的构成的说明。

感测放大器模块20包含与位线BL1～BLm(m为2以上的自然数)分别建立关联的多个感测放大器组件SAU。在图9中，抽选1个感测放大器组件SAU的电路构成并加以表示。

感测放大器组件SAU例如可以暂时保存被读出到对应的位线BL的阈值电压对应的数据。另外，感测放大器组件SAU可以使用暂时保存的数据来进行逻辑运算。非易失性半导体存储装置1可以使用感测放大器模块20(感测放大器组件SAU)执行一实施方式的读出动作，详情将在下文进行叙述。

如图9所示，感测放大器组件SAU包含感测放大器部SA、以及锁存电路SDL、ADL、BDL、CDL及XDL。感测放大器部SA以及锁存电路SDL、ADL、BDL、CDL及XDL以相互能够收发数据的方式通过总线LBUS连接。

感测放大器部SA例如在读出动作中，感测被读出到对应的位线BL的数据(阈值电压)，判定与所读出的阈值电压对应的数据是“0”还是“1”。感测放大器部SA例如包含p通道MOS(Metal Oxide Semiconductor，金属氧化物半导体)晶体管120、n通道MOS晶体管121～128及电容器129。

晶体管120的一端连接于电源线，晶体管120的栅极连接于锁存电路SDL内的节点INV。晶体管121的一端连接于晶体管120的另一端，晶体管121的另一端连接于节点COM，对晶体管121的栅极输入控制信号BLX。晶体管122的一端连接于节点COM，对晶体管122的栅极输入控制信号BLC。晶体管123是高耐压的MOS晶体管，晶体管123的一端连接于晶体管122的另一端，晶体管123的另一端连接于对应的位线BL，对晶体管123的栅极输入控制信号BLS。

晶体管124的一端连接于节点COM，晶体管124的另一端连接于节点SRC，晶体管124的栅极连接于节点INV。晶体管125的一端连接于晶体管120的另一端，晶体管125的另一端连接于节点SEN，对晶体管125的栅极输入控制信号HLL。晶体管126的一端连接于节点SEN，晶体管126的另一端连接于节点COM，对晶体管126的栅极输入控制信号XXL。

晶体管127的一端接地，晶体管127的栅极连接于节点SEN。晶体管128的一端连接于晶体管127的另一端，晶体管128的另一端连接于总线LBUS，对晶体管128的栅极输入控制信号STB。电容器129的一端连接于节点SEN，对电容器129的另一端输入时脉CLK。

以上所说明的控制信号BLX、BLC、BLS、HLL、XXL及STB例如由定序器15产生。另外，对连接于晶体管120的一端的电源线施加例如非易失性半导体存储装置1的内部电源电压即电压VDD，对节点SRC施加例如非易失性半导体存储装置1的接地电压即电压VSS。

锁存电路SDL、ADL、BDL、CDL及XDL暂时保存读出数据。锁存电路XDL例如连接于数据寄存器21，用于感测放大器组件SAU与输入输出电路10之间的数据的输入输出。

锁存电路SDL例如包含反相器130及131、以及n通道MOS晶体管132及133。反相器130的输入节点连接于节点LAT，反相器130的输出节点连接于节点INV。反相器131的输入节点连接于节点INV，反相器131的输出节点连接于节点LAT。晶体管132的一端连接于节点INV，晶体管132的另一端连接于总线LBUS，对晶体管132的栅极输入控制信号STI。晶体管133的一端连接于节点LAT，晶体管133的另一端连接于总线LBUS，对晶体管133的栅极输入控制信号STL。例如，在节点LAT处保存的数据相当于保存在锁存电路SDL的数据，在节点INV处保存的数据相当于保存在节点LAT的数据的反转数据。锁存电路ADL、BDL、CDL及XDL的电路构成由于与例如锁存电路SDL的电路构成相同，所以省略说明。

在以上所说明的感测放大器模块20中，各感测放大器组件SAU判定被读出到位线BL的阈值电压对应的数据的时点基于控制信号STB被生效的时点。在一实施方式中，“定序器15使控制信号STB生效”对应于定序器15使控制信号STB从“L”电平变化为“H”电平。

此外，一实施方式的感测放大器模块20的构成并不限定于此。例如，在感测放大器组件SAU中，栅极被输入控制信号STB的晶体管128也可以包括p通道MOS晶体管。在该情况下，“定序器15使控制信号STB生效”对应于定序器15使控制信号STB从“H”电平变化为“L”电平。

另外，感测放大器组件SAU所具备的锁存电路的个数可以设计成任意个数。在该情况下，锁存电路的个数例如基于1个存储单元晶体管MT保存的数据的比特数而设计。另外，也可以在1个感测放大器组件SAU经由选择器而连接多条位线BL。

＜8.存储单元晶体管的阈值分布＞

接下来，对存储单元晶体管MT的阈值分布的一例进行说明。图10是表示存储单元晶体管MT的阈值分布的一例的阈值分布图。此外，图10所示的存储单元晶体管MT的阈值分布是一例，一实施方式的非易失性半导体存储装置的存储单元晶体管MT的阈值分布并不限定于图10所示的例子。有时省略与图1～图9相同或类似的构成的说明。

一实施方式的非易失性半导体存储装置1使用例如使1个存储单元晶体管MT存储3比特数据的TLC(Triple-LevelCell，三层单元)方式作为存储单元晶体管MT的写入方式。

图10分别表示TLC方式中的存储单元晶体管MT的阈值分布、3比特数据的分配、读出电压及验证电压的一例。图3所示的阈值分布的纵轴对应于存储单元晶体管MT的个数，横轴对应于存储单元晶体管MT的阈值电压Vth。

在TLC方式中，多个存储单元晶体管MT如图3所示，形成8个阈值分布。将这8个阈值分布(写入电平)按照阈值电压从低到高的顺序称为“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平、“G”电平。对“ER”电平、“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平分配例如如下所示的互不相同的3比特数据。

“ER”电平：“111”(“下位比特/中位比特/上位比特”)数据“A”电平：“011”数据“B”电平：“001”数据“C”电平：“000”数据“D”电平：“010”数据“E”电平：“110”数据“F”电平：“100”数据“G”电平：“101”数据

在相邻的阈值分布之间分别设定写入动作中所使用的验证电压。具体来说，分别对应于“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平而设定有验证电压AV、BV、CV、DV、EV、FV及GV。

例如，验证电压AV设定在“ER”电平中的最大的阈值电压与“A”电平中的最小的阈值电压之间。对存储单元晶体管MT施加验证电压AV时，阈值电压包含在“ER”电平中的存储单元晶体管MT成为接通状态，阈值电压包含在“A”电平以上的阈值分布中的存储单元晶体管MT成为断开状态。

另外，例如，其它验证电压BV、CV、DV、EV、FV及GV也与验证电压AV同样地设定。验证电压BV设定在“A”电平与“B”电平之间，验证电压CV设定在“B”电平与“C”电平之间，验证电压DV设定在“C”电平与“D”电平之间，验证电压EV设定在“D”电平与“E”电平之间，验证电压FV设定在“E”电平与“F”电平之间，验证电压GV设定在“F”电平与“G”电平之间。

例如，验证电压AV可以设定为0.8V，验证电压BV可以设定为1.6V，验证电压CV可以设定为2.4V，验证电压DV可以设定为3.1V，验证电压EV可以设定为3.8V，验证电压FV可以设定为4.6V，验证电压GV可以设定为5.6V。但是，验证电压AV、BV、CV、DV、EV、FV及GV并不限定于此处所示的例子。验证电压AV、BV、CV、DV、EV、FV及GV例如也可以在0V～7.0V的范围内适当阶段性地设定。

另外，也可以在相邻的阈值分布之间设定各读出动作中所使用的读出电压。例如，判定存储单元晶体管MT的阈值电压包含在“ER”电平中还是包含在“A”电平以上的读出电压AR设定在“ER”电平中的最大的阈值电压与“A”电平中的最小的阈值电压之间。

其它读出电压BR、CR、DR、ER、FR及GR也可以与读出电压AR同样地设定。例如，读出电压BR设定在“A”电平与“B”电平之间，读出电压CR设定在“B”电平与“C”电平之间，读出电压DR设定在“C”电平与“D”电平之间，读出电压ER设定在“D”电平与“E”电平之间，读出电压FR设定在“E”电平与“F”电平之间，读出电压GR设定在“F”电平与“G”电平之间。

并且，将读出通过电压VREAD设定为比最高的阈值分布(例如“G”电平)的最大的阈值电压高的电压。栅极被施加读出通过电压VREAD的存储单元晶体管MT无关于存储的数据(阈值电压)而成为接通状态。

此外，验证电压AV、BV、CV、DV、EV、FV及GV例如设定为分别比读出电压AR、BR、CR、DR、ER、FR及GR高的电压。也就是说，验证电压AV、BV、CV、DV、EV、FV及GV分别设定为“A”电平、“B”电平、“C”电平、“D”电平、“E”电平、“F”电平及“G”电平的阈值分布的下端附近。

例如，在应用以上所说明的数据的分配的情况下，在读出动作中，下位比特的1页数据(下位页数据)根据使用读出电压AR及ER的读出结果而确定。中位比特的1页数据(中位页数据)根据使用读出电压BR、DR及FR的读出结果而确定。上位比特的1页数据(上位页数据)根据使用读出电压CR及GR的读出结果而确定。像这样，下位页数据、中位页数据及上位页数据分别通过2次、3次及2次读出动作而确定，因此，该数据的分配被称为“2-3-2编码”。

此外，以上所说明的存储在1个存储单元晶体管MT的数据(阈值电压)对应的比特数及对于存储单元晶体管MT的阈值分布的数据的分配是一例，并不限定于此处所示的例子。例如，也可以将2比特或4比特以上的数据存储在1个存储单元晶体管MT中。另外，各读出电压及读出通过电压可以在各方式中设定为相同的电压值，也可以设定为不同的电压值。

＜9.感测放大器模块动作的一例＞

图11是用来说明一实施方式的非易失性半导体存储装置1所具备的感测放大器模块20的验证动作的一例的图。图12及图13是用来说明一实施方式的非易失性半导体存储装置1所具备的感测放大器模块20的编程动作的一例的图。图14是用来说明一实施方式的非易失性半导体存储装置1的验证动作的一例的图。图15及图16是用来说明一实施方式的非易失性半导体存储装置1的编程动作的一例的图。一实施方式的感测放大器模块20的动作例并不限定于图11～图16所示的构成。在图11～图16的说明中，有时省略与图1～图10相同或类似的构成的说明。

如图11～图13所示，感测放大器模块20例如包含感测放大器组件SAU0～SAU7。感测放大器组件SAU0～SAU7分别与位线BL0～BL7建立关联。各感测放大器组件SAU0～SAU7的电路构成与图9所示的感测放大器组件SAU的电路构成相同。

如图11所示，在验证动作中，各感测放大器组件SAU0～SAU7例如将电连接于位线BL0～BL7的存储单元晶体管MT全部作为动作对象(图中为〇)。在验证动作中，各感测放大器组件SAU0～SAU7感测从电连接于对应的位线BL的所有存储单元晶体管MT读出的数据(阈值电压)，判定与所读出的阈值电压对应的数据是“0”还是“1”。锁存电路SDL、ADL、BDL、CDL及XDL暂时保存与所读出的阈值电压对应的数据。

例如，利用图14，对验证动作时的电连接于位线BL(偶数)的存储器串MSIe中包含的存储单元晶体管MT1、及电连接于位线BL(奇数)的存储器串MSIo中包含的存储单元晶体管MT2的电流路径进行说明。也适当参照图8所示的时序图。

如图8所示，在验证动作期间(第3动作期间)的时刻t20至时刻t23，选择字线SEL-WL(字线WLIo2e1(图14))被供给电压VCG，非选择字线USEL-WL(字线WLIo0e3、字线WLIo1e2、字线WLIo3e0、字线WLOo0e3、字线WLOo1e2、字线WLOo2e1及字线WLOo3e0(图14))被供给电压VREAD。选择栅极线SG4及选择栅极线SG5被供给电压VSG_READ。源极线CELSRC、位线禁止BL(偶数)、存储器串MSIe的存储单元晶体管MT的通道、位线禁止BL(奇数)、及存储器串MSIo的存储单元晶体管MT的通道被供给低电平的电压。位线编程BL(偶数)(位线(偶数)(图14))、位线编程BL(奇数)(位线(奇数)(图14))被供给高电平的电压。

结果，存储器串MSIe中包含的选择晶体管ST1及ST2、以及存储器串MSIe中包含的选择晶体管ST4及ST3成为接通(ON)状态，电流(图14的箭头)从位线编程BL(偶数)(位线BL(偶数)(图14))流动到源极线CWLSRC。在电连接于位线BL(even)的存储器串MSIe中，连接着选择字线SEL-WL(字线WLIo2e1)的存储单元晶体管MT1中保存的数据(阈值电压)被读出。连接于位线BL(偶数)(图14)的感测放大器组件SAU感测从连接于位线BL(偶数)(图14)的存储器串MSIo中包含的存储单元晶体管MT2读出的数据(阈值电压)，判定与所读出的阈值电压对应的数据是“0”还是“1”。进而，锁存电路SDL、ADL、BDL、CDL及XDL暂时保存与所读出的阈值电压对应的数据。

以相同的方式，存储器串MSIo中包含的选择晶体管ST3及ST4、以及存储器串MSIo中包含的选择晶体管ST1及ST2成为接通(ON)状态，电流(图14的箭头)从位线编程BL(奇数)(位线BL(奇数)(图14))流动到源极线CWLSRC，通过选择字线SEL-WL(字线WLIo2e1)选择且电连接于位线BL(奇数)的存储器串MSIo中包含的存储单元晶体管MT2所保存的数据(阈值电压)被读出。连接于位线BL(奇数)(图14)的感测放大器组件SAU感测从连接于位线BL(奇数)(图14)的存储器串MSIo中包含的存储单元晶体管MT2读出的数据(阈值电压)，判定与所读出的阈值电压对应的数据是“0”还是“1”。进而，锁存电路SDL、ADL、BDL、CDL及XDL暂时保存与所读出的阈值电压对应的数据。

另一方面，在编程动作中，第偶数个感测放大器组件SAU0、SAU2、SAU4、SAU6在与第奇数个感测放大器组件SAU1、SAU3、SAU5、SAU7不同的时点进行动作。

例如，如图12及图13所示，第偶数个感测放大器组件SAU0、SAU2、SAU4、SAU6与第奇数个感测放大器组件SAU1、SAU3、SAU5、SAU7交替地动作。

具体来说，如图12所示，在EVEN编程动作(第1动作期间)中，电连接于与第偶数个感测放大器组件SAU0、SAU2、SAU4、SAU6对应的第偶数条位线BL0、BL2、BL4、BL6的存储单元晶体管MT成为动作对象(图中为〇)，电连接于与第奇数个感测放大器组件SAU1、SAU3、SAU5、SAU7对应的第奇数条位线BL1、BL3、BL5、BL7的存储单元晶体管MT不成为动作对象(图中为×)。

例如，利用图15，对EVEN编程动作(第1动作期间)时的电连接于位线BL(偶数)的存储器串MSIe中包含的存储单元晶体管MT1、及电连接于位线BL(奇数)的存储器串MSIo中包含的存储单元晶体管MT2的电流路径进行说明。也适当参照图8所示的时序图。

如图8所示，在EVEN编程动作(第1动作期间)的时刻t01至时刻t02，选择字线SEL-WL(字线WLIo2e1(图15))被供给电压VPGM，非选择字线USEL-WL(字线WLIo0e3、字线WLIo1e2、字线WLIo3e0、字线WLOo0e3、字线WLOo1e2、字线WLOo2e1及字线WLOo3e0(图15))被供给电压VPASS。源极线CELSRC及位线禁止BL(偶数)被供给高电平的电压。位线编程BL(偶数)(位线(偶数)(图15))、位线编程BL(奇数)(位线(奇数)(图15))、位线禁止BL(奇数)、选择栅极线SG5被供给低电平的电压。选择栅极线SG4被供给电压VSG。

结果，存储器串MSIe中包含的选择晶体管ST1及ST2成为接通(ON)状态，存储器串MSIe中包含的选择晶体管ST4及ST3成为断开(OFF)状态，电流(图15的箭头)从位线编程BL(偶数)(位线BL(偶数)(图15))流动到存储器串MSIe中包含的选择晶体管ST3附近。另一方面，存储器串MSIo中包含的选择晶体管ST3及ST4成为接通(ON)状态，存储器串MSIo中包含的选择晶体管ST1及ST2成为断开(OFF)状态，电流几乎不从位线编程BL(奇数)(位线BL(奇数)(图15))流动。连接于位线编程BL(偶数)(位线BL(偶数)(图15))的存储器串MSIe的存储单元晶体管MT3、MT2及MT0的通道电位成为低电平。在电连接于位线编程BL(偶数)(位线BL(偶数)(图15))的存储器串MSIe中，连接着选择字线SEL-WL(字线WLIo2e1)的存储单元晶体管MT1的栅极电极被供给电压VPGM。结果，向连接于位线编程BL(偶数)(位线BL(偶数)(图15))的存储器串MSIe中包含的存储单元晶体管MT1与低电平的通道之间施加电压VPGM，在存储器串MSIe的存储单元晶体管MT1中编程所需的数据(阈值电压)。

使用定序器15(图1)，继EVEN编程动作(第1动作期间)之后执行验证动作期间(第3动作期间)。此时，电连接于与图12所示的第偶数个感测放大器组件SAU0、SAU2、SAU4、SAU6对应的第偶数条位线BL0、BL2、BL4、BL6的存储单元晶体管MT成为验证动作的对象。

另外，如图13所示，在继EVEN编程动作(第1动作期间)之后的ODD编程动作(第2动作期间)中，电连接于与第奇数个感测放大器组件SAU1、SAU3、SAU5、SAU7对应的第奇数条位线BL1、BL3、BL5、BL7的存储单元晶体管MT成为动作对象(图中为〇)，电连接于与第偶数个感测放大器组件SAU0、SAU2、SAU4、SAU6对应的第偶数条位线BL0、BL2、BL4、BL6的存储单元晶体管MT不成为动作对象(图中为×)。

例如，利用图16，对ODD编程动作(第2动作期间)时的电连接于位线BL(奇数)的存储器串MSIo中包含的存储单元晶体管MT2、及电连接于位线BL(偶数)的存储器串MSIe中包含的存储单元晶体管MT1的电流路径进行说明。也适当参照图8所示的时序图。

如图8所示，在ODD编程动作(第2动作期间)的时刻t21至时刻t22，选择字线SEL-WL(字线WLIo2e1(图16))被供给电压VPGM，非选择字线USEL-WL(字线WLIo0e3、字线WLIo1e2、字线WLIo3e0、字线WLOo0e3、字线WLOo1e2、字线WLOo2e1及字线WLOo3e0(图16))被供给电压VPASS。源极线CELSRC及位线禁止BL(奇数)被供给高电平的电压。位线编程BL(奇数)(位线(奇数)(图16))、位线编程BL(偶数)(位线(偶数)(图16))、位线禁止BL(偶数)、选择栅极线SG4被供给低电平的电压。选择栅极线SG5被供给电压VSG。

结果，存储器串MSIo中包含的选择晶体管ST1及ST2成为接通(ON)状态，存储器串MSIo中包含的选择晶体管ST4及ST3成为断开(OFF)状态，电流(图16的箭头)从位线编程BL(奇数)(位线BL(奇数)(图16))流动到存储器串MSIo中包含的选择晶体管ST0附近。另一方面，存储器串MSIe中包含的选择晶体管ST3及ST4成为接通(ON)状态，存储器串MSIe中包含的选择晶体管ST1及ST2成为断开(OFF)状态，电流几乎不从位线编程BL(偶数)(位线BL(偶数)(图16))流动。连接于位线编程BL(奇数)(位线BL(奇数)(图16))的存储器串MSIo的存储单元晶体管MT3、MT1及MT0的通道电位成为低电平。在电连接于位线编程BL(奇数)(位线BL(奇数)(图16))的存储器串MSIo中，连接着选择字线SEL-WL(字线WLIo2e1)的存储单元晶体管MT2的栅极电极被供给电压VPGM。结果，向电连接于位线编程BL(奇数)(位线BL(奇数)(图16))的存储器串MSIo中包含的存储单元晶体管MT2与低电平的通道之间施加电压VPGM，在存储器串MSIo的存储单元晶体管MT2中编程所需的数据(阈值电压)。

使用定序器15(图1)，继ODD编程动作(第2动作期间)之后执行验证动作期间(第3动作期间)。此时，电连接于与图13所示的第奇数个感测放大器组件SAU1、SAU3、SAU5、SAU7对应的第奇数条位线BL1、BL3、BL5、BL7的存储单元晶体管MT成为验证动作的对象。

此外，也可以是在第1动作期间，第奇数个感测放大器组件成为动作对象，第偶数个感测放大器组件不成为动作对象，在第2动作期间，第偶数个感测放大器组件成为动作对象(图中为〇)，第奇数个感测放大器组件不成为动作对象。

＜其它实施方式＞

在所述实施方式中，记载为施加或供给某电压时，包括进行施加或供给该电压这样的控制、及实际施加或供给该电压这两种情况。进而，施加或供给某电压也可以包括例如施加或供给0V的电压的情况。

在本说明书中，“连接”表示电连接，例如在中间介隔其它元件的情况不除外。

以上，对本公开的非易失性半导体存储装置的若干个实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，也可以在不脱离发明主旨的范围内适当组合而实施，可以进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1:非易失性半导体存储装置

2:外部控制器

3:存储器系统

10:输入输出电路

11:逻辑控制电路

12:状态寄存器

13:地址寄存器

14:指令寄存器

15:定序器

16:忙碌电路

17:电压产生电路

18:存储单元阵列

19:行解码器

20:感测放大器模块

21:数据寄存器

22:列解码器

31:半导体层

32:绝缘层

33:导电层

34:绝缘层

35:电荷蓄积层

36:绝缘层

37:导电层

39:导电层

40:导电层

40i:绝缘层

41:绝缘层

42:绝缘层

43:绝缘层

44:绝缘层

45:导电层

47:导电层

49:导电层

50:半导体衬底

51:绝缘层

52:绝缘层

53:绝缘层

54:绝缘层

57:连接部

60:导电层

120:晶体管

121:晶体管

122:晶体管

123:晶体管

124:晶体管

125:晶体管

126:晶体管

127:晶体管

128:晶体管

129:电容器

130:反相器

131:反相器

132:晶体管

133:晶体管

190A:选择栅极解码器

190B:选择栅极解码器

190C:选择栅极解码器

190D:选择栅极解码器

190E:选择栅极解码器

190F:选择栅极解码器

190G:选择栅极解码器

190H:选择栅极解码器

190I:选择栅极解码器

190J:选择栅极解码器

511:导电层

521:导电插塞。

Claims (9)

1.一种非易失性半导体存储装置，具有：

第1位线，沿与第1方向交叉的第2方向延伸；

第2位线，与所述第1位线平行地设置在所述第1方向上所述第1位线的相反侧，且沿所述第2方向延伸；

第1源极线，设置在与所述第1方向及所述第2方向交叉的第3方向上，且沿所述第3方向延伸；

第2源极线，与所述第1源极线平行地设置在所述第1方向上所述第1源极线的相反侧，且沿所述第3方向延伸；

第1半导体层，沿所述第1方向延伸；

第2半导体层，与所述第1半导体层平行地设置在所述第2方向上，且沿所述第1方向延伸；

第1存储器串，设置在所述第1半导体层的第1侧，且包含与所述第1位线连接的第1选择晶体管、与所述第1源极线连接的第2选择晶体管、及连接在所述第1选择晶体管与所述第2选择晶体管之间的多个第1存储单元晶体管；

第2存储器串，设置在相对于所述第1半导体层与所述第1半导体层的第1侧为相反侧的第2侧，且包含与所述第1位线连接的第3选择晶体管、与所述第1源极线连接的第4选择晶体管、及连接在所述第3选择晶体管与所述第4选择晶体管之间的多个第2存储单元晶体管；

第3存储器串，设置在所述第2半导体层的第1侧，且与所述第1存储器串对向设置，包含与所述第2位线连接的第5选择晶体管、与所述第2源极线连接的第6选择晶体管、及连接在所述第5选择晶体管与所述第6选择晶体管之间的多个第3存储单元晶体管；

第4存储器串，设置在所述第2半导体层的与第1侧为相反侧的第2侧，且包含与所述第2位线连接的第7选择晶体管、与所述第2源极线连接的第8选择晶体管、及连接在所述第7选择晶体管与所述第8选择晶体管之间的多个第4存储单元晶体管；

第1选择栅极线，电连接于所述第1选择晶体管的栅极电极及所述第6选择晶体管的栅极电极；及

第2选择栅极线，电连接于所述第2选择晶体管的栅极电极及所述第5选择晶体管的栅极电极。

2.根据权利要求1所述的非易失性半导体存储装置，其中

在俯视下，

所述第1位线及所述第1源极线在所述第1方向上设置在同一侧，

所述第2位线及所述第2源极线在所述第1方向上设置在同一侧，且在所述第1方向上设置在所述第1位线及所述第1源极线的相反侧。

3.根据权利要求1所述的非易失性半导体存储装置，其中

在剖视时，包含所述第1位线的一部分的层与包含所述第2位线的一部分的层不同。

4.根据权利要求1所述的非易失性半导体存储装置，其中所述非易失性半导体存储装置具有：

第1字线，设置在所述第3方向上，沿所述第3方向延伸，且对于多个所述第1存储单元晶体管的各个与多个所述第3存储单元晶体管的各个来说共通地设置；及

第2字线，设置在所述第3方向上，沿所述第3方向延伸，且对于多个所述第2存储单元晶体管的各个及多个所述第4存储单元晶体管的各个来说共通地设置。

5.根据权利要求4所述的非易失性半导体存储装置，其中

所述非易失性半导体存储装置具有控制器，

所述控制器能够在不同的时点控制所述第1选择栅极线与所述第2选择栅极线。

6.根据权利要求5所述的非易失性半导体存储装置，其中

所述控制器是

在第1动作期间，

对所述第1位线及所述第2位线供给小于第1电压的第2电压之后，

针对所述第1选择晶体管及所述第6选择晶体管对所述第1选择栅极线供给大于所述第1电压的第3电压，使所述第1选择晶体管及所述第6选择晶体管接通或断开，对所述第2选择栅极线供给使所述第2选择晶体管及所述第5选择晶体管断开的所述第2电压，对所述第1字线供给大于所述第3电压的第4电压，对所述第2字线供给大于所述第3电压且小于所述第4电压的第5电压，

在继所述第1动作期间后的第2动作期间，

对所述第2位线供给所述第1电压，对所述第1位线供给所述第2电压之后，

针对所述第2选择晶体管及所述第5选择晶体管对所述第2选择栅极线供给所述第3电压，使所述第2选择晶体管及所述第5选择晶体管接通或断开，对所述第1选择栅极线供给使所述第1选择晶体管及所述第6选择晶体管断开的所述第2电压，对所述第1字线及所述第2字线供给所述第5电压，

在所述第1动作期间及所述第2动作期间这两个期间，

对所述第1源极线及所述第2源极线两者供给大于所述第2电压的第6电压。

7.根据权利要求6所述的非易失性半导体存储装置，其中

所述控制器在继所述第2动作期间后的第3动作期间，

对所述第1源极线、所述第2源极线及所述第2位线供给所述第2电压，

对所述第1选择栅极线及所述第2选择栅极线两者供给与所述第3电压不同的第7电压，

对所述第1位线供给大于所述第2电压且与所述第1电压不同的第8电压，

对所述第1字线供给与所述第4电压及所述第5电压不同的第9电压，

对所述第2字线供给与所述第4电压及所述第5电压不同且大于所述第9电压的第10电压。

8.根据权利要求5所述的非易失性半导体存储装置，其中

所述控制器是

在第1动作期间，

对所述第1位线供给第1电压，并且对所述第2位线供给小于所述第1电压的第2电压之后，

针对所述第1选择晶体管及所述第6选择晶体管对所述第1选择栅极线供给第3电压，使所述第1选择晶体管及所述第6选择晶体管接通或断开，对所述第2选择栅极线供给使所述第2选择晶体管及所述第5选择晶体管断开的所述第2电压，对所述第1字线及所述第2字线供给大于所述第3电压的第5电压，

在继所述第1动作期间后的第2动作期间，

对所述第2位线及所述第1位线供给所述第2电压之后，

针对所述第2选择晶体管及所述第5选择晶体管对所述第2选择栅极线供给所述第3电压，使所述第2选择晶体管及所述第5选择晶体管接通或断开，对所述第1选择栅极线供给使所述第1选择晶体管及所述第6选择晶体管断开的所述第2电压，对所述第2字线供给大于所述第5电压的第4电压，对所述第1字线供给所述第5电压，

在所述第1动作期间及所述第2动作期间这两个期间，

对所述第1源极线及所述第2源极线两者供给大于所述第2电压的第6电压。

9.根据权利要求8所述的非易失性半导体存储装置，其中

所述控制器在继所述第2动作期间后的第3动作期间，

对所述第1源极线、所述第2源极线及所述第1位线供给所述第2电压，

对所述第1选择栅极线及所述第2选择栅极线两者供给与所述第3电压不同的第7电压，

对所述第2位线供给大于所述第2电压且与所述第1电压不同的第8电压，

对所述第2字线供给与所述第4电压及所述第5电压不同的第9电压，

对所述第1字线供给与所述第4电压及所述第5电压不同且大于所述第9电压的第10电压。

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