KR20110002167A - Ｅｓｄ 보호 회로 - Google Patents

Abstract

본 발명의 실시예에 의한 ESD 보호회로는 전원전압 노드와 접지전압 노드 사이에 형성된 RC 트리거부와, 전원전압 노드에 유입된 ESD를 접지전압 노드로 접지시키는 ESD 방전부 및 RC 트리거부 및 ESD 방전부 사이에 연결되어 ESD 방전부의 구동 전압을 생성하는 것을 특징으로 한다.

ESD 보호회로, NAND 게이트, PMOS 트랜지스터

Description

ＥＳＤ 보호 회로{ESD protection circuit}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 ESD 보호회로에 관한 것이다.

일반적으로 사용자가 마찰 또는 유도에 의해 정전기적으로 충전될 때 ESD가 발생된다. 집적회로, 특히 MOS 트랜지스터로 형성된 IC는 이러한 ESD에 취약하다.

상기 ESD는 상기 IC 내부의 입/출력 패드, 전력 핀, 또는 다른 IC 패드에 전달될 수 있으며, 이와 같이 전달되는 ESD는 반도체 접합부, 유전체, 상호 접속부 또는 상기 IC의 내부 구성 요소들에 치명적인 손상을 줄 수 있다.

따라서 이런한 ESD로부터 상기 IC를 보호하기 위한 회로들이 연구 개발되고 있으며, 따라서 이러한 ESD 보호 회로용 반도체 소자는 IC에 없어서는 안될 중요한 부분이다.

도 1은 일반적인 ESD 보호 회로도이다. 도 1을 참조하면, RC 트리거 클램프(10)는 ESD가 유입되었을 때 하이 패스 필터의 캐패시터(11)를 통해 NMOS 트랜지스터(20)의 게이트 단의 전압이 상승하여 NMOS 트랜지스터(20)가 턴온되게 된다.

NMOS 트랜지스터(20)가 턴온되어 VDD 전원 패드(30)에 유입된 ESD 차 지(charge)를 VSS 전압으로 접지시킨다.

그러나, 이러한 일반적인 ESD 보호회로는 NMOS 트랜지스터(20)의 게이트 전압을 상승시키는데 한계가 있다. 게이트 전압을 상승시키기 위해 저항(12)의 크기를 크게 하면, 저항이 차지하는 면적이 크기 때문에 칩 사이즈가 커지는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 ESD가 유입되었을 때 ESD 보호회로의 구동 전압을 높여주어 상기 ESD가 접지 전압으로 제거되도록 하는 ESD 보호회로를 제공하는데 있다.

본 발명의 실시예에 의한 ESD 보호회로는 전원전압 노드와 접지전압 노드 사이에 형성된 RC 트리거부와, 전원전압 노드에 유입된 ESD를 접지전압 노드로 접지시키는 ESD 방전부 및 RC 트리거부 및 ESD 방전부 사이에 연결되어 ESD 방전부의 구동 전압을 생성하는 것을 특징으로 한다.

본 발명의 실시예에 의한 ESD 보호회로는 낸드 게이트 및 PMOS 트랜지스터를 이용하여 ESD 보호회로의 구동 전압을 상승시킴으로써, 유입된 ESD를 빠른 속도로 제거할 수 있다.

이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.

도 2는 본 발명의 실시예에 따른 ESD 보호회로를 도시한 도면이다.

도 2를 참조하여 살펴보면, 본 발명의 ESD 보호회로(100)는 RC 트리거 부(120), 제어전압 생성부(140) 및 ESD 방전부(160)를 포함한다.

RC 트리거부(120)는 전원전압 VDD 노드 및 접지전압 VSS 노드 사이에 형성되고, 캐패시터(122) 및 레지스터(124)가 직렬연결되어 형성된다.

ESD 구동전압 생성부(140)는 NAND 게이트(142) 및 PMOS 트랜지스터(144)를 포함한다.

ESD 방전부(160)는 NMOS 트랜지스터는 전원전압 노드 및 접지전압 노드 사이에 NMOS 트랜지스터(162)로 구성된다.

ESD 구동전압 생성부(140)의 NAND 게이트(142) 및 PMOS 트랜지스터(144)는 전원전압 노드와 캐패시터(122)와 NMOS 트랜지스터(162)의 게이트를 잇는 노드 사이에 형성된다.

RC 트리거부(120)는 전원전압 패드를 통해 ESD가 유입되면 교류 전류를 캐패시터(122)를 통해 흐르게 하고, 레지스터(124)에 걸리는 전압에 의해 종래에는 NMOS 트랜지스터(144)를 턴온되게 하였다.

종래에는 이러한 방법으로 NMOS 트랜지스터(144)의 게이트 단의 전압을 상승시키는데 한계가 있었기 때문에 ESD 챠지(Charge)를 빠른 시간 안에 접지시키는데 한계가 있었다.

본 발명은 RC 트리거부(120) 및 ESD 방전부(160) 사이에 ESD 구동전압 생성부(140)를 형성하므로써, ESD 방전부(160)를 구동하는 전압을 높여주어 ESD가 유입되었을 때, 빠르게 ESD 챠지를 접지시킨다.

이하, 도 2를 참조하여 본 발명에 의한 ESD 보호회로(100)의 동작을 상세히 설명하기로 한다.

ESD 보호회로(100)는 정상 동작시에는 캐패시터(122)와 레지스터(124) 사이의 전압이 논리적 로우 'Low'이기 때문에 NAND 게이트(142)의 출력은 논리적 하이 'High'가 되고, PMOS 트랜지스터(144) 턴-오프 turn-off 상태가 되기 때문에 NMOS 트랜지스터(162)가 오프된다.

ESD 유입시에는 ESD 보호회로(100)의 Input 1은 논리적 하이, Input 2도 논리적 하이가 되기 때문에 NAND 게이트(142)의 출력은 논리적 로우가 되고, PMOS 트랜지스터(144)는 턴온 turn-on이 된다.

NMOS 트랜지스터(162)의 게이트 전압은 전원전압 노드와 연결된 PMOS 트랜지스터(144)를 통해 상승하고, PMOS 트랜지스터(144)의 전류는 종래의 RC 트리거 클램프 보다 더 많이 흘릴 수 있다.

NMOS 트랜지스터(162)가 턴온됨에 따라서 전원전압노드로 유입된 ESD가 접지전압으로 접지되게 된다.

본 발명은 ESD가 유입된 경우 ESD 구동전압 생성부(140)에 의해 ESD 방전부(160)가 빠르게 구동하기 때문에 신속하게 ESD 챠지를 접지시킬 수 있다.

도 3은 종래 ESD 회로와 본 발명의 ESD 회로의 시뮬레이션 결과 그래프이다.

도 3을 참조하면, 종래 ESD 회로와 본 발명의 ESD 회로에 동일한 파워 전압 ESD Pulse를 인가했을 때 ESD 방전부의 NMOS 트랜지스터의 게이트 노드의 전압을 표시한 그래프이다.

본 발명은 RC 트리거 클램프 회로에 NAND 게이트 및 PMOS 트랜지스터만 추가 하여 ESD 방전회로의 구동 전압을 효율적으로 상승시킴으로써, 효율적으로 ESD를 제거할 수 있는 효과가 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

도 1은 일반적인 ESD 보호 회로를 도시한 도면.

도 2는 본 발명의 실시예에 따른 ESD 보호 회로를 도시한 도면.

도 3은 일반적인 ESD 보호 회로와 본 발명의 ESD 보호 회로를 시뮬레이션한 결과 그래프.

Claims (4)

1. 전원전압 노드와 접지전압 노드 사이에 형성된 RC 트리거부;

   상기 전원전압 노드에 유입된 ESD를 상기 접지전압 노드로 접지시키는 ESD 방전부; 및

   상기 RC 트리거부 및 ESD 방전부 사이에 연결되어 ESD 방전부의 구동 전압을

   생성하는 ESD 구동전압 생성부;

   를 포함하는 것을 특징으로 하는 ESD 보호회로.
2. 제 1 항에 있어서,

   상기 ESD 구동전압 생성부는

   NAND 게이트 및 PMOS 트랜지스터로 구성되어 디지털 논리 신호로 ESD 구동전압을 생성하는 것을 특징으로 하는 ESD 보호회로.
3. 제 1 항에 있어서,

   상기 ESD 방전부는 상기 ESD 구동전압 생성부의 출력 신호에 따라 ESD 챠지를 접지시키는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 ESD 보호회로.
4. 제 1 항에 있어서,

   상기 RC 트리거부는

   상기 전원전압 노드와 상기 접지전압 노드 사이에 직렬 접속된 저항 및 캐패시터로 이루어진 것을 특징으로 하는 ESD 보호회로.

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