JP2007214226A

JP2007214226A - 静電気放電保護回路

Info

Publication number: JP2007214226A
Application number: JP2006030495A
Authority: JP
Inventors: Atsushi Nagayama; 淳永山
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-02-08
Filing date: 2006-02-08
Publication date: 2007-08-23
Also published as: US20070183105A1

Abstract

【課題】ＥＳＤ保護回路によりＬＳＩの内部回路をＥＳＤ電流から確実に保護する。
【解決手段】電源端子１と接地端子２の間に逆方向にダイオード接続されたＮＭＯＳ９を保護素子として設けると共に、この電源端子１と内部回路４の間に、ＥＳＤ電流の周波数成分の通過を阻止する帯域阻止型のフィルタ１０を設ける。これにより、高周波成分のＥＳＤ電流がフィルタ１０によって内部回路４に流入することが阻止される。そして、電源端子１の電位ＶＤＤが上昇すると、保護素子のＮＭＯＳ９が先にブレークダウンする。これによって電源端子１の電圧が低下し、内部回路４はＥＳＤ電流から保護される。
【選択図】図１

Description

本発明は、半導体集積回路（以下、「ＬＳＩ」という）内に設ける静電気放電(Electro Static Discharge 以下、「ＥＳＤ」という）保護回路に関するものである。

ＬＳＩのＥＳＤ破壊は、人体等に帯電した静電気による高電圧がＬＳＩの外部端子に印加されることにより、内部回路のトランジスタ等に大きなＥＳＤ電流が流れ、このＥＳＤ電流に起因する熱によってトランジスタ等が永久的に破壊されることによって発生するものと考えられている。このため、ＬＳＩの外部端子の内側に、ブレークダウン電圧が低く、かつブレークダウンしたときに大きな電流が流れても破壊しにくい大容量のトランジスタやダイオード等の保護素子を設けて、ＥＳＤ電流から内部回路を保護することが行われている。

図２は、従来のＥＳＤ保護回路を備えたＬＳＩの概略を示す構成図である。
このＬＳＩは、電源電圧ＶＤＤが供給される電源端子１、接地電位ＧＮＤに接続される接地端子２、入力信号ＩＮが与えられる入力端子３、この入力信号ＩＮに応じて所定の論理動作を行う内部回路４、及びこの内部回路４の論理動作結果の出力信号ＯＵＴが出力される出力端子５を有している。

更にこのＬＳＩは、ＥＳＤ保護回路として、電源端子１と入力端子３の間に、ダイオード接続されてカソードが電源端子１にアノードが入力端子３に接続されたＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）６と、接地端子２と入力端子３の間に、ダイオード接続されてアノードが接地端子２にカソードが入力端子３に接続されたＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）７が設けられている。内部回路４の出力側は、ＰＭＯＳ８ｐとＮＭＯＳ８ｎで構成されるインバータ８を介して、出力端子５に接続されている。また、このＬＳＩは、電源端子１と接地端子２の間に、ダイオード接続されてカソードが電源端子１にアノードが接地端子２に接続されたＮＭＯＳ９を有している。

このＬＳＩでは、接地端子２が接地された状態で入力端子３にＥＳＤ電流が流れ込むとＰＭＯＳ６がオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、内部回路４を除いては流れる経路が存在しないが、内部回路４の内部抵抗が高いことから、ＥＳＤ電流に比べて非常に小さな電流しか流すことができず、入力端子３の電位は上昇する。その後、入力端子３の電圧がＮＭＯＳ７のブレークダウン電圧に達すると、ＮＭＯＳ７の寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、入力端子３に流れ込んだＥＳＤ電流から内部回路４が保護されるようになっている。

接地端子２が接地された状態で出力端子５にＥＳＤ電流が流れ込むと、ＰＭＯＳ８ｐがオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、内部回路４を除いては流れる経路が存在しないが、内部回路４の内部抵抗が高いことから、ＥＳＤ電流に比べて非常に小さな電流しか流すことができず、出力端子５の電位は上昇する。その後、出力端子５の電圧がＮＭＯＳ８ｎのブレークダウン電圧に達すると、ＮＭＯＳ８ｎの寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、出力端子５に流れ込んだＥＳＤ電流から内部回路４が保護されるようになっている。

一方、接地端子２が接地された状態で電源端子１にＥＳＤ電流が流れ込んだ場合、このＥＳＤ電流が流れる経路は、内部回路４を除いては存在しない。しかし、内部回路４は内部抵抗が大きいので、このＥＳＤ電流に比べて非常に小さな電流しか流すことができない。このため、電源端子１の電圧が上昇し、この電源端子１の電圧がＮＭＯＳ９のブレークダウン電圧に達すると、ＮＭＯＳ９の寄生バイポーラトランジスタが導通する。この動作により、電源端子１に印加されたＥＳＤ電流が、ＮＭＯＳ９を通って接地端子２へ流れ、内部回路４がこのＥＳＤ電流から保護される。

特開２００１−８３２１７号公報

しかしながら、前記ＬＳＩでは次のような課題があった。
例えば、時計機能を実現するような規模の小さなＬＳＩでは、大規模なＬＳＩに比べて回路の持つ寄生容量は小さくなる。このため、図２のようなＥＳＤ保護回路では、ＥＳＤの代表的な人体帯電モデル(Human Body Model:ＨＢＭ）のような傾きと周期の大きなＥＳＤ電流が入力された場合、内部回路４のトランジスタにかかる電圧が保護素子であるＮＭＯＳ９と同時またはこのＮＭＯＳ９よりも先にブレークダウン電圧に達する。更に、そのＥＳＤ電流の流れる時間はデバイス帯電モデル(Charged Device Model:ＣＤＭ）などの他のモデルに比べて長くなる。内部回路４のトランジスタは、保護素子のようにＥＳＤ電流を流す能力を持った素子ではないので、保護素子が動作する前に破壊してしまうという問題があった。

本発明は、内部回路をＥＳＤ電流から確実に保護することができるＥＳＤ保護回路を提供することを目的としている。

本発明は、ＬＳＩの電源端子に流れ込むＥＳＤ電流から内部回路を保護するためのＥＳＤ保護回路を、前記電源端子と接地端子の間に接続されて一定値以上の電圧が印加されたときにブレークダウンする保護素子と、前記電源端子と前記内部回路の間に設けられて前記ＥＳＤ電流の周波数成分の通過を阻止するフィルタとで構成したことを特徴としている。

本発明では、ＬＳＩの電源端子と内部回路の間に、ＥＳＤ電流の周波数成分の通過を阻止するフィルタを設けている。このため、ＥＳＤ電流が内部回路に流入することが阻止され、更にこのＥＳＤ電流によって電源端子の電位が上昇すると、電源端子と接地端子の間に接続された保護素子が先にブレークダウンする。これにより、電源端子の電位が低下し、ＥＳＤ電流から内部回路が保護されるという効果がある。

ＬＳＩの電源端子と内部回路の間に設けるフィルタとして、抵抗素子と容量素子で構成した帯域阻止フィルタまたは低域通過フィルタを使用する。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１のＥＳＤ保護回路を備えたＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このＬＳＩは、電源電圧ＶＤＤが印加される電源端子１、接地電位ＧＮＤに接続される接地端子２、入力信号ＩＮが与えられる入力端子３、この入力信号ＩＮに応じて所定の論理動作を行う内部回路４、及びこの内部回路４の論理動作による結果の出力信号ＯＵＴが出力される出力端子５を有している。

更にこのＬＳＩは、ＥＳＤ保護回路として、電源端子１と接地端子２の間に、ダイオード接続されてカソードが電源端子１にアノードが接地端子２に接続されたＮＭＯＳ９と、この電源端子１に与えられるＥＳＤ電流によって発生する電圧の特定の周波数帯を減衰させるためのフィルタ１０を有している。これらのＮＭＯＳ９とフィルタ１０は、ＬＳＩ内部へのＥＳＤ電流の流入を防ぐため、電源端子１に隣接してできるだけ短い配線で配置することが望ましい。

このフィルタ１０は、ツインＴ型ノッチ・フィルタ（帯域阻止フィルタ）で、電源端子１とノードＮＣの間に、ノードＮＡを介して接続された抵抗素子Ｒ１，Ｒ２及びノードＮＢを介して接続された容量素子Ｃ１，Ｃ２と、このノードＮＡと接地端子２の間に接続された容量素子Ｃ３と、ノードＮＢと接地端子２の間に接続された抵抗素子Ｒ３とで構成されている。そして、抵抗素子Ｒ１〜Ｒ３及び容量素子Ｃ１〜Ｃ３の値は、人体帯電モデルのＥＳＤ電流を阻止するために、例えば２ＭＨｚの周波数帯を除去するような値に設定されている。なお、フィルタ１０の出力側のノードＮＣは、内部回路４の電源端子となっている。

更にこのＬＳＩは、図２のＬＳＩと同様に、入力端子３に印加されるＥＳＤ電流から内部回路４を保護するために、電源端子１と入力端子３の間に、ダイオード接続されてカソードが電源端子１にアノードが入力端子３に接続されたＰＭＯＳ６と、接地端子２と入力端子３の間に、ダイオード接続されてアノードが接地端子２にカソードが入力端子３に接続されたＮＭＯＳ７が設けられている。また、内部回路４の出力側は、ＰＭＯＳ８ｐとＮＭＯＳ８ｎで構成されるインバータ８を介して、出力端子５に接続されている。

このＬＳＩでは、接地端子２が接地された状態で入力端子３にＥＳＤ電流が流れ込むとＰＭＯＳ６がオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、フィルタ１０によって内部回路４への流入が阻止されるため、ノードＮＣの電位上昇を抑えながら入力端子３の電位を上昇させる。その後、入力端子３の電圧がＮＭＯＳ７のブレークダウン電圧に達すると、ＮＭＯＳ７の寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、入力端子３に流れ込んだＥＳＤ電流から内部回路４が確実に保護されるようになっている。

接地端子２が接地された状態で出力端子５にＥＳＤ電流が流れ込むと、ＰＭＯＳ８ｐがオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、フィルタ１０によって内部回路４への流入が阻止されるため、ノードＮＣの電位上昇を抑えながら出力端子５の電位を上昇させる。その後、出力端子５の電圧がＮＭＯＳ８ｎのブレークダウン電圧に達すると、ＮＭＯＳ８ｎの寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、出力端子５に流れ込んだＥＳＤ電流から内部回路４が確実に保護されるようになっている。

一方、接地端子２が接地された状態で電源端子１にＥＳＤ電流が流れ込んだ場合、このＥＳＤ電流は、フィルタ１０によって阻止されて内部回路４への侵入が制限される。

図３は、図１の動作を示す信号波形図である。この図１は、電源端子１に印加されるＥＳＤ電流Ｉesd と、このＥＳＤ電流Ｉesd によって電源端子１に発生する電圧Ｖesd と、ノードＮＣに発生する電圧ＶＣの時間変化を示している。

この図３に示すように、電源端子１にＥＳＤ電流Ｉesd が印加されると、電源端子１の電圧Ｖesd はＥＳＤ電流Ｉesd と共に上昇するが、フィルタ１０によって２ＭＨｚの周波数帯が抑制されるため、内部回路４に与えられる電圧ＶＣの上昇は遅くなる。これにより、ＮＭＯＳ９が内部回路４内のトランジスタよりも先にブレークダウン電圧に達し、このＮＭＯＳ９の寄生バイポーラトランジスタが導通する。

以上のように、この実施例１のＬＳＩは、電源端子１と接地端子２の間に、ダイオード接続されてカソードが電源端子１にアノードが接地端子２に接続されたＮＭＯＳ９と、この電源端子１に与えられるＥＳＤ電流によって発生する電圧の特定の周波数帯（例えば、２ＭＨｚ）を減衰させるためのフィルタ１０を有し、このフィルタ１０を通して内部回路４に電源電圧ＶＤＤを与えるようにしている。従って、電源端子１に流れ込んだＥＳＤ電流によって発生する電圧を減衰させ、内部回路４の電源端子（ノードＮＣ）に印加される電圧を抑えることができる。これにより、ＮＭＯＳ９が内部回路４内のトランジスタよりも先にブレークダウンするので、内部回路４をＥＳＤ電流から確実に保護することができるという利点がある。

図４は、本発明の実施例２のＥＳＤ保護回路を備えたＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＬＳＩは、図１中のフィルタ１０に代えて、構成と機能が異なるフィルタ２０を設けている。このフィルタ２０は、電源端子１と内部回路４の電源端子であるノードＮＤの間に接続された抵抗素子Ｒ４と、このノードＮＤと接地端子２の間に接続された容量素子Ｃ４で構成される積分回路による低域通過フィルタである。積分回路の時定数は大きいほど効果があるが、抵抗素子Ｒ４の抵抗値を大きくすると電源電圧の電圧降下が大きくなり、容量素子Ｃ４の容量値を大きくすると所要面積が大きくなるので、現実的ではない。従って、時定数はＥＳＤ電流によって発生する電圧の特定の周波数帯（例えば、１ＭＨｚ）以上の周波数を減衰できるように設定することになる。

このＬＳＩでは、電源端子１にＥＳＤ電流Ｉesd が印加されると、電源端子１の電圧はＥＳＤ電流Ｉesd と共に上昇するが、フィルタ２０によって１ＭＨｚ以上の周波数が抑制されるため、内部回路４に与えられるノードＮＤの電圧ＶＤの上昇は遅くなる。これにより、ＮＭＯＳ９が内部回路４内のトランジスタよりも先にブレークダウン電圧に達し、このＮＭＯＳ９の寄生バイポーラトランジスタが導通する。

このＬＳＩでは、接地端子２が接地された状態で入力端子３にＥＳＤ電流が流れ込むとＰＭＯＳ６がオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、フィルタ２０によって内部回路４への流入が阻止されるため、ノードＮＤの電位上昇を抑えながら入力端子３の電位を上昇させる。その後、入力端子３の電圧がＮＭＯＳ７のブレークダウン電圧に達すると、ＮＭＯＳ７の寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、入力端子３に流れ込んだＥＳＤ電流から内部回路４が確実に保護されるようになっている。

接地端子２が接地された状態で出力端子５にＥＳＤ電流が流れ込むと、ＰＭＯＳ８ｐがオン状態となり、このＥＳＤ電流を電源端子１側へ流す。電源端子１側へ流れたサージ電流は、フィルタ２０によって内部回路４への流入が阻止されるため、ノードＮＤの電位上昇を抑えながら出力端子５の電位を上昇させる。その後、出力端子５の電圧がＮＭＯＳ８ｎのブレークダウン電圧に達すると、ＮＭＯＳ８ｎの寄生バイポーラトランジスタが導通し、接地端子２側へＥＳＤ電流を流す。この動作により、出力端子５に流れ込んだＥＳＤ電流から内部回路４が確実に保護されるようになっている。

以上のように、この実施例２のＬＳＩは、電源端子１と接地端子２の間に、ダイオード接続されてカソードが電源端子１にアノードが接地端子２に接続されたＮＭＯＳ９と、この電源端子１に与えられるＥＳＤ電流によって発生する電圧の高周波成分（例えば、１ＭＨｚ以上）を減衰させるためのフィルタ２０を有し、このフィルタ２０を通して内部回路４に電源電圧を与えるようにしている。従って、電源端子１に流れ込んだＥＳＤ電流によって発生する電圧を減衰させ、内部回路４に印加される電圧を抑えることができる。これにより、ＮＭＯＳ９が内部回路４内のトランジスタよりも先にブレークダウンするので、実施例１と同様の利点に加え、フィルタの回路構成を簡素化することができるという利点がある。

なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）フィルタ１０，２０として抵抗素子と容量素子を用いているが、ＭＯＳトランジスタを用いて構成することも可能である。
（２）コイル等の誘導素子を用いて帯域阻止フィルタや低域通過フィルタを構成することも可能である。
（３）ＮＭＯＳ９に代えて、ダイオード接続されたＰＭＯＳ、ダイオード、バイポーラトランジスタ、またはサイリスタを用いても良い。

本発明の実施例１のＥＳＤ保護回路を備えたＬＳＩの構成図である。従来のＥＳＤ保護回路を備えたＬＳＩの概略を示す構成図である。図１の動作を示す信号波形図である。本発明の実施例２のＥＳＤ保護回路を備えたＬＳＩの構成図である。

符号の説明

１電源端子
２接地端子
３入力端子
４内部回路
５出力端子
９ＮＭＯＳ
１０，２０フィルタ

Claims

半導体集積回路の電源端子に印加される静電気放電電流から内部回路を保護するための静電気放電保護回路であって、
前記電源端子と接地端子の間に接続されて一定値以上の電圧が印加されたときにブレークダウンする保護素子と、
前記電源端子と前記内部回路の間に設けられて前記静電気放電電流の周波数成分の通過を阻止するフィルタとを、
備えたことを特徴とする静電気放電保護回路。
前記フィルタは、帯域阻止フィルタまたは低域通過フィルタであることを特徴とする請求項１記載の静電気放電保護回路。
前記フィルタは、抵抗素子と容量素子で構成したことを特徴とする請求項２記載の静電気放電保護回路。
前記フィルタは、誘導素子と容量素子で構成したことを特徴とする請求項２記載の静電気放電保護回路。
前記抵抗素子は、ＭＯＳトランジスタで構成したことを特徴とする請求項３記載の静電気放電保護回路。
前記容量素子は、ＭＯＳトランジスタで構成したことを特徴とする請求項３または４記載の静電気放電保護回路。
前記保護素子は、ＭＯＳトランジスタ、バイポーラトランジスタまたはダイオードで構成したことを特徴とする請求項１乃至６のいずれか１項に記載の静電気放電保護回路。