JP2010537445A - 出力ドライバステージのｅｓｄ保護装置 - Google Patents

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Abstract

半導体チップの出力ドライバステージでのＥＳＤ(Electro-Static Discharge)保護装置に対して開示する。本発明による出力ドライバステージのＥＳＤ保護装置は、ソースが第１電源に連結されるＰＭＯＳトランジスター及びソースが第２電源に連結されるＮＭＯＳトランジスターを具備して、前記各ＭＯＳトランジスターのゲートには内部回路から出力信号がそれぞれ印加されて、前記各ＭＯＳトランジスターのドレインは出力パッドにそれぞれ連結される出力ドライバステージのＥＳＤ保護装置で、前記ＭＯＳトランジスターのドレイン領域に形成されるコンタクトとゲートポリとの間の離隔間隔が、決められたデザインルール(Design Rule)による値より相対的にさらに大きい。

Description

本発明は、ＥＳＤ保護装置に関するものであり、より詳細には、出力ドライバステージでのＥＳＤ成分が内部回路に流入されることを防止するための出力ドライバステージのＥＳＤ保護装置に関するものである。
人体や機械などに起因するＥＳＤ(Electro-Static Discharge)成分が集積化された半導体チップ内部に入って行くようになると、半導体チップ内の非常に微細な内部回路が破壊されるか、または誤動作をする恐れがある。ＥＳＤ成分は主に半導体チップの入/出力ドライバステージに流入される。
反面、ほとんどすべての半導体チップの入力ドライバステージにはＥＳＤ保護装置が具備されている。半導体チップの出力ドライバステージにはＥＳＤに対する概念が定立されなかった時には別途のＥＳＤ保護装置が具備されないことが一般的であったが、最近には半導体チップの出力ドライバステージに流入されるＥＳＤ成分が内部回路に流入されないようにするためのＥＳＤ保護装置が具備されていることが一般的である。
図１は、従来の出力ドライバステージのＥＳＤ保護装置を示したものである。
図１を参照すると、従来の出力ドライバステージのＥＳＤ保護装置１００は２個のダイオード(ＤＰ、ＤＮ)及び制限抵抗(Ｒ１)を具備してなされる。制限抵抗(Ｒ１)は出力パッド(Output)にＥＳＤ成分が流入された時、出力ドライバステージに具備されるＰＭＯＳトランジスター(Ｐ１)及びＮＭＯＳトランジスター(Ｎ１)へのＥＳＤ成分の放電経路が形成されることを防止する。その代りにＥＳＤ成分は２個のダイオード(ＤＰ、ＤＮ)のうちいずれか一つに形成される放電経路を通じて抜け出るようになる。よって、ＥＳＤ成分は内部回路１１０に流入されない。
しかし、出力ドライバステージのＥＳＤ保護のための前記ダイオードら(ＤＰ、ＤＮ)及び制限抵抗(Ｒ１)は全体的なチップサイズを大きくする要因になる。
本発明が解決しようとする技術的課題は、ダイオード及び制限抵抗がなくても、出力ドライバステージでＥＳＤ成分が内部回路に流入されることを防止することができる出力ドライバステージのＥＳＤ保護装置を提供することにある。
前記技術的課題を達成するための本発明による出力ドライバステージのＥＳＤ保護装置の一実施例は、ソースが第１電源に連結されるＰＭＯＳトランジスター及びソースが第２電源に連結されるＮＭＯＳトランジスターを具備して、前記各ＭＯＳトランジスターのゲートには内部回路から出力信号がそれぞれ印加されて、前記各ＭＯＳトランジスターのドレインは出力パッドにそれぞれ連結される出力ドライバステージのＥＳＤ保護装置で、前記各ＭＯＳトランジスターのドレイン領域に形成されるコンタクトとゲートポリとの間の離隔間隔が、決められたデザインルール(Design Rule)による値より相対的にさらに大きいことを特徴とする。
前記技術的課題を達成するための本発明による出力ドライバステージのＥＳＤ保護装置の他の一実施例は、ソースが第１電源に連結されるＰＭＯＳトランジスター及びソースが第２電源に連結されるＮＭＯＳトランジスターを具備して、前記各ＭＯＳトランジスターのゲートには内部回路から出力信号がそれぞれ印加されて、前記各ＭＯＳトランジスターのドレインは出力パッドにそれぞれ連結される出力ドライバステージのＥＳＤ保護装置で、前記各ＭＯＳトランジスターのドレインと出力パッドとの間には抵抗が形成されていることを特徴とする。
本発明による出力ドライバステージのＥＳＤ保護装置は、出力ドライバステージに具備されるＭＯＳトランジスターらのドレイン抵抗を高めるか、またはアクティブ抵抗などを利用することで出力パッドから流入されるＥＳＤ成分が内部回路に流入されることを防止することができる。よって、従来のダイオード及び制限抵抗を除去することができて全体的なチップサイズを減らすことができる。
従来の出力ドライバステージのＥＳＤ保護装置を示したものである。 本発明による出力ドライバステージのＥＳＤ保護装置の一実施例を示したものである。 図２に示されたＥＳＤ保護装置を具現することができる例を示したものである。 図２に示されたＥＳＤ保護装置を具現することができる他の例を示したものである。
以下では本発明の具体的な実施例を、図面を参照して詳しく説明する。
図２は、本発明による出力ドライバステージのＥＳＤ保護装置の一実施例を示したものである。
出力ドライバステージ２００は、ＰＭＯＳトランジスター(Ｐ１)及びＮＭＯＳトランジスター(Ｎ１)を具備してなされるが、ＰＭＯＳトランジスター(Ｐ１)及びＮＭＯＳトランジスター(Ｎ１)は選択的にターン-オン(Turn-On)される。図２に示された例で、ＰＭＯＳトランジスター(Ｐ１)はソースが第１電源電圧(ＶＨ)に連結されて、ドレインが出力パッド(Output)に連結されるノード(Ｎ１)に連結されて、ゲートに内部回路２１０から出力信号が印加される。ＮＭＯＳトランジスター(Ｎ１)はソースが第２電源電圧(ＶＬ)に連結されて、ドレインが出力パッド(Output)に連結されるノード(Ｎ１)に連結されて、ゲートにＰＭＯＳトランジスター(Ｐ１)と同じく内部回路２１０から出力信号が印加される。第１電源電圧(ＶＨ)と第２電源電圧(ＶＬ)はお互いに異なる電圧準位を有して、図２では第１電源電圧(ＶＨ)は第２電源電圧(ＶＬ)より相対的に高い電圧準位を有するもののように示したが、その反対も行い得る。
図２に示された出力ドライバステージのＥＳＤ保護装置は、従来のダイオード(ＤＰ、ＤＮ)及び制限抵抗(Ｒ１)がない。その代わりにドレイン抵抗、アクティブ抵抗、ウェル抵抗など(ＲＮ、ＲＰ)がこれらの代わりをする。
ここでドレイン抵抗の例を挙げると、ＭＯＳトランジスター製造工程時に電磁気的な特性を考慮して決められたデザインルール(Design Rule)にしたがってドレイン領域に形成されるコンタクトとゲートポリとの間の最小限の離隔間隔が必要である。これによって、ドレイン抵抗も不可欠に存在するようになる。ところが、決められたデザインルールによりＭＯＳトランジスターを製造する場合、ドレイン抵抗はその抵抗値があまり大きくならなくてＥＳＤ保護にあまり効果的ではない。
仮に、ドレイン領域に形成されるコンタクトとゲートポリとの間の離隔間隔を大きくすると、ドレイン抵抗も大きくなる。この場合、図２を参照すると、ＥＳＤ成分が出力パッド(Output)に流入されると、流入されたＥＳＤ成分は大部分ドレイン抵抗(ＲＮ、ＲＰ)を通じて消耗される。よって、内部回路２１０にはＥＳＤの影響を及ぼさないか、または極めて微弱な影響のみを及ぼす。
図３は、図２に示されたＥＳＤ保護装置を具現することができる一例を示したものである。
図３を参照すると、アクティブ領域３００には垂直方向にＭＯＳトランジスター(Ｐ１、Ｎ１)それぞれのドレイン出力のための複数のコンタクト３０２及びＭＯＳトランジスターそれぞれの電源電圧連結のための複数のコンタクト３０３が形成される。また、アクティブ領域３００の上部にはＭＯＳトランジスターそれぞれのゲート形成のためのゲートポリ(Gate Poly)３０１が形成される。
この時、ゲートポリ３０１はドレイン領域に形成される複数のコンタクト３０２及びソース領域に形成される複数のコンタクト３０３それぞれと離隔されていなければならない。これは前述したデザインルール(Design Rule)と同一な概念である。この時、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間のアクティブ領域は、ドレイン抵抗３１０になる。ドレイン抵抗３１０の抵抗値は、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)によって決まる。ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)が決められたデザインルールによる値に近くなるとドレイン抵抗３１０の抵抗値は小さくなる。しかし、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)が大きいほどドレイン抵抗３１０の抵抗値は大きくなる。ドレイン抵抗３１０の抵抗値が大きいほど出力パッド(Output)に流入されたＥＳＤ成分もさらにたくさん消耗される。
したがって、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)を決められたデザインルールによる値より大きくすることで、従来のダイオード(ＤＰ、ＤＮ)と制限抵抗(Ｒ１)がなくても、出力パッド(Output)に流入されたＥＳＤ成分がドレイン抵抗３１０によって充分に消尽されて内部回路２１０に流入されることを防止することができる。
この時、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)が大きくなると、ＭＯＳトランジスターの面積が大きくなる。しかし、従来のダイオード (ＤＰ、ＤＮ)及び制限抵抗(Ｒ１)を除去する効果が、ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)を決められたデザインルールによる値より大きくすることよりもチップサイズに関してずっと効率的であるので、ＭＯＳトランジスターの面積が大きくなる短所を相殺させることができる。ドレイン領域に形成される複数のコンタクト３０２とゲートポリ３０１との間の離隔間隔(ｄ１)を決められたデザインルールによる値より少なくとも５％大きくすることが望ましい。
図４は、図２に示されたＥＳＤ保護装置を具現することができる他の例を示したものであり、ＭＯＳトランジスターのドレインと出力パッドとの間に抵抗がさらに形成されている。
アクティブ領域４００には、ゲートポリ４０１、ドレイン領域に形成される複数のコンタクト４０２及びソース領域に形成される複数のコンタクト４０３が形成されている。抵抗は相対的に大きい不純物濃度を有するアクティブ(Active)領域または相対的に小さな不純物濃度を有するウェル(Well)領域に形成されることができる。相対的に少ない抵抗を希望する場合、抵抗でアクティブ領域が形成されて、相対的に大きい抵抗を希望する場合、抵抗でウェル領域が形成される。
図４を参照すると、抵抗の役割をするアクティブ領域など４１０にはドレイン領域に形成される複数のコンタクト４０２に相対的に近い複数のコンタクト４１１及び出力パッドに相対的に近い複数のコンタクト４１２が形成されている。ここで、ドレイン領域に形成される複数のコンタクト４０２に相対的に近い複数のコンタクト４１１は、メタル４２１によって等電位になって、これによってドレイン領域に形成される複数のコンタクト４０２に相対的に近い複数のコンタクト４１１は省略することができる。
出力パッドに相対的に近い複数のコンタクト４１２は、メタル４２２によって出力パッドと連結される。この時、外部からＥＳＤ成分が流入されることに備え、ＥＳＤ成分が消耗することができる領域を充分にするために、出力パッドに相対的に近い複数のコンタクト４１２のオーバーラップ(Overlap)間隔(ｄ２)を、決められたデザインルールによる値よりもおおよそ５％以上さらに大きくすることができる。ここで、出力パッドに相対的に近い複数のコンタクト４１２それぞれのオーバーラップ間隔(ｄ２)は該当コンタクトからアクティブ領域など４１０の末端まで確保される間隔を意味する。
図４に示された例で、実質的な抵抗になる部分は、ドレイン領域に相対的に近い複数のコンタクト４１１と出力パッドに相対的に近い複数のコンタクト４１２の間の領域４１３である。よって、ＥＳＤ成分が出力パッド(Output)に流入されると、流入されたＥＳＤ成分は大部分アクティブ領域のうちで実質的な抵抗になる領域４１３で消耗される。よって、このような方式を通じても十分なＥＳＤ保護効果を得ることができる。この場合、ドレイン領域に形成される複数のコンタクト４０２とゲートポリ４０１との間の離隔間隔を決められたデザインルールによる値にすることができる。
図２で、ＰＭＯＳトランジスター(Ｐ１)及びＮＭＯＳトランジスター(Ｎ１)のＥＳＤ保護効果を高めるために第１電源電圧(ＶＨ)と第２電源電圧(ＶＬ)との間にＥＳＤ保護回路２２０をさらに具備することができる。この時、電源電圧間のＥＳＤ保護回路２２０は直列(Series)で連結されたダイオードやバイポーラートランジスターまたはこれらの組合せであってもよい。
以上では本発明に対する技術思想を添付図面と共に叙述したが、これは本発明の望ましい実施例を例示的に説明したものであって、本発明を限定するものではない。また、本発明が属する技術分野で通常の知識を有した者なら誰も本発明の技術的思想の範疇を離脱しない範囲内で多様な変形及び模倣が可能であることは明白な事実である。

Claims (7)

  1. ソースが第１電源電圧に連結されるＰＭＯＳトランジスター及びソースが第２電源電圧に連結されるＮＭＯＳトランジスターを具備して、前記各ＭＯＳトランジスターのゲートには内部回路から出力信号がそれぞれ印加されて、前記各ＭＯＳトランジスターのドレインは出力パッドにそれぞれ連結される出力ドライバステージのＥＳＤ保護装置において、
    前記各ＭＯＳトランジスターのドレイン領域に形成されるコンタクトとゲートポリとの間の離隔間隔が、
    決められたデザインルール(Design Rule)による値より相対的にさらに大きいことを特徴とする出力ドライバステージのＥＳＤ保護装置。
  2. 前記各ＭＯＳトランジスターのドレイン領域に形成されるコンタクトとゲートポリとの間の離隔間隔は、
    前記決められたデザインルールによる値より少なくとも５％さらに大きいことを特徴とする請求項１に記載の出力ドライバステージのＥＳＤ保護装置。
  3. ソースが第１電源に連結されるＰＭＯＳトランジスター及びソースが第２電源に連結されるＮＭＯＳトランジスターを具備して、前記各ＭＯＳトランジスターのゲートには内部回路から出力信号がそれぞれ印加されて、前記各ＭＯＳトランジスターのドレインは出力パッドにそれぞれ連結される出力ドライバステージのＥＳＤ保護装置において、
    前記各ＭＯＳトランジスターのドレインと出力パッドとの間には抵抗が形成されていることを特徴とする出力ドライバステージのＥＳＤ保護装置。
  4. 前記抵抗は、
    アクティブ(Active)領域またはウェル(Well)領域に形成されることを特徴とする請求項３に記載の出力ドライバステージのＥＳＤ保護装置。
  5. 前記アクティブ領域またはウェル領域に形成されるコンタクトのうちで出力パッドに相対的に近いコンタクトのオーバーラップ(Overlap)間隔は、
    決められたデザインルールによる値より相対的にさらに大きいことを特徴とする請求項４に記載の出力ドライバステージのＥＳＤ保護装置。
  6. 前記出力パッドに相対的に近いコンタクトのオーバーラップ間隔は、
    前記決められたデザインルールによる値より少なくとも５％さらに大きいことを特徴とする請求項５に記載の出力ドライバステージのＥＳＤ保護装置。
  7. 前記第１電源電圧と前記第２電源電圧との間のＥＳＤ保護回路をさらに具備することを特徴とする請求項１ないし６のうちでいずれか一つに記載の出力ドライバステージのＥＳＤ保護装置。
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