JPS61198753A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はチップの機能がプログラマプルな半導体集積回
路に関する。

〔発明の技術的背景とその問題点〕

近年、少量多品種の要求に伴ない次の様なＬＳＩが出現
している。

（１）標準セル方式 ＬＳＩ内に使用される基本的な論理機能を有する回路ブ
ロックを予め計算機に登録しておき、計算機の自動処理
κよシ、これらの回路ブロークを配置・配線し、所望の
最終製品を帰る。

（２）　　ゲートアレイ方式 論理ゲートを構成する基本回路を予めウエノ・−上にア
レイ状に配置しておき、この上に標準セル方式と同じよ
うに自動配線によって配線パターンを決定し、所望のＬ
ＳＩを得る。

これらは完全手設計のＬＳＩに比べて開発期間が短いも
ののリングラフイー技術を用いた製造工程が必要であり
、設計完了からＬＳＩ完成まで数週間〜数カ月かかると
いう問題がおる。

これに対し本出願人によシ次の方法が提案されている（
特願昭５８−１５７７１８号）。

即ち、ｇ６図に示す如く、１つ以上の論理機能素子によ
り構成され几複数の回路ブロック６１３゜６１ｂ・・・
・・・６１Ｎが予め専用ＩＣの手法により配線工程を終
了して基板に作り込まれ、各回路ブロックの入力信号及
び出力信号が電気的にＯＮ　、　ＯＦＦ状態を書き込め
るスイッチマトリクス上に導びかれ、各回路ブロックの
全ての入力信号にＥ２ＰＲＯＭや１ビツトメモリーを備
えたＭＯＳＦＥＴ等のスイッチ素子６２を介して接続可
能となっている。６３はＴ字状の信号出力用配線、６４
は信号入力用配線である。

この方法によれば、フィールドプログラマブルであるた
め、ユーザーが自分の手で論理機能を傅き込むことによ
り、高い機能を備え几所望のＬＳＩを著るしく早く手に
する串ができる。しかも、ある定まった論理機能を有す
る回路ブロックの入力信号と出力信号を接続するという
形式でＬＳＩの設計を行なうことができ、ボード上での
論理設計に慣れた設計者にとっても理解し易い。

しかしながら、スイッチ素子のＯＮ抵抗が回路動作を遅
くする、信号入力用配線のＨｉｇｈレベルが十分に上が
らない等の問題があっ几。

即ち、信号線はスイッチマトリクスの端から端まで走る
必要があるため配線容量が大きく、更にスイッチ素子の
拡散領域（ソース／ドレイ／）の接合容量がこれに加算
されるため非常に大きな容量を持つ。例えば信号入力用
配線には８００個もの膨大なスイッチが接続され、結局
、１本の信号線の持つ容量は数ｐＦになる。

上記容量を充放電するための電流は全て上記マトリクス
中のスイッチトランジスタを通過する。

従ってスイッチトランジスタのＯＮ状態での直流抵抗Ｒ
ＯＭは小さい方が良い。

第７図は１つのスイッチ部分を示す。今、信号出力用配
線６３に構成されたドレイン電圧ＶＤ＝５ｖ。

ゲート６５　’ｔ＆ＦＥＶａ　、基［’ｃｔＦＥＶｓｕ
ｂ＝ＯＶ　（ｆｆＯチハックゲートバイアスＶｎｓ＝Ｏ
Ｖ）、信号入力用配線６４に接続されたソース直圧ｖｓ
とした時のｒｔｏＮを考える。（第８図） 第９図に示すように、ＲＯＭの値はｖｓによって変化し
、ｖｓχＯｖではトランジスタの飽和電流Ｉｏｓａｔと
ドレイｙｌ）ｌ圧ｖＤとでＶｏ／ＩＤ５ａｔと表わされ
るが、ｖｓ≧ｖＧ−ｖＴＨ（ｖＢｓ−−ｖｓ）テハ無限
大トなる。しかもこの時のＶＴＨはＶＢＳ＝　　Ｖｓで
の１直であり、通常バックゲートバイアス効果によりＶ
Ｂ８＝ＯでのＶＴＨより大きな値を持つ。即ち、バック
ゲートバイアス効果によるｖＴＨの増加が几ＯＮの増大
をもたらし信号伝達遅延の一因となっている。

ここでいうＶａ８は、ソース電位を基準にした基板の電
位を示している。したがって、基板電位Ｖｓｕｂ＝ＯＶ
としたままで、ノース′−位がｖｓとなると、ｖａｓ”
　　ＶｓＯ値となる。これは、ソース電位を基準に考え
ると、バックゲートバイアス′嶋圧を印加した事と等価
となる。このため、ソース領域から供給される多数キャ
リヤにとって、チャネル領域のポテンシャルが扁くな９
、ゲート電極により多くの電圧（ゲート電圧）を、印加
しなければチャネル反転ができなくなる。すなわち、ソ
ース低位を基準にした反転時のゲート電圧：スレッショ
ルド電圧”ＴＨが高くなる。これがバックゲートバイア
ス効果である。

また、第９図からも判る様に、信号入力用配線６４　Ｏ
’を位（Ｖｓ　）　Ｉｆｉ、Ｖａ　　ＶＴＨ（Ｖａｓ＝
−ｖｓ）以上ｉｃは上がらない。もしｖｓを出力線と同
様ｖＤＤまでスイングさせるためＶａｓ”’−５ＶでＶ
ＴＲ：ＯＶとなるようにスイッチトランジスタを作って
もｖＢＳ＝ＯｖではＶＴＨ＜　Ｏとなシスイッチトラン
ジスタをＯＦＦでキナイ。１２０　チ、ＶＧ＝ＶＯＦＦ
＝ＯＶ　（！：　シテモＶＤ＝５！。

Ｖｓ　−ＯＶＯ時はスイッチトランジスタを通してリー
クが生ずる。従って）・インベル入力電圧ＶＩＨを出力
電圧より低く設定せざるを得す、回路ブロックの入力回
路に特別な工夫が必要であり、また、この低電圧により
信号伝達時間ｔｐｄＬＨの遅延も一層助長される。

〔発明の目的〕

本発明は上記事情に鑑みて為されたもので、かかるプロ
グラマブルＬＳＩの高速化を図る事を目的とする。

〔発明の概要〕

本発明は配線領域に設は几ＭＯ８ＦＥＴ構造のプログラ
ム用スイッチに対し、そのチャネル領域下に基板と逆導
′酸梨の不純物を添加しバックゲートバイアス効果を抑
制する様にしたものである。

〔発明の効果〕

本発明によれば、かかる不純物添加によシバツクゲート
バイアス効果を抑制する事によ）、信号入力線のｖ８上
昇時のＲＯＭを下げ配線容量並びにスイッチマトリクス
のスイッチ容量に対する充電が速やかに行なえ、また、
ｖｓ自体も十分出力線の電位に近づける事が出来るので
信号伝達遅延の減少を図ることができる。

〔発明の実施例〕

以下、本発明の実施列を図面を用いて詳述する。

先ず、レイアウトを第６図を利用して説明する。

則ち、Ｓｉウェハーの一辺に回路ブロック６１３゜６１
ｂ・・・・・６１Ｎが作り込まれており、各回路ブロッ
クは、４インプツ）　ＮＡＮＤゲート等、論理機能素子
の１つ以上により構成されている。この論理機能素子は
ＣＭＯ８構成を為し、専用ＩＣ即ち標準セル方式におけ
る手書きの標準セル或いは配線済のゲートアレイである
。

複雑な論理機能素子は標準セル方式により標準セル金相
・互配線により組み合わせて形成してもよい。

回路ブロックの構成は次の通りである。

■　４イノプツトＮＡＮＤゲートを２つもつブロック　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　°“°″−Ｌ５１固■　２インプツト
ＮＡＮＤゲートを４つもつブロック　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
・・・・・・１４１固■　８インプツ）　ＮＡＮＤゲー
トを１つもつブロック　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　・・・・・・　
エ　イ固■　４つのインバータをもつブロック　・・・
・１００個■　８ビツトレジスタのブロック　　　・・
・・・・１９個■　２つのＤタイプフリップフロップを
もつブロック　　　　　　　　　　　　　　　　　・・
・・・・１９１固■　４インプツトのＡＮＤゲートを２
つもつブロック　　　　　　　　　　　　　　　・・・
・・・１７個■　２対１データセレクタを４つもつブロ
ック・・・・・・１３個 ■　４ビツトバイナリカウ／りを２つもつブロック　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　・・・・・・１１　個０２−４ラインデコー
ダを２つもつブロック・・・・・・７個 ■　３−８ラインデコーダをもつプロ、り・・・・・・
３個 ０４−１セレクタを２つもつブロック・・・・・・５個
＠　８−１セレクタをもつブロック　　・・・・・・４
個ｏ　８ビット直列人カー並列出力シフトレジスタをも
つブロック　　　　　　　　　　・・・山３個■　８ビ
ット並列入カー直列出力シフトレジスタをもつブロック
　　　　　　　　　　・・・・・・３個［相］　８ビッ
ト直列人カー直列出力シフトレジスタをもつブロック　
　　　　　　　　　・・・・・・２個０　単安定マルチ
バイブレータを２つもつブロック　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　・
・・・・・　４個０２インプツトＯＲゲートを４つもつ
ブロック・・・・・・４個 ｏ　２インプツトＮＯＲゲートを４つもつブロック　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　・・・・・・　３　個［相］　ＡＮＤ
−０几インバータを２つもっブロック・・・・・・３個 ■　６４ピットＲＡＭのブロック　　　　・・川・３個
＠　　２　イ：ｙ　７’　ｙ　トＥＸＣＬＵ８ＩＶＦｉ
−ＯＲケートｆ　４　つもつブロック　　　　　　　　
　　　・・曲２個＠　４ビツトコンパレータのブロック
　・・・・・・３個＠Ｊ−にフリップフロップを２つも
つブロック・・・・・・４個 ［相］　９ビツトの偶／奇パリティジェネレータ／チェ
ッカのブロック　　　　　　　　　　・・・・・・３個
ｏ　４ビツトバイナリ全加算器のブロック川・２個＠　
２インプツトマルチプレクサを４つもつブロック　　　
　　　　　　　　　　　　・・・・・・５１固■　Ｓ−
几ランチを４つもつブロック　・・・・・・２（固［相
］　ＡＬＵのブロック　　　　　　　　・・曲１個［相
］　８ビツトアドレサブルラツチのブロック・・・・・
・１個 ■　ルックアヘッドキャリジエネレータのプロッ７　　
　　　　　　　　　　　　　　　　　　　・・・山　１
個即ち、２７４個のＭＳＩからなる回路ブロックが備え
られ、１櫨のチップからあらゆる機能のＬＳＩを作るこ
とができるようにされている。そして各回路ブＯ，りの
平均入力数は８、出力数は４である。論理機能素子の入
力部、出力部は、回路ブロックの人力部、出力部を為し
ている訳であるが、その出力部には出力バッ７アが夫々
設けられている（図示しない）。そして出力部はＴ字状
の信号出力用配線６３、入力部はこれと交わる信号入力
用配線６４に夫々接続されている。そして、その交点に
はスイッチ素子６２が設けられている。

本発明ではスイッチ素子６２としてＭＯ８ＦＥＴ構造の
ものが用いられる。

ＭＯＳＦＥＴのスレッショルド電圧■ＴＨとバックケー
トバイアス’ｉ’ａｓとの関係は ＶＴＨ＝　ＶＴＯ＋　：Ｊ　２　ｔａｘ　”Ｑ”Ｎ５ｕ
ｂ　（２＜ＩＩＦ＋ｖＢ８　）　（１）の関係がある。

ここで ＶＴＯ：　ＶＢｓ　＝Ｏ（Ｄ　時（Ｄ　Ｖ’ｒｕＣｏｘ
　：ゲートー基板間の単位面積当）の容量εｏＸ：ゲー
ト絶鍬膜の誘電率 ｑ　：単位電荷＝ｔ、６ｘｘｏ　　クーロンφＦ　一基
板のフェルミ準位 従ってＮ５ｕｂが小さいｔｖａｓの変動に伴なうｖＴＨ
の変化は小さくなる。

即ち、先述した様にＯＦＦスイッチでリークが生じない
様に先ずＶＴＯ≧Ｏに設定される。これはゲート絶縁膜
厚ｔＯＸ、ゲート電極材料等により変化する。そしてチ
ャネル領域下の基板に基板とは通導変動にかかわらず、
ＶＴＩｉに”Ｔｏ一定、と買るスイッチトランジスタを
実現できる。

第１図は、そのスイッチトランジスタの例を示している
。５Ω＃画程度のＰ型８ｉ基板１１に、Ｎ＋ソース、ド
レイン領域１２ａ　、　１２ｂが形成され、厚さ２５０
Ａのゲート酸化膜１３を介してポリシリコンゲ−）ｉｔ
極１４が設けられ文構造である。チャネル領域にはボロ
ン（Ｂ）がイオン注入され、　　ｌＸｌ０　　備程度の
ｖＴＨ制御用のテヤネルイオ／注入層１５が形成されて
いる。そしてチャネル領域下には加速電圧を上げてリン
（Ｐ）又はヒ素（Ａｓ）がイオン注入され１〜２　Ｘ　
１０１５ｃｍ−３櫨度の、基板不純物を相殺するバック
ゲートバイアス効果抑制用の不純物添加層１６が設けら
れている。

この様にしてｖＢ８変動に伴なうＶＴＲの増大が防止さ
れ、ＲＯＭが小さく、ま几ｖｓも高くされ集積回路の高
速動作が達成される。上記ＭＯ８ＦＥＴはＮチャネルで
あるがＰチャネルの場合も基板と逆導電型不純物を添加
すれば同様に実施できる。

上記実施例では、ＭＯＳ　Ｆ　ＥＴ構造を示しているが
、これは１ビツトメモリを備え７ｔＭ０８ＦＥＴ等をス
イッチ素子に用いる場合に限らず、ＥＰＲＯＭをスイッ
チ素子に用いる場合も同じである。

第２図はその例で、７０−テイ／グゲー）　ＦＧ上には
制御ゲートＣＧ１．ＣＧ２が交差して設けられ、ＦＧは
トンネル酸化膜を介して基板のソースＳ。

ドレインＤと同導電型の拡散層（ＥＧ書込み電極）と対
向している。ＢＧは全セル同時に作動し１例（ハＣＧ１
＝Ｃ’Ｇ２＝２０Ｖ　、　ＥＧ＝ＯＶ　ｃ７）セルＯミ
を子がＫＧからＦＧに注入され（ＯＦＦ　）、ＣＧ工＝
ＣＧ２＝ＯＶ　、　ＥＧ＝２０ｖＯ−１＝＃ｏミ電子カ
ＦＧ　カラｇＧに放出される（ＯＮ）。

Ｅ２ＰＲＯＭでもＭＯＳＦＥＴと書込み素子の複合であ
るのでＦＧをゲートを極と見たてる事が出来る。

即ち、ＭＯＳＦＥＴ部のチャネル領域下に逆導電型不純
物を同様に導入すればよい。

以上の例では、チャネル領域下に基板と逆導電型の不純
物を添加した例であるが、以下に述べる方法によっても
第６図で示した問題点を解決することができる。即ち、
信号入力用配線を予め所定のｔ（ｆ位に固定しておく方
法である。

即ち、第３図に示す様に信号入力用配線６４をプリチャ
ージトランジスタ３１を介してプリチャージ電圧（ノー
ド３２の電位）に接続するものである。

今、スイッチ素子６２がＮチャネルＭＯ８ＦＥＴ構造、
プリチャージトランジスタ３１がＰチャネルＭＯ８−Ｆ
ＥＴ、プリチャージ血圧が出力線の成王、即ち５ｖとし
た時の動作を考える。回路プ’Ｌｌｙり６１ａ。

６１ｂ・・・６１Ｎに備えられた出力バッファはトライ
ステート出力バッファが良い。３３はゲート亀圧線であ
る。

プリチャージトランジスタ３１のゲート鑞王ｖ３３＝Ｏ
ｖの期間はプリチャージ期間で、この時回路ブロックの
出力状態は第４図に示す様にハイ・イノピーダンス状態
とし、信号入力用配線６４の電位はプリチャージトラン
ジスタ３１を通して５ｖにプリチャージされる。

ｖ３３＝５ｖの期間は、プリチャージトランジスタがＯ
ＦＦとなり回路ブロックの出力バッファの出力逝圧即ち
”６３の１位に 従って信号入力用配線６４の電位は ｖ６３＝Ｏｖの場合：遅延時間ｔｐｄＨＬ　Ｏｉ　ＩＣ
ｖ６４．、＝ｏｖになる。

一方、ｖ６３＝５ｖの場合：ｖ６４を保持しつづけるこ
とになυ従って、 ■信号入力用配線６４の電圧はＯｖ〜５ｖの間をスイン
グする。

■スイッチトランジスタのバックゲートバイアス効果に
よるＯＮ抵抗の増加が動作速度に全く影響しない。

また、回路ブロックの出力バッファは出力ラインを０レ
ベルからルベルに上げる必要がないので、小さくできる
。即ち、０ＭＯ８出力バッファーのＰチャネル出力トラ
ンジスタを不要とできる。

即ち、上記例の場合、出力バッファはルベルの出力の必
要がなく、ハイ・インピーダンス状態及びＯレベル出力
の２値でよい。

第５図はこのような出力バッファの例を示し、５１はＮ
チャネルＭＯ８ＦＥＴである出力駆動トランジスタ、５
２は論理機能素子からの信号入力端子、５３は信号出力
端子で信号出力用配線６４に接続されている。５４はプ
リチャージ期間か否かでＪ〃、％Ｑ＃が入力されるプリ
チャージ信号入力線、５５は２人力ＮＯＲゲートである
。

上記例においては、プルアップ動作を行なったが、スイ
ッチ素子６２がＰチャネルＭＯ８ＦＥＴ構造の場合には
θレベル出力伝達が難しくなるので、ノード３２を接地
として信号入力用配線図をプルダウン動作させるのも良
い。

尚、上記例ではトライステートバッファを用いたが通常
の出力バッファでも効果を期待で縫る。

尚、第１図の実施例ではイオン注入層１５．１６を有し
たが、この代わシにチャネル領域に基板と逆導電型の不
純物をイオン注入したＥタイプやエタイブのＭＯＳＦＥ
Ｔでもバックゲートバイアス効果を抑制する効果がある
。又、　Ｂ２ＰＲＯＭ　において書込のＭＯＳＦＥＴ部
を有するものを用いる事が出来るのは勿論である。更に
（１）式から判る様に、イオン注入層１５．１６を設け
ないアンドープのＭＯＳＦＥＴは。

基板と逆導電型の不純物をイオン注入した先述イオン注
入層１５のみを有する通常のＥタイプＭＯ８Ｆ”ＥＴに
比べてこの発明の目的のためには優れている。

【図面の簡単な説明】

第１図は本発明の実施例を示すＭＯ８ＦＥＴスイッチの
断面図、第２図はＥ！　ＦＲＯＭの等価回路図、第３図
はプログラマブル集積回路にプリチャージを行なう例の
平面図、第４図はその動作波形図、第５図は出力バッフ
ァの回路図、第６図はプログラマブル集積回路の平面図
、第７図はスイッチの交点の回路図、第８図はその動作
を示す図、第９園はその動作特性図である。 図において、１６・・・不純物添加層。 代理人　弁理士　　則　近　憲　佑 （ほか１名） 第１図 第２Ｆ１ 第３図 アリう１シゾ　　　　　　　　　　　−βｙト、！す゛
第４図 第５図 第６図 乙ヨ 第７図 一一台■Ｍ−一 ｏＮ 第８図 第９図

Claims (2)

【特許請求の範囲】
1. （１）基板に作り込まれた、それ自体論理機能を有し、
   かつ信号の入力部及び信号の出力部を有する複数の回路
   ブロックと、この複数の回路ブロックからなる回路ブロ
   ック領域に隣接し、前記基板上に形成された配線領域と
   を備え、前記回路ブロック領域は複数種の論理機能素子
   の集合から構成され、前記配線領域は互いに交わる信号
   入力用配線群及び信号出力用配線群から構成され、前記
   信号入力用配線群は各回路ブロックの信号入力部に夫夫
   接続され、前記信号出力用配線群は各回路ブロックの信
   号の出力部に夫々接続され、かつこれら接続はその回路
   ブロックが隣接する前記配線領域において行なわれ、前
   記信号入力用配線群と前記信号出力用配線群との交差部
   には夫々スイッチ素子が設けられ、このスイッチ素子の
   ＯＮ、ＯＦＦ状態を制御することにより各回路ブロック
   間の信号の入出力関係が決定され所望の集積回路が構築
   され、前記スイッチ素子はＭＯＳＦＥＴ構造を為し、そ
   のゲート電極下にはアンドープ又はバックゲートバイア
   ス効果を抑制する基板と逆導電型の不純物が添加されて
   なる事を特徴とする半導体集積回路。
2. （２）前記スイッチ素子はＥ＾２ＰＲＯＭである事を特
   徴とする前記特許請求の範囲第１項記載の半導体集積回
   路。