JPH0420272B2 - - Google Patents
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- JPH0420272B2 JPH0420272B2 JP58049914A JP4991483A JPH0420272B2 JP H0420272 B2 JPH0420272 B2 JP H0420272B2 JP 58049914 A JP58049914 A JP 58049914A JP 4991483 A JP4991483 A JP 4991483A JP H0420272 B2 JPH0420272 B2 JP H0420272B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、各種の入力信号系列の特徴抽出やコ
ード化に用いて有用な、プログラム可能な半導体
論理素子に関する。
ード化に用いて有用な、プログラム可能な半導体
論理素子に関する。
従来、コンピユータを用いたデータ処理におい
て、大量の入力データからの特徴抽出はプログラ
ムにより行つている。しかしこれでは、プログラ
ムが直列に実行されるため多くの時間がかかると
いう難点があつた。特にパターン認識における特
徴抽出には、大型コンピユータによる大量のデー
タ処理時間が必要であつた。
て、大量の入力データからの特徴抽出はプログラ
ムにより行つている。しかしこれでは、プログラ
ムが直列に実行されるため多くの時間がかかると
いう難点があつた。特にパターン認識における特
徴抽出には、大型コンピユータによる大量のデー
タ処理時間が必要であつた。
これに対し近年、大量データの処理における特
徴抽出という前処理部分を専用のハードウエアを
用いて高速処理するという方式が提案されてい
る。これは、入力データに対して単純な条件反射
をする部分をハードウエア化するものである。し
かしながらこの方式は異なる入力データに対して
それぞれハードウエアを構成しなければならず、
設計に多大の労力を要するという難点がある。
徴抽出という前処理部分を専用のハードウエアを
用いて高速処理するという方式が提案されてい
る。これは、入力データに対して単純な条件反射
をする部分をハードウエア化するものである。し
かしながらこの方式は異なる入力データに対して
それぞれハードウエアを構成しなければならず、
設計に多大の労力を要するという難点がある。
一方、古くから、信号入力段のしきい値に重み
付けをすることで種々の機能を実現する回路方式
としてパーセプトロンが知られている。この方式
は、二値情報のみを扱うコンピユータの目覚しい
進歩の影にかくれて、忘れられようとしている
が、最近、このバーセプトロンを用いて入力デー
タの特徴抽出を行うことでかなりの処理能力が得
られるという報告がなされている。又、生物の視
覚系のシステム構成に関する理解が進むにつれ
て、各種入力データの前処理方式にこれを利用す
ることが注目され始めている。
付けをすることで種々の機能を実現する回路方式
としてパーセプトロンが知られている。この方式
は、二値情報のみを扱うコンピユータの目覚しい
進歩の影にかくれて、忘れられようとしている
が、最近、このバーセプトロンを用いて入力デー
タの特徴抽出を行うことでかなりの処理能力が得
られるという報告がなされている。又、生物の視
覚系のシステム構成に関する理解が進むにつれ
て、各種入力データの前処理方式にこれを利用す
ることが注目され始めている。
〔発明の目的〕
本発明は上記の点に鑑みなされたもので、入力
信号系列の特徴抽出やコード化のための論理回路
用として有用な、所望の論理機能をプログラム可
能とした半導体論理素子を提供することを目的と
する。
信号系列の特徴抽出やコード化のための論理回路
用として有用な、所望の論理機能をプログラム可
能とした半導体論理素子を提供することを目的と
する。
本発明に係る半導体論理素子は、半導体基板に
互いに離間したソース、ドレイン領域を設け、両
領域間のチヤネル領域上に第１ゲート絶縁膜を介
して浮遊ゲート電極を設け、この浮遊ゲート電極
上に第２ゲート絶縁膜を介して複数個の互いに電
気的に分離された入力ゲート電極を設けて構成さ
れる。この基本素子構造はPROMに用いられる
不揮発性半導体メモリ素子のそれと同様である
が、本発明においては、複数の入力ゲート電極を
有すること、そして前記チヤネル領域で生成した
ホツトキヤリアを前記浮遊ゲート電極に書込むこ
とによつて複数個の入力ゲート電極への入力信号
に対して所定の論理機能を特化することにしたこ
と、を特徴としている。
互いに離間したソース、ドレイン領域を設け、両
領域間のチヤネル領域上に第１ゲート絶縁膜を介
して浮遊ゲート電極を設け、この浮遊ゲート電極
上に第２ゲート絶縁膜を介して複数個の互いに電
気的に分離された入力ゲート電極を設けて構成さ
れる。この基本素子構造はPROMに用いられる
不揮発性半導体メモリ素子のそれと同様である
が、本発明においては、複数の入力ゲート電極を
有すること、そして前記チヤネル領域で生成した
ホツトキヤリアを前記浮遊ゲート電極に書込むこ
とによつて複数個の入力ゲート電極への入力信号
に対して所定の論理機能を特化することにしたこ
と、を特徴としている。
本発明によれば、簡単な素子構造で論理積や論
理和など所望の論理機能をプログラムできる、記
憶機能をもつた論理素子が実現する。そしてこの
ような複数個の論理素子を用意し、これを例えば
複数個の遅延回路とランダムに相互接続して信号
伝播ネツトワークを構成すれば、前記複数の論理
素子のうち選択された一以上の論理素子に情報を
書込んでその論理機能を特化することにより、一
定の入力信号系列に対して一定の出力信号系列が
得られる論理回路を構成することができる。この
論理回路を用いれば、大量の入力データの特徴抽
出等の前処理を高速に行うことができ、各種入力
データに対応してそれぞれ専用の前処理用ハード
ウエアを設計する方式に比べて前処理回路の実現
が非常に容易になる。
理和など所望の論理機能をプログラムできる、記
憶機能をもつた論理素子が実現する。そしてこの
ような複数個の論理素子を用意し、これを例えば
複数個の遅延回路とランダムに相互接続して信号
伝播ネツトワークを構成すれば、前記複数の論理
素子のうち選択された一以上の論理素子に情報を
書込んでその論理機能を特化することにより、一
定の入力信号系列に対して一定の出力信号系列が
得られる論理回路を構成することができる。この
論理回路を用いれば、大量の入力データの特徴抽
出等の前処理を高速に行うことができ、各種入力
データに対応してそれぞれ専用の前処理用ハード
ウエアを設計する方式に比べて前処理回路の実現
が非常に容易になる。
以下図面を参照して本発明の実施例を説明す
る。第１図ａ，ｂのｐチヤネルのPROM構造を
利用した３入力のプログラマブル・ゲート素子を
示す平面図とそのＡ−A′断面図である。これを
製造工程に従つて説明すれば、まず素子分離され
たｎ型Si基板１１を用い、第１ゲート酸化膜１４
を介して第１層多結晶シリコンからなる浮遊ゲー
ト電極１５を形成する。次に浮遊ゲート電極１５
をマスクとして不純物拡散を行つてP+型のソー
ス１２およびドレイン１３を形成する。この後浮
遊ゲート電極１５上に第２ゲート酸化膜１６を介
して第２層結晶シリコンからなる入力ゲート電極
１７（１７1〜１７3）を形成する。最後に、図で
は省略したが層間絶縁膜で全面をおおい、コンタ
クトホールをあけて金属配線を形成して完成す
る。
る。第１図ａ，ｂのｐチヤネルのPROM構造を
利用した３入力のプログラマブル・ゲート素子を
示す平面図とそのＡ−A′断面図である。これを
製造工程に従つて説明すれば、まず素子分離され
たｎ型Si基板１１を用い、第１ゲート酸化膜１４
を介して第１層多結晶シリコンからなる浮遊ゲー
ト電極１５を形成する。次に浮遊ゲート電極１５
をマスクとして不純物拡散を行つてP+型のソー
ス１２およびドレイン１３を形成する。この後浮
遊ゲート電極１５上に第２ゲート酸化膜１６を介
して第２層結晶シリコンからなる入力ゲート電極
１７（１７1〜１７3）を形成する。最後に、図で
は省略したが層間絶縁膜で全面をおおい、コンタ
クトホールをあけて金属配線を形成して完成す
る。
この実施例では、入力ゲート電極１７をチヤネ
ルと直交する方向に配設しているが、これらは浮
遊ゲート電極１５と一定の容量結合をすればよい
ので、チヤネル方向に配設してもよい。
ルと直交する方向に配設しているが、これらは浮
遊ゲート電極１５と一定の容量結合をすればよい
ので、チヤネル方向に配設してもよい。
このゲート素子の動作を第２図を参照しながら
次に説明する。第２図に示すように、浮遊ゲート
電極１５を基板１１との間の容量をC0、入力ゲ
ート電極１７と浮遊ゲート電極１５との間の容量
をそれぞれC1，C2，C3とする。いま、基板１１
の電位を０、浮遊ゲート電極１５の電位をV0、
各入力ゲート電極１７1，１７2，１７3の電位を
V1，V2，V3とし、浮遊ゲート１５に蓄えられた
電荷量をΔQとしたとき、 −ΔQ0＋C0V0＝C1（V1−V0）＋C2（V2−V0） ＋C3（V3−V0） …(1) が成立する。ここで、 C0＋C1＋C2＋C3＝CT，VT＝ΔQ0／CT とおくと、(1)式から V0＝C1V1＋C2V2＋C3V3／CT＋VT …(2) と表わされる。V1，V2，V3はＯまたはVH（負）
をとるとして、これらの全てがVHの場合のV0を
VOH＝V0（Ｈ，Ｈ，Ｈ）で表わし、全てが０の場
合のV0をVOL＝V0（Ｌ，Ｌ，Ｌ）で表わすと、 VOH＝V0（Ｈ，Ｈ，Ｈ）＝C1＋C2＋C3／CT・VH＋VT (3) VOL＝V0（Ｌ，Ｌ，Ｌ）＝VT …(4) となる。
次に説明する。第２図に示すように、浮遊ゲート
電極１５を基板１１との間の容量をC0、入力ゲ
ート電極１７と浮遊ゲート電極１５との間の容量
をそれぞれC1，C2，C3とする。いま、基板１１
の電位を０、浮遊ゲート電極１５の電位をV0、
各入力ゲート電極１７1，１７2，１７3の電位を
V1，V2，V3とし、浮遊ゲート１５に蓄えられた
電荷量をΔQとしたとき、 −ΔQ0＋C0V0＝C1（V1−V0）＋C2（V2−V0） ＋C3（V3−V0） …(1) が成立する。ここで、 C0＋C1＋C2＋C3＝CT，VT＝ΔQ0／CT とおくと、(1)式から V0＝C1V1＋C2V2＋C3V3／CT＋VT …(2) と表わされる。V1，V2，V3はＯまたはVH（負）
をとるとして、これらの全てがVHの場合のV0を
VOH＝V0（Ｈ，Ｈ，Ｈ）で表わし、全てが０の場
合のV0をVOL＝V0（Ｌ，Ｌ，Ｌ）で表わすと、 VOH＝V0（Ｈ，Ｈ，Ｈ）＝C1＋C2＋C3／CT・VH＋VT (3) VOL＝V0（Ｌ，Ｌ，Ｌ）＝VT …(4) となる。
いま、このゲート素子の浮遊ゲート電極１５に
電極注入を行わない状態、即ちプログラミング前
の状態では、−VT＞＞−VHでありしきい値が負方
向に十分大きい。この状態ではVOL，VOHいずれ
もしきい値を越えることはない。即ち入力ゲート
電極１７にＯとVHがいかなる組合せて入力して
も、チヤネルは導通せず、論理機能は活性化され
ていないことになる。このゲート素子のプリグラ
ミングは、浮遊ゲート１５への電子注入により行
われる。これは、PROMにおいてよく知られて
いるように、チヤネル領域にホツトキヤリアを生
成して高エネルギーの電子を浮遊ゲート１５に注
入することにより行われる。これによつて、VT
を下げ、しきい値ＶTHに対して −VOH＞−VTH＞−VT＞Ｏ とすることができる。即ちしきい値が(3)，(4)式の
VOH，VOLの中間に設定される。
電極注入を行わない状態、即ちプログラミング前
の状態では、−VT＞＞−VHでありしきい値が負方
向に十分大きい。この状態ではVOL，VOHいずれ
もしきい値を越えることはない。即ち入力ゲート
電極１７にＯとVHがいかなる組合せて入力して
も、チヤネルは導通せず、論理機能は活性化され
ていないことになる。このゲート素子のプリグラ
ミングは、浮遊ゲート１５への電子注入により行
われる。これは、PROMにおいてよく知られて
いるように、チヤネル領域にホツトキヤリアを生
成して高エネルギーの電子を浮遊ゲート１５に注
入することにより行われる。これによつて、VT
を下げ、しきい値ＶTHに対して −VOH＞−VTH＞−VT＞Ｏ とすることができる。即ちしきい値が(3)，(4)式の
VOH，VOLの中間に設定される。
ここで、説明を簡単にするため、C1＝C2＝C3
＝Ｃとすると、３つの入力ゲート電極１７へ供給
されるVH，Ｏの組合せによつて、浮遊ゲート電
極１５は次の４つの電位をとることができる。
＝Ｃとすると、３つの入力ゲート電極１７へ供給
されるVH，Ｏの組合せによつて、浮遊ゲート電
極１５は次の４つの電位をとることができる。
V0（Ｈ，Ｈ，Ｈ）＝３×Ｃ／CTVH＋VT
V0（Ｌ，Ｈ，Ｈ）＝２×Ｃ／CTVH＋VT
V0（Ｌ，Ｌ，Ｈ）＝Ｃ／CTVH＋VT
V0（Ｌ，Ｌ，Ｌ）＝VT
そこで、前述したプログラミング後の素子のしき
い値VTHを例えば、 −V0（Ｌ，Ｌ，Ｌ）＜−TTH＜ −VH（Ｌ，Ｌ，Ｈ） …(5) とすると、このゲート素子は、入力ゲート電極１
７への入力信号が全て０のときは非導通、入力信
号が一つでもVHになれば導通となる。即ちVHを
“１”とし、素子の導通状態を“１”、非導通状態
を“０”とすれば、このゲート素子はOR機能が
活性化されたことになる。またプログラミング後
の素子のしきい値VTHを −V0（Ｌ，Ｈ，Ｈ）＜−VTH＜ −V0（Ｈ，Ｈ，Ｈ） …(6) となるように設定すれば、このゲート素子は
AND機能が活性化されたことになる。
い値VTHを例えば、 −V0（Ｌ，Ｌ，Ｌ）＜−TTH＜ −VH（Ｌ，Ｌ，Ｈ） …(5) とすると、このゲート素子は、入力ゲート電極１
７への入力信号が全て０のときは非導通、入力信
号が一つでもVHになれば導通となる。即ちVHを
“１”とし、素子の導通状態を“１”、非導通状態
を“０”とすれば、このゲート素子はOR機能が
活性化されたことになる。またプログラミング後
の素子のしきい値VTHを −V0（Ｌ，Ｈ，Ｈ）＜−VTH＜ −V0（Ｈ，Ｈ，Ｈ） …(6) となるように設定すれば、このゲート素子は
AND機能が活性化されたことになる。
次に本発明のゲート素子を用いてCMOS型の
プログラマブルNANDゲートを構成した実施例
を説明する。第３図はその模式図レイアウト図で
あり、第４図は等価回路図である。ｎ型Si基板領
域に第１ゲート酸化膜を介して第１層多結晶シリ
コンによる浮遊ゲート電極２１を形成し、ソー
ス、ドレイン領域となるP+層２１1，２２2を形成
した後更に第２ゲート酸化膜を介して浮遊ゲート
電極２１に重なる第２層多結晶シリコンからなる
入力ゲート電極２３，２３1，２３2，２３3を形
成して、３入力のＰチヤネル型ゲート素子QPを
構成している。またｎ型Si基板に設けたＰウエル
内に、第１ゲート酸化膜を介して第１層多結晶シ
リコンからなるゲート電極２４，２４1，２４2，
２４3，２４4を形成し、ソース・ドレイン領域と
なるn+層２５，２５1〜２５5を形成して、ｎチヤ
ネルMOSFET−Qo1〜Qo4を構成している。
NOSFET−Qo4は書込み制御用トランジスタであ
る。ゲート素子QPは、予めしきい値が負の十分
大きな値に設定されている。
プログラマブルNANDゲートを構成した実施例
を説明する。第３図はその模式図レイアウト図で
あり、第４図は等価回路図である。ｎ型Si基板領
域に第１ゲート酸化膜を介して第１層多結晶シリ
コンによる浮遊ゲート電極２１を形成し、ソー
ス、ドレイン領域となるP+層２１1，２２2を形成
した後更に第２ゲート酸化膜を介して浮遊ゲート
電極２１に重なる第２層多結晶シリコンからなる
入力ゲート電極２３，２３1，２３2，２３3を形
成して、３入力のＰチヤネル型ゲート素子QPを
構成している。またｎ型Si基板に設けたＰウエル
内に、第１ゲート酸化膜を介して第１層多結晶シ
リコンからなるゲート電極２４，２４1，２４2，
２４3，２４4を形成し、ソース・ドレイン領域と
なるn+層２５，２５1〜２５5を形成して、ｎチヤ
ネルMOSFET−Qo1〜Qo4を構成している。
NOSFET−Qo4は書込み制御用トランジスタであ
る。ゲート素子QPは、予めしきい値が負の十分
大きな値に設定されている。
このように構成されたNANDゲートは、電源
Vss＝０〔Ｖ〕、電源VDD＝＋５〔Ｖ〕として、正論
理でNAND機能をもつ。即ち、プログラミング
前は、入力端子IN1〜IN3にいかなる組合せで入
力信号が入つても、ゲート素子QPは非導通で出
力端子OUTは高レベルとなる。これは回路が末
だ活性化されていないことを示す。プログラミン
グは例えば入力端子IN1〜IN3の全てに同時に正
電位を与え、書込み制御用MOSFET−Qo4を導
通させてゲート素子QPのドレイン側でアバラン
シエをおこし、生成された電子、正孔対のうち電
子を浮遊ゲート２１に注入することにより行われ
る。このとき、書込みが行われたゲート素子QP
のしきい値は、前述の(5)式を満たすように制御さ
れる。こうして活性化されると、この回路は次の
ような論理動作をする。入力端子IN1〜IN3のう
ち一つが０〔Ｖ〕であれば、ゲート素子QPが導通
して出力端子OUTは高レベル、即ち約＋５〔Ｖ〕
となる。入力端子IN1〜IN3の全てが高レベルの
とき、ゲート素子QPが非導通で出力端子OUTは
低レベル、即ち約0Vとなる。つまり、NAND機
能が特化されたことになる。
Vss＝０〔Ｖ〕、電源VDD＝＋５〔Ｖ〕として、正論
理でNAND機能をもつ。即ち、プログラミング
前は、入力端子IN1〜IN3にいかなる組合せで入
力信号が入つても、ゲート素子QPは非導通で出
力端子OUTは高レベルとなる。これは回路が末
だ活性化されていないことを示す。プログラミン
グは例えば入力端子IN1〜IN3の全てに同時に正
電位を与え、書込み制御用MOSFET−Qo4を導
通させてゲート素子QPのドレイン側でアバラン
シエをおこし、生成された電子、正孔対のうち電
子を浮遊ゲート２１に注入することにより行われ
る。このとき、書込みが行われたゲート素子QP
のしきい値は、前述の(5)式を満たすように制御さ
れる。こうして活性化されると、この回路は次の
ような論理動作をする。入力端子IN1〜IN3のう
ち一つが０〔Ｖ〕であれば、ゲート素子QPが導通
して出力端子OUTは高レベル、即ち約＋５〔Ｖ〕
となる。入力端子IN1〜IN3の全てが高レベルの
とき、ゲート素子QPが非導通で出力端子OUTは
低レベル、即ち約0Vとなる。つまり、NAND機
能が特化されたことになる。
以上のようにしてこの発明によれば、所望の論
理機能をプログラムできる記憶機能をもつた論理
素子を、簡単な素子構造で実現することができ
る。しかも前述のように、全ての入力端子に同時
に正電圧が入つたときのみ書込みが行われるよう
にしておけば、信号レベルは別として、入力信号
系列の例示のみによつて論理ゲートの特化ができ
ることになる。
理機能をプログラムできる記憶機能をもつた論理
素子を、簡単な素子構造で実現することができ
る。しかも前述のように、全ての入力端子に同時
に正電圧が入つたときのみ書込みが行われるよう
にしておけば、信号レベルは別として、入力信号
系列の例示のみによつて論理ゲートの特化ができ
ることになる。
なお以上では、各入力ゲート電極と浮遊ゲート
電極間の容量が等しい場合を説明したが、各容量
を異なる値に設定すれば、複数の入力ゲート電極
に優先度を与えることも可能である。
電極間の容量が等しい場合を説明したが、各容量
を異なる値に設定すれば、複数の入力ゲート電極
に優先度を与えることも可能である。
次に本発明に係る論理素子を用いて、入力デー
タの特徴抽出やコード化を行うプログラマブル論
理回路を構成した応用例を説明する。第５図はそ
の回路構成を示している。この例は信号入力端子
がC1，C2，C3，C4の４個、信号出力端子がD1，
D2，D3，D4の４個の場合を示しているが、一般
に任意の入出力端子数に拡張できる。Ti（ｉ＝
１，２，…）は遅延回路であり、Gj（ｊ＝１，
２，…）は本発明に係る記憶機能つきの論理素子
で、例えば、しきい値プログラマブルANDゲー
トである。遅延回路TiとANDゲートGjはランダ
ムな組合せで相互接続して、入出力端子間に信号
伝播ネツトワークを構成している。
タの特徴抽出やコード化を行うプログラマブル論
理回路を構成した応用例を説明する。第５図はそ
の回路構成を示している。この例は信号入力端子
がC1，C2，C3，C4の４個、信号出力端子がD1，
D2，D3，D4の４個の場合を示しているが、一般
に任意の入出力端子数に拡張できる。Ti（ｉ＝
１，２，…）は遅延回路であり、Gj（ｊ＝１，
２，…）は本発明に係る記憶機能つきの論理素子
で、例えば、しきい値プログラマブルANDゲー
トである。遅延回路TiとANDゲートGjはランダ
ムな組合せで相互接続して、入出力端子間に信号
伝播ネツトワークを構成している。
第６図〜第８図はこの回路の基本動作を説明す
るために、入力信号の伝播の様子を示したもので
ある。いま、第６図に示すようなタイミングで信
号入力端子C1，C2，C3に入力信号系列が入つた
とする。第７図はこの入力信号系列に対する
ANDゲートG1の入出力関係である。なお、遅延
回路Tiの遅延時間をτiで表わし、ANDゲートGj
へのＸからの入力信号をGj（Ｘ）で表わしてい
る。即ち入力端子C1，C2の入力信号はそれぞれ
遅延回路T1，H4でτ1，τ4だけ遅延され、入力端
子C3の入力信号はそのまま、それぞれANDゲー
トG1に入力される。このとき、t1＋τ1＝t2＋τ4で
あれば、第７図に示すように時刻tG1でANDが成
立して“１”が出る。更に遅延回路T1の出力は
遅延回路T2，T3を通過してANDゲートG2に入
り、またANDゲートG1の出力もANDゲートG2
に入る。ANDゲートGjでの遅延をτGjとすると、
第８図に示すように、t0＋τ1＋τ2＋τ3＝tG1＋τG1の
とき、時刻tG2でこのANDゲートG2の出力に
“１”が立つ。即ち、第６図に示す入力信号系列
に対して出力端子D1に時刻tG2で“１”が出るこ
とになる。
るために、入力信号の伝播の様子を示したもので
ある。いま、第６図に示すようなタイミングで信
号入力端子C1，C2，C3に入力信号系列が入つた
とする。第７図はこの入力信号系列に対する
ANDゲートG1の入出力関係である。なお、遅延
回路Tiの遅延時間をτiで表わし、ANDゲートGj
へのＸからの入力信号をGj（Ｘ）で表わしてい
る。即ち入力端子C1，C2の入力信号はそれぞれ
遅延回路T1，H4でτ1，τ4だけ遅延され、入力端
子C3の入力信号はそのまま、それぞれANDゲー
トG1に入力される。このとき、t1＋τ1＝t2＋τ4で
あれば、第７図に示すように時刻tG1でANDが成
立して“１”が出る。更に遅延回路T1の出力は
遅延回路T2，T3を通過してANDゲートG2に入
り、またANDゲートG1の出力もANDゲートG2
に入る。ANDゲートGjでの遅延をτGjとすると、
第８図に示すように、t0＋τ1＋τ2＋τ3＝tG1＋τG1の
とき、時刻tG2でこのANDゲートG2の出力に
“１”が立つ。即ち、第６図に示す入力信号系列
に対して出力端子D1に時刻tG2で“１”が出るこ
とになる。
こうして第５図の回路は、一定の入力信号系列
に対して一定の出力信号系列を出すことにより、
入力信号系列を識別できる。
に対して一定の出力信号系列を出すことにより、
入力信号系列を識別できる。
第５図の回路の特化は次のように行われる。
ANDゲートGjは記憶機能を有するプログラマブ
ルANDゲートであつて、前述した入力信号系列
の例示と同時に書込み信号をイネーブルとして書
込みモードとする。これにより、出力が“１”と
なるANDゲート、先の動作説明の例でいえばG1
とG2のみが活性化される。即ちANDゲートG1と
G2のみがその後もANDゲートとして働き、これ
以外のANDゲートはゲートとして機能しない状
態に設定される。
ANDゲートGjは記憶機能を有するプログラマブ
ルANDゲートであつて、前述した入力信号系列
の例示と同時に書込み信号をイネーブルとして書
込みモードとする。これにより、出力が“１”と
なるANDゲート、先の動作説明の例でいえばG1
とG2のみが活性化される。即ちANDゲートG1と
G2のみがその後もANDゲートとして働き、これ
以外のANDゲートはゲートとして機能しない状
態に設定される。
このようにして、第５図の回路は必要なAND
ゲートGjを活性化することによつて、一定の入
力信号系列に対して一定の出力信号系列が得られ
る論理回路として特化され、異なる入力信号系列
に対しては応答しない状態になる。
ゲートGjを活性化することによつて、一定の入
力信号系列に対して一定の出力信号系列が得られ
る論理回路として特化され、異なる入力信号系列
に対しては応答しない状態になる。
こうして本発明を応用すれば、大量の入力デー
タの特徴抽出やコード化を行う論理回路が容易に
作成できる。即ち第５図の論理回路は、回路を特
化する前は遅延回路と論理素子をランダムに組合
せただけであるから、いわば汎用品であつて、各
種入力データに対応して専用の前処理用ハードウ
エアを設計する縦来の方式に比べて、前処理回路
の実現が容易である。またこの論理回路を用いれ
ば、大量の入力データの前処理を高速に行うこと
ができ、後処理のソフトウエアの負担が大幅に軽
減される。この結果、各種データ処理を小型のコ
ンピユータで行うことができ、パターン認識装置
の小型化や移動するシステムへの組込みも容易に
なる。例えばロボツトへの小型の視覚系の組込み
が可能となる。
タの特徴抽出やコード化を行う論理回路が容易に
作成できる。即ち第５図の論理回路は、回路を特
化する前は遅延回路と論理素子をランダムに組合
せただけであるから、いわば汎用品であつて、各
種入力データに対応して専用の前処理用ハードウ
エアを設計する縦来の方式に比べて、前処理回路
の実現が容易である。またこの論理回路を用いれ
ば、大量の入力データの前処理を高速に行うこと
ができ、後処理のソフトウエアの負担が大幅に軽
減される。この結果、各種データ処理を小型のコ
ンピユータで行うことができ、パターン認識装置
の小型化や移動するシステムへの組込みも容易に
なる。例えばロボツトへの小型の視覚系の組込み
が可能となる。
第１図ａ，ｂは本発明の一実施例の論理ゲート
素子を示す平面図とそのＡ−A′断面図、第２図
はその動作を説明するための図、第３図は本発明
の他の実施例のCMOS型NANDゲートを示すレ
イアウト図、第４図はその等価回路図、第５図は
本発明に係るゲート素子を応用した論理回路例を
示す図、第６図〜第８図はその基本動作を説明す
るための信号波形図である。 １１…ｎ型Si基板、１２，１３…P+層、１４
…第１ゲート酸化膜、１５…浮遊ゲート電極、１
６…第２ゲート酸化膜、１７1，１７2，１７3…
入力ゲート電極。
素子を示す平面図とそのＡ−A′断面図、第２図
はその動作を説明するための図、第３図は本発明
の他の実施例のCMOS型NANDゲートを示すレ
イアウト図、第４図はその等価回路図、第５図は
本発明に係るゲート素子を応用した論理回路例を
示す図、第６図〜第８図はその基本動作を説明す
るための信号波形図である。 １１…ｎ型Si基板、１２，１３…P+層、１４
…第１ゲート酸化膜、１５…浮遊ゲート電極、１
６…第２ゲート酸化膜、１７1，１７2，１７3…
入力ゲート電極。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板に互いに離間したソース、ドレイ
ン領域を設け、両領域間のチヤネル領域上に第１
ゲート絶縁膜を介して浮遊ゲート電極を設け、こ
の浮遊ゲート上に第２ゲート絶縁膜を介して複数
個の互いに電気的に分離された入力ゲート電極を
設けて構成され、前記チヤネル領域で生成された
ホツトキヤリアを前記浮遊ゲート電極に書込むこ
とにより、前記複数個の入力ゲート電極への入力
信号に対して所定の論理機能を特化するようにし
たことを特徴とする半導体論理素子。 ２ 前記浮遊ゲート電極への書込みは、前記複数
個の入力ゲート電極に同時に書込み電位が与えら
れたときに行われる特許請求の範囲第１項記載の
半導体論理素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049914A JPS59175770A (ja) | 1983-03-25 | 1983-03-25 | 半導体論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049914A JPS59175770A (ja) | 1983-03-25 | 1983-03-25 | 半導体論理素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175770A JPS59175770A (ja) | 1984-10-04 |
| JPH0420272B2 true JPH0420272B2 (ja) | 1992-04-02 |
Family
ID=12844276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049914A Granted JPS59175770A (ja) | 1983-03-25 | 1983-03-25 | 半導体論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175770A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| US5594372A (en) * | 1989-06-02 | 1997-01-14 | Shibata; Tadashi | Source follower using NMOS and PMOS transistors |
| TW203665B (ja) * | 1991-03-21 | 1993-04-11 | Shibata Naoru | |
| JPH0677426A (ja) * | 1992-08-26 | 1994-03-18 | Sunao Shibata | 半導体集積回路 |
| JP2942088B2 (ja) * | 1993-03-19 | 1999-08-30 | ローム株式会社 | 半導体装置の動作方法、および半導体装置 |
| JP2846822B2 (ja) * | 1994-11-28 | 1999-01-13 | モトローラ株式会社 | ２層フローティングゲート構造のマルチビット対応セルを有する不揮発性メモリ及びそのプログラム方法 |
-
1983
- 1983-03-25 JP JP58049914A patent/JPS59175770A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175770A (ja) | 1984-10-04 |
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