JPH053173B2 - - Google Patents
Info
- Publication number
- JPH053173B2 JPH053173B2 JP58049913A JP4991383A JPH053173B2 JP H053173 B2 JPH053173 B2 JP H053173B2 JP 58049913 A JP58049913 A JP 58049913A JP 4991383 A JP4991383 A JP 4991383A JP H053173 B2 JPH053173 B2 JP H053173B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- gate
- circuit
- signal
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 15
- 230000006870 function Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 8
- 238000000605 extraction Methods 0.000 description 8
- 239000010410 layer Substances 0.000 description 7
- 238000007781 pre-processing Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 230000000007 visual effect Effects 0.000 description 5
- 238000003909 pattern recognition Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000006386 memory function Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 101100521334 Mus musculus Prom1 gene Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、各種の入力信号系列の特徴抽出やコ
ード化に用いられる論理回路に関する。
ード化に用いられる論理回路に関する。
従来、コンピユータを用いたデータ処理におい
て、大量の入力データからの特徴抽出はプログラ
ムにより行つている。しかしこれでは、プログラ
ムが直列に実行されるため多くの時間がかかると
いう難点があつた。特にパターン認識における特
徴抽出には、大型コンピユータによる大量のデー
タ処理時間が必要であつた。
て、大量の入力データからの特徴抽出はプログラ
ムにより行つている。しかしこれでは、プログラ
ムが直列に実行されるため多くの時間がかかると
いう難点があつた。特にパターン認識における特
徴抽出には、大型コンピユータによる大量のデー
タ処理時間が必要であつた。
これに対し近年、大量データの処理における特
徴抽出という前処理部分を専用のハードウエアを
用いて高速処理するという方式が提案されてい
る。これは、入力データに対して単純な条件反射
をする部分をハードウエア化するものである。し
かしながらこの方式は、異なる入力データに対し
てそれぞれハードウエアを構成しなければなら
ず、設計に多大の労力を要するという難点があ
る。
徴抽出という前処理部分を専用のハードウエアを
用いて高速処理するという方式が提案されてい
る。これは、入力データに対して単純な条件反射
をする部分をハードウエア化するものである。し
かしながらこの方式は、異なる入力データに対し
てそれぞれハードウエアを構成しなければなら
ず、設計に多大の労力を要するという難点があ
る。
一方、古くから、信号入力段のしきい値に重み
付けをすることで種々の機能を実現する回路方式
としてパーセプトロンが知られている。この方式
は、二値情報のみを扱うコンピユータの目覚しい
進歩の影にかくれて、忘れられようとしている
が、最近、このパーセプトロンを用いて入力デー
タの特徴抽出を行うことでかなりの処理能力が得
られるという報告がなされている。又、生物の視
覚系のシステム構成に関する理解が進むにつれ
て、各種入力データの前処理方式にこれを利用す
ることが注目され始めている。
付けをすることで種々の機能を実現する回路方式
としてパーセプトロンが知られている。この方式
は、二値情報のみを扱うコンピユータの目覚しい
進歩の影にかくれて、忘れられようとしている
が、最近、このパーセプトロンを用いて入力デー
タの特徴抽出を行うことでかなりの処理能力が得
られるという報告がなされている。又、生物の視
覚系のシステム構成に関する理解が進むにつれ
て、各種入力データの前処理方式にこれを利用す
ることが注目され始めている。
本発明は上記の点に鑑みなされたもので、各種
の入力信号系列に対してそれぞれに専用のハード
ウエアに設けることなく、その特徴抽出やコード
化等の機能を実現できるようにした論理回路を提
供することを目的とする。
の入力信号系列に対してそれぞれに専用のハード
ウエアに設けることなく、その特徴抽出やコード
化等の機能を実現できるようにした論理回路を提
供することを目的とする。
本発明に係る論理回路は、複数の信号入力端子
と複数の信号出力端子の間に、複数の遅延回路
と、一部の入力端子にメモリ素子を接続した複数
の論理素子を任意の組合せで相互接続して信号伝
播ネツトワークを構成し、前記複数の論理素子の
うち選択された一以上の論理素子に接続されてい
るメモリ素子に所定の論理値の情報を書込むこと
により、一定の入力信号系列に対して一定の出力
信号系列を得るように構成したことを特徴とす
る。
と複数の信号出力端子の間に、複数の遅延回路
と、一部の入力端子にメモリ素子を接続した複数
の論理素子を任意の組合せで相互接続して信号伝
播ネツトワークを構成し、前記複数の論理素子の
うち選択された一以上の論理素子に接続されてい
るメモリ素子に所定の論理値の情報を書込むこと
により、一定の入力信号系列に対して一定の出力
信号系列を得るように構成したことを特徴とす
る。
本発明によれば、大量の入力データの特徴抽出
やコード化を行う論理回路を容易に作成できる。
即ち本発明では、回路を特化する前、つまり一定
の入力信号系列に対して一定の出力信号系列を得
るような論理機能を働かせる前は、遅延回路と論
理素子をランダムに組合せただけであるから、い
わば汎用品であつて、各種入力データに対応して
専用の前処理用ハードウエアを設計する従来の方
式に比べて、前処理回路の実現が容易である。ま
た本発明の論理回路を用いれば大量の入力データ
の前処理を高速に行うことができ、後処理のソフ
トウエアの負担が大幅に軽減される。この結果、
各種データ処理を小型のコンピユータで行うこと
ができ、パターン認識装置の小型化や移動するシ
ステムへの組込みも容易になる。例えばロボツト
への小型の視覚系の組込みが可能となる。また本
発明の論理回路は機能的にはパーセプトロンと類
似しているが、パーセプトロンが回路のしきい値
により回路を特化するのに対し、本発明では論理
素子を活性化することで任意の回路結線を実現す
る点で異なる。このため本発明では、パーセプト
ロンに比べてはるかにプログラミングにより表現
できる機能を多くすることができる。
やコード化を行う論理回路を容易に作成できる。
即ち本発明では、回路を特化する前、つまり一定
の入力信号系列に対して一定の出力信号系列を得
るような論理機能を働かせる前は、遅延回路と論
理素子をランダムに組合せただけであるから、い
わば汎用品であつて、各種入力データに対応して
専用の前処理用ハードウエアを設計する従来の方
式に比べて、前処理回路の実現が容易である。ま
た本発明の論理回路を用いれば大量の入力データ
の前処理を高速に行うことができ、後処理のソフ
トウエアの負担が大幅に軽減される。この結果、
各種データ処理を小型のコンピユータで行うこと
ができ、パターン認識装置の小型化や移動するシ
ステムへの組込みも容易になる。例えばロボツト
への小型の視覚系の組込みが可能となる。また本
発明の論理回路は機能的にはパーセプトロンと類
似しているが、パーセプトロンが回路のしきい値
により回路を特化するのに対し、本発明では論理
素子を活性化することで任意の回路結線を実現す
る点で異なる。このため本発明では、パーセプト
ロンに比べてはるかにプログラミングにより表現
できる機能を多くすることができる。
以下図面を参照して本発明の実施例を説明す
る。第１図は一実施例の回路構成を示している。
この実施例は信号入力端子がC1，C2，C3，C4の
４個、信号出力端子がD1，D2，D3，D4の４個の
場合を示しているが、一般に任意の入出力端子数
に拡張できる。Ti（ｉ＝１，２，……）は遅延回
路であり、Gj（ｊ＝１，２，……）は記憶機能つ
きの論理素子で、例えば、しきい値プログラマブ
ルANDゲートである。遅延回路TiとANDゲー
トGjはランダムな組合せで相互接続して、入出
力端子間で信号伝播ネツトワークを構成してい
る。
る。第１図は一実施例の回路構成を示している。
この実施例は信号入力端子がC1，C2，C3，C4の
４個、信号出力端子がD1，D2，D3，D4の４個の
場合を示しているが、一般に任意の入出力端子数
に拡張できる。Ti（ｉ＝１，２，……）は遅延回
路であり、Gj（ｊ＝１，２，……）は記憶機能つ
きの論理素子で、例えば、しきい値プログラマブ
ルANDゲートである。遅延回路TiとANDゲー
トGjはランダムな組合せで相互接続して、入出
力端子間で信号伝播ネツトワークを構成してい
る。
第２図〜第４図はこの回路の基本動作を説明す
るために、入力信号の伝播の様子を示したもので
ある。いま、第２図に示すようなタイミングで信
号入力端子C1，C2，C3に入力信号系列が入つた
とする。第３図はこの入力信号系列に対する
ANDゲートG1の入出力関係である。なお、遅延
回路Tiの遅延時間をτiで表わし、ANDゲートGj
へのＸからの入力信号をGj，Ｘで表している。
即ち入力端子C1，C2の入力信号はそれぞれ遅延
回路T1，T4でτ1，τ4だけ遅延され、入力端子C3
の入力信号はそのまま、それぞれANDゲートG1
に入力される。このとき、t1＋τ1＝t2＋τ4であれ
ば、第３図に示すように時刻tG1でANDが成立し
て“１”が出る。更に遅延回路T1の出力は遅延
回路T2，T3を通過してANDゲートG2に入り、ま
たANDゲートG1の出力もANDゲートG2に入る。
ANDゲートGjでの遅延をτGjとすると、第４図に
示すように、t0＋τ1＋τ2＋τ3＝tG1＋τG1のとき、時
刻tG2でこのANDゲートG2の出力に“１”が立
つ。即ち、第２図に示す出力信号系列に対して出
力端子D1に時刻tG2で“１”が出ることになる。
るために、入力信号の伝播の様子を示したもので
ある。いま、第２図に示すようなタイミングで信
号入力端子C1，C2，C3に入力信号系列が入つた
とする。第３図はこの入力信号系列に対する
ANDゲートG1の入出力関係である。なお、遅延
回路Tiの遅延時間をτiで表わし、ANDゲートGj
へのＸからの入力信号をGj，Ｘで表している。
即ち入力端子C1，C2の入力信号はそれぞれ遅延
回路T1，T4でτ1，τ4だけ遅延され、入力端子C3
の入力信号はそのまま、それぞれANDゲートG1
に入力される。このとき、t1＋τ1＝t2＋τ4であれ
ば、第３図に示すように時刻tG1でANDが成立し
て“１”が出る。更に遅延回路T1の出力は遅延
回路T2，T3を通過してANDゲートG2に入り、ま
たANDゲートG1の出力もANDゲートG2に入る。
ANDゲートGjでの遅延をτGjとすると、第４図に
示すように、t0＋τ1＋τ2＋τ3＝tG1＋τG1のとき、時
刻tG2でこのANDゲートG2の出力に“１”が立
つ。即ち、第２図に示す出力信号系列に対して出
力端子D1に時刻tG2で“１”が出ることになる。
こうして第１図の回路は、一定の入力信号系列
に対して一定の出力の出力信号系列を出すことに
より、入力信号系列を識別することができる。
に対して一定の出力の出力信号系列を出すことに
より、入力信号系列を識別することができる。
第１図の回路の特化は次のように行われる。
ANDゲートGjは記憶機能を有するプログラマブ
ルANDゲートであつて、入力信号系列の例示と
同時、即ち入力端子に与えられた入力信号系列が
該ANDゲートGjに伝達され、該入力信号系列に
対して所望の論理演算が実現できる時刻とほぼ同
時に、該ANDゲートの書込み信号をイネーブル
として書込みモードとする。これにより、出力が
“１”となるANDゲート、先の動作説明の例でい
えば、G1とG2のみが活性化される。即ちANDゲ
ートG1とG2のみがその後もANDゲートとして働
き、これ以外のANDゲートはゲートとして全く
機能しない状態に設定される。このようなプログ
ラマブルANDゲートGjは機能的にみたとき、第
５図のように構成される。即ち、通常のANDゲ
ートGpjに対して制御入力端子を余分に設けてこ
れにメモリ端子Ｍを付加する。そして活性化すべ
きANDゲートについてはメモリ素子Ｍの出力が
“１”、それ以外ではメモリ素子Ｍの出力が“０”
となるように、メモリ素子Ｍに書込みを行えばよ
い。
ANDゲートGjは記憶機能を有するプログラマブ
ルANDゲートであつて、入力信号系列の例示と
同時、即ち入力端子に与えられた入力信号系列が
該ANDゲートGjに伝達され、該入力信号系列に
対して所望の論理演算が実現できる時刻とほぼ同
時に、該ANDゲートの書込み信号をイネーブル
として書込みモードとする。これにより、出力が
“１”となるANDゲート、先の動作説明の例でい
えば、G1とG2のみが活性化される。即ちANDゲ
ートG1とG2のみがその後もANDゲートとして働
き、これ以外のANDゲートはゲートとして全く
機能しない状態に設定される。このようなプログ
ラマブルANDゲートGjは機能的にみたとき、第
５図のように構成される。即ち、通常のANDゲ
ートGpjに対して制御入力端子を余分に設けてこ
れにメモリ端子Ｍを付加する。そして活性化すべ
きANDゲートについてはメモリ素子Ｍの出力が
“１”、それ以外ではメモリ素子Ｍの出力が“０”
となるように、メモリ素子Ｍに書込みを行えばよ
い。
このようにして、第１図の回路は必要なAND
ゲートGjを活性化することによつて、一定の入
力信号系列に対して一定の出力信号系列が得られ
る論理回路として特化され、異なる入力信号系列
に対しては応答しない状態になる。
ゲートGjを活性化することによつて、一定の入
力信号系列に対して一定の出力信号系列が得られ
る論理回路として特化され、異なる入力信号系列
に対しては応答しない状態になる。
次に第５図において機能的に示したプログラム
可能なゲート素子の具体的構成例を説明する。第
６図ａ，ｂはｐチヤネルのPROM構造を利用し
た３入力のプログラマブル・ゲート素子を示す平
面図とそのＡ−A′断面図である。これを製造工
程に従つて説明すれば、まず素子分離されたｎ型
Si基板１１を用い、第１ゲート酸化膜１４を介し
て第１層多結晶シリコンからなる浮遊ゲート電極
１５を形成する。次に浮遊ゲート電極１５をマス
クとして不純物拡散を行つてp+型のソース１２
およびドレイン１３を形成する。この後浮遊ゲー
ト電極１５上に第２ゲート酸化膜１６を介して第
２層多結晶シリコンからなる入力ゲート電極１
７，１７1〜１７3を形成する。最後に、図では省
略したが層間絶縁膜で全面をおおい、コンタクト
ホールをあけて金属配線を形成して完成する。
可能なゲート素子の具体的構成例を説明する。第
６図ａ，ｂはｐチヤネルのPROM構造を利用し
た３入力のプログラマブル・ゲート素子を示す平
面図とそのＡ−A′断面図である。これを製造工
程に従つて説明すれば、まず素子分離されたｎ型
Si基板１１を用い、第１ゲート酸化膜１４を介し
て第１層多結晶シリコンからなる浮遊ゲート電極
１５を形成する。次に浮遊ゲート電極１５をマス
クとして不純物拡散を行つてp+型のソース１２
およびドレイン１３を形成する。この後浮遊ゲー
ト電極１５上に第２ゲート酸化膜１６を介して第
２層多結晶シリコンからなる入力ゲート電極１
７，１７1〜１７3を形成する。最後に、図では省
略したが層間絶縁膜で全面をおおい、コンタクト
ホールをあけて金属配線を形成して完成する。
この例では、入力ゲート電極１７をチヤネルと
直交する方向に配設しているが、これらは浮遊ゲ
ート電極１５と一定の容量結合をすればよいの
で、チヤネル方向に配設してもよい。
直交する方向に配設しているが、これらは浮遊ゲ
ート電極１５と一定の容量結合をすればよいの
で、チヤネル方向に配設してもよい。
このゲート素子の動作を第７図を参照しながら
次に説明する。第７図に示すように、浮遊ゲート
電極１５と基板１１との間の容量をC0、入力ゲ
ート電極１７と浮遊ゲート電極１５との間の容量
をそれぞれC1，C2，C3とする。いま、基板１１
の電位をＯ、浮遊ゲート電極１５の電位をV0、
各入力ゲート電極１７1，１７2，１７3の電位を
V1，V2，V3とし、浮遊ゲート１５に蓄えられた
電荷量をΔQとしたとき、 −ΔQ0＋CeV0＝C1（V1−Ve）＋C2（V2−Ve＋C3
（V3−VD） ……(1) が成立する。ここで、 Ce＋C1＋C2＋C3＝CT，VT＝ΔQe／CT とおくと、(1)式から V0＝C1V1＋C2V2＋C3V3／CT＋VT ……(2) と表わされる。V1，V2，V3は０またはVH（負）
をとるとして、これらの全てがVHの場合のV0を
VOH＝V0（Ｈ，Ｈ，Ｈ）で表わし、全てが０の場
合のVOをVOL＝Ve（Ｌ，Ｌ，Ｌ）で表わすと、 となる。
次に説明する。第７図に示すように、浮遊ゲート
電極１５と基板１１との間の容量をC0、入力ゲ
ート電極１７と浮遊ゲート電極１５との間の容量
をそれぞれC1，C2，C3とする。いま、基板１１
の電位をＯ、浮遊ゲート電極１５の電位をV0、
各入力ゲート電極１７1，１７2，１７3の電位を
V1，V2，V3とし、浮遊ゲート１５に蓄えられた
電荷量をΔQとしたとき、 −ΔQ0＋CeV0＝C1（V1−Ve）＋C2（V2−Ve＋C3
（V3−VD） ……(1) が成立する。ここで、 Ce＋C1＋C2＋C3＝CT，VT＝ΔQe／CT とおくと、(1)式から V0＝C1V1＋C2V2＋C3V3／CT＋VT ……(2) と表わされる。V1，V2，V3は０またはVH（負）
をとるとして、これらの全てがVHの場合のV0を
VOH＝V0（Ｈ，Ｈ，Ｈ）で表わし、全てが０の場
合のVOをVOL＝Ve（Ｌ，Ｌ，Ｌ）で表わすと、 となる。
いま、このゲート素子の浮遊ゲート電極１５に
電荷注入を行わない状態、即ちプログラミング前
の状態では、−VT＞＞−VHでありしきい値が負方
向に十分大きい。この状態ではVOL，VOHいずれ
もしきい値を越えることはない。即ち入力ゲート
電極１７にＯとVHがいかなる組合せて入力して
も、チヤネルは導通せず、論理機能は活性化され
ていないことになる。このゲート素子のプログラ
ミングは、浮遊ゲート１５への電子注入により行
われる。これは、PROMにおいてよく知られて
いるように、チヤネル領域にホツトキヤリアを生
成して高エネルギーの電子を浮遊ゲート１５に注
入することにより行われる。これによつて、VT
を下げ、しきい値VTHに対して −VOH＞−VTH＞−VT＞Ｏ とすることができる。即ちしきい値が(3)，(4)式の
VOH，VOLの中間に設定される。
電荷注入を行わない状態、即ちプログラミング前
の状態では、−VT＞＞−VHでありしきい値が負方
向に十分大きい。この状態ではVOL，VOHいずれ
もしきい値を越えることはない。即ち入力ゲート
電極１７にＯとVHがいかなる組合せて入力して
も、チヤネルは導通せず、論理機能は活性化され
ていないことになる。このゲート素子のプログラ
ミングは、浮遊ゲート１５への電子注入により行
われる。これは、PROMにおいてよく知られて
いるように、チヤネル領域にホツトキヤリアを生
成して高エネルギーの電子を浮遊ゲート１５に注
入することにより行われる。これによつて、VT
を下げ、しきい値VTHに対して −VOH＞−VTH＞−VT＞Ｏ とすることができる。即ちしきい値が(3)，(4)式の
VOH，VOLの中間に設定される。
ここで、説明を簡単にするため、C1＝C2＝C3
＝Ｃとすると、３つの入力ゲート電極１７へ供給
されるVH，Ｏの組合せによつて、浮遊ゲート電
極１５は次の４つの電位をとることができる。
＝Ｃとすると、３つの入力ゲート電極１７へ供給
されるVH，Ｏの組合せによつて、浮遊ゲート電
極１５は次の４つの電位をとることができる。
そこで、前述したプログラミング後の素子のし
きい値VTHを例えば −VO（Ｌ，Ｌ，Ｌ）＜−VTH＜−VH（Ｌ，Ｌ，Ｈ）
……(5) とすると、このゲート素子は、入力ゲート電極
１７への入力信号が全て０のときは非導通、入力
信号が一つでもVHになれば導通となる。即ちVH
を“１”とし、素子の導通状態を“１”、非導通
状態を“０”とすれば、このゲート素子はOR機
能が活性化されたことになる。また、プログラミ
ング後の素子のしきい値VTHを −VO（Ｌ，Ｈ，Ｈ）＜−VTH＜−VO（Ｈ，Ｈ，Ｈ）
……(6) となるように設定すれば、このゲート素子は
AND機能が活性化されたことになる。
きい値VTHを例えば −VO（Ｌ，Ｌ，Ｌ）＜−VTH＜−VH（Ｌ，Ｌ，Ｈ）
……(5) とすると、このゲート素子は、入力ゲート電極
１７への入力信号が全て０のときは非導通、入力
信号が一つでもVHになれば導通となる。即ちVH
を“１”とし、素子の導通状態を“１”、非導通
状態を“０”とすれば、このゲート素子はOR機
能が活性化されたことになる。また、プログラミ
ング後の素子のしきい値VTHを −VO（Ｌ，Ｈ，Ｈ）＜−VTH＜−VO（Ｈ，Ｈ，Ｈ）
……(6) となるように設定すれば、このゲート素子は
AND機能が活性化されたことになる。
次に上述のゲート素子を用いてCMOS型のプ
ログラマブルNANDゲートを構成した例を説明
する。第８図はその模式的レイアウト図であり、
第９図は等価回路図である。ｎ型Si基板領域に第
１ゲート酸化膜を介して第１層多結晶シリコンに
よる浮遊ゲート電極２１を形成し、ソース、ドレ
イン領域となるp+層２１1，２２2を形成した後更
に第２ゲート酸化膜を介して浮遊ゲート電極２１
に重なる第２層多結晶シリコンからなる入力ゲー
ト電極２３，２３1，２３2，２３3を形成して、
３入力のＰチヤネル型ゲート素子QPを構成して
いる。またｎ型Si基板に設けたｐウエル内に、第
１ゲート酸化膜を介して第１層多結晶シリコンか
らなるゲート電極２４（２４1，２４2，２４3，
２４4を形成し、ソース、ドレイン領域となるn+
層２５，２５1〜２５5を形成して、ｎチヤネル
MOSFET−Qo1〜Qo4を構成している。
MOSFET−Qo4は書込み制御用トランジスタで
ある。ゲート素子QPは、予めしきい値が負の十
分大きな値に設定されている。
ログラマブルNANDゲートを構成した例を説明
する。第８図はその模式的レイアウト図であり、
第９図は等価回路図である。ｎ型Si基板領域に第
１ゲート酸化膜を介して第１層多結晶シリコンに
よる浮遊ゲート電極２１を形成し、ソース、ドレ
イン領域となるp+層２１1，２２2を形成した後更
に第２ゲート酸化膜を介して浮遊ゲート電極２１
に重なる第２層多結晶シリコンからなる入力ゲー
ト電極２３，２３1，２３2，２３3を形成して、
３入力のＰチヤネル型ゲート素子QPを構成して
いる。またｎ型Si基板に設けたｐウエル内に、第
１ゲート酸化膜を介して第１層多結晶シリコンか
らなるゲート電極２４（２４1，２４2，２４3，
２４4を形成し、ソース、ドレイン領域となるn+
層２５，２５1〜２５5を形成して、ｎチヤネル
MOSFET−Qo1〜Qo4を構成している。
MOSFET−Qo4は書込み制御用トランジスタで
ある。ゲート素子QPは、予めしきい値が負の十
分大きな値に設定されている。
このように構成されたNANDゲートは、電源
VSS＝０〔Ｖ〕、電源VDD＝＋５〔Ｖ〕として、正論
理でNAND機能をもつ。即ち、プログラミング
前は、入力端子IN1〜IN3にいかなる組合せで入
力信号が入つても、ゲート素子QPは非導通で出
力端子OUTは高レベルとなる。これは回路が未
だ活性化されていないことを示す。プログラミン
グは例えば入力端子IN1〜IN3の全てに同時に正
電位を与え、書込み制御用MOSFET−Qo4を導
通させてゲート素子QPのドレイン側でアバラン
シエをおこし、生成された電子、正孔対のうち電
子を浮遊ゲート２１に注入することにより行われ
る。このとき、書込みが行われたゲート素子QP
のしきい値は、前述の(5)式を満たすように制御さ
れる。こうして活性化されると、この回路は次の
ような論理動作をする。入力端子IN1〜IN3のう
ち一つが０〔Ｖ〕であれば、ゲート素子QPが導通
して出力端子OUTは高レベル、即ち約＋５〔Ｖ〕
となる。入力端子IN1〜IN3の全てが高レベルの
とき、ゲート素子QPが非導通で出力端子OUTは
低レベル、即ち約0Vとなる。つまり、NAND機
能が特化されたことになる。
VSS＝０〔Ｖ〕、電源VDD＝＋５〔Ｖ〕として、正論
理でNAND機能をもつ。即ち、プログラミング
前は、入力端子IN1〜IN3にいかなる組合せで入
力信号が入つても、ゲート素子QPは非導通で出
力端子OUTは高レベルとなる。これは回路が未
だ活性化されていないことを示す。プログラミン
グは例えば入力端子IN1〜IN3の全てに同時に正
電位を与え、書込み制御用MOSFET−Qo4を導
通させてゲート素子QPのドレイン側でアバラン
シエをおこし、生成された電子、正孔対のうち電
子を浮遊ゲート２１に注入することにより行われ
る。このとき、書込みが行われたゲート素子QP
のしきい値は、前述の(5)式を満たすように制御さ
れる。こうして活性化されると、この回路は次の
ような論理動作をする。入力端子IN1〜IN3のう
ち一つが０〔Ｖ〕であれば、ゲート素子QPが導通
して出力端子OUTは高レベル、即ち約＋５〔Ｖ〕
となる。入力端子IN1〜IN3の全てが高レベルの
とき、ゲート素子QPが非導通で出力端子OUTは
低レベル、即ち約0Vとなる。つまり、NAND機
能が特化されたことになる。
以上のようにして所望の論理機能をプログラム
できる記憶機能をもつた論理素子を、簡単な素子
構造で実現することができる。しかも前述のよう
に、全ての入力端子に同時に正電圧が入つたとき
のみ書込みが行われるようにしておけば、信号レ
ベルは別として、入力信号系列の例示のみによつ
て論理ゲートの特化ができることになる。
できる記憶機能をもつた論理素子を、簡単な素子
構造で実現することができる。しかも前述のよう
に、全ての入力端子に同時に正電圧が入つたとき
のみ書込みが行われるようにしておけば、信号レ
ベルは別として、入力信号系列の例示のみによつ
て論理ゲートの特化ができることになる。
なお以上では、各入力ゲート電極と浮遊ゲート
電極間の容量が等しい場合を説明したが、各容量
を異なる値に設定すれば、複数の入力ゲート電極
に優先度を与えることも可能である。
電極間の容量が等しい場合を説明したが、各容量
を異なる値に設定すれば、複数の入力ゲート電極
に優先度を与えることも可能である。
第１０図は本発明の論理回路を応用した視覚パ
ターン認識システムの構成例である。センサを配
列形成してなる視覚系３１で得られたパターン情
報を変換回路３２によつて時系列信号に交換し、
これを本発明の論理回路を用いた特徴抽出回路３
３に入力する。まずこの回路を書込みモードにし
て特徴抽出回路３３の論理機能を特化する。これ
により特徴抽出回路３３は、以後同一パターンに
対してのみ一定の出力信号を出す。つまり、この
回路は一定のパターンを学習できたことになる。
ターン認識システムの構成例である。センサを配
列形成してなる視覚系３１で得られたパターン情
報を変換回路３２によつて時系列信号に交換し、
これを本発明の論理回路を用いた特徴抽出回路３
３に入力する。まずこの回路を書込みモードにし
て特徴抽出回路３３の論理機能を特化する。これ
により特徴抽出回路３３は、以後同一パターンに
対してのみ一定の出力信号を出す。つまり、この
回路は一定のパターンを学習できたことになる。
第１図は本発明の一実施例の論理回路を示す
図、第２図〜第４図はその基本動作を説明するた
めの信号波形図、第５図は第１図に用いる論理素
子を機能的に構成して示す図、第６図ａ，ｂは同
じく具体的な構成例を示す平面図とそのＡ−
A′断面図、第７図は第６図の素子の動作を説明
するための図、第８図は第６図を基本として更に
具体化したNANDゲートの構成例を示す図、第
９図はその等価回路図、第１０図は第１図の回路
を応用した視覚パターン認識システムの概略構成
を示す図である。 C1，C2，C3，C4……信号入力端子、D1，D2，
D3，D4……信号出力端子、T1，T2，……T9……
遅延回路、G1，G2，……，G5……プログラマブ
ルANDゲート。
図、第２図〜第４図はその基本動作を説明するた
めの信号波形図、第５図は第１図に用いる論理素
子を機能的に構成して示す図、第６図ａ，ｂは同
じく具体的な構成例を示す平面図とそのＡ−
A′断面図、第７図は第６図の素子の動作を説明
するための図、第８図は第６図を基本として更に
具体化したNANDゲートの構成例を示す図、第
９図はその等価回路図、第１０図は第１図の回路
を応用した視覚パターン認識システムの概略構成
を示す図である。 C1，C2，C3，C4……信号入力端子、D1，D2，
D3，D4……信号出力端子、T1，T2，……T9……
遅延回路、G1，G2，……，G5……プログラマブ
ルANDゲート。
Claims (1)
- １ 複数の信号入力端子と複数の信号出力端子の
間に、複数の遅延回路と、一部の入力端子にメモ
リ素子を接続した複数の論理素子を任意の組合せ
で相互接続して信号伝播ネツトワークを構成し、
前記複数の論理素子のうち選択された一以上の論
理素子に接続されているメモリ素子に所定の論理
値の情報を書込むことにより、一定の入力信号系
列に対して一定の出力信号系列を得るように構成
したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049913A JPS59175219A (ja) | 1983-03-25 | 1983-03-25 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58049913A JPS59175219A (ja) | 1983-03-25 | 1983-03-25 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59175219A JPS59175219A (ja) | 1984-10-04 |
| JPH053173B2 true JPH053173B2 (ja) | 1993-01-14 |
Family
ID=12844247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58049913A Granted JPS59175219A (ja) | 1983-03-25 | 1983-03-25 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59175219A (ja) |
-
1983
- 1983-03-25 JP JP58049913A patent/JPS59175219A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59175219A (ja) | 1984-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2934149B2 (ja) | プログラム可能な集積論理装置 | |
| CN111542801B (zh) | 扫描电路、驱动电路、触控显示面板、接收切换电路及驱动方法 | |
| JPS5837637B2 (ja) | 電気的に切換え可能な読取り専門記憶装置 | |
| JP3289748B2 (ja) | 半導体装置 | |
| EP0067872B1 (en) | Programmable memory cell and array | |
| JP3438241B2 (ja) | 半導体神経回路装置 | |
| JP3278080B2 (ja) | 半導体集積回路 | |
| JPH0680729B2 (ja) | Ａｎｄ面とｏｒ面の混在型プログラム可能な論理機能アレイ | |
| US4107548A (en) | Ratioless type MIS logic circuit | |
| US6856542B2 (en) | Programmable logic device circuit and method of fabricating same | |
| US3536936A (en) | Clock generator | |
| JPH0420272B2 (ja) | ||
| JP3119392B2 (ja) | 半導体装置 | |
| US3742254A (en) | Automatic mos grounding circuit | |
| JPH053173B2 (ja) | ||
| US4894564A (en) | Programmable logic array with reduced product term line voltage swing to speed operation | |
| US3991408A (en) | Self-sequencing memory | |
| JPH033418B2 (ja) | ||
| WO2017161312A1 (en) | Programmable neuromorphic device | |
| US3800297A (en) | Non-volatile associative memory | |
| KR100326062B1 (ko) | 작은표면영역을갖는임계치논리회로 | |
| JPS5843904B2 (ja) | 半導体装置の製作方法 | |
| JP3919879B2 (ja) | メモリ装置 | |
| CN112836812A (zh) | 基于浮栅晶体管的神经元网络 | |
| US5163019A (en) | Binary carry circuitry |