KR20010082557A - 다중값 논리 회로 체계 및 보충 대칭 논리 회로 구조 - Google Patents

다중값 논리 회로 체계 및 보충 대칭 논리 회로 구조 Download PDF

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KR20010082557A
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Abstract

본 발명은 다중 값 논리에 대한 회로 구성 및 결과 회로도에 관한 것으로, 상기 회로 구성은 n 자리수의 임의의 r-값 논리 함수 (r은 이보다 큰 정수이고, n은 0보다 큰 정수)의 설계 및 생성을 허용한다. 이 구조는 보충 대칭 논리 회로 구조(SUS-LOC, SUpplementary Symmetrical LOgic Circuit structure)아 불리워진다. 상기 SUS-LOC를 혼합한 회로들에서, 회로 분기들은 특유한 전달 회로 응답 및 출력으로 인식된다. 몇몇 회로들에 대해, 스위칭소자들의 동작 특성 때문에, 추가 회로 요소들 또는 상태들은 백 바이어싱(back biasing)을 방지하기 위해 결합되어야 한다. SUS-LOC는 완전히 활성화 된다. 단지 활성화 요소들은 논리 통합을 수행하고, 저항들 그리고/또는 다른 수동적인 로드(load)들과 같이, 상기 논리 통합에 직접적으로 관계가 없는 그들의 콘포넌트들은 회로 보호 과업으로부터 배제된다. SUS-LOC의 정의를 사용하여 설계된 r-값, 다중-값 또는 다중-값 논리 회로들의 생성은 알려진 기술, 물질들 및 장치들로 달성될 수 있다.

Description

다중값 논리 회로 체계 및 보충 대칭 논리 회로 구조{multiple-valued logic circuit architechure and supplementary symmetrical logic circuit structure(SUS-LOC)}
컴퓨터들, 특히 개인용 컴퓨터들은 지금 아주 보편화 되어 있다. 그러한 컴퓨터들 의 개발 역사와 구성은 잘 문서화 되어 있고 쉽게 교과서들, 조약들, 그리고 다른 기록원들을 통해 이용 가능하다. 여기서, 간단한 요약이 발표된 발명을 위해 배경으로서 주어진다.
트랜지스터 및 칩을 토대로 한 마이크로 회로의 도래 이후로 정보는 전자 형태로 표현되어 지는 것이 증가되고 있는 추세이다. 정보의 전자 표현은 그 정보가 그 정보를 전달하기 위해 사용되는 특정 개인의 것으로 더 이상 얽매이지 않음에 따라 매우 강력하다(그것이 특정 매체에 얽매일 수는 있을지라도). 예로서, 책들은 페이지들에 부착된 인쇄된 단어들로서 정보를 저장한다. 그 책내의 단어들은 한 책으로부터 다른 책으로 쉽게 전달되거나 또는 복사될 수 없다. 대조적으로, 컴퓨터들 및 다른 전자 데이터 장치들은(일반적으로 여기서 컴퓨터들로 언급된) 다른 컴퓨터들로 쉽고 빠르게 전송되고 복사될 수 있는 전압들로서 그들 정보를 저장한다.
더욱이, 컴퓨터들은 또한 전자적으로 저장되는 지시들에 의해 그들의 저장된 데이터/정보 상에 동작할 수 있다. 이들 지시들의 시퀀스들(sequences)은 임의의 지시 셋트를 수행하기 위하여 만들어진 "컴퓨터 프로그램" 들이다. 그 시퀀스들은 동일 또는 다른 셋트의 데이터/정보상에 쉽게 반복될 수 있다. 최근 15년 동안, 컴퓨터 프로그램의 유연성 및 힘은 선반 재고 프로그램들이 수 백만 바이트들(수 메가 바이트들) 만큼 길게 걸쳐 있는 지점 까지 증가하고 또한 환경내에서 움직이는 객체들의 그래픽(graphical) 표현(가상 현실내에서와 같은)이 증가하여 가능한 곳 까지 증대 되었다.
오늘날 컴퓨터들의 가장 큰 이점들 중 하나는 그것들이 동작하는 속도에 있다. 선반 재고 마이크로 컴퓨터들은 200 메가 헤르츠(MHz) 또는 그 이상의 속도로 동작 할 수 있고 초 당 수백만의 지시들을 수행할 수 있다. 동작 속도를 증가 시키는 것은 시간이 흐름에 따라 저가로 좀 더 쉽게 이용가능하게 된다. 현대 컴퓨터들은 좀 더 강력하고 유연성 있는 소프트 웨어들의 증대된 싸이즈가 하드웨어로부터 좀 더 큰 성능을 요구함에 따라 그러한 속도를 요구한다. 궁극적으로, 컴퓨터의 속도는 개인 회로들의 응답 시간에 의해 결정되고 부가적인 회로가 단위 스페이스(space)내에 맞춰질 수 없는 회로 밀도 제한에 의해 결정된다. 회로 응답 시간이 보다 빨라지고 회로 밀도가 보다 더 증대됨에 따라 컴퓨터는 보다 빨라지고향상된다. 그러나, 회로 응답 및 밀도가 현재 증가될 수 있는 데는 한계가 있다. 이들 한계는 컴퓨터들의 속도 및 이용성을 증가 시키기 위한 시도를 망친다.
정보 상에 저장, 전송, 동작하는 전압들을 조작 및 사용하기 위하여, 컴퓨터들은 설정된 양식으로 논리 회로들을 사용한다. 현재, 대부분의 논리 회로들은 정보를 조작 및 전송하기 위하여 2진 수 시스템을 기초로 하고 있다. 그 이유는 일찍이 "온-오프" 형태의 데이터 저장을 기초로 한 트랜지스터화에 기인한다. 즉, "온" 상태 또는 전압의 존재는 하나의 값("일")을 표현하는 반면 "오프" 상태 또는 전압의 부재는 다른 값("제로")를 표현한다. 2진 논리를 합성하는 회로들의 제조에 해당하는 이전 논리 회로 구조들은 ECL, TTL, DTL, RTL, NMOS, PMOS, 그리고 COS-MOS 또는 CMOS를 포함한다.
2진 회로로 수행하는데 있어서, 컴퓨터 산업은 트랜지스터의 기본적인 동작 상태를 탐구한다. 트랜지스터들은 상기 트랜지스터를 통해 전류 및 전압을 전송하거나 또는 그러힌 전송을 방지하는 것에 의해 두 개의 기본적인 상태들로 동작한다. 그러나, 2진 논리로 수행하는 것에 의해 컴퓨터 산업은 컴퓨터 속도 및 이용성에 불필요한 제한을 부과하였다.
2진 논리는 그것이 정보가 디지털로 표현될 수 있는 최소의 밀도 및 최상의 정교한 방법임에 따라 컴퓨터 속도를 제한한다. 임의 십진 자리들내에서 10개 수들 중 어느 하나를 표현할 수 있는 보통 용도의 10진 시스템과는 다르게, 2진 시스템은 임의 2진 자리내에서 두 개의 수들 중 단지 하나를 표현 할 수 있다. 예로서, 100이란 수는 십진 수 시스템내에서 단지 3개의 디지트들 즉"100"로 표현 할 수 있다. 그러나, 2진 수 시스템에서, 그 수 100은 "1100100"(26 + 25 + 22 = 64 + 32 + 4)로 표현된다. 2진에서, 그 수 "100"은 수 4를 나타낸다. 십진에서 3개의 수를 위치시키는 것은 2진에서 수 위치에서 100% 이상을 증가 시키는 7개의 숫자들을 위치 시킨다.
수 10을 기초로 한 수 시스템이 현대의 사용을 위해 편리한 반면, 다른 수 시스템들은 과거에 사용되었다. 수 60은 고대 수메리아(sumeria)와 바빌론(babylon)에서 사용되었던 수 시스템의 기초를 형성 하였다. 수 20은 마야(mayan) 수 시스템의 기초를 형성 하였다. 사람들을 위한 수 시스템을 위한 편리한 기초를 형성하는 것은 컴퓨터를 위해 편리한 수 시스템을 형성하지 않을 수 있다. 기계적 및 구조적 제한은 수 시스템이 가장 편리함을 보여준다. 불행히, 2진 기초의 논리 회로를 가지고 현대의 컴퓨터들은 어떤 수 시스템들이 가장 유용하다는 것을 사용하고 결합라는 것을 채택하지 못했다.
2진 논리 회로들은 보다 더 물리적인 공간을 요구하고 필수적으로 최적 속도들 보다 느리게 동작한다. 논리 동작들이 보다 빠르게 그리고 보다 효율적으로 진행하도록 최적의 수 시스템, 예로서 3, 4, 또는 5를 기초로 한 시스템으로 동작하는 컴퓨터 논리 회로들을 제공하는 것은 매우 유리하다. 그러한 최적 수 시스템은 컴퓨터(또는 해당 회로)가 놓여진 용도에 종속적이다.
이전에, 2가 아닌 수 시스템을 기초로 한 정보 표현 논리 시스템을 직접 합성 할 수 있는 몇몇 회로들이 있었다. 그들 회로들은 주로 3진법(수3을 기초로 한) 이었으며 컴퓨터들내에서 그들의 궁극적인 이용성을 억제하여 수동적으로로드(load)되어진다. 또한, 이들 회로들의 대부분은 n값의 출력 중 단지 하나의 디지트 또는 그 반대(n은 임의의 선택된 수)를 산출하기 위해 둘 또는 그 이상의 2진 입력(inputs)을 사용하는 단순 번역기들 이었다. 그러한 번역기들은 2 보다 더 큰 수 시스템내에서 정보를 표현하는데 천성적으로 존재하는 그 힘을 사용하지 않는다. 더욱이, 그러한 번역기들은 그 수 2를 기초로 한 1이 아닌 다른 수를 기초로 한 논리 시스템을 도구화 하는 컴퓨터를 구성하기 위하여 조직적이고 효율적인 방법으로 사용될 수 없다.
번역 회로가 기능적인 반면, 가격 및 싸이즈 면에서 그것은 매우 제한적이다. 또한, 허용되지 않은 2진 및/또는 n값 상태들의 검출 및 제거는 그런 가격 및 싸이즈를 더욱 증가 시킨다.
최근에, 인텔 코포레이션(intel corporation)은 시장에서 다중 값의 논리 회로들의 상업적인 가능성을 지시하며 둘 이상의 상태들을 이용한 저장 요소들을 갖는 플래시(flash) 메모리의 이용 가능성을 발표하였다.
SUS-LOC의 발명자는 이전에 3진법 데이터 시스템에서 사용된 3 신호 레벨(levels)들을 발생 시키기 위하여 사용된 3안정 멀티 바이브레이터(tristable multivibrator)를 특허화 하였다. 1991년 2월 5일에 올슨(olson)에게 등록된 그 특허 번호 4,990,796는 참고 자료로서 본 명세서에 실려진다. 그 3안정 멀티바이브레이터는 단지 그것의 신호 목표들을 달성 하기 위하여 단지 인헨스먼트(enhancement) 모드 절연 게이트 필드(field) 효과 트랜지스터들(IGFETs) 및 저항 소자들만을 사용하였다. 디플리션(depletion) 모드의 IGFET들은 사용되지 않았다. 그러한 디플리션 모드의 IGFET들은 명백히 개방된 시장에서 일반적으로 이용 불가능 하였고 대부분의 전류 회로 설계들로부터도 존재하지 않았다.
다음의 서류들은 그 기술을 반영한다.
미국특허번호 발명자 등록일 명 칭
5,572,6295,563,5305,559,7345,548,5495,519,3935,512,7645,469,1635,463,3415,398,3275,128,8944,737,6634,716,4714,704,5444,109,1014,107,5493,663,837 최(Choi)프라지어 외 다수사이토(saito)옹(ong)브랜대스트니시바우 외 다수타디켄(Taddiken)가라사와(karasawa)요시다(yoshida)린(lin)바라다라잔요코미조(yokomizo)홀위츠(horwitz)미타니(mitani)모화(moufah)엡스테인 외 다수 '96.11.05'96.10.08'96.09.24'96.08.20'96.05.21'96.04.30'95.11.21'95.10.31'95.03.14'92.07.07'88.04.12'87.12.29'87.11.03'78.08.22'78.08.15'72.05.16 고 성능 퍼지 논리 프로세싱 방법다기능 공명 터널링 논리 및 이진 및 다중 값 논리를 수행하는 방법다중 전압 메모리전기적으로 프로그래머블한 리드온리메모리 어레이 내에서 개선된 프로그래밍 문턱 전압 분포 방법 및 장치트랙마다 다중 센서들을 갖는 절대 디지털 포지션 엔코더다중 값 논리/메모리 응용을 위한 결합 양자 우물 전계 효과 공명 터널링 트랜지스터이진 변환으로의 포지티브디지트 영역 4 베이스2를 위한 다중 공명 터널링 회로들전자 다중 값 레지스터2값/N값의 변환장치를 포함한 중앙처리장치공명 터널링 다이오드를 이용한 다중 값 메모리 셀3레벨 에미터 결합 논리 및 4레벨 전류 모드 논리용 전류원 배열데이터 디코딩 장치상보 전류 미러 논리2n진 코드 시퀀스 및 2n+1위상 캐리어 펄스 시퀀스 사이의 상관 변환기CMOS 집적 회로들을 갖는 3진 논리 회로들디지털 컴퓨터용 3안정 회로
또한, 회보, 다중 값 논리에 대한 26번째 국제 심포지움, 1996.5.29-31, 산티아고 데 콤포스텔라, 스페인
본 발명은 정보를 발생, 저장, 전송하기 위해 사용되는 전자 회로에 관한 것으로, 특히 임의의 선택된 디지털 수로, 특별히 다중 값의 논리를 제공하기 위하여 3진법(수 3을 기초로한)에 의해 그러한 정보를 나타내는 것에 의해 그렇게 할 수 있는 전자 회로에 관한 것이다.
도 1은 - V의 VGSON/VGS(TH)를 갖는 P 채널 인헨스먼트 모드 트랜지스터의 도식적인 표현이다.
도 2는 + V의 VGSON/VGS(TH)를 갖는 N 채널 인헨스먼트 모드 트랜지스터의 도식적인 표현이다.
도 3은 + V의 VGSOFF/VGS(TH)를 갖는 P 채널 디플리션 모드 트랜지스터의 도식적인 표현이다.
도 4은 - V의 VGSOFF/VGS(TH)를 갖는 N 채널 디플리션 모드 트랜지스터의 도
식적인 표현이다.
도 5는 거의 제로에 가까운 문턱을 갖는 FET의 도식적인 표현이다.
도 6은 정전 방전(ESD)으로 인한 콤포넌트 손상을 방지하기 위하여 설계된 회로의 도식적인 표현이다.
도 7a는 도7b부터 도7f까지에서 사용된 범례(legend)를 보여준다.
도 7b는 Vs에 관련된 VGS(TH)를 갖는 N 채널 디플리션 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7c는 Vs에 관련된 VGS(TH)를 갖는 P 채널 디플리션 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7d는 Vs에 관련된 VGS(TH)를 갖는 N 채널 인헨스먼트 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7e는 Vs에 관련된 VGS(TH)를 갖는 P 채널 인헨스먼트 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7f는 도7b부터 도7f까지의 합성 도면이다.
도 8은 3진 CGOR 회로의 도식적인 표현이다.
도 9는 3진 CGAND 회로의 도식적인 표현이다.
도 10은 3진 CEO 회로의 도식적인 표현이다.
도 11 내지 도 30은 본 발명을 병합한 회로들의 카르노프(karnaugh) 그래프들을 보여준다. 도 11 내지 도 16들은 백 바이어싱을 유도하는 비역 시퀀스(non-reverse sequences)들을 마킹하는(MARKING) 지시기들을 갖는 카르노프 그래프들이다.
도 31은 팬텀(phantom)에서 나타난 관련 기생 커패시턴스들을 갖는 2진 CMOS 인버터의 도식적인 표현이다.
도 32는 팬텀에서 나타난 관련 커패시터를 갖는 3진 SUS-LOC 베이스-1 상보기(complementer)의 도식적인 표현이다.
도 33은 테스트 포인트(TP)를 갖는 2진 회로 테스트 쌍의 도식적인 표현이다.
도 34는 테스트 포인트(TP)를 갖는 3진 회로 테스트 쌍의 도식적인 표현이다.
도 35는 도 13 및 도 14의 2진 인버터와 3진 베이스-1 상보기 사이의 타이밍 비교들의 플롯(plot)을 각각 보여준다.
도 36은 2 보다 더 큰 기(radix)의 한 위치 함수용 기본 그래픽 심볼(symbol)을 보여준다.
도 37은 함수 F2103용 그래픽 심볼을 보여준다.
도 38은 F0013용 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도39는 도 38에서 나타난 F0013OPF의 전송 특성 플롯이다.
도 40은 도 38에서 나타난 F0013OPF의 출력 파형들에 대한 입력 플롯이다.
도 41은 F0023의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 42는 도 41에 나타낸 F0023OPF의 전송 특성 플롯이다.
도 43은 도 41에 나타낸 F0023OPF의 출력 파형에 대한 입력 플롯이다.
도 44는 F0103의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 45는 도 44에 나타낸 F0103OPF의 전송 특성 플롯이다.
도 46은 도 44에 나타낸 F0103의 출력 파형에 대한 입력 플롯이다.
도 47은 F0113의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 48는 도 47에 나타낸 F0113OPF의 전송 특성 플롯이다.
도 49는 도 47에 나타낸 F0113OPF의 출력 파형에 대한 입력 플롯이다.
도 50은 F0123아니면 3진 버퍼로 알려진 것의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 51은 도 50에 나타낸 F0123OPF의 전송 특성 플롯이다.
도 52는 도 50에 나타낸 F0123OPF의 출력 파형에 대한 입력 플롯이다.
도 53은 F0203의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 54는 도 53에 나타낸 F0203OPF의 전송 특성 플롯이다.
도 55는 도 53에 나타낸 F0203OPF의 출력 파형에 대한 입력 플롯이다.
도 56은 F0213의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 57는 도 56에 나타낸 F0213OPF의 전송 특성 플롯이다.
도 58은 도 56에 나타낸 F0213OPF의 출력 파형에 대한 입력 플롯이다.
도 59는 F0223의 위치 설명기를 갖는 한 위치 3진 함수의 도식적인 표현이다.
도 60은 도 59에 나타낸 F0223OPF의 전송 특성 플롯이다.
도 61은 도 59에 나타낸 F0223OPF의 출력 파형에 대한 입력 플롯이다.
도 62는 F1003의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 63은 도 62에 나타낸 F1003OPF의 전송 특성 플롯이다.
도 64는 도 62에 나타낸 F1003OPF의 출력 파형에 대한 입력 플롯이다.
도 65는 F1013의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 66은 도 65에 나타낸 F1013OPF의 전송 특성 플롯이다.
도 67은 도 65에 나타낸 F1013OPF의 출력 파형에 대한 입력 플롯이다.
도 68은 F1023의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 69는 도 68에 나타낸 F1023OPF의 전송 특성 플롯이다.
도 70은 도 68에 나타낸 F1023OPF의 출력 파형에 대한 입력 플롯이다.
도 71은 F1103의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 72는 도 71에 나타낸 F1103OPF의 전송 특성 플롯이다.
도 73은 도 71에 나타낸 F1103OPF의 출력 파형에 대한 입력 플롯이다.
도 74는 F1123의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 75는 도 74에 나타낸 F1123OPF의 전송 특성 플롯이다.
도 76은 도 74에 나타낸 F1123OPF의 출력 파형에 대한 입력 플롯이다.
도 77은 F1203아니면 다음 상태 발생기로서 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 78은 도 77에 나타낸 F1203OPF의 전송 특성 플롯이다.
도 79는 도 77에 나타낸 F1203OPF의 출력 파형에 대한 입력 플롯이다.
도 80은 F1213의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 81은 도 80에 나타낸 F1213OPF의 전송 특성 플롯이다.
도 82는 도 80에 나타낸 F1213OPF의 출력 파형에 대한 입력 플롯이다.
도 83은 F1223의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 84는 도 83에 나타낸 F1223OPF의 전송 특성 플롯이다.
도 85는 도 83에 나타낸 F1223OPF의 출력 파형에 대한 입력 플롯이다.
도 86은 F2003의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 87은 도 86에 나타낸 F2003OPF의 전송 특성 플롯이다.
도 88은 도 86에 나타낸 F2003OPF의 출력 파형에 대한 입력 플롯이다.
도 89는 F2013아니면 3진 이전 상태 발생기로서 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 90은 도 89에 나타낸 F2013OPF의 전송 특성 플롯이다.
도 91은 도 89에 나타낸 F2013OPF의 출력 파형에 대한 입력 플롯이다.
도 92는 F2023의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 93은 도 92에 나타낸 F2023OPF의 전송 특성 플롯이다.
도 94는 도 92에 나타낸 F2023OPF의 출력 파형에 대한 입력 플롯이다.
도 95는 F2103아니면 3진(베이스-1) 상보기로서 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 96은 도 95에 나타낸 F2103OPF의 전송 특성 플롯이다.
도 97은 도 95에 나타낸 F2103OPF의 출력 파형에 대한 입력 플롯이다.
도 98은 F2113의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 99는 도 98에 나타낸 F2113OPF의 전송 특성 플롯이다.
도 100은 도 98에 나타낸 F2113OPF의 출력 파형에 대한 입력 플롯이다.
도 101은 F2123의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 102는 도 101에 나타낸 F2123OPF의 전송 특성 플롯이다.
도 103은 도 101에 나타낸 F2123OPF의 출력 파형에 대한 입력 플롯이다.
도 104는 F2203의 위치 설명기를 갖는 한 자리 3진 함수의도식적인 표현이다.
도 105는 도 104에 나타낸 F2203OPF의 전송 특성 플롯이다.
도 106은 도 104에 나타낸 F2203OPF의 출력 파형에 대한 입력 플롯이다.
도 107은 F2213의 위치 설명기를 갖는 한 자리 3진 함수의 도식적인 표현이다.
도 108은 도 107에 나타낸 F2213OPF의 전송 특성 플롯이다.
도 109는 도 107에 나타낸 F2213OPF의 출력 파형에 대한 입력 플롯이다.
도 110은 5진(기 5) 베이스-1 상보기, F432105의 도식적인 표현이다.
도 111은 십진 베이스-1 상보기, F987654321010의 도식적인 표현이다.
도 112는 다중 자리 함수들(MPFs)을 위해 사용된 기본 심볼들을 보여준다.
도 113은 함수의 기(radix)를 위해 예약된 자리에 놓여진 "r"을 갖는 GAND 게이트용 심볼을 보여준다.
도 114는 GOR3게이트용 심볼을 보여준다.
도 115는 CGOR3회로의 도식적인 표현이다.
도 116은 도 115의 CGOR3회로용 심볼이다.
도 117은 도 115의 CGOR3회로용 카르노프 그래프이다.
도 118은 CGAND3회로의 도식적인 표현이다.
도 119는 도 118의 CGAND3회로용 심볼이다.
도 120은 도 118의 CGOR3회로용 카르노프 그래프이다.
도 121은 CGOR5회로의 도식적인 표현이다.
도 122는 도 121의 CGOR5회로용 심볼이다.
도 123은 도 121의 CGOR5회로용 카르노프 그래프이다.
도 124는 CGAND5회로의 도식적인 표현이다.
도 125는 도 124의 CGAND5회로용 심볼이다.
도 126은 도 124의 CGAND5회로용 카르노프 그래프이다.
도 127은 2진 NAND 게이트의 도식적인 표현이다.
도 128은 2진 AND 게이트의 도식적인 표현이다.
도 129는 GOR3회로의 도식적인 표현이다.
도 130은 도 129의 GOR3회로용 심볼이다.
도 131은 도 129의 GOR3회로용 카르노프 그래프이다.
도 132는 GAND3회로의 도식적인 표현이다.
도 133은 도 132의 GAND3회로용 심볼이다.
도 134는 도 132의 GAND3회로용 카르노프 그래프이다.
도 135 내지 도 161은 백 바이어싱에 의해 피해를 받는 SUS-LOC 회로들용 부가적인 단계들의 개선을 보여준다.
도 135 내지 도 144는 SUS-MOS SIGMA 회로, 번호4,069용 도식 및 카르노프 그래프들을 보여준다. 이 도식들에서 실선은 적절한 회로/신호 동작용 "참(TRUE)" 경로를 지시한다. 대쉬된(dashed) 라인들은 백 바이어싱으로부터 일어난 이상 경로들을 지시한다.
도 145 내지 도 152는 백 바이어싱을 겪는 SUS-MOS내의 FET들용 대치 회로를 보여준다.
도 153 내지 도 161은 이상 경로들로부터 피해를 받는 FET들이 도 145 내지 도 152로 부터의 적절한 회로에 의해 대치된 도 133 내지 도 144의 SUS-MOS SIGMA 회로용 도식들과 카르노프 그래프들 이다.
도 162는 EQ3회로의 도식적인 표현이다.
도 163은 도 162의 EQ3회로용 심볼이다.
도 164는 도 162의 EQ3회로용 카르노프 그래프이다.
도 165는 람다(lambda) nn 회로용 넘버링(nimbering) 방법의 기본 심볼 및 설명을 보여준다.
도 166은 람다 01 회로의 도식적인 표현이다.
도 167은 도 166의 람다 01 회로용 심볼이다.
도 168은 도 166의 람다 01 회로용 카르노프 그래프이다.
도 169는 3진 함수 15,309 회로의 도식적인 표현이다.
도 170은 도 169의 3진 함수 15,309 회로의 심볼이다.
도 171은 도 169의 3진 함수 15,309 회로용 카르노프 그래프이다.
도 172는 3진 함수 19,542 회로의 도식적인 표현이다.
도 173은 도 172의 3진 함수 19,542 회로의 심볼이다.
도 174는 도 172의 3진 함수 19,542 회로용 카르노프 그래프이다.
도 175는 3진 함수 141 회로의 도식적인 표현이다.
도 176은 도 175의 3진 함수 141 회로의 심볼이다.
도 177은 도 175의 3진 함수 141 회로용 카르노프 그래프이다.
도 178은 3진 함수 19,677 회로의 도식적인 표현이다.
도 179는 도 178의 3진 함수 19,677 회로의 심볼이다.
도 180은 도 178의 3진 함수 19,677 회로용 카르노프 그래프이다.
도 181은 8 셀렉터(selector) 중 3 자리 2진 1의 도식적인 표현이다
도 182는 9 셀렉터 중 하나 또는 2 자리 3진 어드레스 디코더의 도식적인 표현이다.
도 183은 2진 배타 OR 게이트의 도식적인 표현이다.
도 184는 도 183에서 나타낸 회로용 카르노프 그래프이다.
도 185는 도 183에서 나타낸 2진 배타 OR와 유사한 결합 구성과 조립된 XGOR3의 도식적인 표현이다.
도186은 도 185에 나타낸 XGOR3회로용 심볼이다.
도 187은 도 185에 나타낸 XGOR3회로용 카르노프 그래프이다.
도 188은 3진 r+1 상태 버퍼의 도식적인 표현이다.
도 189는 4 상태 3진 베이스-1 상보기의 도식적인 표현이다.
도 190은 제로의 출력 인에이블 레벨을 갖는 3진 r+1 상태 버퍼용 심볼이다.
도 191은 3진 MPFs#15,309 및 19,677을 사용한 4 상태 버퍼의 도식적인 표현이다.
도 192는 4 상태 베이스-1 상보기의 도식적인 표현이다.
도 193은 5진 6 상태 베이스-1 상보기의 도식적인 표현이다.
도 194는 CGOR 및 CGAND를 결합적으로 사용한 입력 팽창을 보여주는 3진 EQ의 도식적인 표현이다.
도 195는 기(radix) 변환 리드 온리 메모리(RCROM: radix converting read only memory)의 블록 다이어그램이다.
도 196은 4 비트 2진 어드레스 디코더의 도식적인 표현이다.
도 197은 도194의 어드레스 디코더에서 사용된 열(row) 미분 드라이버/레벨 체인져(row differential driver/level changer)의 도식적인 표현이다.
도 198은 도 194의 어드레스 디코더에서 사용된 행(column) 드라이버/레벨 체인져의 도식적인 표현이다.
도 199, 200, 201, 및 202는 2진을 3진 메모리 어레이로 형성하기 위하여 요구된 FETs의 도식적인 표현들이다. 각 FET의 게이트 다음은 그것의 요구되는 문턱 전압이다.
도 203은 메모리 어레이에서 FETs을 위해 사용된 심볼의 도식적인 표현이다.
도 204는 메모리의 도식적인 표현이 4 x 4 x 3 조직을 갖는 48개의 FETs로 구성됨을 보여준다.
도 205는 3 터트(tert) 3진 어드레스 디코더의 도식적인 표현이다.
도 206은 도 203의 어드레스 디코더에서 사용된 열 미분 드라이버/레벨 체인져(changer)의 도식적인 표현이다.
도 207은 도 203의 어드레스 디코더에서 사용된 행 드라이버/레벨 체인져의도식적인 표현이다.
도 208 및 도 209는 3진으로부터 2진 메모리 어레이를 형성하기 위하여 요구된 FETs의 도식적인 표현이다.
도 210은 메모리 어레이내의 FETs을 위해 사용된 심볼이다.
도 211은 메모리 어레이의 도식적인 표현이 9 x 3 x 5 조직을 갖는 135 FETs로 구성됨을 보여준다.
도 212는 2 듀애드(duad) 4 게이트의 도식적인 표현이다.
도 213은 도 210에서 나타낸 2 듀애드 4 게이트의 심볼이다.
도 214는 도 210에서 나타낸 2 듀애드 4 게이트의 카르노프 그래프이다.
도 215는 4 듀애드 2 게이트의 도식적인 표현이다.
도 216은 도 213에서 나타낸 4 듀애드 2 게이트의 심볼이다.
도 217은 도 213에서 나타낸 4 듀애드 2 게이트의 카르노프 그래프이다.
도 218은 크로스-커플된 r값의 한 자리 함수(cross-coupled r-valued one place function)들을 갖고 도구화된 단순한 래치(latch)의 도식적인 표현이다.
도 219는 양방향 데이터 입력/출력 터미널을 갖는 식별 그룹 래치의 도식적인 표현이다.
도 220은 다중 출력을 갖는 단순 래치의 도식적인 표현이다.
도 221은 도 218의 상보 또는 변환 래치용 기본 심볼이다.
도 222는 도 220의 다중 출력을 갖는 단순 래치의 심볼이다.
도 223은 도 219의 식별 그룹 래치용 심볼이다.
도 224는 전용 스트로브(strobe) 회로를 갖는 단순 래치를 표현하는데 사용된 심볼이다.
도 225는 3진 래치들을 갖고 사용될 수 있는 스트로브 회로의 도식적인 표현이다.
도 226은 단순 래치들을 이용한 마스터 슬레이브(master slave) 래치의 도식적인 표현이다.
도 227은 도 226의 마스터 슬레이브 래치용 심볼이다.
도 228은 다중 출력을 갖으며 스트로브0 입력의 논리1부터 논리 0 에지(edge) 상에서 동작하는 마스터 슬레이브 래치의 도식적인 표현이다.
도 229는 도228의 마스터 슬레이브 래치용 심볼이다.
도 230은 리셋 가능한 단순 래치의 도식적 표현이다.
도 231은 비동기 클리어(clear) 용량을 갖는 마스터 슬레이브 래치의 도식적 표현이다.
도 232는 도 231의 마스터 슬레이브 래치용 심볼이다.
도 233은 도 230의 단순 래치용 심볼이다.
도 234는 3진 OPF를 사용한 디지트화 선형화기의 단순 구성이다.
도 235는 도 234의 디지트화 선형화기용 감지 소자 또는 변환기의 출력 커브이다.
도 236은 센서의 증폭된 출력 커브와 매치하는(match) 변경된 문턱 전압들을 갖는 도 234에서 사용된 3진 OPF의 구성이다.
도 237은 3진의 여러 자리들로 연장된 도 234의 디지트화 선형화기와 준안정도가 발생하지 않는 것을 보증하고 비상보 값을 산출하기 위한 버퍼로서 동작하는 추가 OPF의 단순 구성이다.
도 238은 카르노프 그래프에 따라서 SUS-LOC의 SUS-MOS 실시예를 통해 구현된 5진 GOR5회로 구성이다.
도 239a,b는 백 바이어싱을 방지하기 위하여 추가 단계들을 갖는 도 238의 GOR5회로 구성이다.
도 240은 도 238 및 도 239a,b에서의 것들과 같은 GOR5회로를 제공하기 위한 도 121의 상보 CGOR5회로용 구성 및 카르노프 그래프이다.
도 241은 카르노프 그래프를 따른 SUS-LOC의 SUS-MOS 실시예를 통해 구현된 5진 GAND5회로 구성이다.
도 242a,b는 백 바이어싱을 방지하기 위하여 추가 단계들을 갖는 도 241의 GAND5회로 구성이다.
도 243은 도 241 및 도 242a,b의 것들과 같은 GAND5회로를 제공하기 위한 도124의 상보 CGAND5회로용 구성 및 카르노프 그래프이다.
도 244는 소스 전압 플러스(plus) 상대적인 게이트 전압으로부터 계산된 절대 문턱 전압들에 대한 브래킷(brackets)을 갖는 도 121의 CGOR5회로 구성이다.CGOR5심볼 및 카르노프 그래프들은 또한 도244에 나타내었다.
도 245는 5진 CEQ 회로용 카르노프 그래프 그룹핑(grouping) (중 외접(heavy circumscribing)에서 설명된 바와 같은)의 완전한 셋트이다.
도 246a,b는 도 245의 카르노프 그룹핑에 상응하는 복합 회로 분기들의 구성이다.
도 247은 CEQ5회로의 양자 택일적인 카르노프 그래프 그룹핑 구성이다.
도 248a,b는 도 247의 카르노프 그래프 그룹핑에 상응하는 복합 회로 분기 구성들이다.
도 249는 CEQ5회로용 제 2 양자 택일적 카르노프 그래프 그룹핑이다.
도 250은 상보 3진 시그마 또는 CSIGMA3회로용 구성, 카르노프 그래프, 및 심볼이다.
도 251은 3진 시그마 또는 SIGMA3회로의 양자 택일적 실시예를 위한 구성, 카르노프 그래프, 및 심볼이다.
도 252는 독일 도르트문트 대학의 클라우디오 모라가 박사를 따라 명명된 CMORAGA 회로의 4진 실시예용 구성 및 카르노프 그래프이다.
본 발명은 임의의 디지털 수 시스템내에서 정보를 표현할 수 있는 회로 설계를 공개한다. 부가적으로, 논리 함수들(부울 논리함수들을 포함하는)은 본 발명을 수단으로 그러한 수 시스템내의 둘 또는 그 이상의 입력들 상에 수행될 수 있다. 자기 유지 및 일치 회로 구성은 다중값 논리가 현재 가능한 기술을 통해 달성될 수 있는 것에 의해 공개된다. 어떤 다른 회로 설계는 그러한 이용 폭을 달성하는 것으로 믿어지지 않는다.
우세한 SUS-LOC(보충 대칭 논리 회로 구조), 이 회로 설계는 자리들(n)의 임의 수에 대한 임의 수(기,r)를 기초로 한 논리 회로들을 구성하기 위하여 현재 이용 가능한 회로 요소들을 사용한다. 결과적으로, 논리 회로들은 임의 수 시스템을 기초로 하여 형성될 수 있고 이들 논리 회로들은 입력들 중 임의 수를 취할 수 있다. 그러한 다중 값 논리 회로들은 특정 응용을 위한 가장 유리한 수(number) 시스템내에서 동작하는 디지털 컴퓨터용 기초를 형성 할 수 있다.
일반적인 정보 처리 목적들을 위한 적절한 수 시스템은 그것이 보다 높은 수 시스템들용 논리 회로들 내에서 보다 많은 트랜지스터들을 사용하는 것과 관련된 로드(load)를 가지고 하나의 보다 높은 수 시스템을 사용하는 것에 의해 증가된 속도의 균형을 맞추는 것으로 나타남에 따라, 3진법(수 3을 기초로 한) 최적의 논리 시스템인 것으로 현재 보여진다. 3진법 또는 기(radix) 3 논리 시스템이 디지털 컴퓨터들을 위한 최적의 논리인 것으로 고려되는 반면, 그러한 최적화는 네이피어(NAPIERRIAN)의 대수(LOGARITHM)의 근(root) 초월 함수 e (2.7182818)를기초로 한 논리 시스템을 갖는 이상적인 컴퓨터를 포함하는 것으로 보여진다. 컴퓨터들이 이산적인 수들로서 현재 동작해야만 하므로, 3진 논리 시스템들은 이산 형태를 갖고 최적의 기(radix)로 접근한다.
단지 두 개의 다른 전압들이 사용되는 2진 회로들과 다르게, 본 발명은 임의 수의 전압들을 사용할 수 있다. P 및 N 채널 디플리션 모드 트랜지스터들 뿐만 아니라 P 및 N 채널 인헨스먼트 모드 트랜지스터들은 본 발명의 회로들을 통해 신호들의 흐름/전파(propagation)를 제어하기 위하여 결합된다.
트랜지스터들의 문턱 전압값들(VGSON 및/또는 VGS(TH))은 특별히 그러한 문턱 전압값들을 갖는 트랜지스터가 단지 적절한 입력 전압에 응답하여 턴 온되고 오프되도록 선택된다. 다른 트랜지스터들이 다른 게이트 문턱 전압값들을 갖음에 따라 그리고 어떤 문턱 전압값들은 어떤 트랜지스터들을 턴 온 시키고 반면에 다른 트랜지스터들은 턴 오프 시킴에 따라 그 회로내의 신호 제어는 2진 또는 다른 방법으로 이전에 가능하지 않은 방법으로 제조 중에 특별히 조작될 수 있다. 2진 논리는 트랜지스터들을 턴 온 시키는 문턱 전압들을 갖는 단지 하나 또는 둘의 문턱 전압값들의 트랜지스터들을 사용한다.
SUS-LOC에서, 트랜지스터 특성들은 종종 적절한 합성, 특히 특정 논리 기능의 적절한 신호 응답 및 합성을 보장하기 위하여 부가적인 회로를 요구한다. 그러한 부가적인 회로는 어떤 상황들 내에서 트랜지스터들의 백 바이어싱(back biasibg)을 방지하기 위하여 부가적인 "단계"들을 포함할 수 있다.
주로, FET의 소스 및 드레인 전극들은 그들 상에 위치된 전압들의 크기에 의해 결정된다. N 채널 FET들에 대해, 좀 더 네거티브한(negative) 전극은 소스로서 정의된다. P 채널 FET들에 대해, 그 소스 전극은 좀 더 포지티브하다(positive). 여러 FET들은 출력 터미널로 접속된 그들의 드레인들을 가지므로, 백 바이어싱은 분기(branch)로부터 출력 전압이 다른 분기내 FET의 소스를 변경할 때 발생할 수 있다. 추가 단계의 회로는 백 바이어싱 전체 회로 응답을 와해 시키는 것을 막고 적절한 출력 값들을 보존 한다.
트랜지스터들 또는 유사한 회로 요소가 그러한 백 바이어싱에 응답하지 않게 되면, 그러한 추가적인 회로는 불필요하며 본 명세서에 기술된 좀 더 간단한 설계로 이끈다.
가장 정교한 형태로서, SUS-LOC 내의 한 회로 분기는 입력 신호들의 각 조합을 위해 제공될 수 있다. 그러나, 동일 출력 신호를 제공하는 분기들은 종종 요구된 이산 회로 요소들의 수를 줄이기 위해 결합된다.
본 발명의 SUS-LOC 구조는 아래에서 트랜지스터들과 그들의 문턱 전압들이 선택되는 방법을 보여 주면서 좀 더 상세히 설명된다.
발명을 실행 하기 위한 모드들
이하에서, 다중 값 논리 회로 구조 및 동일한 것을 만드는 방법이 설명된다.여기서 공개된 보충 대칭 논리 회로 구조(SUS-LOC)는 주로 2 보다 더 큰 기(radix)(r)의 완전한 액티브 논리 회로들의 설계 및 제조를 위해 의도되어 진다. 상기 SUS-LOC 구조는 n 자리들의 임의 r값의 논리 함수를 도구화 시킬 뿐만 아니라 시퀀셜 및 클럭(clocked) 시퀀셜 논리를 위해 요구된 구성 요소들 도구화 시키기 위해 사용될 수 있다. 여기서, 기 또는 래딕스(radix) r은 1 보다 더 큰 정수이고 그리고 n은 0 보다 더 큰 정수이다.
미국 특허청 서류 공개 프로그램하에서 만들어진 사전 공개 내용들이 명확히 참조에 의해 여기에 병합된다. 1998년 5월 29일에 출원된 미국 특허 출원 번호 09/086,869는 그것에 관련된 어떤 출원들 또는 상기 특허 출원의 신뢰도에 대해 만들어진 것으로 포기 없이 참조에 의해 여기에 병합된다. 여기서 제시된 전문어 및 심볼은 다중 값 논리로서 변하는 것에 종속하며 SUS-LOC 구조는 더 개발된다.
과거 50년에 걸쳐 개발된 이전 논리 구조들은 2진 논리의 합성에 대해 거의 배타적이었으며 트랜지스터-트랜지스터 논리(TTL); P 및 N-채널 금속 산화 반도체(PMOS & NMOS); 그리고 상보 대칭 금속 산화 반도체(원천적으로 COS-MOS: 현재 CMOS)를 포함한다.
2진이 아닌 논리 함수들의 합성을 지지할 수 있는 논리 구조가 이전에 개발되지 않은 주 이유는 기껏해야 모험적이다는 것이고 2진 논리를 갖는 프리(pre) 점유; 보다 높은 기(radix)의 도구화가 너무 복잡하고 비싸다는 가정; 그리고 2진의 우선 성공 때문이었다.
여기에 모험적이지 않다는 두 가지 이유가 있다. 첫째는 중간 논리 레벨들을감지하고 산출하는 가격 효과적인 방법이 이전에는 이용 가능하지 않았다. 둘째는 논리 함수를 합성할 수 있는 회로가 실현 가능하기 전에(특히, 충분히 액티브 한 것), 세가지 요구 조건들이 회로를 제조하고 설계하기 위해 사용된 구조의 정의 및 룰(rule)에 의해 맞춰져야만 한다. 이들 세가지 요구 조건들은 다음과 같다.
1) r 다른 논리 레벨들 중 단지 하나를 표현하는 파워(power)의 각 소스와 함께 이용가능한 파워의 r 다른 소스들이 있어야만 한다.
2) 출력 논리 레벨마다 파워의 소스로부터 회로의 출력 단자로 제어 가능한 경로, 분기(branch)가 있어야만 한다.
3) 단지 하나의 제어 가능한 경로 또는 분기는 각 입력 논리 레벨, 입력 논리 레벨들의 연속 그룹, 또는 입력 논리 레벨들의 유일 조합마다 파워 소스로부터 출력 단자로 전도한다.
보충(supplementation)을 통해 SUS-LOC 구조의 설계 룰 및 정의들은 모든 세가지 조건들을 만족한다. 이것은 단지 2진 스위치들(예로서, 트랜지스터들)을 사용하여 n 자리들의 임의 r 값의 논리 함수 회로를 합성할 수 있는 충분히 액티브한 회로들의 설계 및 경제적인 제조를 허용한다.
SUS-LOV 베이스의 회로들의 특성적인 출력 특징들은 사용된 스위치들의 명세에 의해 판단된다. SUS-LOC 베이스 회로들의 제조는 대략 1970년대의 기술들, 물질들, 그리고 장비에 의해 성취될 수 있다. 그러나, 회로 기술에서 최근의 발달은 본 발명에 유리하게 채택될 수 있다. 또한, 이 특허에서 3진 논리의 뛰어남은 SUS-LOC의 제한이 아니라 오히려 일반 목적 컴퓨터용 최적화의 결과를 가져올 수 있고 형이상학적인 복잡한 시스템들로 안정성을 주는 보다 간단한 요소들을 갖는 일반 개념에 부응한다.
한 자리 함수(이하)의 가장 간단한 경우에서, "보충"은 안정된 중간 논리/전압 레벨들을 얻기 위하여 사용된 기술이다. 예로서, 3진 상보기 F210에 대하여, 하나의 스위치는 2개의 종단(terminus) 논리 레벨들 각각에 대해 사용된다. 두 스위치들은 직렬로 동작하기 위하여 접속되고 둘을 초과하는 출력 논리 레벨마다, 입력항(term) 마다 종단을 보충하는 각 중간 논리 레벨에 대해 종단들(termini)을 갖는 공통 제어 신호를 공유한다. 중간 논리 레벨의 두 스위치들은 중간 논리 레벨의 출력 응답을 발생 시키는 상측 및 하측 입력 신호들을 정의한다.
논리 합성 회로의 기(radix)를 증가 시키는 것으로부터 유도된 몇가지 장점들은 정지 및 다이내믹 파워 요구들의 감소, 데이터 밀도의 증가, 그리고 증가된 계산 능력을 포함할 수 있으나 그것들에 제한되지 않는다.
SUS-LOC 구조의 공개를 위해 선택된 그 스위치들은 낮은 코스트, 고신뢰도 및 손쉬운 제조 때문에 절연 게이트 필드 효과 트랜지스터(IGFETs, FETs)이다. 그러나, 유사 특성을 갖는 임의 스위치들은 절연 게이트 바이폴라 트랜지스터 또는 유사 광 장치들과 같은 적절한 대치품이 될 수도 있으나 그것들로 제한되지 않는다.
각 FET의 채널 형, 모드, 그리고 문턱 전압(VGS(TH))은 한 분기가 온되고 다른 분기들은 오프되도록 제조되거나 또는 선택된다. 즉, 한 분기(branch)내의 모든 스위치들은 모든 다른 분기들내의 적어도 하나의 스위치가 오프인 동안 온된다. 한 자리 함수(OPF)에 대해, 한 종단 분기가 온 일 때, 다른 종단 분기 및 각 중간 분기의 최소 하나의 FET는 오프이다. 부가적으로, 중간 분기가 온일 때, 두 종단 분기들 및 모든 다른 중간 분기들의 최소 하나의 FET는 오프이다. 그러므로, 어떤 유일 입력에 대해, 단지 유일 출력이 전달된다. 이것은 어떤 수의 입력들에 대해서도 사실이다.
기본 회로 요소들: IGFETs
본 발명에서, SUS-LOC 회로들은 절연 게이트 필드 트랜지스터들(IGFETs,FETs)을 사용하여 구성된다. IGFETs는 이 분야에서 알려져 있으며, 소스S, 게이트G, 및 드레인D를 갖는다. 매우 일반적으로, IGFETs는 IGFETs에 부가된 게이트 입력 제너 전압에 따른 소스 전압의 전송을 허용하고 막는다.드레인으로의 소스 전압의 전송 및 비전송은 소스 전압과 게이트 전압 또는 입력 전압 사이의 상대 전압에 종속적이다. 그 특정 IGFET 및 그것의 선택된 동작 특성들에 종속하여, 게이트 입력 제어 전압들은 상기 소스 전압 보다 더 높을수도 또는 더 낮을수도 있다.
이들 동작 특성들을 가지고, IGFETs는 SUS-LOC로의 응용에 매우 적절하다. 양자택일적으로, 제어 전압들이 그 제어 전압 보다 높고 낮은 소스 전압들의 전송을 막고 허용할 수 있는 다른 수단은 IGFETS에 대해 대치 가능한 대치품이다. 광 기술의 발전과 함께, IGFETs의 광 유사물은 IGFETs의 대치물일 수 있고 대치물로 동작할 수 있다. 광 유사물, 또는 슈퍼 패스(super pass) 같은 양자 장치들은 SUS-LOC 내의 IGFETs에 의해 겪는 백바이어싱(back biasing) 문제를 해결할 수 있다. 상기 슈퍼 패스 트랜지스터는 다중 값 논리(ISMVL) 1995의 25번째 인터내셔널 심포지움에서 만들어진 논문 "다중 값 디지털 시스템용 슈퍼 패스 게이트를 기초로한 양자 장치 모델"에서 엠. 가메야마와 엑스. 뎅, 티. 한유에 의해 공개되었다.
도1 및 2는 각각 P 및 N 채널 타입들의 인헨스먼트 모드 FETs을 보여준다. 도3 및 도4는 각각 P 및 N 채널 타입들의 디플리션 모드 FETs를 보여준다. 도5는 거의 제로의 문턱 FET를 보여준다. 거의 제로가 문턱 FET가 아닌 각 FET의 게이트 다음은 FET 소스 전압에 상대적인 문턱 전압 VGS(TH)의 극성 및 크기를 지시하기 위하여 사용된 +V 또는 -V이다. 이 특허에서, VGS(TH)는 또한 각각 인헨스먼트 및 디플리션 모드 FETs용 스위칭 효과를 지시하기 위하여 VGSON및 VGSOFF로 언급된다.
인헨스먼트 모드 트랜지스터(도1 및 도2)에 대해, 상기 게이트 입력 전압이 소스 전압에 대해 게이트 문턱 전압(VGSON)을 가로지를 때, 트랜지스터는 턴온 된다. 디플리션 모드 트랜지스터(도3 및 도4)에 대해, 상기 게이트 입력 전압이 상기 소스 전압에 대해 상기 게이트 문턱 전압(VGSOFF)을 가로지를 때, 상기 트랜지스터는 턴 오프된다. 도7a 내지 도7f는 그래픽 형태로 이들 응답 특성들을 보여준다.
IGFETs의 동작을 이해하는 한 방법은 게이트 입력 전압이 초기에 소스 전압과 같은 레벨에 있을 상황을 고려한 것이다. 상기 게이트 문턱 전압은 상기 소스 전압에 상대적인 +-V일 것이고 어떻게 FET가 만들어 졌는지에 따른 상수이다. 일반적으로, 입력 게이트 전압이 소스 전압과 동일할 때, 인헨스먼트 모드 IGFETs은 오프이고 디플리션 모드 IGFETs은 온이다. 상기 게이트 입력 전압이 절대 게이트 문턱 전압(소스 전압 플러스 VGS(TH)또는 소스 전압 마이너스 VGS(TH)에 접근하기 위해 증가하거나 감소함에 따라, 상기 절대 게이트 문턱 전압을 가로지를 때, 상기 IGFETs은 기 선택된 특성들에 따라 동작할 것이다. 인헨스먼트 모드 IGFETs에 대해, IGFETs은 턴온하고 상기 소스 전압을 드레인으로 전도한다. 디플리션 모드 IGFETs에 대해, IGFETs은 턴 오프되고 상기 소스 전압을 드레인으로 전도하지 않는다.
도1은 게이트 문턱 전압 VGSON-V를 갖는 P채널 인헨스먼트 모드 트랜지스터를 보여준다. 상기 항 VGSON은 상기 P 채널 인헨스먼트 모드 트랜지스터가 턴온되는 상대적인 게이트 문턱 전압을 지시한다. 상기 상대 전압들은 게이트 입력 전압과 소스 전압이다. 상기 게이트 입력 전압이 최소한 게이트 문턱 전압 VGSON-V 만큼 소스 전압과 다르다면, 상기 P채널 인헨스먼트 모드 트랜지스터는 온되고 소스 전압은 드레인으로 전도될 것이다. 게이트 전압이 -V 보다 작은 만큼 상기 소스 전압과 다르다면, 상기 P채널 인헨스먼트 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에 아무런 전도도 없을 것이다. 본 발명은 상기 게이트 입력 전압이 상기 게이트 문턱 전압 만큼 상기 소스 전압 보다 더 낮을 때 상기 소스 전압을 상기 드레인으로 전송하기 위하여 P채널 인헨스먼트 모드 트랜지스터들을 사용한다.게이트와소스 전압들 사이의 상대적인 문턱 전압들(VGSON)은 제조시 트랜지스터의 다른 특성(산화막의 두께와 같은) 및 도펀트(dopant) 레벨을 변경하는 것에 의해 제어된다. P채널 인헨스먼트 모드 IGFETs의 이들 동작 특성들은 본 발명에서 사용된 다른 IGFETs에 상응하여 유사하다.
도2는 +V의 상대적 게이트 문턱 전압 VGSON을 갖는 N 채널 인헨스먼트 모드 트랜지스터를 보여준다. 게이트 입력 전압이 최소한 +V 만큼 소스 전압과 다르다면, 상기 N채널 인헨스먼트 모드 트랜지스터는 온되고 소스 전압은 드레인으로 전도될 것이다. 그렇지 않으면, 트랜지스터는 오프된다. 본 발명은 게이트 입력 전압이 상기 상대 게이트 문턱 전압 만큼 상기 소스 전압 보다 높을 때, 소스 전압을 드레인으로 전송하기 위하여 N 채널 인헨스먼트 모드 트랜지스터를 사용한다.
도3은 +V의 상대적인 게이트 문턱 전압VGSoff을 갖는 P채널 디플리션 모드 트랜지스터를 보여준다. 게이트 입력 전압이 최소한 +V만큼 소스 전압값과 다르면, 상기 P채널 디플리션 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에서 아무런 전도가 일어나지 않을 것이다. 그렇지 않으면, 트랜지스터는 온되고 소스와 드레인 사이에서 전압은 전도된다. 본 발명은 게이트 입력 전압이 상대 게이트 문턱 전압 만큼 상기 소스 전압 보다 더 높을 때 드레인으로부터 소스 전압을 차단하기 위하여 P 채널 디플리션 모드 트랜지스터를 사용한다.
도4는 -V의 게이트 문턱 전압을 갖는 N채널 디플리션 모드 트랜지스터를 보여준다. 만약 게이트 입력 전압이 최소한 -V의 게이트 문턱 전압VGSoff만큼 소스 전압값과 다르면, 상기 N채널 디플리션 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에 아무런 전도도 일어나지 않을 것이다. 만약 게이트 전압이 -V 보다 작게 소스 전압값과 다르다면, N 채널 디플리션 모드 트랜지스터는 온되고 소스와 드레인 사이에서 도전이 일어날 것이다. 본 발명은 게이트 입력 전압이 상기 게이트 문턱 전압 만큼 상기 소스 전압 보다 낮을 때 상기 드레인으로부터 상기 소스 전압을 차단하기 위하여 N채널 디플리션 모드 트랜지스터들을 사용한다.
P채널 FETs은 SUS-LOC 분기의 상한 종단을 정의하는데 유용하고 N채널 FETs은 SUS-LOC 분기의 하한 경계를 정의하는데 있어 유리하다. P채널 및 N 채널 FETs에 의해 정의된 바와 같은 상한 및 하한 경계를 갖는 전도 대역들을 선택적으로 정의하는 것에 의해서, 임의 수 시스템(기 r:radix )논리 회로 함수들은 임의 수의 입력(n)을 갖는 것으로 설계될 수 있다.
회로 심볼들이 일반적으로 포함된 회로 요소를 공개함에 따라, 이 특허에 수반하는 도면의 그림들은 일반적으로 그안에 도시된 SUS-LOC 회로들을 위한 완전히 공개하는 기능을 한다. 부가적으로, 도면 그림들은 다중 값 논리용 응용 및 회로의 크기가 성취될 수 있는 구조 시스템으로서의 본 발명을 공개한다.
SUS-LOC 구조의 공개는 FETs을 사용하기 때문에, 정전 방전(ESD)에 반하여 입력들을 보호하는 것은 바람직하다. 도6은 ESD로부터 입력을 보호하는 한 방법을 보여준다. 다른 방법들 또한 사용될 수 있다.
SUS-LOC 회로들용 최대 및 최소 파워 공급 전압들(출력 전압들)은 채용된 스위치들의 명세표 및/또는 회로의 출력 조건들에 의해 판단된다. 그러나, 논리 레벨들 0 및 1 용 의 제안된 최소 파워 공급 전압들은 각각 0.0V 및 1.5V이다. 각 추가 논리 레벨은 1.5V의 논리 단계 전압(LSV)을 제공하기 위하여 이전 논리 레벨 전압 플러스(plus) 논리 레벨 1 전압일 수 있다. 디지털 응용들에서 이산적인 논리 레벨들을 유지하는 것은 중요하다. 1.5V는 쉽게 얻을 수 있는 것으로 보인다. 다른 LSV 값들은 또한 양호한 효과를 위해 사용될 수 있다.
SUS-LOC 회로들의 구성 다이어그램들 내에서 사용된 파워 공급 지정기들은 단순히 그 전압(예로서, V1은 논리 레벨1을 표현하고, V3는 논리 레벨3를 표현한다.)에 의해 표현된 논리 레벨을 가지고 기술된 문자 "V"이다.
FETs의 매우 높은 임피던스로 인해 그리고 r 다른 논리 레벨들의 단지 하나를 표현하는 각 출력 파워 공급 전압으로 인해, SUS-LOC 회로의 논리 레벨들은 가상적으로 논리 레벨들을 표현하는 공급 전압들과 동일하다. 아래에 설명하는 바와 같이, 각 다른 논리 레벨들용 전압 영역 또는 도메인들은 예측 가능한 관계들에 의해 설정된다.
P채널 FETs의 문턱 전압들 VGS(TH)은 그것들이 도전하는 가장 높은 입력 논리 레벨상의 논리 레벨의 퍼센트인 것으로 선택되거나 제조된다. N 채널 FETs의 문턱 전압들VGS(TH)은 그들이 도전하는 가장 낮은 입력 논리 레벨 아래의 논리 레벨의 퍼센트로 제조되거나 선택된다. 각각의 제안된 퍼센트는 분기들상에서의 오버랩(overlap)이 회로가 한 출력 레벨로부터 다른 레벨로 스위치될 때 얻어지도록 논리 단계 전압(LSV)의 55% 내지 75%의 영역이어야만 한다. 이러한 퍼센트는 오버랩 퍼센트(OP)로 불리우며 디지털 응용에서 사용된 모든 스위치들에 대해 동일하여야 한다. 아날로그 응용은 VGS(TH)및/또는 OP 및/또는 LSV가 변하는 것을 요구할 수 있다.
OP가 제안된 바와 같이 사용될 때, 회로 대칭은 논리 레벨 스위치 포인트 전압이 두 개의 인접하는 논리 레벨 전압들 사이의 중간 위치에 있을 때 유지된다. 출력 전송 특성은 스위칭 중에 출력 단자로 전압의 연속적인 응용으로 증가된다. 도메인(domain)은 각 논리 레벨, 중간 분기용 상측 및 하측 스위치 포인트 전압들에 의해 설정된 종단들, 그리고 종단 분기용 V0또는 Vr-1및 스위치 포인트 전압을 위해 만들어진다. 논리 함수, 또는 논리 합성, 회로(논리 함수)를 개발할 때, FETs의 각각을 위해 적절한 또는 요구된 문턱 전압들을 계산하는 것이 필요하다. 특정 FET를 위한 VGS(TH)를 계산하기 위하여, 적절한 방정식이 다음의 두 방정식들로부터 FET의 채널 타입에 따라 선택된다.
P채널: VGS(TH)= Vi - (VO - (OP x LSV)); 그리고
N채널: VGS(TH)= Vi - (VO + (OP x LSV)).
여기서, V1은 분기가 응답하는 입력 논리 레벨 전압 제한(적절히, 상측 또는 하측);
VO는 출력 논리 레벨 전압;
LSV는 논리 단계 전압; 그리고
OP는 55%부터 75%의 영역에서 바람직하게 선택된 오버랩 퍼센트이다.
SUS-LOC 회로의 노이즈 면역성은 논리 레벨의 거의 45%로부터 논리 레벨 도메인들, 스위치들 및 파워 서플라이들(supplies)의 내성, FETs의 고 임피던스 및 오버랩 퍼센트로 인해 여러 논리 레벨들에 걸쳐진다. 어떤 함수들의 출력은 둘 또는 그 이상의 논리 레벨들의 입력 변화를 갖는 하나의 논리 레벨을 변화 시킨다. 그래서, SUS-LOC 내에서 노이즈 면역성은 여러 논리 레벨들에 걸쳐질 수 있다.
임의 입력 자극에 응답하여 파워 소스로부터 또는 소스로 한 출력 터미널을 연결하고 또는 단절 시키는 임의 회로 요소들은 본 발명에서 특정 요소들을 보다 잘 명명하거나 설명하기 위하여 분기로 불리워 진다. SUS-LOC 구조는 "종단" 및 "중간"으로 지정된 두 개의 주 분기 타입들 그리고 "복합"으로 지정된 하나의 2차적인 분기 타입을 포함한다.
종단 분기들(terminus branches)
모든 한 자리 논리 함수들은 최소 두 개의 종단 분기들을 요구한다. 중간 분기들의 존재 및 계산은 기(radix) 및 합성된 특정 논리 함수에 의해 판단된다. 복합 분기들은 논리 함수가 두 개 또는 그 이상의 입력 항(term)을 요구할 때 주 분기들의 조합에 의해 형성된다. 두 개 또는 그 이상의 입력 항들을 취하는 그러한 논리 함수들은 다중 자리 함수들(MPFs)로 불리운다.
각 분기 타입은 다음과 같이 정의된다.
종단 분기는 한 논리 레벨을 표현하는 파워 소스로 출력 단자를 접속하고 상기 입력이 0,...r-1의 논리 레벨 시퀀스를 통해 싸이클될 때 하나 또는 연속 입력논리 레벨(들)의 그룹에 응답하는 하나의 FET로 구성된다.
종단 분기를 형성하기 위해 사용된 FET는 그 분기의 출력 논리 레벨(O)에 대한 입력(I)으로 응답된 입력 논리 레벨(들) 상에 종속한다. 상기 채널 타입(P 또는 N) 및 모드, 인헨스먼트 또는 디플리션(E 또는 D)들은
I>O에 대해, NE를 사용한다;
I<O에 대해, PE를 사용한다.
다시말해서, 인헨스먼트 모드 FETs은 상기 응답 입력(I)가 출력과 결코 동일하지 않을 때 사용된다. 다시, 상기 FET는 I가 O와 동일할 때(I=O) 온이 아니고 출력측과 도전한다. 이것은 인헨스먼트 모드 FET 특성들과 일치한다. I>O일 때, N 타입 인헨스먼트 모드 FET가 사용된다. I<O 일 때, P 타입의 인헨스먼트 모드 FET가 사용된다. 그러한 종단들(termini)을 갖는 OPF의 예가 도89, F201내에 나타나 있다.
디플리션 모드 FET는 다음과 같은 조건들이 존재할 때 종단 분기에서 사용될 수 있다.
1. 출력 논리 레벨은 FET에 대해 0 또는 r-1이 아니다.
2. 출력 논리 레벨은 두 개 또는 그 이상의 연속 입력 논리 레벨들을 위해 요구된다.
3. 출력은 0 또는 r-1을 포함하는 입력 논리 레벨 시퀀스의 요소이다.
4. 입력의 크기는 포지티브 또는 네거티브 하게(+ 또는 -) 출력 논리 레벨을 초과 한다.
5. 출력 논리 레벨의 크기는 또 다른 출력 논리 레벨에 의해 초과되지 않는다.
6. 다른 종단 분기 FET는 인헨스먼트 모드 FET이다.
위의 6 조건들이 존재할 때, 사용된 채널 타입은 다음과 같다.
상기 디플리션 모드 FET가 입력 논리 레벨들 0 및 1(또는 0 및 >0, 기:radix는 종속적이다)이고 다른 어떤 논리 레벨도 상기 디플리션 모드에 의해 도전된 것 보다 크지 않을 때, 그 때 P채널 디플리션 모드 FET가 사용된다. 이것의 예는 도71에 나타낸 F1103이다.
상기 디플리션 모드 FET가 입력 논리 레벨들 r-1 및 r-2에 응답하여(또는 r-1 및 <r-1, 기:radix는 종속적이다) 도전하기 위한 것이고 다른 어떤 입력 논리 레벨은 디플리션 모드 FET 보다 적지 않을 때, 그 때 N 채널 디플리션 모드 FET가 사용된다. 이것의 예는 도98에 나타낸 F2113이다.
여기에 주어진 룰들은 본 발명이 사용될 수 있고 실행될 수 있는 강하고 신뢰성 있는 지시들 및 목록들을 제공하는 것을 추구함이 주목되어야 한다.
중간 분기들
중간 분기는 출력 터미널을 상기 종단 분기들에 의해 도전된 논리 레벨들 사이의 논리 레벨을 대표하는 파워 소스로 접속하고 도전하기 위하여 직렬로 접속되며 상기 입력이 0,...r-1의 논리 레벨 시퀀스를 통해 싸이클 될 때 하나 또는 한 그룹의 연속 입력 논리 레벨(들)에 응답하는 두 개의 FET들로 구성된다.
3개의 가능한 FET 조합들이 중간 분기를 형성하기 위하여 사용될 수 있다. 특정 FET 조합은 상기 분기의 출력 논리 레벨(O)에 대한 (I)에 응답된 입력 논리 레벨(들) 상에 종속적이다. 채널 타입 P 또는 N 그리고 모드, 인헨스먼트 또는 디플리션(E 또는 D)의 조합들은 다음과 같다.
O>I에 대하여, PE & ND를 사용하고;
O∈I에 대하여 PD & ND를 사용하고; 그리고
O<I에 대하여 PD & NE를 사용한다.
여기서, PE는 P 채널 인헨스먼트 모드를 표시하고;
NE는 N 채널 인헨스먼트 모드를 표시하고;
PD는 P 채널 디플리션 모드를 표시하고; 그리고
ND는 N 채널 디플리션 모드 FETs을 표시한다.
예로서, 도110에 나타낸 5진(기 5) 베이스-1 상보기는 모두 3개의 조합을 포함한다.
이들 3 FET 조합들은 두 FETs이 도전하는 윈도우 또는 대역 갭(gap)을 정의한다. 도전 대역이 출력 논리 레벨 O 아래에서 응답하는 입력들 I을 위해 발생하기 위한 곳에서 PE 및 ND가 사용된다. 출력 O에 대한 도전 대역을 위해 PD 및 ND가 사용된다. O위의 도전 대역을 위해 PD 및 NE가 사용된다.
복합 분기들
복합 분기는 직렬, 병렬, 또는 다중 자리 논리 함수에 의해 요구된 바와 같은 직렬-병렬로 도전하기 위하여 접속된 종단 및/또는 중간 분기들의 조합이다. 그러한 복합 분기들은 다중 자리 함수들에서 일어나며 한자리 함수에서는 일어나지 않는다. 예로서, 도8의 CGOR3회로 및 도9의 CGAND3회로 각각은 도10의 CEQ3회로가 5개의 복합 분기들을 갖는 반면 3개의 복합 분기들을 갖는다.
출력 논리 레벨들에 대한 도전 및 비도전 입력 논리 레벨(들)의 관계는 그 분기를 형성하는 FETs의 모드 및 채널 타입을 판단한다.
백 바이어싱
FETs은 소스와 드레인 전극 사이에서의 양방향 전류 흐름을 허용한다. P 채널 FETs에 대하여, 더 많은 포지티브 전극이 소스로서 동작할 것이다. N 채널 FET에 대하여, 더 많은 네거티브 전극이 소스로서 동작할 것이다. 그들 상에 위치된 전압들의 극성 및/또는 크기에 의해 판단된 소스 및 드레인 전극들로 인해, 한 자리 함수들 및 다중 자리 함수들 모두 종종 백 바이어싱을 방지하기 위한 부가적인 회로를 요구한다. 한 자리 함수에 대하여, 부가적인 회로 "단계들"적절한 회로 출력을 얻기 위해 사용된다. 다중 자리 함수들에 대하여, 부가적인 한자리 함수들(OPFs)이 온 및 오프 상태들 모두 중에 분기의 출력 논리 레벨(들)에 대한 적절한 입력 논리 레벨(들)을 보장하기 위하여 하나 또는 그 이상의 입력들을 위해 사용될 수 있다.
출력 논리 레벨이 입력 논리 레벨9들)의 반대 방향으로 변화할 때, 추가의 단계들 또는 OPF(s)가 요구되지 않는다. 예로서, 증가하는 입력(상보기로서)을 위해 출력이 감소하면 아무런 추가적인 회로가 요구되지 않는다. 그러나, 출력 논리레벨이 입력 논리 레벨(들)에 관련하여 반대 방향이 아닌 동일 방향으로 또는 랜덤하게(randomly) 변할 때, 추가의 단계(들) 또는 OPF(s)가 요구된다. 하나 이상의 분기 또는 회로가 동일한 추가의 단계를 요구할 수 있음에 따라 그러한 단계(들) 또는 OPF(s)의 입력(들) 및/또는 출력(들)은 필요한 대로 공급될 수 있다.
2진 논리에서 보통의 것들은 2진 이버터, NOR, NAND, 및 XOR 논리 함수에 관련되기 때문에 유사 3진 논리 함수들에 특별한 관심이 있으며 아래에서 설명된다. 그러나, 다른 r값 함수들의 구성 및 도구화는 성취될 수 있으며 좋은 용도로 놓여질 수 있다. 이들 회로들의 임의의 것들은 2진에서 가능하지 않은 이점들 및 신호 처리 능력들을 제공한다. 일반적으로, 임의 조합들에서 임이 수의 기들(radices)(r1,r2,...,r n)은 SUS-LOC에 의해서 수용될 수 있다. 부가적으로, 두 개 또는 그 이상의 입력들을 갖는 다중 기 회로들은 또한 본 발명의 영역내에 있다.
기본 함수 회로들은 하나 또는 그 이상의 입력들내에서 단일 기(radix)를 사용할 수 있다.
r값의 SUS-LOC 회로의 개발은 4 단계 과정이다. 이들 4단계는 다음과 같다.
단계 1:
A. 함수의 기 또는 기들을 결정하는 것;
B. 논리 레벨 전압들 및 논리 단계 전압(LSV)을 선택하고 판단하는 것; 그리고
C. 오버랩 퍼센트(OP)를 선택하고 판단하는 것에 의한 파라미터들을 정의한다.
단계 2:
개발되기 위한 함수의 카르노프 그래프를 개밸한다. 이것은 2진 논리 함수의 개발에 통상의 지식을 갖는 자에게 알려진 기술이다. 유일한 차이는 함수의 기가 2보다 더 클 때 그래프된 특정 논리 함수에 종속하여 일반적으로 그래프는 1 보다 더 큰 값들을 포함한다는 것이다.
단계 3:
단계 2에서 개발된 카르노프 그래프로부터, 출력 논리 레벨에 대한 입력 항의/항들의 논리 레벨(들)의 논리 관계를 리스트화 한다. 이 단계는 2진 논리 개발에 있어서, 통상의 지식으로 알려져 있다. 그러나, 상기 기가 2 보다 더 클 때, 단일 입력은 다중 자리 2진 함수의 관련 특성들을 얻는다. 그러한 관련 특성들은 이들 함수들의 역수들 및 그들의 치환들과 동일한, 더 큰, 동일하거나 또는 더 큰 것을 포함한다.
단순 등가 보다 더 복잡한 관련 동작들은 SUS-LOC 논리 합성에서 가능하기 때문에 그런 알려진 관련 동작기들은 최대 회로 효율성을 보장하는 단계 3의 구현 중에 가능한한 사용되어야 한다.
단계 4:
단계 1, 2, 및 3로부터 얻어진 정보로부터 회로를 설계한다.
이들 단계들의 도구화 예는 아래에서 설명된다.
다음의 파라미터들(문턱 및 논리 레벨 전압 수학을 단순하게 만들기 위해 선택된)이 여기서 설명되고 보여진 바와 같이 3진 회로들을 개발하기 위하여 사용된다.
V2= 5.0V
V1= 2.5V
V0= 0.0V
OP = 71%
3진 베이스-1 상보기 또는 인버터는 다음과 같이 개발될 수 있다. 상기 파라미터들(단계1)은 위의 파라미터 정의에서 정의되어 왔기 때문에, 개발은 표1에 나타낸 카르노프 그래프를 얻는 단계 2를 가지고 진행한다.
입 력
0 1 2
출 력 2 1 0
단계3은 출력 논리 레벨/출력에 대한 입력 항/입력의 논리적 관계들을 개발하고 리스트 하기 위해 진행한다. 단계 3의 수행은 표 1에 나타낸 다음의 관계들을 얻는다.
1 0
=0 =2
=1 =1
=2 =0
상기 관계들의 심사는 상기 출력이 각 입력 논리 레벨에 대해 변화한다는 것을 지시한다.
단계 4는 논리 함수의 개발과 함께 진행한다. 출력 논리 레벨 0을 배달하는 분기를 가지고 시작하고, 출력 논리 레벨 r-1(이 경우에서 r-1 = 2)을 배달하는 분기 까지 증강 시킨다. 단계 4는 다음과 같이 진행한다.
논리 2의 입력(I)을 갖는 논리 0를 출력 시키기 위하여, 출력 논리 레벨은 상기 종점 분기가 응답하는 가장 낮은 입력 논리 레벨 보다 더 작다. 이것은 N 채널 인헨스먼트 모드 FET가 사용되어야 한다는 것을 지시한다. 문턱 전압 판단 섹션(위)으로부터의 N 채널 장치들 용 방정식을 사용하고, 그리고 2.5V의 논리 단계 전압 및 70%의 오버랩 퍼센트를 사용하는 것은 아래와 같이 VGS(TH)를 산출한다.
Vi Vo OP LSV VGS(TH)
5V - (0V + ( 0.7 x 2.5V)) = + 3.75V
이 FET는 Q4로서 도95에 나타나 있다.
중간 분기(들)은 다음으로 개발된다. 단지 하나의 경우에 있어서, 그것은 논리 1 입력에 응답하여 논리1 출력을 제공하여야 한다. 이것은 한 P 채널 디플리션 모드, 한 N 채널 디플리션 모드 FETs이 요구됨을 지시한다(O∈I에 대해 PD 및 ND를 사용한다). P 채널 및 N 채널 장치들 용 문턱 방정식들을 사용하는 것은 다음의 VGS(TH)전압을 산출한다.
P 채널 디플리션 모드:
Vi Vo OP LSV VGS(TH)
2.5V - (2.5V - (0.7 x 2.5V)) = + 1.75V
N 채널 디플리션 모드:
Vi Vo OP LSV VGS(TH)
2.5V - (2.5V + (0.7 x 2.5V)) = - 1.75V
이들 두 FET들은 Q2 및 Q3으로서 도95에 나타나 있다(그들의 위치들은 이것 하나와 같은 한 자리 함수들로 교환 가능하다).
논리 레벨 0의 입력용 논리 2의 출력을 제공하기 위하여, 출력 논리 레벨은 P 채널 인헨스먼트 모드 FET의 사용을 지시하여 종단 분기가 응답하기 위한 가장 높은 입력 논리 레벨 보다 훨씬 더 크다. P 채널 장치들 용 방정식을 사용하는 것은 아래의 VGS(TH)를 산출한다.
Vi Vo OP LSV VGS(TH)
0V - (5V - (0.7 x 2.5V)) = - 3.75V
이 FET는 Q1로서 도95에 나타나 있다.
3진 베이스-1 상보기의 분기들을 개발하기 위하여 사용된 방법은 임의 수 자리의 r값의 논리 함수의 모든 분기들의 개발을 위해 유효하다. 이 방법은 부가적인 중간 분기들을 수용하기 위하여 연장 가능하다.
SUS-LOC는 비교 및 동일 기 r을 기초로한 논리 레벨 신호들을 사용한 여러 입력들의 비교 및 다른 논리 연산들을 허용하는 다중 자리 함수들의 개발을 위해 제공한다. 실제 분기 설계(단계 4)는 위에서 3진 베이스-1 상보기 개발에서 설명된것과 유사하다. 본 발명의 예들을 제공하기 위하여 단계3,4 및 단계의 결과들은 3개 3진 다중 자리 함수들: 상보 일반화 OR(CGOR3), 상보 일반화 AND(CGAND3), 그리고 상보 등가 발생기(CEQ3)를 위해 설명된다. 이들 3개의 3진 함수들은 각각 2진의 "NOR", "NAND", 그리고 "배타 OR"(XOR)게이트와 유사하게 고려된다.
3진 상보 일반화 OR, 또는 CGOR3게이트는 2진 "NOR" 게이트와 유사하다. CGOR3 게이트의 출력 논리 레벨은 그것의 입력들에 제시된 가장 높은 논리 레벨의 베이스-1 상보이다.
이것은 표 3(1 와 2는 입력들이다)에서 나타낸 CGOR3의 카르노프 그래프에 의해 지시된다.
A
0 1 2
0 2 1 0
B 1 1 1 0
2 0 0 0
다음은 출력 논리 레벨에 대한 입력 항/항들의 논리 레벨(들)의 논리 관계들의 리스트이다. 표 4는 단지 등가의 관련 연산자를 사용한 CGOR3에 대한 관계들을 보여준다. 표 4에 나타낸 바와 같이, 상기 결과 회로에는 9개의 복합 분기들이 있고 그것은 도구화한 초과 수의(8 이상) 트랜지스터를 요구한다. "C"는 표 4에서 입력들 "A" 및 "B"에 대한 출력이다.
A B C A B C A B C
0 0 2 0 1 1 0 2 0
1 0 1 1 1 1 1 2 0
2 0 0 2 1 0 2 2 0
기능적인 9개의 분기 회로가 설계될 수 있는 반면, 좀 더 복잡한 관련 연산자들(훨신 더 큰, 또는 동일하거나 훨씬 더 큰)이 사용되어야 한다. 도 8에 나타낸 CGOR3회로는 표 5에 나타낸 좀 더 복잡한 관련 연산자들을 사용하여 설계되어졌다.
A B C
=0 =0 =2
=1 <2 =1
=2 x =0
<2 =1 =1
x =2 =0
X는 무시 한다
지시한 바와 같이, 3개의 복합 분기들이 있다. 이것은 동일 종단 복합 분기의 부분인 무시 엔트리(don't care entry) x, 그리고 중간 복합 분기로 결합된 =1 및 <2의 엔트리에 기인한다. 그렇게 하면, 단지 8개의 트랜지스터들이 요구된다. 보다 많은 입력들을 수용하는 CGOR3의 팽창은 도8의 팬텀 라인들에 의해 지시된 바와 같이 입력당 단지 4개의 트랜지스터를 요구한다.
3진 상보 일반 AND 또는 CGAND 회로는 2진 NAND 게이트와 유사하고 그것의 카르노프 그래프는 표 6에 나타나 있다.
A
0 1 2
0 2 2 2
B 1 2 1 1
2 2 1 0
도 9는 CGAND3 회로를 보여준다. 이 회로는 표 7에서 나타낸 관련 연산자로부터 개발되고 또한 단지 8개의 트랜지스터들만을 요구하며, 그리고 각 부가되는 입력마다 단지 4개의 트랜지스터들을 갖는 추가 입력들을 수용하기 위하여 확장 된다. 그러한 부가 입력들의 수용은 도 9에서의 팬텀 라인들에 의해 나타나 있다.
A B C
=0 x =2
x =0 =2
=1 ≥1 =1
≥1 =1 =1
=2 =2 =0
x는 무시함을 의미한다.
3진 상보 등가 발생기 또는 CEQ3는 SUS-LOC에 따라 설계되고 구성될 수 있다. 상기 CEQ3는 두 입력들 A 및 B가 동일한 지를 판단하고 그 결과 신호를 상보한다. 그러나, 도10에 나타낸 바와 같이, 상기 CEQ3는 먼저 잇따라 상보되는 등가 신호를 발생 시키는 것에 의하지 않고 상기 회로의 출력 요구 조건들에 따라 그것의 출력을 배달한다.
표 8은 상기 CEQ3의 카르노프 그래프이다. 상기 카르노프 그래프는 상기 CEQ3의 출력 시퀀스가 상보기를 위해 참(true)인 것과 같은 "역 시퀀스"가 아님을 지시한다. 그러한 비 역 시퀀셜 출력 또는 랜덤 출력은 추가의 OPF들이 상기 CEQ3회로에 의해 요구됨을 지시한다. 표 8의 빗금친 영역들은 비역 시퀀셜(non-reverse sequential) 또는 랜덤 출력 값들을 지시한다.
A
0 1 2
0 2 2 2
B 1 2 1 2
2 2 2 0
추가 OPF들용 CEQ의 요구 조건들은 표9(또한 빗금친 부분과 같은)의 리스트된 관련 연산자들 내에서 보여질 수 있다.
A B C
=0 x =2
x =0 =2
=1 =1 =1
=2 <2 =2
<2 =2 =2
=2 =2 =0
x는 무시한다.
부가적인 OPF들에 덧붙여, A=1, B=1의 입력에 응답하는 분기는 한 입력이 논리 2이고 다른 입력이 논리 1일 때 이상한 경로를 방지하기 위하여 추가 OPF들의 출력에 의해 구동된 두 개의 부가 스위치들을 요구한다. A=2, B=1에 대하여, Q5 및 Q6는 B=1에 의해 오픈(open)(또는 도전) 상태를 유지한다. Q4는 A=2에 의해 오픈된다. Q3는 P 타입의 FET이고 최상의 포지티브 전극으로부터 원천화 된다. 상기 CEQ3회로가 A=2, B=1에 대한 V2출력을 전송하므로, 그 V2신호는 Q3로 전송된다. A=2는 V1과 V2중 훨씬 더 큰것(그것은 V2) 보다 더 큰 1.75V가 아니므로, Q3는 온되고 V2와 V1을 도전시킨다. 그러한 이상 경로에 대한 더 많은 내용이 이하에서 설명된다.
A 및 B 입력들에 대한 부가적인 OPF들은 Q8과 Q9 그리고 Q13과 Q14로서 각각도10에 나타나 있다. 이들 OPF들은 F1103이다. 그로한 OPF들의 사용이 이하에서 보다 상세히 설명된다. Q11과 Q12는 FET들Q3 - Q6 상에서의 V2출력의 백(back) 전송을 방지하기 위한 문지기를 형성한다.
상보 등가 발생기의 또는 CWQ3의 가장 가까운 2진 등가물은 두 개의 "XOR" 게이트 및 하나의 "NOR" 게이트로 구성된다. 두 개의 2진 XOR 게이트는 2진의 두자리가2의 값(CEQ3중 9개의 가능한 입력 상태를 얻기 위해 필요한)을 표현하기 위하여 요구된다. 상기 두 개의 "XOR" 게이트는 개별 2진 자리의 등가(equality)를 검출하고 상기 "NOR" 게이트의 입력들은 상기 "XOR" 게이트의 출력들에 의해 구동된다. 상기 CMOS 2진 등가는 24개의 트랜지스터를 요구하는 반면 도 10에 나타낸 CEQ3는 단지 18개의 트랜지스터들을 요구한다.
3개 입력 항을 갖는 CEQ3를 형성하기 위한 확장은 전부 30개의 트랜지스터를 만들기 위해 12개의 추가 트랜지스터들을 요구한다. 이것은 3항의 등가 및 제로 보다 더 큰 등가 레벨은 한 연산으로 판단될 수 있다는 것을 의미한다. 3항 CEQ3는 한 연산으로 3항들의 등가를 판단할 수 있는 단일 유사 2진 논리 함수를 갖지 않는다. 이것 및 다른 방법들로서, SUS-LOC는 전자 정보 처리를 위한 훨씬 더 큰 효율성상에 의미있는 확장을 제공한다.
CGOR3, CGAND3및 CEQ3회로들을 제조하기 위해 요구된 트랜지스터들의 수는 결과적으로 초과할 것처럼 보이는 상응하는 2진 회로들의 수를 초과할 수 있다. 그러나, 이들 3진 게이트들의 각각은 A 및 B의 입력들 9개의 가능한 조합들을 갖는다. 9개 입력 상태를 가능하게 하는 유사 2진 회로들은 A와 B 입력 항들이 다중 자리 값들 일 것을 요구한다. 그리고 그러한 회로들은 보다 많은 트랜지스터들, 컨덕터들, I/O 핀들 그리고 상응하는 3진 회로들 보다 많은 기생 값들을 요구하고 갖을 것이다.
2진 및 3진 논리(그것들의 최상의 원시 레벨) 사이의 다른 요구 조건, 도구화 및 결과의 계산 파워는 일반적으로 3진 (또는 보다 높은 기:radix) 시스템의 보다 복잡한 논리들은 등가의 2진 시스템 보다 더 적은 트랜지스터들을 요구할 것이라는 걸 지시한다.
약간의 주의가 SUS-LOC를 갖는 2진 회로의 직접 대치에서 보장된다. r값의 게이트를 갖는 2진 게이트들의 직접적인 대치는 유혹적이며, 어떤 경우들에 있어서 기능적인 회로를 초래할 것이다(약간의 주의가 적절한 인에이블 레벨로 주어진다면). 그러나, 보다 높은 기(radix)의 SUS-LOC 회로로부터 이용가능한 논리 함수들의 수를 가지고, 보다 특정 논리 함수들의 설계 및 제조는 일반적으로 바람직하다. 좀더 특정한 함수들을 갖는 회로들의 설계 및 제조는 더 유리하게 SUS-LOC를 만들면서도 콤포넌트 카운트, 전체 파워 요구 조건들, 기생 파라미터들을 더 감소시킬 것이다.
이상 경로들
위에서 언급한 바와 같이, 이상 경로들은 일반적으로 쇼트 회로로 이끄는 어떤 회로 요소들의 사용으로 인해 일어날 수 있다. 일반적으로, 이들 문제는 FET들이 소스 또는 드레인 상에서 최상의 포지티브(P채널용) 또는 네거티브(N 채널용) 전압을 그것들의 소스 전압으로 취한다는 사실로부터 일어난다. 상기 FET를 제어하기 위해 필요한 그 게이트 전압은 어떤 전압이 소스 전압 및 게이트 문턱 전압으로 동작하느냐에 종속한다. 의도된 소스에 대해 FET를 초기에 제어하는 게이트 전압은 회로 출력 전압이 원래의 소스 전압 대신 사용되면 그 제어를 유지하는데 있어서 부적절하다. 그러한 문제를 피하기 위하여 부가적인 회로 단계들이 그들 소스 전압들을 변화 시키는데 민감한 FET들로의 출력 신호들의 전송을 방지하는 SUS-LOC에서 사용된다.
부가적인 단계의 논리를 위한 요구는 비역 출력 시퀀스로서 그 회로의 카르노프 그래프 내에/에 의해 지시된다. 즉, 출력은 시퀀스된 입력 논리 레벨의 반대 방향으로의 시퀀스를 갖지 않거나 또는 시퀀스된 입력 논리 레벨들의 조합과 반대 방향으로의 시퀀스를 갖지 않는다. 또는 입력 및 출력은 둘다 Vo 또는 Vr-1과 동등하다.
이 마지막 상황이 존재할 때, 입력 논리 레벨은 출력 터미널로 적절한 출력 논리 레벨 전압을 전도하는 FET의 문턱 전압을 선회하는 충분한 크기를 갖지 않는다. 예로서, 0의 입력은 0을 출력 터미널로 전도하는 N 채널 FET의 문턱 전압을 초과하지 않는다. 그 해결은 문턱 전압이 상기 OPF의 출력 전압에 의해 선회할 수 있도록 0의 입력을 보다 높은 값으로 증가 시키거나 또는 번역하도록 OPF를 사용하는 것이다. 이처럼, 유사한 수용(accomodation)이 입력 및 출력 둘다 Vr-1일 때 OPF를사용하는 것에 의해 만들어질 수 있다. 이 경우에 있어서, 상기 OPF는 상기 문턱 전압이 상기 OPF 출력 전압에 의해 선회(traverse)할 수 있도록 Vr-1입력을 감소 시킨다.
OPF들에 대해, 종래 표준, 또는 역 출력 시퀀스는 입력이 일찍이 더 큰 값 또는 논리 레벨이 됨에 따라 더 작은 값 또는 논리 레벨이 되는 경우 그리고 그 반대가 되는 경우이다. 출력 시퀀스는 여러 논리 레벨들의 입력 시퀀스 변화에 응답하여 단지 하나의 논리 레벨을 변화시킬 수 있으나 출력 시퀀스는 그것이 변화할 때 일찍이 더 작은 값 또는 논리 레벨이다. 이것은 또한 여기에서 역 시퀀스로서 언급된다. 이러한 시퀀스를 따르지 않은 출력 응답들은 비역 시퀀스들로 불리운다. 예로서, 5진 OPF F3220은 역 시퀀스인 반면에 5진 F33224는 역 시퀀스가 아니다.
OPF들의 기본적인 동작 특성 때문에 임의 기의 OPF용 출력 논리 레벨들의 최소 수는 2이다. 왜냐하면 한 출력 논리 레벨은 연속 함수(예로서, F1113)를 구성하기 때문이다. 종래 출력 시퀀스를 유지하는 OPF용 출력 논리 레벨용 최대 수는 함수의 기(radix)와 동일하다.
한 자리 함수들에 대해, 비종래, 비표준, 또는 비역 출력 시퀀스는
1. 입력 시퀀스의 반대 방향으로 변하지 않는다;
2. 방향을 역전 시키는 입력 시퀀스 없이 그것의 변화 방향을 역전 시킨다; 그리고/또는
3. 출력 논리 레벨 = 입력 논리 레벨 = Vo 또는 Vr-1이다.
비역 출력 시퀀스는 위에 리스트된 하나 이상의 상황이 존재할 때 OPF의 카르노프 그래프내에서 지시된다. 도11 내지 도16은 비역 출력 시퀀스들을 갖는 몇 개의 3진 및 5진 한 자리 함수들의 예를 보여준다. 출력 시퀀스들이 비역인 이유들은 위에 리스트된 상황 수(들)에 대한 참조를 만들어 포인터(pointer), 또는 다트(dart)에 의해 지시된다.
MPF들에 대하여, 입력들의 전체 또는 수집된 크기가 0과 동등한 모든 입력들로부터 r-1에 동등한 모든 입력들까지 그리고 그 반대의 경우에 대해 값 또는 논리 레벨에서 증가함에 따라, 종래 출력 시퀀스는 값 또는 논리 레벨에서 감소하는 출력 자리들의 대각선 그룹들의 시퀀스로서 기능의 카르노프 그래프내에 보여진다. 예로서, 두 자리 함수들은 일반적으로 사각형인 카르노프 그래프들을 갖는다. 상기 해당 대각선은 도17에 나타낸 바와 같이 상측 왼쪽(최소)으로부터 하측 오른쪽으로(최대) 움직인다. 점선으로 도17에 나타낸 그리고 3진 두 자리 MPF에 대해, 일반적으로 5개의 크기들이 있다. 그것들은 다음과 같다.
A = 0, B = 0;
A = 0, B = 1 부터 A = 1, B = 0;
A = 0, B = 2 부터 A = 2, B = 0;
A = 1, B = 2 부터 A = 2, B = 1; 그리고
A = 2, B = 2.
MPF들의 특성으로 인해, 임의 기(radix) 및 입력 항들의 임의 수 중 MPF용 그룹들의 최소 수는 2이다. 왜냐하면 한 그룹이 모든 출력 자리들은 동등하고 이것은 연속 함수를 구성한다는 것을 의미하기 때문이다. 그러한 연속 함수용 카르노프 그래프는 입력 값들의 임의 조합에 대한 동일 출력값을 갖는다. 종래 또는 역 출력 시퀀스를 유지하는 MPF용 그룹들의 최대 수는 함수의 기(radix)와 동일하다. 혼합된 기들의 함수들은 다르게 접근된다.
MPF들에 대하여, 비종래, 비표준, 또는 비역 출력 시퀀스는 아래의 조건들을 갖는 것이다.
1. 입력 시퀀스의 반대 방향으로 변화하지 않는다;
2. 방향을 역전시키는 입력들의 전체 크기 없이 변화의 방향을 역전시킨다;
3. 그룹들의 수는 2 보다 더 적고 MPF의 기보다 훨씬 더 크다; 및 /또는
4. 출력 논리 레벨 = 입력 논리 레벨 = Vo 또는 Vr-1.
종래 또는 역 출력 시퀀스 MPF들 용 3개의 MPF 예들은 몇가지 가능한 그룹들을 보여주기 위하여 도18 내지 25에 나타내었다. 이들 세 그룹들은 CGOR3회로, CGAND3회로, 그리고 LAMBDA013회로이다. 그들 도면들에서 그룹들은 강조를 위해 두꺼운 라인들로 요약된다. 이들 그룹핑들의 패턴은 단순히 가능한 패턴들이 아니다.
도26 내지 도30은 비종래 또는 비역 출력 시퀀스를 갖는 MPF를 보여준다. 이 도면들에서, 세 번째 그룹핑들은 기3 함수에 의해 네 번째 및 다섯번째 그룹이 요구되는 것을 야기하는 역 방향의 출력 시퀀스를 보여준다. 이들은 각각 상황 2와 3이다.
SUS-LOC의 간단한 분석
속도, 파워 소모, 그리고 데이터 밀도의 견지에서 SUS-LOC 구조를 이해하기 위하여, SUS-LOC 회로는 2진 대응물과 비교될 것이다. 속도 및 파워 비교를 위해 선택된 회로들은 2진(CMOS)의 베이스-1 상보기들과 3진의(SUS-LOC) 논리 시스템들이다. 도31과 32는 각각 2진 CMOS 인버터 및 3진 SUS-LOC 베이스-1 상보기는 물론 팬텀에서 보여진 관련 기생 커패시턴스를 보여준다.
3진 베이스-1 상보기의 구성이 먼저 보여질 때, 두 개의 잘못된 가정들이 만들어 질 수 있다: 회로의 증가된 커패시턴스 때문에, 3진 시스템은 보다 느리고 동작하기 위하여 보다 많은 파워를 요구한다; 그리고 3진 시스템은 좀더 많은 트랜지스터들을 요구하여 데이터 밀도가 감소하는 반면 기생 커패시턴스 값을 증가시킬 것이다. 그러나, 다음은 이들 가정들이 잘못 되었음을 보여준다. 사실, 그 역설은 참이다.
3진 베이스-1 상보기가 트랜지스터들의 수를 두배로 요구하고 2진 인버터의 커패시턴스를 약 두배로 갖는 반면 완전한 시스템은 하나 이상의 단일 한 자리 함수로 구성된다.
SUS-LOC 회로의 입력 커패시턴스는 그것의 2진 대응물 보다 더 크나 그것의 두배 보다 작다.
다음의 파라미터들은 가정된다: FET의 기본 게이트 커패시턴스는 1.0 유닛(unit), 기생 커패시턴스는 0.1 유닛, 두 회로의 Vr-1은 5V, 그리고 스위칭은 절반의 싸이클을 요구한다.
각 회로의 전체 커패시턴스의 계산은 단순히 FET들의 커패시턴스와 기생 커패시턴스들의 합이다. CMOS 2진 인버터에 대하여, 전체는 2.5 유닛이고, SUS-LOC 3진 베이스-1 상보기에 대해 전체는 4.9 유닛들이다.
각 회로 r-1의 출력을 스위치 하기 위해 요구된 에너지는 회로의 Esw인 것으로 고려된다. 용량(커패시턴스) 로드를 가지고 반 싸이클을 구동하기 위해 요구된 에너지는 그 커패시턴스에 걸친 전압의 제곱배의 0.5배와 동일하다. 그 에너지는 주울 법칙으로 표현되거나 또는 Esw = 0.5CV2주울(joules)로 표현된다. 각 회로로부터 상기 방정식으로 삽입하는 결과들은 표 10와 같이 보여진다.
CMOS 3진 SUS-LOC
논리 0로부터 논리1로 스위치
Esw = 0.5 ×2.5(52)= 1.25(25)= 31.25j Esw = 0.5 ×4.9(2.52)= 2.45(6.25)= 15.3125j
논리 1로부터 논리 2로 스위치
논리 1로부터 논리 2로 천이할 수 없음 Esw = 0.5 ×(2.52)= 2.45(6.25)= 15.3125j
3진 SUS-LOC 회로는 CMOS 회로 스위칭의 단지 한 논리 레벨(31.25 j) 보다 더 낮은 에너지 (30.625 j)를 가지고 두 개의 논리 레벨들을 스위치 한다. 그러므로 3진 SUS-LOC 회로는 그것이 거의 커패시턴스의 두배 일지라도 동작하는데 더 작은 에너지를 요구한다.
FET 회로의 가장 빠른 가능한 동작은 주 FET의 게이트로부터 신호를 유사한 제2 FET의 게이트로 전송하는데 요구된 시간이다. 이것이 성취될 수 있는 최소량의시간은 상기 주 FET의 천이 시간이다. 하나 이상의 부 FET로 신호를 전송하는 것은 부 FET마다 하나의 전송 시간을 요구한다. 실제 시간은 RC시간 상수, RCg= L2/μ(VGS-V(TH))이고, 싸이즈 특징, 컨더터들의 물질 등 모든 파라미터들이 알려지는 것을 요구한다. 그러나, 명확성을 유지하기 위하여 RC 시간 상수의 형태와 유사한 천이 시간, L2/μVDS는 양 회로의 지연에 근접하여 사용될 수 있다.
비교의 목적으로, CMOS 회로내 FET의 천이 시간은 논리 레벨마다 VDS가 2.5V이므로 인해 SUS-LOC 회로내 FET들을 위해 0.3nS, 그리고 0.6nS일 것이다.
두 회로들을 비교하기 위하여 각각 두 개씩이 사용될 것이다. 제1 베이스-1 상보기의 출력은 제2 베이스-1 상보기의 입력을 구동할 것이며, 두 상보기들의 연결은 도33 및 도34에서 각각 CMOS 및 SUS-LOC를 나타낸 바와 같이 이들 비교를 위한 테스트 포인트이다. 양 회로들의 입력 자극은 + 5V부터 0.0V까지의 10nS 천이이다. 제2 베이스-1 상보기의 입력 전압을 스위치 포인트로 상승시키는데 제1 베이스-1 상보시를 위해 필요한 시간은 회로의 속도로서 고려될 것이다. 이 시작점 (to)은 상기 입력 자극이 5V로부터 0V를 향해 변화하는 것을 시작하는 시점이다.
CMOS 회로용 스위치 포인트는 2.5V이다. SUS-LOC 회로들용 스위치 포인트들은: 논리 0 및 논리 1로서의 1.25V, 그리고 논리 1 및 논리 2 사이의 스위치 포인트로서의 3.75V이다.
제1 베이스 상보기의 출력이 변화할 수 있기 전에, 입력 전압은 스위치 포인트(point)를 선회하여야 한다. 그 요구된 시간은 스위치 포인트를 얻기 위해 입력 자극을 위해 요구된 시간 더하기 FET들의 천이 시간일 것이다. 2진 회로를 위해, 이것은 10nS의 천이 시간의 절반, 또는 5nS 더하기 천이 시간 0.3nS의 두배 또는 5.6nS를 요구한다.
3진 회로는 10nS 천이 시간의 4분의 1, 또는 2.5nS 더하기 논리 0부터 논리 1 까지의 전체 4.0nS 중 0.6nS의 4천이 배수, 그리고 제2 스위치 포인트를 얻기 위한 7.5 nS 더하기 2.4nS, 즉 9.9nS를 요구한다. 3진 회로는 9.9nS내에서 0부터 1 그리고 1부터 2까지로 단계화 되어 있는 반면 2진 회로는 동일한 10nS 자극을 갖고서 0부터 1까지 단계화 되어 있다.
개별 SUS-LOC 논리 함수 가 그것의 유사 CMOS 함수 보다 느릴 수 있는 반면 2 보다 훨씬 더 큰 기(radix)를 갖는 시스템을 기초로 한 SUS-LOC는 전체적으로 보다 빠를 것이다. 예로서, 2진 시스템이 0.1 μs의 평균 주기를 가지고 10MHz에서 동작하고 그 2진 클럭율의 퍼센트에서 3진 시스템이 동작하는 것을 가정하여 상기 테스트는 회로 속도를 판단하기 위한 여러 총계를 수행하는 것이다. 양 시스템들은 하나의 합계를 수행하기 위하여 3 클럭 싸이클(하나의 기계 싸이클)을 요구한다. x 수를 합하기 위한 양 시스템들에 의해 요구된 시간의 검사는 표 11에서 나타낸 결과들을 얻는다.
합하는 수들 CMOS이진 SUS-LOC 3진이진 클럭율의 a%에서 마이크로 S
μS 50% 60% 70% 80% 90% 100%
2 0.3 0.6 0.5 0.43 0.38 0.33 0.3
3 0.6 0.6 0.5 0.43 0.38 0.33 0.3
4 0.9 1.2 1 0.86 0.75 0.67 0.6
5 1.2 1.2 1 0.86 0.75 0.67 0.6
10 2.7 3 2.5 2.14 1.88 1.67 1.5
11 3 3 12.5 2.14 1.88 1.67 1.5
50 14.7 15 12.5 10.7 9.38 8.33 7.5
3진 SUS-LOC 시스템은 단지 60%의 2진 클럭율을 가지고 3 또는 그이상의 합하는 수(빗금친 영역)의 합산을 수행하기 위하여 보다 작은 시간을 요구한다. 또한, 3진 SUS-LOC 시스템은 합하는 수가 3 또는 그 이상 일 때 단지 50%의 클럭율에서 2진 시스템의 요구된 시간과 처리량에 거의 근사하다.
그 이유는 디지털 컴퓨터가 CARRY를 가지고 완전한 하나의 연산을 할 수 있는 변수들의 수는 컴퓨터의 기와 동일하다는 것이다. 어떻게 5수들 A,B,C,D, 그리고 E가 위에서 설명된 2진 및 3진 시스템을 사용하여 합산하는지의 검사는 다음의 결과들을 얻는다.
2진 3진
SUM A + B = W SUM A + B + C = Y
SUM C + W = X SUM D + E + Y = Z
SUM D + X = Y 2 연산들
SUM E + Y = Z 2 x3 = 6클럭 싸이클들
4 연산들 6 x 0.167 μs = 1 Ms
4 x3 = 12 클럭 싸이클들
12 x 0.1 μs = 1.2 μs
시스템의 논리 함수들이 2 보다 훨씬 더 큰 기를 사용할 때, 상기 시스템은 단일 연산으로 보다 복잡한 논리 함수들 일 수 있다. 한 연산으로 중간 복잡도(A 더하기 B GAND C 같은)의 논리 함수들의 수행은 보다 쉽게 성취된다. 한 연산 또는 보다 정교한 한 기계 싸이클로 복잡 및/또는 다중 논리 함수들을 수행하는 능력 때문에, 2 보다 훨씬 더 큰 기의 컴퓨터들은 보다 빠를 수 있다.
전술한 내용이 주로 3진 논리 시스템과 관련된 반면, 채택된 기술 및 방법들이 어느 기의 논리 함수들 또는 기들의 조합에 적용할 수 있다는 것이 주목되어야 한다. 3이 아닌 다른 기들의 논리 함수들 및 혼합된 기들을 사용한 논리 함수들은 SUS-LOC에 따라 가능하다. 또한, 한 자리 함수는 아날로그를 디지털로 변환하는 것 그리고 한 연산, 보다 상세하게는 하나의 기r 게이트 시간으로 선형화를 모두 수행할 수 있다. 이하에서 보다 상세히 설명하기로 한다.
SUS-LOC에 의해 제공된 2진 컴퓨터들의 인헨스먼트(enhancement)는 단지 2진 컴퓨터와 연관된 용도를 위한 r값의 회로의 개발에 의해 제한된다. 3가지의 중요한 인헨스먼트는 가산기, 곱셈기 및 데이터 저장에 속하여 존재한다.
2진 컴퓨터들을 위한 매우 유용한 인헨스먼트는 두 항의 3진 가산기이다. 3진 가산기는 어떤 요구된 "CARRY"(또는 이송)도 없고 또한 어떤 이송 전파 지연 시간도 없기 때문에 2진 부가의 속도를 증가시킨다. 3진으로부터의 2진으로의 변환은 거의 4 기A 게이트 배수내에서 기A 값을 기B 값으로 변환하는 기 변환기를 가지고 수행될 수 있다. 기 변환기들은 아래에서 보다 상세히 설명된다.
가산기의 기가 증거가 됨에 따라 보다 낮은 기의 항들 수가 어떤 전파 지연 시간이 없음에 따라 한 연산 증가로 합산될 수 있다. 예로서, 3진 가산기(기4)의 사용은 이송 전파 지연 시간 없이 다시 한 연산으로 3진 또는 2진 항들이 합산되는 것을 허용하게 된다.
SUS-LOC 곱셈기들에 대하여, 매트릭스 곱셈기에 의해 곱해질 수 있는 항들의 수는 상기 곱셈기의 기 보다 1 더 큰, r + 1이다. 그러므로, 시스템의 기가 중가함에 따라, 한 연산으로 곱해질 수 있는 매트릭스의 수는 증가한다. 곱셈기의 효울성은 곱해지기 위한 항들이 곱셈기로서 동일 기일 때 증가될 것이다.
가산기들을 가지고, 기A로부터 기B로의 변환은 거의 4 기A 게이트 배수 내에서 기A 값을 기B 값으로 변환하는 기 변환기를 가지고 수행될 수 있다.
데이터 저장은 디스크 드라이브를 가지고 사용된 전자 장치 보드상에서 논리의 기를 증가시키는 것에 의해 유리하게 제공된다. 상기 저장 능력, 데이터 밀도, 및 디스크 드라이버의 데이터 전송율은 하드웨어의 변화 없이 증가될 수 있다. 증가 퍼센트는 기 증가에 종속적이다. 예로서, 3진 장치 전자 보드는 저장 능력, 데이터 밀도, 데이터 전송율의 25% 증가를 얻는다.
증가된 기를 가지고 디스크 드라이브를 성취하는 가장 간단한 방법은 데이터 셀 종단들을(현재 비트 셀 종단들로 알려진) 결정하는 데이터 클럭의 리드(leading) 또는 트레일링(trailing) 에지(edge) 및 플럭스(flux) 변화 사이의 위상차를 이용하는 것이다.
한 자리 함수들
한 자리 함수들(OPF,OPFs)은 기 r의 논리 함수들 모두가 구현되기 위한 것이면 기 r 연결자들의 요구된 셋트이다. OPF는 단지 한 입력을 취하는 SUS-LOC 회로이다(그래서 다중 자리 함수들을 용 이름). 상기 OPF는 입력 신호를 OPF의 특성에 따른 기 설정된 출력 신호로 변환한다. OPF들은 주로 중간 논리 레벨 변환을 위해 사용된다. 또한 OPF들의 부가적인 사용들이 있다.
3진 논리 시스템(r=3)은 임의 입력에 대해 동일한 출력을 주는 연속 함수들을 포함하여 27개의 가능한 OPF들을 포함한다. 자리들의 수 및 임의 기에 대해 연소 함수들의 수는 항상 이 경우 3에 있어서 함수의 기와 동일하다. 그러므로 24 3진 OPF들은 사용 가능하다. 사용 가능한 3진 OPF들 모두는 여기에 존재하고 대체로 SUS-LOC의 예들로서 역할을 한다.
출력 파형에 대한 입력 구성들 및 사용 가능한 3진 OPF들의 특성은 도 38 내지 도 109에서 나타난다. 임의 기의 OPF들이 도구화 될 수 있다는 것을 보여주기 위하여, 5진(기5) 베이스-1 상보기는 도110에 나타내었고 십진(기 10) 베이스-1 상보기는 도111에 나타내었다. 5진 베이스-1 상보기는 모든 3개 중간 분기 형상들을(위에서 설명한 바와 같은) 포함한다.
임의 기의 한 자리 함수가 0, 1, ...r-1의 입력 논리 레벨 시퀀스를 가지고 존재할 때 각 한 자리 함수는 유일한 출력 시퀀스를 산출한다. 모두 27 3진 OPF들 용 출력 시퀀스들은 연속적이거나 지시된 역 또는 랜덤 출력 시퀀스를 갖는 함수들을 가지고 표 12에 나타나 있다.
입력 시퀀스 012 012 012
3진 출력시퀀스들 000* 100 200
001† 101† 201†
002† 102† 202†
010† 110 210
011† 111* 211
012† 112† 212†
020† 120† 220
021† 121† 221
022† 122† 222*
* 연속 함수들 † 역 또는 랜덤 출력 시퀀스들
단지 기 r에 대해 유일한 각 출력 시퀀스는 문자적으로 그리고 그래프적으로각 한 자리 함수를 식별하기 위하여 위치 설명기(positional descriptor)로서 사용된다.
한 자리 함수를 문자적으로 표현 할 때 그것의 위치 설명기는 함수내에서 "F"를 가지고 미리 쓰여진다. 예로서, 210의 위치 설명기를 갖는 3진 함수는 F210으로 쓰여진다. 위치 설명기 01234를 갖는 5진 함수는 F01234로 쓰여진다. 이것은 본 특허를 통해 사용된 방법이다.
식별의 양자 택일적인 방법은 가능하며, 미래에 채택될 수 도 있다. 하나의 그러한 택일적 방법으로서 그 위치 설명기 및 함수의 기를 갖는 기입한 설명기로부터 모든 리드(lead) 제로들을 삭제하는 것이다. 예로서, 5진 F00125는 F1255가되고, 십진 F0000000125는 F12510이 된다. 다른 양자 택일은 각 기의 가장 유용한 또는 다용도의 OPF들을 선택하는 것이다. 이들 선택된 함수들은 그 때 할당된 버노 또는이름에 의해 분류된다. 카달로그(catalog) 번호 또는 이름은 그 때 특정한 자리 함수를 식별하기 위하여 사용된다.
2 보다 훨씬 더 큰 한 자리 함수용 기본적인 그래픽 심볼은 도 36에 나타내었다. 그 함수의 위치 설명기는 한 함수를 다른 함수로부터 구별하기 위하여 그 심볼 내부에 위치한다. 예로서, F2103는 도 37에 나타내었다.
대부분의 연산 OPF들을 제조하는 것은 직렬로 두 개의 단일 단계 OPF들의 사용을 요구한다. 이것은 현재 가능한 스위치들이 동작하는 길 및 둘 보다 훨씬 더 큰 기의 OPF 셋트는 역 또는 랜덤 출력 시퀀스들을 갖는 보다 많은 함수들을 포함한다는 사실로부터 일어난다. 이에 대한 보다 많은 정보는 아래에서 다중 자리 함수들 및 조합 논리와 연관되어 설명된다. 3진 단일 단계 OPF들은 F100, F110, F200, F210, F211, F220, 및 F221이다.
표 13에 나타낸 것은 사용 가능한 OPF들이다. 단일 단계인 것들은 "단일(single)"으로 지시된다. 역 출력을 갖는 것은 "FA- FB" 행에서(버퍼를 제외한, 이들 OPF들을 얻는 여러 조합들이 있다) 쌍의 함수들로 지시된다. 그리고 랜덤 출력 시퀀스들을 갖는 것은 "랜덤(random)"으로 지시된다.
FA-FB FA-FB FA-FB FA-FB FA-FB FA-FB
001 F110-F100 F210-F100 F220-F100 F220-F110 F221-F110 F221-F210
002 F110-F200 F210-F200 F220-F200 F220-F210 F220-F220 F221-F220
010 랜덤
011 F100-F100 F200-F100 F200-F110 F210-F110 F211-F110 F211-F210
012 F210-F210
020 랜덤
021 랜덤
022 F100-F200 F200-F200 F200-F210 F200-F220 F210-F220 F211-F220
100 단일
101 랜덤
102 랜덤
110 단일
112 F110-F210 F110-F211 F210-F211 F220-F211 F220-F221 F221-F221
120 랜덤
121 랜덤
122 F100-F210 F100-F211 F200-F211 F200-F221 F210-F221 F211-F221
200 단일
201 랜덤
202 랜덤
210 단일
211 단일
212 랜덤
220 단일
221 단일
주: 역 출력을 산출하는 OPF들을 위해 회로 또는 칩 레벨에서의 파워 공급의 현재 사용과 가깝게 균형을 맞추거나 또는 전체 회로를 고려하여 제조하기에 가장 손쉬운 제조 쌍을 선택한다.
한 자리 함수는 주로 중간 논리 레벨 변환을 위해 사용된다. 그러나 OPF들은 릴레이, LED 및 천성적으로 2진인 제어 신호를 요구하는 다른 장치을 구동하기 위하여 사용된 인터페이스 회로들; 스위치들, 버튼들, 및 다른 2진 입력 장치들을 위한 입력 조건기들; 그리고 래치들(latches) 및 레지스터들(registers)을 형성하기 위하여(아래의 래치들 및 레지스터들의 설명에서 기술됨) 크로스(cross) 결합된 쌍들에서 사용된 회로를 포함하는 여러 형태의 회로들을 형성하기 위하여 사용될 수있다. 또한, OPF들은 조합 논리의 설명에서 논의된 바와 같은 r + 1 상태 드라이버들을 포함하여 n 자리들의 임의 논리 함수를 형성하기 위하여 하나 또는 그 이상의 다중 자리 함수들과 결합될 수 있다. CGOR 및 CGAND 함수들을 갖는 단일 단계 OPF들은 모든 다른 논리 함수들이 얻어질 수 있는 기능적으로 완전한 셋트의 논리 접속자들을 구성한다.
또한 한 연산으로(또는 좀 더 정확하게 하나의 기 r 게이트 시간) 양 함수들을 수행하는 아날로그 - 디지털 변환 선형기들로서의 한 자리 함수들의 사용은 가능하며 아래에서 설명된다.
좀 더 상세히 SUS-LOC를 설명하기 위해서, F21033진 한 자리 함수(OPF)의 연장 설명은 아래에서 설명된다. F210은 단일 단계 OPF이다.
F210 상에서 논리 0 입력 또는 베이스-1 상보기 회로는 다음과 같이 분석될 수 있다. 지금 도95 및 F210 또는 베이스-1 상보기를 참조하면, 논리 0,Vo(0V)의 회로 입력에 대해, 0V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3 그리고 최하위 IGFET Q4의 게이트로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압 Vo 더하기 3.25V의 게이트 전압 VGS(TH))의 절대 문턱을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱상의 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 0, Vo(0V)의 회로 입력은 그것의 절대 문턱 3.25V 아래에 있고, 최하위 IGFETQ4는 그것의 소스에서의 전압을 그것의 드레인으로 그리고 회로의 출력으로 전송하지 않는다. 논리 0, Vo(0V)의 회로 입력에 대해 최하위 IGFET는 아무런 회로 출력을 배달하지 않는다.
중간 IGFET 분기는 논리 1, V1(2.5V), 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘다는 회로 입력과 접속된 게이트이다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스, 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압V1 더하기 1.75V의 게이트 전압,VGS(TH))의 절대 문턱을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 아래의 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 0, Vo(0V)의 회로 입력은 4.25V의 그 절대 문턱 아래에 있으며, 제1 중간 분기 IGFET Q2는 그것의 소스에서 드레인으로 전압을 전송한다. 논리 0, Vo(0V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송한다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압 더하기 -1.75V의 게이트 전압,VGS(TH))의 절대 전압을 갖는 N 채널 디플리션 모드 IGFET이다. 논리1,V1(2.5V), 소스 전압은 제1 중간 분기 IGFET의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가된다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 단지 그것의 문턱 전압 사의 게이트 전압에 대해 드레인으로 전송된다. 제2 중간 분기 IGFET의 게이트로의 논리 0, Vo(0V)의 회로 입력은 0.75V의 절대 문턱 아래에 있고 제2 중간 분기 IGFET Q3는 그것의 소스에서의 전압을 그것의 드레인 및 회로 출력상으로 전송하지 않는다. 논리 0, Vo(0V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 어떤 회로 출력도 전송하지 않는다. 논리 0, Vo(0V)의 회로 입력에 대해, 중간 IGFET 분기는 어떠한 회로 출력도 전송하지 않는다.
최상위 IGFET Q1는 1.75V(5V 소스 전압V2더하기 -3.25V의 게이트 전압VGS(TH))의 절대 문턱을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱아래의 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 0, Vo(0V)의 회로 입력은 그것의 절대 문턱 1.75V 아래에 있다. 최상위 IGFET Q1은 그것의 소스에서의 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로의 출력으로 전송한다. 논리 0, Vo(0V)의 회로 입력에 대해 최상위 IGFET Q1은 논리 2, V2(5V)를 배달한다.
위로부터, 논리 0, Vo(0v)의 회로 입력에 대해, F210 회로는 논리 2, V2(5V)를 배달하는 것에 의해 응답한다. 단지 최상위 IGFET Q1은 논리 0 입력에 대해 논리 2 출력을 갖는 회로를 제공하기 위하여 소스 전압을 회로의 출력으로 전송한다.최상위 IGFET Q1으로의 게이트 입력 전압은 절대 문턱 아래에 있고 그래서 최상위 IGFET Q1은 그것의 논리 2, V2(5V)를 회로 출력으로 전송한다.
중간 IGFET 분기는 신호 전압을 회로 출력으로 배달하지 않는다. 제1 중간 분기 IGFET Q2는 그 절대 문턱 아래에 게이트 입력 전압이 있으므로 그것의 드레인으로 그것의 소스 전압 논리 1, V1(2.5V)을 전송한다. 상기 제2 중간 분기 IGFET Q3는 제2 중간 분기 IGFET Q3로의 게이트 입력 전압이 그 절대 문턱 아래에 있으므로 제1 중간 분기 IGFET Q2의 드레인으로부터의 그것의 소스 전압 논리 1, V1(2.5V)를 전송하지 않는다. 제2 중간 분기 IGFET Q3는 제1 중간 분기 IGFET로부터의 논리 1, V1(2.5V) 신호 전압의 추가 전송을 막는다.
최하위 IGFET Q4는 회로의 출력으로 신호 전압을 전송하지 않는다. 최하위 IGFET Q4는 논리 0, Vo(0V)의 회로 입력이 3.25V의 절대 문턱 아래에 있으므로 그것의 회로 출력 및 드레인으로 논리 0, Vo(0V)의 소스 전압을 전송하지 않는다.
논리0 입력에 대해, F210 회로는 논리 2출력을 배달한다.
F210 상에서 논리 1 입력의 효과는 또는 베이스-1 상보기 회로상에서 논리 1입력의 효과는 다음과 같이 분석될 수 있다. 논리 1, V1(2.5V)의 회로 입력에 대해, 2.5V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3을 갖는 중간 IGFET 그리고 최하위 IGFET Q4의 게이트들로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압 Vo 더하기 3.25V의 게이트 전압VGS(TH))의 절대 문턱을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱상의 게이트 전압에 한해서 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 그것의 절대 문턱 3.25V 아래에 있고, 최하위 IGFET Q4는 그것의 소스에서의 전압을 그것의 드레인으로 그리고 회로의 출력으로 전송하지 않는다. 논리 1, V1(2.5V)의 회로 입력에 대해, 최하위 IGFET는 아무런 회로 출력을 배달하지 않는다.
중간 IGFET 분기는 논리 1, V1(2.5V), 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘 다는 회로 입력과 접속된 게이트이다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압 V1더하기 1.75V의 게이트 전압,VGS(TH))의 절대 문턱을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 아래의 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 4.25V의 그 절대 문턱 아래에 있으며,제1 중간 분기 IGFET Q2는 그것의 소스에서 드레인으로 전압을 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송한다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압 더하기 -1.75V의 게이트 전압, VGS(TH))의 절대 문턱을 갖는 N 채널 디플리션 모드 IGFET이다. 논리1, V1(2.5V), 소스 전압은 제1 중간 분기 IGFET의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가된다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 단지 그것의 문턱 전압 상의 게이트 전압에 대해 드레인으로 전송된다. 제2 중간 분기 IGFET Q3의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 0.75V의 절대 문턱 위에 있고 제2 중간 분기 IGFET Q3는 그것의 소스에서의 전압을 그것의 드레인 및 회로 출력상으로 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 그것의 드레인 및 회로 출력으로 논리 1, V1(2.5V)를 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 중간 IGFET 분기는 논리 1, V1(2.5V)의 회로 출력을 배달한다.
최상위 IGFET Q1은 1.75V(5V 소스 전압 V2더하기 -3.25V의 게이트 전압VGS(TH))의 절대 문턱을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET 임에 따라 소스 전압은 그 절대 문턱아래의 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 그것의 절대 문턱 1.75V 위에 있다. 최상위 IGFET Q1은 그것의 소스에서의 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로의 출력으로 전송하지 않는다. 논리 1, V1(2.5V)의 회로 입력에 대해 최상위 IGFET Q1은 어떤 회로 출력도 배달하지 않는다.
위로부터, 논리 1, V1(2.5V)의 회로 입력에 대해, F210 회로는 논리 1, V1(2.5V)를 배달하는 것에 의해 응답한다. 단지 중간 IGFET 분기는 논리 1 입력에 대해 논리 1 출력을 갖는 회로를 제공하기 위하여 소스 전압을 회로의 출력으로 전송한다. 상기 중간 IGFET 분기로의 게이트 입력 전압은 제1 중간 분기 IGFET Q2의 절대 문턱 아래에 있고 제2 중간 분기 IGFET Q3의 절대 문턱 위에 있다. 그래서 두 중간 분기 IGFET들 Q2,Q3은 그들의 소스 전압을 그들의 드레인으로 전송하므로, 상기 중간 분기는 논리 1, V1(2.5V)를 회로 출력으로 전송한다.
최하위 IGFET Q4는 신호 전압을 회로 출력으로 배달하지 않는다. 최하위 IGFET Q4는 3.25V의 그 절대 문턱 아래에 논리 1, V1(2.5V)의 회로 입력 전압이 있으므로 그것의 드레인 및 회로 출력으로 논리 0, Vo(0V)의 소스 전압을 전송한다.
상기 최상위 IGFET Q1는 회로 출력으로 신호 전압을 전송하지 않는다. 상기 최상위 IGFET Q1은 논리 1, V1(2.5V)의 회로 입력이 1.75V의 절대 문턱 위에 있으므로 드레인 및 회로 출력으로 그것의 소스 전압 논리 2, V2(5V)를 전송하지 않는다.
논리1 입력에 대해, F210 회로는 논리 1출력을 배달한다.
F210 베이스-1 상보기 회로상에서 논리2 입력은 다음과 같다. 논리 2, V2(5V)의 회로 입력에 대해, 5V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3을 갖는 중간 IGFET 분기 그리고 최하위 IGFET Q4의 게이트들로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압 Vo 더하기 3.25V의 게이트 전압 VGS(TH))의 절대 문턱을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱상의 게이트 전압에 한해서 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 2, V2(5V)의 회로 입력은 그것의 절대 문턱 3.25V 위에 있고, 최하위 IGFET Q4는 그것의 소스에서의 전압을 그것의 드레인으로 그리고 회로의 출력으로 전송한다. 논리 2, V2(5V)의 회로 입력에 대해, 최하위 IGFET Q4는 논리 0, Vo(0V)의 회로 출력을 배달한다.
중간 IGFET 분기는 논리 1, V1(2.5V), 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘 다는 회로 입력과 접속된 게이트이다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압 V1더하기 1.75V의 게이트 전압, VGS(TH))의 절대 문턱을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 아래의 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 2, V2(5V)의 회로 입력은 4.25V의 그 절대 문턱 위에 있으며, 제1 중간 분기 IGFET Q2는 그것의 소스에서의 전압을 드레인으로 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송하지 않는다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압 더하기 -1.75V의 게이트 전압, VGS(TH))의 절대 문턱을 갖는 N 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2로의 게이트 입력 전압이 그것의 절대 문턱 위에 있으므로, 논리1, V1(2.5V), 소스 전압은 제1 중간 분기 IGFET Q2의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가되지 않는다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 단지 그것의 문턱 전압 상의 게이트 전압에 대해 드레인으로 전송된다. 제2 중간 분기 IGFET Q3의 게이트로의 논리 2, V2(5V)의 회로 입력은 0.75V의 절대 문턱 위에 있고 제2 중간 분기 IGFET Q3는 그것의 소스에서의 전압을 그것의 드레인 및 회로 출력상으로 전송한다. 그러나, 제2 중간 분기 IGFET Q3용 소스 전압이 없으므로 제2 중간 분기 IGFET Q3의 드레인 및 회로 출력으로의 전압 전송이 없다. 논리 2, V2(5V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 아무런 회로 출력을 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해, 중간 IGFET 분기는 아무런 회로 출력을 전송하지 않는다.
최상위 IGFET Q1은 1.75V(5V 소스 전압 V2더하기 -3.25V의 게이트 전압VGS(TH))의 절대 문턱을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET 임에 따라 소스 전압은 그 절대 문턱아래의 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 2, V2(5V)의 회로 입력은 그것의 절대 문턱 1.75V 위에 있다. 최상위 IGFET Q1은 그것의 소스에서의 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로의 출력으로 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해 최상위 IGFET Q1은 어떤 회로 출력도 배달하지 않는다.
위로부터, 논리 2, V2(5V)의 회로 입력에 대해, F210 회로는 논리 0, Vo(0V) 출력을 배달하는 것에 의해 응답한다. 단지 최하위 IGFET Q4는 논리 2 입력에 대해 논리 0 출력을 갖는 회로를 제공하기 위하여 소스 전압을 회로의 출력으로 전송한다. 상기 최하위 IGFET로의 게이트 입력 전압은 그것의 절대 문턱 위에 있고 그래서 최하위 IGFET Q4는 그것의 논리 0, Vo(0V) 소스 전압을 회로 출력으로 전송한다.
중간 IGFET 분기는 신호 전압을 회로 출력으로 배달하지 않는다. 제1 중간 분기 IGFET Q2는 그 절대 문턱 위에 게이트 입력 전압이 있으므로 그것의 드레인으로 논리 1, V1(2.5V)의 소스 전압을 전송하지 않는다. 상기 제2 중간 분기 IGFET Q3는 제2 중간 분기 IGFET Q3로의 게이트 입력 전압이 그 절대 문턱 아래에 있으므로 드레인으로 그것의 소스 전압을 전송할 것이다. 그러나, 제2 중간 분기 IGFET Q3의 소스에서 아무런 전압이 없으므로 회로 출력상에 아무런 효과가 없다. 제1 중간 분기 IGFET Q2는 상기 회로 출력 및 제2 중간 분기 IGFET Q3로 논리 1, V1(2.5V) 신호 전압의 전송을 막는다.
상기 최상위 IGFET Q1은 회로 출력으로 신호 전압을 전송하지 않는다. 상기 최상위 IGFET Q1은 논리 2, V2(5V)의 회로 입력이 1.75V의 절대 문턱 위에 있으므로 드레인 및 회로 출력으로 그것의 소스 전압 논리 2, V2(5V)를 전송하지 않는다.
논리2 입력에 대해, F210 회로는 논리 0 출력을 배달한다.
F210 회로에 있어서, 최상위 IGFET Q1은 논리2, V1(5V), 논리0, Vo(0V)를 위한 회로 출력, 회로 입력을 배달한다; 제1 및 제2 IGFET들 Q2,Q3을 갖는 중간 IGFET 분기는 논리1, V1(2.5V), 논리1, V1(2.5V)를 위한 회로 출력, 회로 입력을 배달한다; 최하위 IGFET는 논리0, Vo(0V), 논리2, V2(5V)를 위한 회로 출력, 회로 입력을 배달한다. 3개의 IGFET 분기들 각각은 논리 입력의 단지 한 값에 대해 회로출력을 배달하기 위하여 응답한다.
F210 3진 OPF를 위한 위에서 언급된 분석은 임의 SUS-LOC 회로를 위해 행해질 수 있다. 입력 전압, 소스 전압, 및 게이트 문턱 전압(VGS(TH))을 분석하는 것에 의해, 임의 SUS-LOC OPF 회로의 응답 특성이 결정될 수 있다. 이 과정은 다중 자리 함수들로 확장될 수 있다.
다중 자리 함수들
2진 및 5진으로 만들어진 약간의 참조를 가지고 3진 다중 자리 함수들이 여기서 설명된다. 임의 기(radix)의 MPF들은 SUS-LOC 구조를 가지고 도구화 될 수 있다.
예로서, 기(radix) 2의 두자리 함수들은 표 14에서 보여진다.
많은 가능한 두 자리 함수들이 있다. 기2에 대해, 가능한 두 자리 함수의 수는 16이다(16 또는 24). 2부터 9까지의 기들에 대해, 수는 1077보다 더크다. 기 10 그 자체만으로 두 자리 함수들의 수는 10100이다.
MPF는 필수적으로 동일 기의 두 자리 또는 그 이상의 한 자리 함수들의 조합이다. 가능한한 단일 다중 자리 함수내의 기들의 조합은 보다 복잡하다. MPF의 각 입력은 MPF를 형성하기 위해 사용된 한 자리 함수들의 하나 또는 그 이상에 대한 입력이다. 각 한 자리 함수의 분기들은 복합 분기들을 형성하기 위하여 직렬, 병렬, 또는 다른 OPF들의 유사 분기들을 갖는 직렬-병렬로 도전하도록 배열된다. 유사 분기들은 주어진 입력 논리 레벨 조합을 위한 논리 레벨 파워의 동일 소스로 출력 터미널(또는 단자)를 연결하는 분기들이다.
각 MPF는 그것의 자리 수 및 기 수가 무엇이던간에 입력 논리 레벨들의 모든 가능한 조합들을 통해 싸이클된 그것의 입력들에 응답하여 유일한 출력 시퀀스를 산출한다. 3진 논리 시스템은 각각 9개의 입력 조합들을 갖는 19,683(39)의 가능한 두 자리 함수들을 포함한다. 이것은 2진 두 자리 함수의 입력 상태들의 수의 2.25배이다. 그러나, 주어진 기 및 자리들의 수의 모든 가능한 MPF들 모두가 유용하지는 않다. MPF들의 셋트는 연속 함수들 그리고 보다 작은 자리들의 함수로 감소할 수 있는 함수들 또는 보다 낮은 기의 함수로 감소할 수 있는 함수들 또는 양쪽 모두의 함수들을 포함한다. 기가 2 보다 더 클 때, 자리들의 수 및/또는 함수들의 기들 중 하나에 있어서의 감소는 가능하다.
2진 시스템의 16개 두 자리 함수들은 아래의 표 14에서 나타나 있다.
# B=1, A=1 B=1, A=0 B=0, A=1 B=0, A=0 이름 또는 설명
0 0 0 0 0 연속
1 0 0 0 1 NOR 게이트
2 0 0 1 0 반전된 B입력을 갖는 AND게이트
3 0 0 1 1 입력 B의 인버터에 대해 감소
4 0 1 0 0 반전된 A입력을 갖는 AND게이트
5 0 1 0 1 입력 A의 인버터로 감소
6 0 1 1 0 배타 OR 게이트(XOR)
7 0 1 1 1 NAND 게이트
8 1 0 0 0 AND 게이트
9 1 0 0 1 반전된 출력을 갖는 XOR
10 1 0 1 0 입력 A의 버퍼로 감소
11 1 0 1 1 반전된 B입력을 갖는 OR게이트
12 1 1 0 0 입력 B의 버퍼로 감소
13 1 1 0 1 반전된 A입력을 갖는 OR게이트
14 1 1 1 0 OR게이트
15 1 1 1 1 연속
표 14에 나타낸 바와 같이, 어떤 함수들은 배타 OR 및 NAND 게이트 같은 친숙한 이름들을 갖는다. 기설명된 바와 같이, r 개의 연속 함수들이 있다. 2진 경우에 대해, 0과 15의 두 개 수가 있고, 보다 작은 자리들: 수들 3,5,10,15로 감소할 수 있는 함수들이 있다. 만약 상기 라벨(label)이 역으로 된다면, 그 반영된 함수들은 수2(그것은 4를 반영한다) 및 수 11(그것은 13을 반영한다)로서 나타난다. 이것은 또한 임의 기 및 임의 수의 자리들의 MPF들을 위한 경우이다. 이런 상황들에서 2진의 사용은 임의 기의 모든 MPF들에 의해 공유된 특성들을 보여주는 유용한 방법을 제공한다.
다음은 문자적으로 그리고 그래픽적으로 MPF들을 인식하는 시험적인 방법들을 제시한다. 이 방법들은 개선들 및/또는 변화가 r 값의 논리들 및 SUS-LOC 구조가 추가로 개발됨에 따라 발생하는 것으로 기대되기 때문에 시험적이다.
문자적으로 MPF를 참조할 때, 함수의 약어(함수가 명명되었다는 것을 가정하여)는 의도된 함수의 기와 함께 기입된다. 예로서, 3진 CGOR은 CGOR3로서 언급되고, 5진 GOR은 GOR5로서 언급된다. 만약 언급된 기가 생략되면 그때 기(radix)3이 가정된다. 식별의 다른 방법은 함수들에 번호를 매기고 식별 및 카탈로그화를 위해 함수의 번호를 사용하는 것이다. 번호를 매기는 것은 함수의 카르노프 그래프내의 각 출력 자리에 대한 기의 파워를 할당하는 것에 의해 수행될 수 있다. 혼합된 기들을 갖는 함수들은 가능하다. 3진 논리를 위한 3의 파워들의 할당은 표 15에 나타나 있다.
A
0 1 2
0 38 37 36
B 1 35 34 33
2 32 31 30
GAND3(도134)의 카르노프 그래프는 상기 넘버링(numbering) 방법에 의해 사용된 3의 파워들을 갖는 표 16에 나타내었다. 3의 각 파워의 값들을 합하는 것은 3진 두 자리 함수 수113인 GAND3의 수를 얻는다.
A
0 1 2
0 0 ×38 0 ×37 0 ×36
B 1 0 ×35 1 ×34 1 ×33
2 0 ×32 1 ×31 2 ×30
MPF들용 기본 심볼은 도112에 나타나 있다. 함수의 기를 위해 예약된 자리에 위치된 r을 갖는 GAND 게이트의 심볼은 도113에 나타내었다. GOR3게이트의 심볼은 도114에 나타내었다. 그 기입된 기가 빠졌을 때, 기 3이 가정된다. 2진 함수들은 함수들의 적절한 인터페이싱을 위해 요구된 SUS-LOC 도구를 지시하여 어구 주석 또는 부호 주석을 갖는 그들 현재의 심볼들을 사용한다. 다른 r 값의 논리 심볼들은 SUS-LOC 구조를 기초로 r 값의 논리 개발들과 함께 동시에 개발될 것이다.
이전에 설명된 바와 같이, 19,683의 가능한 3진 두 자리 함수들이 있고 19,632는 사용 가능하다.
그러나, 입력 라벨이 교환될 때 일부는 반복 및/또는 반영된다.
19,632 3진 두 자리 함수들 중에서, 단지 몇 개는 동작에 속하는 예들 및 SUS-LOC의 이용성을 제공하기 위하여 제시된다. 게이트들의 일부는 2진 아날로그들( 또는 유사물들)을 갖으며 일부는 단일 게이트 2진 솔루션(solution) 또는 아날로그를 갖지 않는다. 잘 알려진 2진 NAND, NOR, 및 XOR에 유사한 게이트들은 여기서 기술된다. 5진 논리 함수들은 임의 기의 논리 함수들이 합성될 수 있는 것을 보여주기 위하여 주로 기술된다. 기5를 사용하여 확실한 이점들이 있다. 또한, 3진 및 5진 회로들을 위한 설계 파라미터들이 표준 CMOS 파라미터들에 따라나타낸 2진 함수들의 것들과 함께 표 17에 나타나 있다.
논리시스템 LSV OP V0 V1 V2 V3 V4
3진 2.5V 70% 0.0V 2.5V 5.0V
5진 2.0V 70% 0.0V 2.0V 4.0V 6.0V 8.0V
MPF는 필수적으로 동일 기의 두 개 또는 그 이상의 한 자리 함수들의 조합이기 때문에 CGOR 및 CGAND 게이트들은 MPF를 형성하기 위한 OPF들의 결합이 나타낼 수 있는 예시적인 회로들을 제공한다. CGOR3, CGAND3, CGOR5, 및 CGAND5, 구성들, 카르노프 그래프들이 도115 내지 117, 118 내지 120, 121 내지 123, 124 내지 126에 각각 나타나 있다. 또한, 3진 게이트들의 확장을 위해 요구된 콤포넌트들이 팬텀안에 나타나 있다. 상응하는 5진 게이트들의 확장은 유사한 방법으로 성취된다.
CGOR3및 CGAND 게이트들은 CGOR 또는 CGAND의 논리 함수를 이루기 위해 필요한 직렬, 병렬, 또는 직렬-병렬로 위치된 각 상보기의 유사 분기들과 함께 입력 항마다 하나의 기 3 베이스-1 상보기로 구성된다. 도115 및 118은 한 상보기가 Q2, Q4, Q6, Q7으로 구성되는 반면 다른 상보기는 Q1, Q3, Q5, Q8로 구성됨을 보여준다.
+CGORr 및 CGANDr 사이의 차이점들은 복합 분기(종단 분기들)가 직렬로 접속되고, 병렬로 접속된다; 채널 타입은 직렬 부분을 형성하고 중간 분기들에 의해 형성된 복합 분기의 병렬 부분을 형성한다.
직렬로 위치된 유사 분기들은 Q1 및 Q2로 구성된 종단 분기들에 의해 형성된 복합 분기들로서 도 115에 나타내었다. 병렬로 위치된 유사 분기들은 Q7 및 Q8로구성된 종단 분기들에 의해 형성된 복합 분기로서 나타난다. 직렬/병렬로 위치된 유사 분기들은 Q6과 병렬된 Q5와 직렬로 위치된 Q4와 Q4와 직렬인 Q3으로 구성된 중간 분기들에 의해 형성된 복합 분기로서 보여진다.
도 115 및 118은 CGOR3및 CGAND3사이의 차이들을 나타낸다. CGAND3의 구성은 병렬 및 직렬 종단 분기들이 역전되고 직렬/병렬 복합 분기내에서 채널 타입들의 위치가 역전되는 것을 보여준다.
도 115의 회로 CGOR3회로에 대해, 입력이 0일 때 출력C은 입력B의 상보를 따른다는 것이 주목되어야 한다. 또한, 입력A가 2일 때 출력 C는 어떤 입력B에 대해서 0이라는 것이 주목되어야 한다. 입력 A와 B는 상호 교환 가능하므로 역전(reverse) 또한 참(true)이다(입력 B를 입력A로 대치하거나 또는 그 반대로 대치 가능한).
CGOR 회로의 회로 요소들은 디플리션 모드 및 인헨스먼트 모드 FET들의 혼합이다. N 채널 인헨스먼트 모드 FET들의 그룹은 Vo 출력을 제어하기 위하여 Vo의 전송을 중개한다. P채널 디플리션 모드 및 N채널 디플리션 모드 FET들은 V1출력을 제어하기 위하여 출력C로 V1의 전송을 중개한다. P채널 인헨스먼트 모드 FET들의 그룹은 V2출력을 제어하기 위하여 출력C로 V2의 전송을 중개한다. FET의 이들 그룹들은 CGOR 회로를 위한 적절한 출력을 제어하고 발생 시키기 위하여 입력을 식별하는 동작을 한다
도 115에 나타낸 바와 같이, Vo는 병렬로 접속된 N채널 인헨스먼트 모드 FET들을 거쳐 출력 C에 접속된다. 각 입력을 위한 하나의 대응하는 N채널 인헨스먼트 모드 FET가 있고 각 입력의 신호는 상응하는 FET의 게이트에 접속된다. FET들은 FET들 중 단지 하나가 출력C로 전송되기 위한 Vo에서의 신호가 순서대로 도전하도록 병렬로 접속된다. 모든 VoFET들을 위한 VGSon은 순서대로 출력C로 전송되기 위한 Vo에서의 신호를 위해 입력A 와 B 중 어느 하나가 V2에 있어야만 하도록 3.25V(3.25V의 절대 게이트 문턱 전압을 산출하는 것) 이다. 이것은 입력 A 또는 B가 2일 때 출력 C를 위한 진리 표 값에 대응한다. 입력A와 B 모두가 논리 레벨 1 또는 그 이하일 때, Vo에서의 신호는 Q7 또는 Q8 중 하나에 의해 출력 C로 전송되지 않는다.
V1은 두 셋트의 교차하는 구조들에 의해 출력C로 중개된다. 제1 회로 구조는 1.75V의 게이트 문턱들 VGS(TH)(4.25V의 절대 문턱 전압을 산출하는 것)와 직렬로 접속된 P채널 디플리션 모드 FET들의 그룹이다. 제2 회로 구조는 -1.75V의 게이트 문턱 VGS(TH)(0.75V의 절대 게이트 문턱 전압을 산출하는 것)와 병렬로 접속된 N채널 디플리션 모드 FET들의 그룹이다. 두 개의 회로 구조들은 제1 회로 구조로부터 출력은 출력C에 도달하기 전에 제2 회로 구조를 통과 하여야 하므로 서로 직렬로 접속된다. 두 회로 구조들의 FET들 Q4,Q5는 둘다 입력A에 접속된 게이트이다. FET들 Q3 및 Q6는 입력B에 접속된 게이트이다. 부가 입력들을 갖는 CGOR 회로들에 대해, 두 회로 구조들의 상응하는 FET들은 그들의 대응하는 입력들로 접속된 게이트이다.
P채널 디플리션 모드 FET들 Q3,Q4을 갖는 제1 회로 구조는 입력A 또는 B가 논리 레벨2(또는 위의 논리 레벨 1)일 때 출력C로의 V1의 전송을 방지하도록 동작한다. FET들Q3,Q4는 직렬로 접속되기 때문에, 제1 회로 구조의 FET들 중 임의의 것 상에서 논리 레벨2의 임의 입력은 출력C로의 V1의 전송을 막는다. 단지 입력들 A와 B가 둘다 논리 레벨1 또는 그 이하에 있을 때, 제1 회로 구조의 FET들은 V1을 제2 회로 구조로 도전할 것이다.
N채널 디플리션 모드 FET들 Q5,Q6을 갖는 제2 회로 구조는 입력A 또는 B가 논리 레벨 1 또는 그 이상 일 때 출력 C로의 V1의 전송을 허용한다. FET들은 병렬로 접속되기 때문에, 임의 입력(A, B, .... n)으로부터 논리 레벨 1 또는 그 이상의 입력은 출력C로 제1 P채널 디플리션 모드 회로 구조로부터 출력C로의 V1의 전송을 허용한다.
제2 회로 구조는 -1.75V의 게이트 문턱들 VGS(TH)(0.75V의 절대 게이트 문턱 전압을 산출하는 것)와 병렬로 접속된 N채널 디플리션 모드 FET들 Q5,Q6의 그룹이다. 입력A 또는 입력B가 논리 레벨1 또는 그 이상이면, 제2 회로 구조의 최소한 하나의 FET는 제1 회로 구조로부터의 출력이 출력C로 전송되도록 도전 모드로 위치될 것이다. 입력A 및 입력B 모두가 논리 0이면 제2회로 구조의 어느 FET도 도전 모드로 위치되지 않을 것이고 제1 회로 구조로부터 아무런 출력도 출력C로 전송되지 않는다. 이 방법으로, 논리 레벨0에서 입력들 A와 B 모두에 대한 CGOR 게이트용 회로응답은 단지 V2와 연관된 직렬 회로에 의해서 전달된다.
단지 입력들 A 와 B가 둘다 논리 레벨 1 또는 그 이하일 때제1 회로 구조의 FET들Q3 및 Q4는 제2 회로 구조로 도전할 것이다. 입력들 A 와 B가 둘다 논리 레벨 0일 때, V1과 접속된 제1 회로 구조는 V1을 직렬 접속된 P채널 디플리션 모드 FET들 Q3,Q4의 끝으로 도전 시킬 것이다. 체크되지 않은체 남겨진다면, 회로가 둘다 0인 입력들 A와 B에 대해 단지 출력 C인 V2를 가지고 응답해야 할 지라도, V1및 V2둘다가 출력 C로 전송되는 곳에서 이상 상황이 발생할 것이다. 둘다 0인 입력들 A와 B에 대해 출력C로의 V1의 전송을 체크하기 위하여, 병렬 N채널 디플리션 모드 FET들 Q5,Q6의 제2 회로 구조는 제1 회로 구조에 직렬로 접속된다.
입력A와 B가 모두 Vo일 때 CGOR 회로의 출력은 V2이다. V2소스 신호는 함께 V2회로 응답을 중개하는 P채널 인헨스먼트 모드 FET들 Q1,Q2를 통해 출력 C로 접속된다. 각 입력에 대해 하나의 상응하는 P채널 인헨스먼트 모드 FET가 있고, 각 입력 신호는 상응하는 FET의 게이트에 접속된다. FET들은 모든 FET들이 V2소스 전압을 출력C로 전송하기 위하여 도전해야 하도록 직렬로 서로 접속된다. 모든 FET들용 VGSon은 출력C로 전송되기 위한 V2신호에 대해 순차적으로 입력들 A와 B가 Vo에 있어야만 하도록 -3.25V(1.75V의 절대 게이트 문턱 전압을 산출하는것)이다. 이것은 입력 A와 B가 둘다 0일 때 출력C를 위한 진리 표값과 대응한다. 입력 A 또는 B가 논리 레벨 0 위에 있을 때, 어느 V2신호도 출력 C로 전송되지 않는다.
CGOR 회로는 임의 수의 입력들을 취급하도록 확장될 수 있다. 하나의 그러한 가능 한 제3의 입력은 도115의 팬텀내에 나타낸 요구된 추가 회로와 함께 입력 n으로서 보여진다. 추가로 요구된 회로는 위의 입력들 A와 B의 그것과 같은 두 입력 CGOR 회로들을 위해 공개된 회로상에서 확장하여 CGOR 회로의 전체 회로에 합치한다.
CGOR 회로를 위해 요구된 각 추가 입력에 대해, 각 추가 FET는 CGOR 회로 부-구조들 각각을 위해 요구된다. Vo 출력을 중개하기 위하여, 추가 N채널 인헨스먼트 모드 FET가 Vo 출력을 중개하는 입력들 A 및 B에 상응하는 FET들로 병렬로 접속된다. V1출력을 중개하기 위하여, 하나의 추가 유사 FET가 제1 직렬 회로 구조 및 제2 병렬 회로 구조 둘 다를 위해 요구된다. 추가 P채널 디플리션 모드 FET는 제1 회로 구조의 다른 FET들과 직렬로 접속되고 추가 N채널 디플리션 모드 FET는 제2 회로 구조의 다른 FET들과 병렬로 접속된다. V2출력을 중개하기 위하여 추가 P채널 인헨스먼트 모드 FET는 V2출력을 중개하기 위한 입력들 A, B에 상응하는 FET들에 직렬로 접속된다. 추가 FET들의 게이트 입력들은 상응하는 추가 입력과 접속된다. 더 많은 입력들의 추가에 대해서도, CGOR 회로의 응답 특성은 표3의 진리표에 의해 일반적으로 지시된 바와 같이 동일하게 유지한다.
CGOR 회로가 어떻게 한 자리 함수 회로들의 F210 베이스-1 상보기 회로(도95)에 비하는지가 주목 되어야 한다. 입력B와 연관된 회로를 제거하는 것에의해, CGOR 회로는 F210 베이스-1 상보기 회로가 된다. 또한, 회로의 직렬-병렬 특성이 주목되어야 한다. 출력C로 Vo를 전송하는 CGOR 회로의 부분은 병렬 상태로 있고, V2를 전송하는 부분은 직렬 상태로 있으며, V1을 전송하는 부분은 병렬 부분과 직렬인 직렬 부분을 갖는다.
표 18은 A와 B의 다른 입력들용 개별 트랜지스터들 Qn의 응답을 보여준다. 그 빈칸으로 남겨진 표의 목록은 입력이 그 트랜지스터 Qn을 제어하지 않는다는 것을 지시한다.
Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
A 0 on on off off
1 off on on off
2 off off on on
B 0 on on off off
1 off on on off
2 off off on on
도 118의 CGAND3회로에 대해, 입력 A가 0일 때, 출력 C는 항상 2이라는 것이 주목되어야 한다. 입력A가 2일 때, 출력C는 입력B의 상보를 따른다는 것이 주목되어야 한다. 입력들 A와 B가 상호 교환 가능할 때, 그 역은 또한 참이다(입력B를 입력A로 대치하거나 또는 그 반대로 대치하는).
일반적으로, CGAND 회로는 응답 및 구조 둘다에 있어서, CGOR 회로에 대해 상보적이다. CGOR 회로가 출력 C로 Vo를 전송하기 위하여 병렬 FET들을 사용하는 곳에서, CGAND 회로는 직렬 FET들을 사용한다.
CGOR 회로가 출력C로 V1를 전송하기 위하여 병렬로 N 채널 디플리션 모드FET들을 사용하고 직렬로 P 채널 디플리션 모드 FET들을 사용하는 곳에서, CGAND 회로는 직렬로 N 채널 디플리션 모드 FET들을 사용하고 병렬로 P 채널 디플리션 모드 FET들을 사용한다. CGOR 회로가 출력 C로 V2를 전송하기 위하여 직렬 FET들을 사용하는 곳에서, CGAND 회로는 병렬 FET들을 사용한다. CGOR 회로를 상보하는 CGAND 회로의 다른 특징들은 도 115 및 118의 회로 구성의 검사 그리고 도 117 및 120의 진리표들에 의해 보여질 수 있다.
CGOR 회로와 유사하게, CGAND 회로의 회로 요소들은 디플리션 모드 및 인헨스먼트 모드 FET들의 혼합체이다. N 채널 인헨스먼트 모드 FET들의 그룹은 Vo 출력을 제어하기 위하여 출력 C로의 Vo의 전송을 중개한다. P채널 디플리션 모드 및 N채널 디플리션 모드 FET들의 그룹은 V1출력을 제어하기 위하여 출력 C로 V1의 전송을 중개한다. P채널 인헨스먼트 모드 FET들의 그룹은 V2출력을 제어하기 위하여 출력C로 V2의 전송을 중개한다. FET의 이들 그룹들은 CGAND 회로를 위한 적절한 출력을 제어하고 발생시키기 위하여 입력을 식별하는 동작을 한다
도 118에 나타낸 바와 같이, Vo는 직렬로 접속된 N채널 인헨스먼트 모드 FET들 Q7,Q8을 거쳐 출력 C에 접속된다. 모든 입력들이 V2일 때 CGAND 회로의 출력은 Vo이다. 각 입력을 위한 하나의 대응하는 N채널 인헨스먼트 모드 FET가 있고 각 입력의 신호는 상응하는 FET의 게이트에 접속된다. 각 FET는 Vo 출력 회로 그룹의 다른 직렬 접속된 FET들과 결합하여 Vo 회로 응답을 중개한다. FET들은 모든 FET들이출력C로 전송되기 위한 Vo에서의 신호가 순서대로 도전하도록 직렬로 접속된다. 모든 FET들을 위한 VGSon은 순서대로 출력C로 전송되기 위한 Vo에서의 신호를 위해 입력A 와 B 모두가 V2에 있어야만 하도록 3.25V(3.25V의 절대 게이트 문턱 전압을 산출하는 것) 이다. 이것은 입력 A 또는 B가 2일 때 출력 C를 위한 진리표 값에 대응한다. 입력A와 B 중 하나가 논리 레벨 2 이하일 때, Vo에서의 어느 신호도 출력 C로 전송되지 않는다.
V1은 두 셋트의 교차하는 회로 구조들에 의해 출력C로 중개된다. 제1 회로 구조는 -1.75V의 게이트 문턱들 VGSoff(0.75V의 절대 문턱 전압을 산출하는 것)와 직렬로 접속된 N 채널 디플리션 모드 FET들 Q3,Q4의 그룹이다. 제2 회로 구조는 +1.75V의 게이트 문턱 VGSoff(4.25V의 절대 게이트 문턱 전압을 산출하는 것)와 병렬로 접속된 P 채널 디플리션 모드 FET들 Q5,Q6의 그룹이다. 그 두 개의 회로 구조들은 제1 직렬 회로 구조로부터 출력은 출력C에 도달하기 전에 제2 병렬 회로 구조를 통과 하여야 하도록 서로 직렬로 접속된다. 두 회로 구조들의 FET들 중 하나는 입력A에 접속된 게이트이다. 두 회로 구조들의 FET들 중 하나는 입력B에 접속된 게이트이다.
N 채널 디플리션 모드 FET들 Q3,Q4을 갖는 제1 회로 구조는 입력A 또는 B가 논리 레벨0(또는 논리 레벨1 아래)일 때 출력 C로의 V1의 전송을 방지하도록 동작한다. FET들 Q3,Q4는 직렬로 접속되기 때문에, 제1 회로 구조의 FET들 중 어느 하나의 것 상에서 논리 레벨0의 임의 입력은 출력 C로의 V1의 전송을 막는다. 단지 입력들 A와 B가 둘다 논리 레벨1 또는 그 위에 있을 때, 제1 회로 구조의 FET들 Q3,Q4은 V1을 제2 회로 구조로 도전할 것이다.
P 채널 디플리션 모드 FET들 Q5,Q6을 갖는 제2 회로 구조는 입력A 또는 B가 논리 레벨 1 또는 그 이하 일 때 출력 C로의 V1의 전송을 허용한다. FET들은 병렬로 접속되기 때문에, 임의 입력(A, B, .... n)으로부터 논리 레벨 1 또는 그 이하의 입력은 제1 N채널 디플리션 모드 회로 구조로부터 출력C로의 V1의 전송을 허용한다.
제2 회로 구조는 1.75V의 게이트 문턱들 VGSoff(4.25V의 절대 게이트 문턱 전압을 산출하는 것)와 병렬로 접속된 P채널 디플리션 모드 FET들 Q5,Q6의 그룹을 갖는다. 입력A 또는 입력B가 논리 레벨1 또는 그 이하이면, 제2 회로 구조의 최소한 하나의 FET는 제1 회로 구조로부터의 출력이 출력C로 전송되도록한 도전 모드로 위치될 것이다. 입력A 및 입력B 모두가 논리 2이면 제2회로 구조의 어느 FET도 도전 모드로 위치되지 않을 것이고 제1 회로 구조로부터 아무런 출력도 출력C로 전송되지 않는다. 이 방법으로, 논리 레벨 2에서 입력들 A와 B 모두에 대한 출력 C로의 V1의 전송은 제2 회로 구조에 의해 방지된다. 논리 레벨 2에 있는 입력들 A와 B 모두에 대한 CGAND 회로용 회로 응답은 Vo와 연관된 직렬 회로에 의해서 전달된다.
입력들 A 와 B가 둘다 논리 레벨 2일 때, V1과 접속된 제1 회로 구조는 V1을직렬 접속된 N채널 디플리션 모드 FET들 Q3,Q4의 끝으로 도전 시킬 것이다. 체크되지 않은체 남겨진다면, 회로가 둘다 2인 입력들 A와 B에 대해 단지 출력 C인 Vo를 가지고 응답해야 할 지라도, V1및 V2둘다가 출력 C로 전송되는 곳에서 이상 상황이 발생할 것이다. 둘 다 2인 입력들 A와 B에 대한 출력C로의 V1의 전송을 체크하기 위하여, 병렬 P채널 디플리션 모드 FET들 Q5,Q6의 제2 회로 구조는 제1 회로 구조에 직렬로 접속된다.
입력 A 또는 B가 모두 Vo일 때 CGAND 회로의 출력은 Vo이다. V2는 병렬로 접속된 P 채널 인헨스먼트 모드 FET들 Q1,Q2를 통해 출력 C로 접속된다. 그리고 단지 하나가 출력 C로 V2를 전송하기 위하여 그것의 게이트 입력에 의해 도전 모드로 위치되어야 한다. 각 입력에 대해 하나의 상응하는 P채널 인헨스먼트 모드 FET가 있고, 각 입력 신호는 상응하는 FET의 게이트에 접속된다. 모든 FET들용 VGSon은 출력C로 전송되기 위한 V2신호에 대해 순차적으로 입력들 A와 B가 Vo에 있어야만 하도록 -3.25V(1.75V의 절대 게이트 문턱 전압을 산출하는것)이다. 이것은 입력 A 또는 B가 논리 레벨 0일 때 출력 C를 위한 진리표 값과 대응한다. 입력 A와 B 모두가 논리 레벨 0 위에 있을 때, 어느 V2신호도 출력 C로 전송되지 않는다.
CGAND 회로는 임의 수의 입력들을 취급하도록 확장될 수 있다. 하나의 그러한 가능 한 제3의 입력은 도 118의 팬텀내에 나타낸 요구된 추가 회로와 함께 입력 n으로서 보여진다. 추가로 요구된 회로는 위의 입력들 A와 B의 그것과 같이 두 입력 CGAND 회로들을 위해 공개된 회로상에서 확장하여 CGAND 회로의 전체 회로에 합치한다.
CGAND 회로를 위해 요구된 각 추가 입력에 대해, 각 추가 FET는 CGAND 회로 부-구조들 각각을 위해 요구된다. Vo 출력을 중개하기 위하여, 추가 N채널 인헨스먼트 모드 FET가 Vo 출력을 중개하는 입력들 A 및 B에 상응하는 FET들로 직렬로 접속된다. V1출력을 중개하기 위하여, 하나의 추가 유사 FET가 제1 직렬 회로 구조 및 제2 병렬 회로 구조 둘 다를 위해 요구된다. 추가 N채널 디플리션 모드 FET는 제1 회로 구조의 다른 FET들과 직렬로 접속되고 추가 P채널 디플리션 모드 FET는 제2 회로 구조의 다른 FET들과 병렬로 접속된다. V2출력을 중개하기 위하여 V2에 있는 소스를 갖는 추가 P채널 인헨스먼트 모드 FET는 원래 병렬 접속된 FET들과 병렬로 접속되고 그것의 상응하는 입력과 접속된 그것의 게이트와 함께 출력 C로 접속된다. 더 많은 입력들의 추가에 대해서도, CGAND 회로의 응답 특성은 도120의 진리표에 의해 일반적으로 지시된 바와 같이 동일하게 유지한다.
CGAND 회로가 어떻게 한 자리 함수 회로들의 F210 베이스-1 상보기 회로(도95)에 비교되는지가 주목 되어야 한다. 입력B와 연관된 회로를 제거하는 것에 의해, CGAND 회로는 F210 베이스-1 상보기 회로가 된다. 또한, 회로의 직렬-병렬 특성이 주목되어야 한다. 출력C로 Vo를 전송하는 CGAND 회로의 부분은 직렬 상태로 있고, V2를 전송하는 부분은 병렬 상태로 있으며, V1을 전송하는 부분은 병렬 부분과 직렬인 직렬 부분을 갖는다. CGOR 회로들에 대해 CGAND 회로에는 유사성이있다. 두 회로 구성들(도 118 및 도 115)의 검사는 두 회로들의 다른 동작 특성들을 이끄는 구조상 차이점들을 보여준다.
아래의 표 19는 A와 B의 다른 입력들용 개별 트랜지스터들 Qn의 응답을 보여준다. 그 빈칸으로 남겨진 표의 목록은 입력이 그 트랜지스터 Qn을 제어하지 않는다는 것을 지시한다.
Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
A 0 on off on off
1 off on on off
2 off on off on
B 0 on off on off
1 off on on off
2 off on off on
비상보 논리 회로들은 SUS-LOC를 통해 성취될 수 있다. 현재 이용 가능한 스위치들이 동자하는 방법 때문에, 단일 단계 회로의 출력 전압은 비역 시퀀스에 대해 위에서 지시된 바와 같이 회로의 입력 전압의 반대 방향으로 움직여야 한다. 그러므로, MPF의 기본 단일 단계 함수는 이상 경로를 피하기 위해 상보 또는 변환된 출력을 만든다. 입력들의 역시퀀스 또는 상보가 아닌 출력을 갖는 논리 함수를 얻기 위하여, 베이스-1 상보기의 추가 또는 또다른 한 자리 함수가 필요하다. 이것은 함수의 입력의 역전 또는 상보가 아닌 논리 레벨들을 만들기 위해 최상의 MPF들을 갖는 경우이다.
SUS-LOC의 질은 기와는 독립적이며 스위치 동작으로 인해 일어난다. 그러한 스위치들이 백 바이어싱에 민감하지 않다면, 그러한 백 바이어싱을 방지하는 추가 OPF들은 제거될 수 있다.
부가하여, SUS-LOC 논리 회로의 원천 특성은 조합 회로들의 적절한 계획 및 설계가 최소 콤포넌트, 낮은 파워 요구, 및 보다 짧은 지연 시간을 보장하기 위하여 필요하다.
비상보 논리의 예는 도 127 및 128에 각각 나타낸 2진 NAND 및 AND 게이트들의 CMOS 구현들 사이의 차이점이다. AND 게이트는 실제로 추가된 인버터를 갖는 NAND 게이트이다.
비상보 또는 비변환 논리 함수를 형성하기 위하여, 단순히 프리(pre) 또는 포스트(post) 컨디셔너(conditioner)로서의 기본 논리 함수로 적절한 기(radix)의 또다른 OPF 또는 베이스-1 상보기를 더한다. 이것은 원하는 출력 시퀀스를 만들 것이다. 도 129 내지 도 131 그리고 도 132 내지 134에 각각 나타낸 GOR3및 GAND3는 이 포스트 컨디셔닝(post conditioning) 방법을 통해 구현된다. 이들 회로들에 있어서, 베이스-1 상보기는 기본 CGOR3및 CGAND3게이트들의 출력으로 더해진다.
추가 단계들
SUS-LOC 회로들 및 결과 회로로 추가 단계들을 더하는 공정은 SUS-LOC의 구성 및 설계내의 식견을 제공한다.
도 135는 두항의 3진 시그마(sigma) 게이트의 SUS-MOS의 구현을 보여준다. 상기 항 SUS-MOS는 전용 소스 전압을 갖는 원 웨이(one-way) FET들을 사용한 SUS-LOC의 실시예를 언급한다. SUS-LOC 내에서 사용된 것들과 같은 FET들은 각각 P채널 및 N 채널 FET들용의 보다 큰 포지티브 또는 네거티브 전압으로부터 그들의 소스를취한다.
도 136 내지 144는 각각 굵은선으로 나타낸 의도된 출력 경로를 갖는 시그마 게이트 및 입력 논리 레벨들의 9조합들 각각을 위한 점선들로 나타낸 이상 경로들을 보여준다. 또한, 도 136 내지 144는 팬텀 내에 선택되지 않은 입력 및 출력 위치들을 갖는 카르노프 그래프들을 보여준다. 부가적으로, 모든 이상 경로들은 표 18에 나타내었다.
SUS-MOS 시그마 이상 경로들
도면번호 입력A B 출력 선택 또는 원하는 경로 분기수(B#)에 대한 이상 경로
1 0 0 0 9 1,2,3,5,6
2 1 0 1 5 1,2,9
3 2 0 2 2 5,9
4 0 1 1 6 1,3,9
5 1 1 2 1 5,6,9
6 2 1 0 8 4
7 0 2 2 3 6,9
8 1 2 0 7 3,4
9 2 2 1 4 7,8
SUS-MOS 회로들은 FET의 소스 및 드레인 전극들이 그들 상에 위치된 전압들의 극성 또는 크기에 의해 결정된 것을 고려하기 때문에, 현재 이용가능한 FET들을 사용하여 구현된다면 원하지 않는 분기 도전(conduction)(또는 이상 경로)이 발생한다. P 채널 FET들에 대해 소스 전극은 좀 더 포지티브한 두 개의 전극들이고; 소스는 좀 더 네거티브하다.
그러므로, 출력 전압 또는 논리 레벨은 분기를 형성하기 위하여 사용된 FET들의 소스 및 드레인 전극들을 교환할 수 있다. SUS-MOS가 다중 값의 논리가 이루어지는 뛰어난 수단을 형성하는 반면, 전용 소스 FET들의 명백한 부재는 다른 방법으로 해결되어야 한다. SUS-LOC는 추가 단계들의 사용에 의해 아래에 지시된 바와 같이 그러한 방법을 제공한다. 현재 이용가능한 FET들이 SUS-MOS 설계에서 사용된다면, 소스/드레인 전극 교환이 발생할 때, 그 입력 레벨(들)은 선택되지 않는 분기가 이상 경로로의 빌미를 제공하고 이상 경로로 도전하는 것을 막기 위한 충분한 크기를 갖지 않을수 있다. 도 136은 이상 경로로서의 분기2를 보여주며 소스/드레인 교환을 설명하는 다음의 예에서 사용되어진다.
A=0, B=0의 입력 논리 레벨을 가지고, 선택된 분기는 도136에서 굵은선으로 나타낸 바와 같이 출력 터미널로 논리 0, Vo, 0V를 도전한다. 분기2는 또한 출력 터미널로 접속되기 때문에, 분기9에 의해 도전된 전압은 P 채널 인헨스먼트 모드 트랜지스터 QB의 드레인 상에 위치된다. 제로의 게이트 전압을 가지고, QB는 QA가 V2, 5V로의 QB의 소스를 연결하는 매우 큰 레지스터로 동작하기 때문에 도전하기 위하여 바이어스된다. QB는 그리고나서 출력 터미널로부터 QA로 Vo를 도전한다.
QA는 N 채널 디바이스이고 QB(Vo)에 의해 도전된 전압은 V2공급 전압 보다 좀 더 네거티브 하기 때문에, QA의 소스 전극은 QB로 접속된 전극이다. OV의 새로운 소스 전압을 가지고, 입력 또는 QA(A=0)의 게이트 전압은 V0(A=0)가 QB로부터의 Vo 소스 아래의 -1.75V가 아니므로 QA를 턴 오프 시키기 위하여 충분히 낮은 전압이 아니다. QA의 소스/드레인 교환을 가지고, 분기2는 V2를 출력 터미널로 V2를 도전한다. 도전하는 분기9 및 분기2를 가지고, 분기2 및 분기9의 FET들을 통한 V2로부터 Vo로의 매우 큰 전류의 흐름이 있다. 이 이상 경로는 또한 V2-V0/2의 에러성 출력 전압을 야기한다. 이 요구된 회로 응답은 가능하지 않다.
유사하게, 분기들3, 5, 그리고 6은 다음과 같이 이상 경로를 야기한다. A=0, B=0 입력을 가지고, 분기9는 출력 그리고 모든 분기들이(분기들 3, 5, 및 6을 포함하여) 출력과 함께 갖는 접속들로 Vo를 전송한다.
분기3에 대해, Vo 출력은 -1.75V의 게이트 문턱을 갖는 N 채널 디플리션 모드 FET QD의 드레인으로 전송된다. 그것이 N채널 FET이므로, 그것의 소스는 그것의 전극들(존재하는 조건들하의 소스 및 드레인으로 동작하는 전극들) 상에 위치된 보다 네거티브한 전압들로부터 취해진다. Vo는 V2보다 더 작기 때문에, QD를 위한 소스가 되고 B=0(V0)는 Vo 아래의 1.75V가 아니기 때문에 QD는 오픈되고 도전한다.
QC에 대해, QC(-3.25V의 게이트 문턱 전압을 갖는)의 P 채널 인헨스먼트 모드 FET의 입력은 V2를 QD로 도전하도록 QC를 오픈한다. QC 및 QD 모두가 A=0 및 B=0일 때 오픈하므로, 분기3의 V2 소스로부터 분기9의 Vo 소스로의 이상 경로가 있다.
분기5에 대해, Vo 출력은 -0.75V의 게이트 문턱 전압을 갖는 P 채널 인헨스먼트 모드 FET인 QG로 전송된다. QG는 P 채널 FET이므로, 그것은 그것의 비 입력/비게이트 전극들 상에 영향을 주는 보다 포지티브한 전압들로부터의 소스를 취한다. QG의 다른 측상의 전압은 V1(직접 도전 또는 QE 및/또는 QF에 의한 폐로 FET 조건의 고 저항)이므로, QG는 V1으로부터의 소스 전압을 취한다. B=0(Vo)는 V1아래의 -0.75V 이므로, QG는 A=0,B=0일 때 오픈(또는 개방)하고 Vo를 QF상으로 도전한다.
QF는 -1.75V의 게이트 문턱 전압을 갖는 N 채널 디플리션 모드 FET이다. 그것은 V1또는 Vo 중 더 작은 것, 이 경우는 Vo로부터 N 채널 FET로서의 소스를 위해 취한다. QF는 그것의 소스를 위해 Vo를 취하므로, A=0(Vo)의 입력은 Vo 이하의 1.75V가 아니다. 결과적으로, OF는 오픈하고 소스로부터 드레인으로 도전한다.
QE는 1.75V의 게이트 문턱 전압을 갖는 P 채널 디플리션 모드 FET이다. QE는 P 채널 FET이므로, V1과 Vo 중 더 큰 것 여기서는 V1을 그것의 소스로서 취한다. A=0(Vo)는 V1보다 더 큰 1.75V가 아니므로, QE는 오픈되고 소스로부터 드레인으로 V1을 도전 시킨다.
3개의 FET들(QE,QF,QG) 모두가 오픈되므로, 분기5용 전압 소스V1은 분기9(Vo)용 소스 전압이 또한 출력으로 전송되는 동일 시점에 출력으로 도전된다. 이상 경로는 분기2를 위해 설명된 것과 유사하게 고 전류 흐름 및 에러 출력 전압들과 함께 존재한다.
분기6에 대해, 유사한 상황이 A=0, B=0일 때 발생한다. QJ는 1.75V의 게이트 문턱 전압을 갖는 P 채널 디플리션 모드 FET이다. QJ는 P 채널 FET 이므로, 그것은 그것의 소스로서 비입력/비게이트 전극 중 보다 포지티브한 것을 취한다. QH와 QI는 매우 큰 레지스터들로 동작할 지라도, 분기6의 소스로서의 V1은 QJ 전극들 중 하나에 각인될 것이고, 분기9로부터의 Vo 출력은 다른 전극 상에 각인될 것이다. QJ는 그때 그것의 소스로서 V1과 V0중 좀 더 포지티브한 것 여기서는 V1을 취한다. QJ상에 B=0의 입력은 V1위의 1.75V가 아니고 QJ는 온이다. 그래서 Vo를 QI로 다시 도전시킨다.
QI는 -1.75V의 게이트 문턱을 갖는 N 채널 디플리션 모드 FET이다. V1은 그것의 비입력 전극들 중 하나에 각인되고 Vo(QJ를 통한)는 다른 전극상에 각인된다. QI는 N채널 FET이므로, 그것은 V1과 Vo 중 좀더 네거티브한 것 이경우는 Vo를 그것의 소스로서 취한다. QI 상에서 B=0의 입력은 Vo 아래의 1.75V가 아니므로, QI는 오픈되고 Vo를 QH상으로 전송한다.
QH는 0.75V의 게이트 문턱 전압을 갖는 P 채널 인헨스먼트 모드 FET이다. P 채널 FET는 V1과 Vo 중 더 포지티브한 것 여기서는 V1을 그것의 소스로서 취한다. A=0의 입력은 V1보다 더 작은 0.75V 이므로, QH는 분기9의 Vo 출력과 함께 동시에 출력상으로 V1을(QI 및 QJ를 통해) 전송한다. 이상 경로는 분기2를 위해 설명된 것과 유사하게 고 전류 흐름 및 에러 출력 전압들과 함께 존재한다.
위에 나타낸 바와 같이, 이상 경로들은 그들 소스로서 그들 전극들 상에 각각 좀더 네거티브하거나 또는 좀더 포지티브한 것을 취하기 위한 N 및 P 채널 FET들의 특성을 고려하지 않는 SUS-LOC 회로들에서 발생할 수 있다. 원웨이 FET들의 개발과 함께, SUS-LOC의 SUS-MOS 실시예는 SUS-LOC의 매우 유용한 그리고 이로운실시예인 것으로 믿어진다. 그러나 여기서 그런 전용 소스(또는 원 웨이) FET들의 명백한 비이용성은 SUS-LOC 회로내에서 사용된 트랜지스터들 또는 스위치들을 위해 만들어지는 그 수용을 요구한다. 도 138 내지 도144는 관련 카르노프 값은 물론 속하는 의도된 출력 및 이상 경로를 보여준다. 이들 도면들은 위 산출 과정이 산출 FET 도전성을 산출하는데 있어서 이들 회로 구조들에 적용될 수 있도록 충분히 자기 설명적이라고 믿어진다.
유사한 방법으로, 도 136 내지 도 144 및 표 18에서는 모든 9 분기들이 입력 논리 레벨들의 최소한 하나의 조합을 위한 이상 경로가 되었다는 것이 보여질 수 있다. 그 이상 경로들은 매우 높은 전류 흐름 및 부적절한 출력 논리 레벨을 야기하기 때문에 측정이 이상 경로가 발생하는 것을 막기 위하여 취해져야 한다. 그러한 이상 경로가 시그마(SIGMA) 회로내에서 방지될 수 있는 방법들 및 설계들은 모든 SUS-LOC 회로에서 적용 가능하다.
이상 경로가 발생하는 것을 방지하기 위하여, 추가 단일 단계 OPF 및/또는 트랜지스터 대치물이 각 분기의 각 트랜지스터의 적절한 턴 온 및 턴 오프를 보장하기 위하여 요구된다. 이것은 적절한 도전 트랜지스터의 게이트를 구동하는 그것의 출력과 함께, 두 트랜지스터 OPF를 가지고 분기 트랜지스터를 대치하는 것에 의해 행해질 수 있다.
대치되기 위한 분기 트랜지스터의 절대 문턱 전압은 그것이 도전하는 공급 전압에 대해 상대적이다. 절대 문턱 전압과 공급 또는 소스 전압 사이의 차이점은 절대 문턱 전압이 소스 전압 더하기 게이트 문턱 전압에 동일하게 됨에 따라 의문상태에 있는 그 FET의 게이트 문턱 전압 VGS(TH)이다. 상기 대치물의 부분으로서 사용된 OPF의 트랜지스터들 중 하나의 문턱 전압은 대치된 트랜지스터의 문턱의 절대 전압으로 셋트된다. OPF를 형성하는 다른 트랜지스터의 문턱은 대치된 트랜지스터의 상응하는 보충 문턱 전압이다. 트랜지스터를 도전하는 대치물의 문턱은 출력의 대칭을 유지하는데 있어서 도움을 주도록 낮아야만 한다.
5V의 Vr-1, 2.5V의 LSV(논리 단계 전압), 그리고 70%의 OP를 갖는 3진 논리 게이트들용 도전 트랜지스터 및 단일 단계 OPF로 구성된 대치물 셋트가 도145 내지 도152에 나타나 있고, 도면 번호는 표 17에 지시된 바와 같이 대치된 도전 트랜지스터와 관련 되어 진다.
채널 모드 문턱 도전 도면번호
N 디플리션 -1.75 V1 145
N 디플리션 -1.75 V2 146
N 디플리션 -4.25 V2 147
P 디플리션 +1.75 V1 148
P 디플리션 +1.75 V0 149
P 디플리션 +4.25 V0 150
N 인텐스먼트 +0.75 V1 151
N 인텐스먼트 +0.75 V0 요구되지 않음
N 인텐스먼트 +3.25 V0 요구되지 않음
P 인텐스먼트 -0.75 V1 152
P 인텐스먼트 -0.75 V2 요구되지 않음
P 인텐스먼트 -3.25 V2 요구되지 않음
대치물 셋트를 보여주는 도면들에서, 대치된 트랜지스터의 상대적인 문턱 전압은 대치되기 위한 트랜지스터의 절대 문턱 전압과 동등한 Vo 또는 Vr-1에 상대적인 전압으로 변환된다. 그렇게 문턱 전압을 선택하는 것에 의해, 그 회로의 응답 특성들(즉 FET들이 턴 온되고 오프되는 지점)이 보존된다. 예로서: 대치되기 위한 트랜지스터가 4.25V의 절대 전압과 동등한 +1.75V의 문턱 전압을 가지고 V1을 도전하는 P 채널 디플리션 모드이면, 그 때 대치 셋트 OPF 트랜지스터들 중 하나는 4.25V의 절대 전압과 동등한 상대적인 문턱 전압을 갖을 것이다. 그러한 대치 셋트가 도148에 나타나 있다.대치된 트랜지스터의 도전되기 위한 전압 및 재계산된 상대적인 문턱 전압은 145 내지 도152에 나타나 있고, 표 17에서 리스트 되어 진다. 대치될 필요가 없는 트랜지스터들 표 17의 도면 수의 행(column)내에 "요구되지 않음" 이란 단어들을 갖는다.
표22는 소스 전압(도전) 및 모드 타입에 따라 소트된(sorted) 표 17를 보여 준다.
채널 모드 문턱 도전 도면번호
P 디플리션 +4.25 V0 150
P 디플리션 +1.75 V0 149
P 디플리션 +1.75 V1 148
N 디플리션 -1.75 V1 145
N 디플리션 -1.75 V2 146
N 디플리션 -4.25 V2 147
N 인텐스먼트 +0.75 V1 151
P 인텐스먼트 -0.75 V1 152
N 인텐스먼트 +0.75 V0 요구되지 않음
N 인텐스먼트 +3.25 V0 요구되지 않음
P 인텐스먼트 -0.75 V2 요구되지 않음
P 인텐스먼트 -3.25 V2 요구되지 않음
그러한 대치(replacement)는 임의 기의 논리 함수의 분기들 내의 트랜지스터들을 위해 설계될 수 있고 제조될 수 있다는 것이 주목되어야 한다.
대치 셋트의 사용이 함수적이라는 것을 보여주기 위하여 도153은 도146에서 보여지고 표 18에서 리스트된 것 처럼 V2, 논리 2, 5V와 도전하고 -1.75V의 문턱 전압을 갖는 N 채널 디플리션 모드 트랜지스터용 대치 셋트를 가지고 도136내의 분기 2를 대치하는 것을 보여준다.
위의 예와 동일한 동일 입력 조건들 A=0, B=0을 사용하여, 분기 9는 다시 선택되고 출력 터미널로 Vo, 논리0, 0V를 도전한다. QB의 드레인은 상기 대치물QA(QAR)이 매우 큰 레지스터(resistor)로 동작하고 QB의 게이트 전압은 그것의 문턱 전압 아래에 있기 때문에 출력 터미널로 접속되고 도전한다. 온 상태의 QB를 가지고, 출력 전압(Vo)는 대치물QA의 드레인 상에 위치된다. 그러나, 위의 소스/드레인 교환 예와 다르게, 분기2를 통한 이상 경로가 없다.
입력A는 Vo, 논리 0, 0V의 전압을 QOPF1 및 QOPF2의 게이트들로 전송한다. Vo 입력은 QOPF1 및 QOPF2의 문턱 전압을 초과하고 V2를 상기 대치물 QA의 게이트로 도전 시킨다. QAR로의 V2입력이 V2아래의 0.75V(대치물 QA의 전극상에 존재하는)도 Vo 아래의 0.75V(QAR의 다른 전극 상에 존재하는)도 아니므로 QA는 오프 상태를 유지하고 도전하지 않는다. QAR은 P 타입의 FET이므로, 가장 높은 전압으로서의 V2소스는 FET QA에 대한 소스로서 제어한다. 오프 상태의 QA를 가지고, 분기2를 통한 아무런 이상 분기가 없다.
소스/드레인 교환(분기가 어떤 입력 대 출력 조건들 하에서 이상 경로가 되는것)을 경험한 각 트랜지스터를 그것의 상응하는 대치 셋트(표 18과 도 145 내지 152에서 나타내는 바와 같은)를 가지고 대치시키는 것은 그러한 이상 경로가 발생하지 않는 것을 보장한다. 도154a와 154b는 상응하는 대치물 셋트로 대치된 소스/드레인 교환을 경험한 모든 트랜지스터들을 갖는 2입력 3진 시그마 게이트를 보여준다. 그 결과는 이상 경로들 없는 함수적인 56 트랜지스터 2 입력 3진 시그마 게이트이다. 결과적으로, 다중 값을 갖는 시그마 회로는 3진 추가가 성취될 수 있는 수단을 제공한다.
콤포넌트 수의 감소는 항상 요구되기 때문에, 3진 시그마는 증대된 제조 및 회로 응답 효율성을 위한 콤포넌트 카운트를 감소 시키기 위하여 결합될 수 있는 공통의 요소들을 위해 검사된다.
제1 주목할만한 공통 요소들은 분기 2에서 사용된 OPF 같은 대치 셋트의 OPF들이다. 상기 분기2에서 사용된 OPF는 분기4에서 사용된 것과 동일한 것이며, 그리고 분기3에서 사용된 것은 분기4에서 사용된 다른 것과 동일한 것이다. 상기 문턱 전압들은 동일하다. 입력 A에 대해 두 개의 동일한 OPF들이 있으며, B 입력들을 위해 동일한 두 개의 OPF들이 있다. 분기2내의 입력A OPF의 출력은 분기4의 입력 A OPF의 출력과 동일하기 때문에, 단지 하나의 OPF는 양 분기들의 도전 트랜지스터들을 구동하기 위하여 요구되고 그 동일한 것은 입력B에 대해 참(true)를 홀드한다(hold). OPF들의 공통성은 그 분기들 중 여러개들로부터 보여질 수 있다. 입력 항마다 그 공통 OPF들중 단지 하나를 사용하고 그것의 출력을 상기 공통 OPF에 의해 구동된 적절한 트랜지스터들로 접속하는 것에 의해 보다 적은 OPF들이 요구된다. 분기 2, 3, 그리고 4의 입력A 및 입력 B OPF들용 공통 OPF들은 도155a 및 155b에 나타내었다.
도 157a 및 157b는 분기들 5, 6, 7, 및 8의 공통 OPF들이 결합된 후의 시그마 게이트를 보여준다. 도158은 분기들 5, 6, 및 9의 공통 OPF들이 결합된 후의 시그마 게이트를 보여준다.
도 158에 나타낸 회로의 심사시, A 또는 B 입력에 의해 구동된 공통 OPF들의 무턱 전압들에 대해 대칭성이 있다는 것을 볼 수 있다. A1 및 A4 신호를 산출하는 문턱 전압들은 A2 및 A3 신호들을 산출하는 문턱 전압들이 있음에 따라 명백히 서로 호혜적이다. 이 동일 패턴은 또한 B 입력의 공통 OPF들의 문턱 전압내에서 보여질 수 있다. 이 명백한 대칭성 때문에, 논리 0,....r-1의 A(B) 입력 값들 및 각 입력 값용 4개 OPF들의 각각의 출력값을 보여주는 표은 존재할 수 있는 어떤 패턴을 찾는데 있어 도움을 주도록 만들어진다. 이 표는 표 23으로 나타내었다.
입력A(B) 출력A1(B1) 출력A2(B2) 출력A3(B3) 출력A4(B4)
0 2 2 2 2
1 2 0 2 0
2 0 0 0 0
4 OPF 출력 시퀀스들의 심사는 A1(B1) 및 A3(B3) 출력 시퀀스들이 동일하고, 그리고 A2(B2) 및 A4(B4) 출력 시퀀스들이 또한 동일하다는 것을 지시한다. A1(B1) 및 A3(B3) 출력 시퀀스들은 입력 시퀀스들 0 1 2에 대해 2 2 0이고, 이것은 3진 한 자리 함수 F2203의 출력 시퀀스를 매치(match) 시킨다. A2(B2) 및 A4(B4) 출력 시퀀스들은 0 1 2의 입력 시퀀스들에 대해 2 0 0이고, 그리고 이것은 3진 한자리 함수 F2003의 출력 시퀀스를 매치 시킨다.
A1(B1) 및 A3(B3) 출력 시퀀스들은 F2203의 출력 시퀀스와 매치하기 때문에,A1(B1) 및 A3(B3) 신호들을 산출하는 OPF들은 도 158에서 A1(b1) 및 A3(B3)으로 라벨된(labeled) 모든 트랜지스터들로 접속된 A/220 및 B/220 신호들을 산출하기 위하여 단일 F2203로 대치될 수 있다. 유사하게, A2(B2) 및 A4(B4) 신호들을 산출하는 두 개의 OPF들은 도158에서 A2(B2) 및 A4(B4)로 라벨된 모든 트랜지스터들로 접속된 A/200 및 B/200 신호들을 산출하기 위하여 단일 F2003로 대치될 수 있다. 도 159는 F2203및 F2003OPF들로 각각 대치된 A1(B1) 및 A3(B3)은 물론 A2(B2) 및 A4(B4)를 갖는 시그마 회로를 보여준다. 그리고 트랜지스터들은 지금 번호화 된다. 결과적으로, 각 입력은 기껏해야 단지 두 개의 OPF들, F200 및 F220을 필요로 한다. 도 159의 시그마 회로에는 모두 인헨스먼트 모드인 32 FET들이 있다.
시그마 회로를 구성하는데 있어서, 약간의 추가적인 최적화가 가능하다. 그것들은 출력 구동기 의 FET들이 OPF들용 대치물로서 사용되는 것을 허용하는 재배열, A 및 B 입력들용 OPF들 중 하나 또는 모두를 제거하기 위하여 몇 몇 문턱 전압들을 변화시키는 것과 같은 감소 수단, 상기 OPF들을 보다 낮은 다이내믹 파워 소모를 갖는 또 다른 OPF로 대치하거나 또는 단순히 회로의 다이내믹 파워 요구 및 콤포넌트 카운트를 감소 시키는 방법을 포함한다.
분기 9의 트랜지스터들 Q23 및 Q24는 단지 A 및 B 입력 논리 레벨들 모두가 0이고 그들의 게이트를 구동하는 OPF들의 출력 논리 레벨이 논리 2일 때 턴온 된다. 그러므로, 이들 두 트랜지스터들의 문턱 전압들은 분기 9가 턴 온 또는 오프 될 때 다이내믹 파워 요구를 감소시키기 위하여 +3.25 V로 증가될 수 있다. 유사하게, 분기2의 Q5(A/220 신호에 의해 구동된) 및 분기3의 Q8(B/220 신호에 의해 구동된)는 단지 A/220 또는 B/220 신호가 논리 레벨 0일 때 턴 온 된다. 그러므로, Q5 및 Q7의 문턱 전압들의 크기는 -3.25 V로 증가될 수 있고 또한 분기 2 또는 3이 턴 온 또는 오프될 때 다이내믹 파워 요구를 감소 시킨다. 이런 동일한 상황은 분기들 7 및 8의 Q18 및 Q22를 가지고 보여진다. 이들 문턱 전압들은 또한 +3.25V(도160) 까지 증가될 수 있다.
분기들 2 및 3의 트랜지스터들 Q6 및 Q7은 각각 입력들 B 및 A에 의해 직접 구동되고 단지 그 연관된 입력이 V2를 도전하기 위하여 논리 레벨 0일 때 턴 온된다. A/200 및 B/200 신호들을 산출하는 OPF들의 출력은 단지 입력 논리 레벨들이 0일 때 논리 레벨 2 또는 V2이고, 그 분기의 다른 트랜지스터로 V2를 제공하기 위하여 이들 분기 트랜지스터들을 대신하여 사용될 수 있다. 이것을 수행하기 위하여, 분기2의 Q5 및 Q6는 B 입력에 의해 직접 구동된 트랜지스터가 V2로부터의 일련의 트랜지스터들 중 첫 번째이고 동일하게 분기3의 Q7은 A 입력에 의해 직접 구동되고 V2(도 161)로부터의 일련의 트랜지스터들내의 첫 번째 이도록 재배열 될 필요가 있다. 입력 A 및 B에 의해 직접 구동되는 분기들 2 및 3의 트랜지스터들과 유사하게 , 분기 7 및 8의 Q19 및 Q20은 입력들 A 및 B에 의해 직접 구동된다. Q19 및 Q20 각각은 입력들이 논리 레벨 2이고 Vo를 도전할 때 단지 턴 온되고 +3.25V의 문턱을 갖는다. A/220 및 B/220 신호를 산출하는 OPF들의 출력은 단지 입력 논리 레벨들이 2일 때 논리 레벨 0, Vo이기 때문에, 이들 출력들은 분기들 내에서 다른 트랜지스터들로 Vo를 제공하기 위하여 Q19 및 Q20 대신에 사용될 수 있다. 분기8은 Q20이 분기8내에서 Q19로서 Vo로부터의 시리즈(series)내에서 첫 번째가 되도록 재배열을 요구한다. 이들은 또한 도 161에 나타내었다.
전체 회로의 출력은 그 출력을 구동하는 트랜지스터들의 게이트들로 접속되기 때문에 원하지 않은 발진 및 노이즈 민감도의 가능성이 도 161에 나타낸 회로내에서 증가된다. 또한, OPF의 출력이 분기 트랜지스터들 대신에 사용되기 때문에, 그때 OPF의 트랜지스터의 싸이즈는 훨씬 더 큰 출력을 공급하기 위하여 더 커진다.
다른 회로들
추가 논리 함수 회로들은 SUS-LOC를 통해 성취될 수 있다. 등화 발생기(EQr)는 그의 입력 터미널들에 있는 상기 논리 레벨들이 0보다 크고 같을 때 0(제로) 이외의 출력을 생성한다. 2 자리 3진의 설계, 심볼 및 카르노프 그래프는 도 162 부터 도 164에1 도시되어 있다. 2 자리 EQ3는 2 복합 분기들의 추가와 함께 2 베이스-1 상보기와 포스트 컨디션닝(post-conditioning) 베이스-1 상보기를 갖거나 단순히 상보된 출력 베이스-1을 갖는 도 10과 같이 나타낸 CEQ3를 갖는다. 상기 복합 분기들 중 하나는 다른 복합 분기를 만드는 Q16과 Q14와 함께 Q9 와 Q11로 구성된다. 이들 추가 분기들은 하나의 입력이 r-1 논리 레벨로 표현되고 다른 입력이 r-1보다 적은 논리 레벨로 표현될 때 0(제로)의 적당한 출력 논리 레벨을 발진한다. 3진 2 자리(EQ)의 경우, 그것은 A=2 및 B=1의 입력이 되고 바이스 베사(vice versa)가 된다. 만약 입력이 0의 논리 레벨이면, Q1 그리고/또는 Q2는 상기 2 추가 복합 분기들 중의 하나에 평행하게 처리할 것이다.
상기 EQ3의 확장은 서로 배타적인 이점을 갖는 2 방법 중 하나에 의해 성취된다. 첫 번째 방법은 팬턴 컴포넌트들과 함께 도 162에 도시되었다. 두 번째 방법은 다음의 조합적 논리 서술에 논의되고 나타내 진다.
MPF의 람다(Lamda) nn 시리즈들은 양-레벨 출력을 생성한다. 각 람다 nn 게이트는 기(radix)가 2 이상일 때 2 논리 레벨들의 몇몇 조합 가능한 것들 중 하나인 양-레벨 출력을 생성한다. 람다 nn을 위한 넘버링(numbering) 방법의 확장 및 기본 심볼은 도 165에 나타내었다.
기본적인 관련은 도 166부터 도 168까지에 나타낸 람다 01, 구성, 심볼 및 카르노프 그래프이다. 도 168의 상기 카르노프 그래프에 의해 나타낸 바와 같이, 상기 람다 01은 모든 입력이 논리 레벨 0으로 표현되거나 그 밖에 출력 레벨이 0일 때 하나의 출력 논리 레벨을 생성한다.
다음의 함수들은 특별하게 이름지어지지 않았지만 다중-값 함수 논리를 조작하여 유용한 목적을 제공하는 것들이다.
함수 #15,3093, 이 MPF는 잘 알려진 2진 함수에 상응하지 않음으로 이름이 없다. 그것은 도 169부터 171에 도시되어 있다. 이 게이트는 데이터 제어 게이트로써 유용하고 그의 사용은 다음의 조합 논리 서술에서 나타내고 논의 된다. #15,3093게이트의 출력은 입력 B가 0보다 큰 동안 입력 A의 베이스 -1 콤포넌트이다. 상기 입력 B가 논리 1 또는 2일 때, 상기 출력은 논리 0이다. 이는 도 171의 카르노프그래프에 도시되어 있다.
함수 #19,5423, 이 MPF는 현재 이름이 없고 도 172부터 도 174에 도시 되었다. 이 게이트는 데이터 제어 게이트로써 유용하다. 상기 #19,5423게이트의 출력은 상기 입력 B가 0 이상인 동안 상기 입력 A의 베이스 -1 콤포넌트이다. 상기 입력 B가 0일 때, 상기 출력은 논리 2이다. 이는 도 174의 카르노프 그래프에 도시되어 있다.
함수 #1403, 상기 #19,5423의 출력에 베이스-1 상보기를 추가하여 #1403게이트가 형성된다. 상기 #1403게이트는 도 175부터 도 177에 도시된다. 이는 래치부와 저항부에서 더 상세하게 서술된다. 상기 #1403게이트의 출력은 상기 입력 B가 0 이상인 동안 입력 A를 나타낸다. 상기 입력 B가 0일 때, 상기 출력은 논리 0이다. 이는 도 177의 카르노프 그래프에 도시되어 있다.
함수 #19,6773, 이 MPF는 도 178 내지 도 180에 도시되어 있다. 또한, 이 게이트는 데이터 제어 게이트로써 유용하다. 다음의 조합적 논리 서술을 참고하여라. 상기 #19,6773게이트의 출력은 상기 입력 B가 논리 2인 동안 상기 입력 A의 상기 베이스-1 콘포넌트이다. 상기 입력 B가 논리 0 또는 1일 때, 그 출력은 논리 2이다. 이는 도 180의 카르노프 그래프에 도시되어 있다.
조합적 논리
다음 서술은 약간의 5진(radix 5) 및 2진 기준을 갖는 상기 3진 논리 시스템의 함수들에 관한 기본이다. 또한, 표현된 서술과 회로들의 대부분은 CMOS에 통상의 지식을 가진들에 의해 이해된 형태이거나 2진 논리를 합성하기 위해 사용된 다른 회로 구성들이다. 따라서, 차후 증진이 가능하고 예측할 수 있다.
"조합적 논리"는 입력의 논리 상태에 근거한(메모리 소자의 사용을 제외한) 요구된 출력을 성취하기 위해 요구된 바와 같이 선택된 OFF 그리고/또는 MPF 논리 함수들의 사용을 의미한다. 일반적으로, 상기 논리 함수들은 동일 기이다. 사전에, 혼합된 기 전기 회로도는 가능하지만, 보다 정교하지 못하다. 하나의 논리 함수, 출력 그리고/또는 입력 논리 상태 이상이 조합적 논리를 통해 요구되고 성취된다.
디지털 시스템들에서 사용되어진 논리의 공통 블록들의 대부분은 "n중 하나를 선택하는 선택기"(이하, "n의 1 선택기" 라함)를 형성하는 조합적 논리 회로들을 사용한다. 상기 공통 논리 회로들은, 멀티플렉서(multiplexer)들, 디멀티플렉서(demultiplexer)들 및 어드레스 디코더(address decoder)들을 포함한다. 다른 조합적 논리 회로들은 구적 입력(quadrature input)을 디코딩하기 위해 사용된 것들과 같은 입력 또는 출력 조절기들을 포함한다. 추가적으로, r+1 상태 출력 구동기들(2진 논리의 우세 때문에, 현재 3-상태 구동기에 따른 것들)은 조합적 논리 회로가 되도록 요구되어 진다. 또한, 조합적 논리 회로들은 순차적이고 규칙적인 논리(메모리 소자들을 포함)를 구비한 더 복잡한 논리 함수들을 위해 요구되어 진다. 메모리 소자의 사용은 "순차적" 또는 "규칙적인 순차적" 논리로 정의 된다.
몇몇의 조합적 논리 회로들은 상기 언급된 1 자리 및 다중 자리 함수에 나타낸 논리 함수들을 사용한다. 여기에 서술된 상기 조합적 회로들은 단지 가능한 조합으로 해석될 필요는 없다. 임의이 기의 어떤 논리 함수를 설계하고 만들기 위한 능력으로도 수십억의 조합적 논리 회로들이 가능하다.
SUS-LOC는 n 출력들 중 하나를 선택하는 선택기들로 동작하는 회로들의 창작을 허용한다. 상기 n의 1 선택기는 멀티플렉서, 디멀티플렉서 SRAM 및 DRAM 메모리의 필수 부분이고 CPU 분야의 "명령 디코더/시퀀서(instruction decoder/sequencer)"로 알려졌기 때문에, 상기 n의 1 선택기는 아마도 가장 많이 사용된 조합된 논리 회로이다. 가상의 편재인 상기 n의 1 선택기는 이후에 셋팅된다.
r 가능성 이상의 1을 선택하는 n의 1 선택기는 출력당 일 MPF를 갖고 OPF이 어드레스 입력의 자리 당 r 가능한 논리 레벨들을 생산하기에 충분하다. 2진 도구들은 입력 자리 당 2개의 인버터들을 사용한다. 첫 번째 인버터는 입력 버퍼와 입력을 위한 "다음 상태 발생기(next state generator)"와 같은 동작을 한다. 상기 첫 번째 인버터에 의해 구동되는 두 번째 인버터는 상기 입력 버퍼를 위한 "다음 상태 발생기"와 같은 동작을 한다. 이 구성은 회로의 로딩 효과(loading effects)를 줄이기 위해 상기 입력을 완충시키고 2진 입력의 두 논리 상태들을 생성한다.
2 이상의 기를 위한 아날로그 회로는 동일 구성을 따를 수 있다. r-값 1 자리 함수는 입력 버퍼와 r-값 "다음 상태 발생기" 또는 어드레스 입력 자리 당 r 가능한 논리 레벨들을 생성하기 위한 "이전 상태 발생기들"로 동작한다. 2진 논리 시스템에서, 상기 베이스-1 상보, 상기 다음 상태 및 상기 이전 상태는 같다(논리 1의 1의 보수는 논리 0이고, 논리 1의 다음 상태는 논리 1이며, 논리 1의 이전 상태는 논리 0이다).
8 선택기의 3 자리 2진수 1은 도 181에 도시되었고, 2 자리 3진 어드레스 디코더 또는 동일 구성을 사용한 9의 1 선택기는 도 182에 도시되었다. 도 181과 도 182의 회로들을 위한 진리표는 각각 표 24 그리고 표 25 에 나타내었다.
입력 출력(논리 1일 때)
B0 B1 B2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 1 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
1 1 0 0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
입력 출력(논리 1일 때)
T0 T1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
0 0 0 2 1 2 2 2 1 2 1
1 0 1 0 2 2 2 2 1 1 2
2 0 2 1 0 2 2 2 2 1 1
0 1 1 2 1 0 2 1 2 2 2
1 1 1 1 2 1 0 2 2 2 2
2 1 2 1 1 2 1 0 2 2 2
0 2 2 2 2 1 1 1 0 2 1
1 2 2 2 2 2 1 2 1 0 2
2 2 2 2 2 2 1 1 2 1 0
9 선택기의 3진 1을 위해 요구된 보수의 수를 줄이기 위해 상기 GOR3게이트는 람다 01 게이트로 교체될 수 있다. 그러나, 논리 레벨 0 및 1은 오로지 요구된 출력 논리 레벨이 되어야 한다. 람다 01의 출력은 선택되지 않음을 나타내기 위한논리 0과 선택을 나타내기 위한 논리 1이다. 만약 람다 01 게이트가 사용되어 지면, 상기 MPF들을 위한 트랜지스터 수의 감소는 50%이다.
또한, SUS-LOC은 배타적인 등화 함수들을 갖는 회로를 제공한다. 논리적 함수는 그의 모든 입력들이 같은 논리 레벨로 표현될 때 0의 출력 레벨을 생성하고 그의 입력이 동등하지 않을 때 0이 아닌 논리 레벨을 생성한다. 기 r의 모든 논리 시스템은 2진 "배타적 OR 게이트(XOR)"에 아날로그 함수를 포함한다.
또한, 등화 "일반화된 OR" 의 배타적 회로들은 SUS-LOC를 통해 이용 가능하다. 상기 기가 2 이상일 때, 2진 XOR의 아날로그 함수는 배타적인 등화 일반화된 OR(XGOR)이다. 또한, "배타적인 등화 일반화된 AND(XGAND)" XGOR의 역함수와 배타적 등화인 몇몇 다른 함수는 기가 2 이상일 때 가능하다. 상기 XGOR3카르노프 그래프는 표 22에 나타내었다. 도 183 및 도 184는 각각 2진 배타적 OR 게이트와 카르노프 그래프를 나타내었다.
A
0 1 2
B 0 0 1 2
1 1 0 2
2 2 2 0
상기 2진 배타적 OR와 비슷한 조합적 구성으로 조합된 XGOR3는 도 185에 도시되었다. 상기 기와 다른, 상기 두 회로 사이의 주요 차이점은 GAND3와 베이스-1 상보기(F2103) 대신에 EQ3와 F2003회로들을 사용하는 것이다. 그것은 함수가 "배타적인 등화"가 되고 다른 응답 특성을 갖기 때문이다. 도 186과 도 187은 각각 XGOR3의 심볼과 카르노프 그래프를 나나낸 것이다.
또한, 높은 임피던스 출력 상태(r+1 상태) 회로들은 SUS-LOC을 통해 사용 가능하다. 인에이블(enabled)될 때 r 다른 논리 레벨들 중의 하나를 갖는 출력 터미널을 나타낸 회로와 디스에이블(disabled)될 때 높은 임피던스 상태는 r+1 상태 구동기이다. 그러한 2진 소자들을 위한 현재의 이름이 "3-상태(tri-state)이다. 높은 임피던스 상태를 성취하기 위한 2가지 방법은 각각 외부 로드 저항을 요구하는 "오픈 콜렉터(open collector)" 및 "오픈 드레인(open drain)"으로 잘 알려져 있다. 그러나, 기가 2보다 클 때, r 다른 논리 레벨들 중의 하나를 위한 외부 저항 소자들의 사용이 상기 출력 로드에 더해진 것과 같이 완전히 활성화된 구동기가 제안된다.
3-상태 구동기와 같은 동일 구조 다음에, r+1 상태 구동기의 도구는 상기 데이터 인에이블/디스에이블" 논리 및 출력 구동기처럼 기 r의 어떤 싱글 상태(또는 2 상태의 최종 상태) OPF를 위한 GANDr, GORr및 기 r의 2 OPF를 요구한다. 상기 출력 구동기를 위해 선택된 OPF를 형성하는 트랜지스터들의 게이트들은 상기 GORr과 GANDr의 출력들에 연결된다. 상기 연결은 상기 GORr 및 GANDR로부터의 출력 논리 레벨들이 디스에이블될 때 상기 출력 구동기의 모든 FET들을 턴 OFF하는 것이다. 만약 2 상태 OPF가 상기 출력 구동기로 사용되어진다면, 단지 상기 두 번째 상태는 상기 MPF들에 의해 구동된다. 상기 첫 번째 상태는 상기 MPF들의 입력에 대한 데이터 통로에 위치된다.
본 발명에서, 신호를 명명하는 방법은 다음과 같다. 그 방법은 활성 논리 레벨의 숫자를 갖는 "인에이블"과 같은 신호 이름을 아래 쓰는 것이다. 만약 신호 가 논리 1일 때 상기 "인에이블"이 활성화 되면, 그 신호는 "인에이블1"라고 이름 붙여진다. 이 방법은 2 논리 레벨 이상이 사용 가능할 때 2진 논리(인에이블, 인에이블바, 인에이블* 과 같이)와 함께 사용되어진 것들이 충분하지 않는 것처럼 받아들여 진다. 또한, 상기 기가 2 이상일 때, 단일 입력은 "Read2-stand By1-Write0"로 이름 붙여진 3진 신호와 같은 다중 함수들을 제어하거나 그들로부터 선택하도록 하기 위해 사용될 수 있다.
SUS-LOC에 의해 실현된 3진 r+1 상태 구동 회로들의 예들은 4-상태 버퍼 및 4-상태 베이스-1 상보기를 구비한다. 상기 3진 r+1 상태 버퍼 및 베이스-1 상보기 변형들은 각각 도 188 및 도 189에 도시되었다. 0의 인에이블 레벨을 갖는 4-상태 버퍼의 진리표는 표 27에 나타내었다.
인에이블(EN) 데이타(data) 출력(output)
>0 X 고 임피던스
0 0 논리 0
0 1 논리 1
0 2 논리 2
X는 어떤 논리 레벨
r+1 상태 구동기에 대한 심볼은 그 출력 근처의 입력을 갖는 상기 출력 구동기로 선택된 OPF의 심볼이다. 상기 표 23에 일치한 0의 출력 인에이블 레벨을 갖는상기 3진 r+1 상태 버퍼을 위한 심볼은 도 190에 도시되었다.
상기 인에이블 레벨은 r 다른 논리 레벨들, 근접한 논리 레벨들의 임의의 그룹 또는 논리 레벨들의 특별한 세트 중 임의의 하나로 변화될 수 있다. 상기 인에이블 레벨 변화는 도 188 및 도 189에 이름 붙여진 OEL 1 자리 함수를 가변함에 의해 성취되고, 도 190에 도시된 출력을 인에이블 시키는 논리 레벨 라벨을 적당한 값 또는 값들로 변화시킴에 의해 상징적으로 표시된다.
도 188 및 도 189에 도시된 상기 GORr 및 GANDr 구조로 구성된 4-상태 구동기의 출력을 인에이블 시키기 위해 사용될 수 있는 상기 논리 레벨(들)과 도 188 및 도 189에서 이름 붙여진 OEL들을 위한 대체 OPF는 표 24에 도시되었다.
인에이블 레벨 OEL 교체
0 F022
1 F202
2 F220
0 & 1 F002
0 & 2 F020
1 & 2 F200
상기 기가 증가된 것 처림, r+1 상태 구동기를 인에이블 시키기 위해 사용될 수 있는 논리 레벨의 특별한 세트, 가능한 분리된 논리 레벨들의 수 또는 근접한 논리 레벨의 그룹도 또한 증가한다. 그것은 도 193에 도시된 5진 6-상태 베이스-1 상보기의 정밀 조사에 똑바로 나가게 된다.
신호 충돌(급격한 파워 변화를 포함)의 가능성 증가 때문에, 논리 레벨 천이 동안 같은 로드 구동으로부터 2 이상의 r+1상태 구동기들을 회피하기 위한 것을 고민해야 한다. 논리 레벨 천이 동안, 본질적으로 다른 소오스 전압(i.e V2그리고V0)은 회로에서 급격한 파워 변화를 야기하는 또 다른 것에 사용 가능하게 된다. 그러한 천이들은, 모든 중간 논리 레벨들을 포함한 천이와 같이, 논리 레벨 0부터 논리 레벨 1 까지 천이를 포함하도록 고려된다.
상기 진행 r+1 상태 구동기들이 작동하는 동안, 요구된 트랜지스터들의 수를 감소하는 것이 그들의 실용성을 강화한다. 4-상태 버퍼에서 사용된 구성 요소의 수를 줄이기 위한 한 방법은, 기본 MPF들에서 상기 베이스-1 상보기들과 상기 데이터 통로에서 상기 베이스-1 상보기들을 제거하기 위해 상기 GOR3및GAND3게이트들을 CGOR3및 CGAND3게이트들로 교체해야 한다. 이것은 상기 트랜지스터 총계 25%를 36에서 24로 줄인다.
상기 GOR3및GAND3게이트들에 대한 더 바람직한 교체는, 도 191에 나타낸 바와 같이, 3진 MPF들 #15,309 (도169-171) 및 #19,677 (도 178-180)이다. 상기 #15,309 및 #19,677 게이트들의 사용은 4-상태 버퍼 55%의 트랜지스터 총계를 36에서 16으로 감소시킨다.
완전한 활성 r+1 상태 출력을 진행시키는 바람직한 방법은 분기 당 하나의 추가 트랜지스터를 사용하는 것이다. 이 방법 사용은 도 192에 도시된 4 상태 베이스-1 상보기가 결과이고 상기 4 상태 베이스-1 상보기 66%의 트랜지스터 총계를 줄인다(24에서8로) (도 1889).
도 162의 상기 EQ3회로는 더 많은 입력을 제공하기 위해 확장된다. EQ3에 대한 입력들의 수를 확장하는 일반적인 방법은 CEQ3의 하나의 입력을 구동하기 위해 3 이상의 입력 CGOR3을 사용한다. CGOR3와 같이 동일 수의 입력들을 갖는 CGAND3의 출력은 CEQ3의 다른 입력을 구동한다. 이것은 각 게이트의 출력 논리 레벨을 나타내기 위해 카르노프 그래프와 함께 도 194에 도시되었다. 이 방법은 입력들의 수를 어떤 기의 EQ 게이트로 확장하기 위해 사용될 수 있다. 상기 3진 경우를 위해, 이것은 추가 입력 항과 기본 2 입력 게이트의 합당 8개 트랜지스터들을 요구한다.
기 변환
하나의 기에서 다른 것으로 디지털 값을 변환하는 2가지 방법은 이후에 세팅된다. 이들 두 방법은 "기 변환 ROM (RCROM)" 및 "듀애드(duad)" 게이트로 명명된다. 이전의 기 변환기들에 관련된 문제들로서, 어떤 방법도 입력 상태들을 허용하지 않고 출력 코드들을 빠뜨리는 것을 허용하지 않는다.
또한, 두 방법들은, 그들을 완전히 활성화하여, 논리 레벨 전압 변화를 통합할 수 있고 SUS-LOC 구조에 기초를 둔다 (i.e. 어떤 방법도 저항기들 또는 저항체를 사용할 수 없다).
상기 RCROM은 어떤 소정의 소오스 기로부터 어떤 목적 기까지 기 변환을 수행한다. 변환을 위해 요구된 시간은 대략적으로 4 Sr 게이트 시간들이다. 상기 듀애드(duad) 게이트는 평활한 파워이거나 상기 Sr의 루트(root)인 Sr부터 Dr까지 기 변환을 수행한다. 듀애드(duad) 게이트를 통한 변환은 하나의 Sr 게이트 시간으로 완성된다.
다른 기 변환 기법들은 SUS-LOC로 이행된다. 취할 수 있는 하나의 기법은 2 측면 스위치 출력들을 사용한 접혀진 멀티플렉서를 포함한다. 접혀진 멀티플렉서는 많은 수학적, 시간적 그리고 유별난 카운팅 시퀀스(sequence) 문제들이 해결된 기법으로 알려져 있다.
다른 기들의 2 논리 합성(synthesizing) 회로들 또는 시스템들은, 소오스 기(Sr)에서 목적 기(Dr)로의 변환이 필요하게 되어, 데이터를 교환하도록 요구된다. 하나의 기에서 다른 기로 값을 변환함에는 2가지 접근법이 있는데, 하드웨어(hardware)와 소프트웨어(software)이다(소프트웨어가 되도록 고려된 펌웨어(firmware)로).
2 기들의 변환에 대한 상기 프로그램에 입각하거나 소프트웨어적인 접근법은 변환을 수행하기 위해 더 큰 기를 갖는 컴퓨터를 요구한다. 예를들면, 그것은 3진(radix3) 컴퓨터가 5진(radix5) 신호들을 처리하거나 산출할 수 없는 사실 때문이다. 그러나, 5세대 컴퓨터는 3진 신호들은 처리하고 산출할 수 있다. 상기 기 변환의 프로그램에 입각한 방법은, 요구된 어떤 경우에서 유용할 수 있지만, 수행하기 위한 기계적 사이클들(cycles)을 요구하고 바람직한 Dr 논리 레벨 전압을 보증하지 못한다.
이전의 하드웨어적으로 실행된 기 변환기들은 전압 분주기들과 저항 사닥다리들(ladders)과 같은 저항체를 기초로한 아날로그 기법을 고용했다. 이들 변환기들이 그들 설계의 명세서내에 기능적인 반면, 상기 변환기들은 논리 레벨 전압 차, 코드 놓침, 허용되지 않은 상태 등의 문제들을 대처하지 못하고 비교적 높은파워를 요구하게 된다. 상기 높은 파워를 요구하고 대처 능력 때문에, 이들 기 변환기들은 두 다른 r-값 시스템들에 의해 요구되어진 다중 자리 변환들을 위해서는 적당하지 못하다.
상기 기 변환 ROM(RCROM)의 블록 다이어그램은 도 195에 도시되었고, 차동 구동기/레벨 가변기들인 열(row) 구동기들을 제외한 잘 알려진 2진 메모리와 비슷하다. 레벨 변화는 단지 상기 연루된 2 기들의 Vr-1전압들이 극단적으로 다를 때 요구된다. 여기 공개(disclosure)의 목적을 위해 2진 및 3진 Vr-1전압은 모두 5V이다.
상기 입력부는 2개의 n의 1 선택기(Sr)로 구성된다. 상기 Sr에서 Dr로 변환되기 위한 값은, 어드레스와 같이, RCROM의 입력, 즉 Sr 0-Sr n로 표현된다. 상기 어드레스는 열(R#, row)과 행(C#, column) 선택 신호들을 생성하기 위한 2개의 n의 1 선택기들에 의해 디코딩된다.
각 열 선택 신호 R0-Rn, 상기 차동 구동기/레벨 가변기의 입력에 연결된다. 상기 차동 구동기/레벨 가변기들을 사용함에는 두가지 이유가 있는데, 메모리 어레이(array)의 트랜지스터들을 구동하는 적당한 전압 레벨들을 보증하는 것과, 완전히 활성화된 소자들을 유지하는 것이다(i.e. 예비 충전 그리고/또는 플-업/플-다운 회로도가 필요하거나 사용되지 않는다).
각 행 선택 신호들(C0-Cn)은 상기 행 선택 통로 트랜지스터들(거의 0의 문턱전압 FET들)을 제어하는 버퍼 구동기/레벨 가변기에 연결된다.
상기 메모리 어레이는 열-행 교차점 당 하나의 FET로 구성된다. 열이 선택될 때, 상기 FET들에 관련된 행 라인들이 특별한 열과 행의 교차점을 위한 Dr 논리 레벨을 나타낸 전원 공급 전압에 연결되고, 상기 열에 연결된 모든 트랜지스터들은 턴 온(ON) 된다. 상기 행이 선택될 때, 해당 행의 상기 Dr 논리 레벨이 출력단에 연결되고, 상기 행에 연결된 모든 패스 트랜지스터들은 턴 온 된다.
도 196은 4비트(bit) 2진 어드레스 디코더를 나타내었다. 상기에 나타낸 바와 같이, 열 선택 신호들은 2개의 4의1 선택기에 의해 발진된다. 각 열 선택 신호(R0-Rn)는, 도 195에 도시된 바와 같이, 차동 구동기/레벨 가변기의 입력에 연결된다. 각 차동 구동기(Rxa 및 Rxb)의 출력들은, 상기 열이 선택될 때 턴 온 되어야하는 메모리 어레이(도 204)를 형성하는 FET들의 해당 게이트에 연결된다.
또한, 도 195에 도시한 바와 같이, 행 선택 신호들은 다른 4의 1 선택기에 의해 발생된다. 각 행 선택 신호들(C0-C3)은 버퍼/레벨 가변기(changer)의 입력에 연결된다. 각 버퍼의 출력은, 상기 기 3 출력의 각 요구된 자리을 위한 하나로, 3개의 패스 트랜지스터들에 연결된다 (도 204).
또한, 메모리 어레이들은 확실히 이해될 것이다. 도 199 내지 도 202는 2진에서 3진 메모리 어레이를 형성하기 위해 요구되어지는 FET들을 나타낸 것이다. 각 FET의 게이트의 숫자는 각각의 요구된 문턱전압이다. 도 203은 상기 메모리 어레이에서 상기 FET들을 표현하기 위해 사용된 심볼을 나타내었다. 상기 심볼 내의 숫자는 표현된 FET의 도면 번호이다. 도시한 바와 같이, 상기 심볼은 도 201의 -0.75V 문턱전압을 갖는 P 채널 인헨스먼트 모드 FET를 나나낸다.
상기 메모리 어레이는, 도 204에 도시한 바와 같이, 4 ×4 ×3 조직을 갖는 48개의 FET들로 구성된다. 이 조직은, 이 경우에서, 4열 ×4행을 나타내고 16인 상기 Sr 값의 규모에 기초한 것이다. 요구된 4 ×4 어레이의 수는 Sr 값의 규모를 넘거나 같은 필요한 상기 Dr의 요구된 자리 수에 기초한다. 3개의 제3열 터트가 요구되어진 경우, 3개의 제3열 터트(terts)는 16의 Sr 규모를 어드레싱하기에 충분한 27개의 논리 상태의 능력이 있다. 2개의 제3열 깃은 단지 9개의 논리 상태를 나타낼 수 있기 때문에 2개의 제 3열 터트는 불충분하다.
열(row)이 활성화될 때, 활성화된 열 구동기(Rxa 및 Rxb)에 연결된 모든 FET는, 다른 행 라인을 특별한 열과 행 조합을 위해 요구된 논리 레벨을 표현한 전원 공급 전압에 연결하는 각 FET와 함께 턴 온된다. 적당한 행의 선택으로, 3개의 선택된 행 라인들(각 자리를 위한 것)은 출력 터미널에 전도되는 것을 허용할 것이다.
출력 워드의 각 제3열 터트(또는 깃)을 위한 3개의 패스 트랜지스터의 게이트들은 4의 1 행 선택 디코더 및 구동기의 하나의 출력에 의해 제어된다. 이들 트랜지스터 각각은 다른 행 라인 하나를 각 출력 터미널 (T0, T1, T2) 중의 하나에 연결한다.
2진 값이 입력 터미널에 표현될 때, 상기 출력 값은, 표 29에 나타낸 바와 같이, 상기 입력 값의 3진 등가이다.
10진 2진 입력 3진 출력
B3 B2 B1 B0 T2 T1 T0
0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 1
2 0 0 1 0 0 0 2
3 0 0 1 1 0 1 0
4 0 1 0 0 0 1 1
5 0 1 0 1 0 1 2
6 0 1 1 0 0 2 0
7 0 1 1 1 0 2 1
8 1 0 0 0 0 2 2
9 1 0 0 1 1 0 0
10 1 0 1 0 1 0 1
11 1 0 1 1 1 0 2
12 1 1 0 0 1 1 0
13 1 1 0 1 1 1 1
14 1 1 1 0 1 1 2
15 1 1 1 1 1 2 0
3진 대 2진 변환기는 다음가 같이 달성될 수 있다. 도 205에 도시된 것은 3- 제3열 깃 3진 디코더이다. 도시한 바와 같이, 열 선택 신호들은 9의 1 선택기에 의해 발생된다. 각 열 선택 신호(R0-R8)는 도 206에 도시한 바와 같은 차동 구동기/레벨 가변기의 입력에 연결된다. 각 차동 구동기(Rxa, Rxb)의 출력은, 상기 열이 선택될 때 턴 온 되는 메모리 어레이를 형성하는(도 211a, 211b) FET들의 게이트에 연결된다.
또한, 도 205에 도시한 바와 같이, 행 선택 신호들은 3의 1 선택기에 의해 발생된다. 각 행 선택 신호(C0-C2)는 도 207에 도시된 바와 같은 버퍼/레벨 가변기의 입력에 연결된다. 각 버퍼의 출력은, 상기 기 2 출력(도 211b)의 요구된 자리를 위한 하나로, 5개의 패스 트랜지스터들에 연결된다.
3진 대 2진 메모리 어레이들은 다음과 같이 만들어질 수 있다. 도 208 및 도 209는 3진 대 2진 메모리 어레이를 형성하기 위해 요구된 FET들을 나타낸 것이다.각 FET의 게이트에 표시된 숫자는 요구된 문턱 전압(VGS(TH))이다.
도 210은 상기 메모리 어레이에서 FET를 표현하기 위해 사용된 심볼이다. 상기 심볼 내부의 숫자는 FET를 표현한 FET의 도면 번호이다. 도시한 바와 같이, 상기 심볼은 도 209의 -2.00V 문턱 전압을 갖는 P채널 인헨스먼트 모드 FET를 나타낸다. 상기 메모리 어레이는 도 211a 및 도 211b에 도시한 바와 같은 9 ×3 ×5 조직을 갖는 135개의 FET들로 구성된다. 이 조직은, 이 경우에서, 9열 ×3행을 나타내고 27인 상기 Sr 값의 규모에 기초한 것이다. 요구된 9 ×3 어레이의 수는 Sr 값의 규모를 넘거나 같은 필요한 상기 Dr의 요구된 자리 수에 기초한다. 이 경우, 27개의 다른 응답을 제공하기에 충분한, 25= 32 처럼, 5 비트가 요구된다.
열(row)이 활성화될 때, 활성화된 열 구동기(Rxa 및 Rxb)에 연결된 모든 FET는 턴 온 된다. 각 활성화된 FET는 행 라인을 특별한 열과 행의 조합을 위한 상기 Dr 논리 레벨을 나타내는 전원 공급 전압에 연결한다.
출력 워드의 각 비트를 위한 5개의 패스 트랜지스터의 게이트들은 행 선택 3의 1 디코더 및 구동기의 하나의 출력에 의해 제어된다. 이들 트랜지스터들은 행 라인 하나를 5개의 출력 터미널 (B0, B1, B2, B3, B4)중의 하나에 연결한다.
3진 값이 입력 터미널에 표현될 때, 상기 출력 값은, 표 30에 나타낸 바와 같이, 상기 입력 값의 2진 등가이다.
10진수 3진 입력 2진 출력
T2 T1 T0 B4 B3 B2 B1 B0
0 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 1
2 0 0 2 0 0 0 1 0
3 0 1 0 0 0 0 1 1
4 0 1 1 0 0 1 0 0
5 0 1 2 0 0 1 0 1
6 0 2 0 0 0 1 1 0
7 0 2 1 0 0 1 1 1
8 0 2 2 0 1 0 0 0
9 1 0 0 0 1 0 0 1
10 1 0 1 0 1 0 1 0
11 1 0 2 0 1 0 1 1
12 1 1 0 0 1 1 0 0
13 1 1 1 0 1 1 0 1
14 1 1 2 0 1 1 1 0
15 1 2 0 0 1 1 1 1
16 1 2 1 1 0 0 0 0
17 1 2 2 1 0 0 0 1
18 2 0 0 1 0 0 1 0
19 2 0 1 1 0 0 1 1
20 2 0 2 1 0 1 0 0
21 2 1 0 1 0 1 0 1
22 2 1 1 1 0 1 1 0
23 2 1 2 1 0 1 1 1
24 2 2 0 1 1 0 0 0
25 2 2 1 1 1 0 0 1
26 2 2 2 1 1 0 1 0
하나의 유리한 변경은 상기 열과 행 디코더들에 "인에이블(ENABLE)" 입력을 추가한 것이다. "선택 가능한" RCROM을 만드는 것에 더하여, 이는, 상기 RCROM이 인에이블되지 않을 때, r+1 상태 (3진 대 2진 경우를 위한 3-상태(tri-state))를 얻기 위해 상기 도시된 Dr 출력을 야기한다.
다른 변경은 다른 산출을 위해 사용될 상기 소오스 기 데이터 버스를 허용하는 입력 래치(latch)들을 추가하는 것을 포함한다. 또한, 출력 버퍼들 또는 구동기들이 추가된다. 이것이 출력 구동 용량을 증가시키는 반면, 상기 구동기들이 상기 r+1 상태 타입이 아니면 이는"인에이블" 변경의 r+1 상태 능력을 무너뜨린다. 만약r+1 상태 구동기들이 사용되면, 상기 "인에이블"은 열과 행 디코더가 아닌 상기 r+1 구동기들을 선택하기 위해 사용된다. 예비 충전 또는 바이어싱 회로도가 사용될 수 있다. 그것이 변환 속도를 증가시키고 메모리 어레이의 트랜지스터들을 배제시키는 반면, 이는 기동적인 파워 소비를 증가시킨다.
여기 개념들이 어떤 2 기들의 어떤 수에 확장 가능하기 때문에, 상기에 도시된 것과 다른 기들을 위한 RCROM의 설계 및 생산은, 지금, 본 발명의 SUS-LOC 회로 구조를 사용하여 달성될 수 있다.
또한, 기 변환은 듀애드(duad) 게이트들을 통해 달성될 수 있다. 상기 듀애드(duad) 게이트들은 평탄한 파워 또는 Dr의 루트인 Sr로부터 값을 변환한다. 상기 더 높은 기의 1 자리가 더 낮은 기의 다중 자리로부터 생성되거나, 상기 더 낮은 기의 다중 자리들이 더 높은 기의 1 자리로부터 생성된다. 예를 들면, 2 듀애드(duad) 8 게이트는 3 자리 2진 값으로부터 1 자리 8진값을 생성한다.
1 기로부터 다른 기로 변환함에 더하여, 기본 듀애드(duad) 게이트는 고유의 레벨 변환 능력을 갖는다. 비록 약간 제한되더라도, 많은 경우에서, 기본 듀애드 게이트의 레벨 변환 능력은 추가 레벨 변환 회로도를 배척함에 충분하다. 그러나, 기본 듀애드 게이트의 용량을 초과한 레벨 변화가 필요하면, 낮은 기를 갖는 게이트 쪽에 야기되어야 한다. 예를들면, 상기 레벨 변환기는 3 듀애드 9 게이트의 입력쪽과 9 듀애드 3 게이트의 출력쪽에 위치되어야 한다.
공개의 목적을 위해, 2개의 듀애드 게이트들은 여기에 셋팅되는데, 2진을 4진으로 변환하는 듀애드 게이트(2 듀애드 4)와 4진을 2진으로 변환하는 듀애드 게이트(4 듀애드 2)이다.상기 2진 시스템은 3V의 Vr-1를 갖고, 4진 시스템은 6V의 Vr-1를 사용한다. 상기 SUS-LOC를 사용하고 요구된 듀애드 게이트를 설계하기 위해 필요한 파라미터들은 표 31에 도시되었다.
논리 시스템 Vr-1 LSV OP V0 V1 V2 V3
2진 3 3 N/A 0 3
4진 6 2 60% 0 2 4 6
2 듀애드 4 게이트의 구성도는 도 212에 도시되었다. 도 213 및 도 214는 각각 심볼과 카르노프 그래프를 나타낸다. 상기 기본 2 듀애드 4 게이트의 4진 출력 레벨은 상기 입력 2진 값의 베이스-1 상보기이다. 상기 카르노프 그래프는 상기 SUS-LOC 구조에 정통하지 않는 사람들에게는 생소하고, 이는 1보다 큰 값을 포함한 0 과 1을 제외한 값을 갖는다. 상기 카르노프 그래프는 표 32에 도시되었다.
B A
0 1
0 3 3 2 2
3 3 2 2
1 1 1 0 0
1 1 0 0
두 카르노프 그래프들이 맞다. 그러나, 도 214에 도시된 그래프는 아주 간단함 때문에 선호된다.
Vr-1 전압들(표 31에 도시된) 사이의 차이 때문에, 레벨 변환이 필요하다. 기본 2 듀애드 4 게이트가 제한된 레벨 변환 능력을 갖고 요구된 전압 변화가 상기 기본 2 듀애드 4 게이트의 범위내에 있기 때문에, 추가 레벨 변환 회로도는 이 경우에 요구되지 않는다. 도시한 바와 같이, 팬텀(phantom)에 도시된 콤포넌트들 없이, 상기 2 듀애드 4 게이트는 기 변환기와 레벨 변환기와 같이 실행한다.
상기 기본 게이트의 용량을 초과한 레벨 변환이 필요하거나 포지티브(positive) 논리 레벨이 요구되어지면, 상기 베이스-1 상보기(도 212에서 팬텀 콤포넌트로 도시된)가 사용되어 져야한다. 상기 베이스-1 상보기들이 2진 입력의 레벨을 변화시키면 상기 트랜지스터들(Q1-Q8)은 재 계산되야 된다.
상기 2 듀애드 4 게이트 4진 출력 값이 입력 2진 값의 상기 베이스-1 상보기이다. 추가 레벨 변환이 요구되거나 단지 포지티브(+) 논리 출력이 요구될 때, 도 212에서 팬텀 콤포넌트로서 도시된 상기 베이스-1 상보기들은 사용되어 진다. 만약 상기 베이스-1 상보기들이 사용되어지면, 또한 그들이 레벨 변환기들이 되어짐이 제안되고, 요구되면 이것은 게이트 속도를 증가시킬 것이다.
포지티브(+) 및 보수 논리 출력들이 요구될 때, Dr 베이스-1 상보기(도시되지 않음)는 출력에 추가된다. 또한, 상기 기본 게이트의 용량을 초과하는 레벨 변환 및 두 논리 출력들이 요구되어지면, 도 212의 팬텀 콤포넌트들과 Dr 베이스-1 상보기는 요구되어진다.
상기 포지티브(+) 및 보수 이외의 논리 출력들을 위해, 상기 적당한 Dr OPF는 상기 기본 게이트의 출력에 추가된다. 256 가능한 4진 OPF들, 252이 유용하다(252는 불연속).
4 듀애드 2 게이트의 구성도는 각각 심볼과 카르노프 그래프를 각각 나타낸 도 216 및 도 217과 함께 도 215에 도시되었다. 다시, 상기 카르노프 그래프는 유별함을 나타낸다. 그 이유는 그것이 0 및 1이 아닌 값을 갖는 하나의 입력과 단지0과 1의 두 출력을 갖기 때문이다. 양자 택일(alternative)은 각 출력을 위한 2개의 카르노프 그래프이다.
Vr-1전압들(표 31에 도시된) 사이의 차이 때문에, 레벨 변환이 필요하다. 기본 4 듀애드 2 게이트가 제한된 레벨 변환 능력을 갖고 요구된 전압 변화가 상기 기본 4 듀애드 2 게이트의 범위내에 있기 때문에, 추가 레벨 변환 회로도는 이 경우에 요구되지 않는다. 도시한 바와 같이, 팬텀(phantom)에 도시된 콤포넌트들 없이, 상기 4 듀애드 2 게이트는 기 변환과 레벨 변환을 실행한다.
상기 기본 게이트의 용량을 초과한 레벨 변환이 필요하거나 포지티브(positive) 논리 레벨이 요구되어지면, 도 215에서 팬텀 콘포넌트로 되시된 상기 베이스-1 상보기들(인버터들)이 추가되고, 상기 트랜지스터들(Q1-Q8)은 재 계산된다.
상기 4 듀애드 2 게이트 2진 출력 값들이 입력 4진 값의 상기 베이스-1 상보기이다. 추가 레벨 변환이 요구되거나 단지 정(+) 논리 출력이 요구될 때, 도 215에서 팬텀 콤포넌트로 도시된 상기 베이스-1 상보기들은 사용되어 진다. 만약 상기 베이스-1 상보기들이 사용되어지면, 또한 그들이 레벨 변환기들이 되어짐이 제안되고, 요구되면 이것은 게이트 속도를 증가시킬 것이다.
포지티브(+) 및 보수 논리 출력들이 요구되고(되거나) 상기 기본 게이트의 용량을 초과하는 레벨 변환이 요구되어지면, Dr 베이스-1 상보기(도시되지 않음)는 출력에 추가된다. 또한, 팬텀에 도시된 도 215의 팬텀 콤포넌트들은 사용되어 진다.
래치들 및 저항기들(laches and registers)
래치들는 저항 뿐만아니라 연속적이고 규칙적인 연속 논리 회로를 형성하기 위해 사용되어진 메모리 소자들이다. 현재, 래치의 정의는 적당한 입력 신호에 의해 셋팅되고 리셋될 수 있는 쌍 안정 회로이다. 그러나, 래치의 기가 2 이상일 때, 래치들의 3 그룹은 가능하다. 상기 3 그룹은 상보 기능, 변환 기능(2진수로는 불가능) 및 원래(본성) 래치들이다. 각 그룹은 래치들의 2-레벨에서 r- 레벨 타입을 포함한다.
상기 래치들의 제 1 그룹은 상보 래치들이다. 상기 상보 래치들의 출력 논리 레벨은 상기 데이텀(datum) 입력 논리 레벨의 상기 베이스-1 상보기와 동등하다. 예를들면, 5진 상보 래치의 1차 출력은 상기 데이텀 입력의 4의 보수와 동등하다.
상기 제 2 그룹의 래치들은 변환 래치들이다. 이 래치 그룹은 상기 베이스-1 상보기도 상기 데이텀 논리 레벨의 동급도 아닌 출력 논리 레벨0을 생성한다. 3 그룹 중에 상기 그룹은 가장 좋은 2-레벨에서 r-레벨 래치 타입을 포함한다. 기 2 또는 일관된 2진수(r 상태들 중 2가 아닌)가 어떤 논리 구조로 상보될 때, 이 그룹은 가능성이 없다.
상기 제 3 그룹은 원래 래치들로 구성된다. 이 그룹의 모든 래치들은 이 회로에서 다른 포인트로부터 얻어진 출력을 갖는 상기 상보 및 변환 그룹으로부터 기본적으로 래치한다. 원래 래치의 출력 논리 레벨은 상기 데이텀 입력 논리 레벨과 동등하다.
단순 래치들
단순 r-값 래치는, 도 218에 도시한 바와 같이, 크로스 커플링 2 r-값 OPF들에 의해 형성된다. r-값 래치와 2진 래치 사이의 차이는 논리 레벨들의 수이다. 상기 래치는 강력하고 변환 래치가 될 수 있다. 상기 출력은 임력 데이터의 베이스-1 상보기도 원래 래치도 아니다.
도 218에서 TG로 명명된 요소들은 전송 게이트들이거나 거의 0V의 문턱전압을 갖는 FET들이고 래치의 피드백(peedback)통로 및 입력을 제어하기 위해 사용되어진다. 이들 스위치들 또는 전송 게이트들은 논리 레벨 0이 그들의 제어 입력들(φA, φB)에 위치될 때 그리고 0 이상의 논리 레벨이 그들의 콘트롤 입력에 위치될 때 OFF 된다.
도 218에서 FA 및 FB로 명명된 2개의 OPF는 상기 래치의 활성화 요소이다. 사용된 OPF의 특별한 쌍은 형성된 래치의 타입 및 그룹을 결정한다. r-레벨 이하의 래치들(특별한 고려를 요구한)을 제외하고, 상기 2개의 OPF는 r-값 버퍼를 형성할 것이다. 원래 그룹 래치는 양 방향 데이터 입출력 터미널을 갖는 FB로 명명된 OPF(도 219에 도시된 바와 같이)의 출력으로부터 상기 래치의 출력을 단순히 얻음에 의해 형성된다. 도 219에 도시된 원래 래치의 출력 논리 레벨은 입력 데이텀과 동등하다. 상기 상보 및 변환 래치들의 출력 논리 레벨은 입력 데이텀의 함수 FA이다.
3진 래치의 각 그룹 및 타입을 위한 상기 OPF 쌍은 표 33로부터 선택될 수 있고 기재된다. 다중 출력을 갖는 래치들은 도 220에 도시한 바와 같이 요구된 출력 논리 레벨을 생성하는 상기 OPF를 단순히 추가함에 의해 성취된다.
타 입
3-레벨 2-레벨
FA FB ILL* FA FB FA FB FA FB
본질 FB로부터 얻어진 출력, 변환,상보 0,1 F011 F011
0,2 F022 F022
1,2 F112 F112
상보 F210 F320 0,1 F100 F100
0,2 F200 F200
1,2 F221 F221
변환 F021 F032 0,1 F022 F011 F200 F100 F122 F001
F102 F102 0,2 F112 F002 F011 F022 F100 F200
F120 F201 1,2 F002 F122 F001 F122 F110 F211
F201 F120
*2-레벨 타입을 위한 입력논리 레벨*
r-값 상보 또는 변환 래치들을 표현하기 위한 기본 심볼은 도 221에 도시되었고 기 r의 데이터 래치를 표시하기 위해 DL로 명명되었다. 출력 터미널은 출력을 발진하기 위해 사용된 OPF를 표시하기 위해 Fnnn으로 명명되었다. 단순 출력으로, 이 명명(label)은 FA를 위해 사용된 상기 OPF를 표시한다. 만약 상기 래치가 상기 3진 상보 그룹의 것이면, F2103은 출력 터이널을 위한 라벨로 사용되어 진다.
다중 출력을 갖는 단순 래치를 표현한 상기 심볼이 도 222에 도시되었다. 도 223에 도시된 상기 심볼은 양 방향 데이터 터미널을 갖는 원래 래치 그룹을 표현한다.
만약 단순 래치가 전용 스트로브 회로를 갖으면, 2 위상 입력(φA, φB)이 도 224에 도시한 바와 같은 "STB"로 명명된 단순 입력으로 교체된다. 상기 STB 라벨 다음의 어두운 영역은 상기 스트로브 입력의 활성 논리 레벨을 표시하기 위해 사용된 자리이다.
클럭 위상 발진
래치를 동작시키기 위해 요구된 클럭 신호(φA, φB)를 발진하기 위한 몇몇 방법들이 있다. 가장 단순한 것이 도 225에 도시되었다. 도시된 OPF로, 상보 또는 변환 단순 래치가 스트로브 입력(Strobe0)이 논리 0에서 논리 1로 천이되는 동안 명확해진다.
이 동안, 상기 데이터 입력에 표현된 데이텀은 입력 데이텀의 Fnnn처럼 출력 터미널에서 이용 가능하다. 상기 데이터 입력에서 현재 데이텀은 스트로브 입력(Strobe0)이 논리 0에서 논리 1로 천이되는 동안 래치된다. 양 방향 데이터 터미널을 갖는 원래 래치의 출력은 단지 래치된 상태 동안(스트로브 입력이 활성화되지 않을 때) 사용 가능하다.
3진의 경우를 위한 논리 레벨의 쌍 또는 어떤 논리 레벨은 단순 래치를 동작시키기 위해 선택된다. 단순 래치를 활성화 시키기 위해 사용될 수 있는 논리 레벨의 수는 r-2와 동등하고 종속된 기이다. 도 225에 도시된 스트로브 회도도의 활성 논리 레벨을 변화시키기 위해서는, 도 225에 도시된 상기 스트로브 회로의 상기 OPF들이 요구된 동작 레벨을 제공하는 OPF들로 교체되어야 한다. 3진 게이스를 위해 응답된 논리 레벨과 OPF 교체는 표 34에 기재되었다.
레벨(for level) F022를 교체
0 F022
0 & 1 F002
1 F202
1 & 2 F200
2 F220
0 & 2 F020
r 논리 레벨의 어떤 것이 r-값 단순 래치를 동작시키기 위해 선택되어진 반면, 0 또는 r-1이 아닌 다른 논리 레벨이 r-값 래치를 동작시키기 위해 선택되어질 때 주의가 요망된다. 이것은 r-값 제어 신호가 논리 레벨 0에서 1보다 큰 논리 레벨로의 천이가 래치 동작에 영향을 미치는 모든 중간 논리 레벨들을 통해 통과한다는 사실 때문이다.
마스터-슬레이브 래치들
마스터-슬레이블 래치를 형성하기 위하여, 두 단순 래치들은 제 1 래치(마스터)의 출력을 제 2 래치(슬레이브)의 데이터 입력에 연결하고, 도 226에 도시된 바와 같이, 상기 슬레이브에서 제어 신호들(φA, φB)를 반대로 함에 의해 종속 접속된다.
상기 종속 접속 방법은 상기 마스터-슬레이브 래치가 그 레벨보다 낮은 스트로브 입력의 에지 (edge)에 응답되도록 한 것이다. 도 225(F0223및 F2003)의 스트로브 회로에 도시된 OPF들로, 상기 데이터 입력에서 현재 팬텀은 스트로브 입력이 논리 1에서 논리 0으로 천이되는 동안 마스터에 의해 래치되고, 상기 슬레이브는 상기 출력에서 유용한 마스터에 의해 래치된 상기 팬텀을 만드는 것을 투명하게 한다. 상기 스트로브 입력이 논리 1에서 논리 0으로 천이되는 동안, 상기 슬레이브는상기 마스터의 출력을 래치하고 마스터는 상기 슬레이브의 출력에 영향을 주기 않고 투명해 진다.
마스터-슬레이브 래치를 표현하기 위해 사용된 심볼은 도 227에 도시되었다. 클럭 입력 다음의 빗금친(또는 shade) 영역은 상기 래치를 동작시키기 위해 요구된 에지 서술자(descriptor)를 위해 반대로 된 자리이다. 상기 심볼은 안내, 추적 또는 동작을 위해 상용화된 에지의 특별한 쌍을 지시하는 하나 이상의 화살표들로 분리된 2개 이상의 논리 레벨들을 갖는 상기 클럭 입력 라벨(CLK)와 식별자 MSr(DLr과 반대)을 제외하면, 데이터 래치의 그것과 모든 점에서 같다.
어떤 에지 또는 안내 그리고/또는 추적 에지의 특별한 쌍은 r-값 마스터-슬레이브 래치을 동작시키기 위해 선택된다. 상기 에지의 수와 유용한 에지의 조합들은 상기 기가 증가한 것 만큼 증가한다. 마스터-슬레이브 래치를 동작하는 에지의 변화는 스트로브 회로의 OPF의 변화에 의해 성취된다. 3진 케이스를 위해, 이 심볼내에서 사용되어진 관련된 서술자와 마스터-슬레이브 래치를 동작하는 에지는 표 35에 지재되었다.
에지 사용 서술자
1 to 0 F022 1 ↓0
2 to 1 F002 2 ↓1
0 to 1 & 2 to 1* F202 0 ↑1-2 ↓1
0 to 1 F200 0 ↑1
1 to 2 F220 1 ↑2
1 to 0 & 1 to 2* F020 1 ↓0-1 ↑2
마스터-슬레이브 래치를 동작시키기 위해 사용된 에지를 선택할 때는, 논리 0에서 1보다 큰 논리로의 천이가 모든 중간 논리 레벨 천이들을 포함하고 몇몇 안내 및 추적 에지를 갖을 것이기 때문에 주의가 요망된다. 상기 중간 논리 레벨 천이들의 에지들은 마스터-슬레이브 래치의 활성화를 야기한다.
중간 논리 레벨 천이들을 갖는 마스터-슬레이브 래치의 동작은 몇몇 경우에서 요구되고 특별한 응용에 종속된다. 스트로브 입력의 논리 1에서 논리 0까지의 에지에서 동작하는 다중 출력들을 갖는 마스터-슬레이브 래치의 구성도는 도 228에 도시되었고 그의 심볼은 도 229에 도시되었다.
재 셋팅 가능한 래치들
리셋 될 수 있거나 보다 정밀하게 셋팅되고 클리어(clear) 될 수 있는 단순 래치의 구성도가 도 230에 도시되어 있고, 그 심볼은 도 233에 도시되었다. 그러나, 만약 스트로브 입력이 상기 CLK0입력이 비활성화되었을 때 활성화되면, 상기 1403게이트에 의해 삽입된(injected)논리 0은 데이터 입력과 스트로브의 상태에 따라 래치되지 않을 것이다. 만약 상기 스트로브 입력의 상태에 관계없이 상기 논리 0가 래치되면, 리셋 가능한 마스터-슬레이브 래치가 사용되어야 한다.
비동기식 클리어를 갖는 마스터-슬레이브 래치 및 그 심볼은 각각 선택적 입력 버퍼들(CLK 및 CLR0)을 갖는 도 231 및 도 232에 도시되었다.
다중 출력 함수는 팬텀에 도시되었다. 도시된 바와 같이 클리어 입력(CLR0)은 논리 레벨 0으로 표현될 때 활성화된다. CLR0가 활성화된 반면 상기 출력 논리 레벨은 0이고, 스트로브 입력의 상태에 관계없이 남아있다.
CLRN입력이 활성화되는 순간 상기 논리 레벨은, 상기 1403게이트를 논리 레벨 1을 위한 36503게이트 또는 논리 레벨 2를 위한 37803게이트로 교체함에 의해 바꾸어질 수 있다. 다중 논리 레벨로 클리어하는 래치를 얻기 위하여, 1403을 적당한 MPF 또는 OPF로 교체함이 1403, 36503또는 37803게이트의 입력 B를 구동하기 위하여 추가된다.
상기 언급한 바와 같이, 2 이상의 논리 레벨들의 임의의 r 값 신호의 천이들이 모든 중간 논리 레벨들을 포함하고 있기 때문에, 단지 논리 레벨 0 또는 (r-1)이 클리어 함수를 활성화기 위해 사용되어진 것이 제안된다.
또한, 0과 (r-1)를 이용하면 중간 논리 레벨의 이산 디코딩이 논리 레벨 0 또는 (r-1)의 이산 디코딩보다 더 많은 콤포넌트를 요구한 만큼 활성 논리 레벨들이 더 적은 컴포넌트를 요구한다.
0가 아닌 임의의 r 논리 레벨들에 세팅가능한 래치들은 상기 1403게이트를 교체하기 위해 적당한 MPF를 사용함에 의해 유용하다.
선택적으로, 모든 요구된 "set to" 상태들을 합병하는 조합 논리 회로는 상기 1403게이트 대신에 사용되고, 설계될 수 있다.
상술되어 이해된 바와 같은 SUS-LOC 구조를 시험하고, 구현하는 사람들에 의해 개발되고, 입증될 상기 설명된 기본 구성의 많은 변형들이 있다.
또한, 상기 래치들에 관한 단락들은 메모리의 논리 함수를 수행하는 회로도의 조합 및/또는 가능한 변형들의 완전한 확장처럼 간주되지 않아야 한다.
연속적이고 규칙적인 순차적 논리
"순차적 논리(sequential logic)"의 용어는 2개 이상의 논리 함수들이 하나씩 하나씩 또는 순차적으로 수행되고, 이전 단계의 결과가 다음의 단계에 의해 사용하기 위하여 순차적으로 저장되어야 함을 함축하고 있다. "규칙적인 순차적 논리(clocked sequential logic)"의 용어는 보통 상술한 바와 같이 순차적 논리의 사용을 함축하고 있으며, 시스템내의 어떤 다른 곳의 회로에 의해 발생된 신호에 동기되어 하나 이상의 논리 함수를 수행한다.
래치들에 관련된 앞 절은 연속적 및 규칙적인 순차적 논리에 의해 요구되어진 메모리 소자를 제공하는 가능성이 많은 회로들의 약간을 기술한다.
디지털화 선형화기(digitizing linearizer)
아날로그를 디지털로 변환하는 디지털화 선형화기(digitizing linearizer)는 문턱 전압의 변경에 의한 아날로그 적용으로 SUS-LOC의 사용에 의해 확실하게 이해될 수 있다. 특별한 적용은 동작 또는 상태에서 디지털화 하거나 선형적인 형태를만드는 회로이고 "디지털화 선형화기"라고 명명된다. 다양한 현상들을 감지하기 위해 사용된 에너지 변환기(transducer, 에너지를 다른 형태로 변환시키는 에너지 변환기) 대부분의 출력 전압 또는 전류는 비 선형이다. 비 선형 출력들 때문에, 현재 사용한 디지털화 (digitizing) 및 선형화(linearizing) 방법은 두 단계로 처리된다. 제 1 단계는 아날로그 신호를 디지털 값으로 변환한다. 이러한 첫 번째 처리는 아날로그/디지탈 변환기(A to D, A/D)로 불리운다. 이러한 것을 처리하는 몇몇 방법(연속적인 근사값 및 이중 기울기와 같은)이 있지만, 그들은 모두 단순 비율(simpling rate)을 갖고 하나의 변환을 완성하기 위해 많은 클럭 주기(clock cycles)을 요구한다. 그리고, 보다 더 정확성을 갖기 위해서는 보다 더 많은 클럭 주기를 요구한다. 또한, 제 2 단계는 처리장치(processor)와 적당한 알고리즘(algorithm)을 사용한 디지털 값을 선형화 한다. 또한, 이러한 제 2 처리는 보다 많은 클럭 주기를 요구한 정확성을 갖추기 위해 많은 클럭 주기를 원한다.
SUS-LOC 디지털화 선형화기는 단순하고 연속적인 하나의 동작으로 상기 두 단계를 실행하고 변환을 완성하기 위해 거의 클럭 주기를 요구하지 않는다. 요구된 시간은 클럭 주기에 따라 셋팅을 위한 하나 또는 두 클럭 정도이며, 이는 현재의 A/D 방법에 의해 요구된 수 많은 클럭 주기에 비교하여 마주 미세한 것이다.
상기 디지털화 선형화기를 얻기 위해, OPF의 문턱전압은 문턱전압이 상기 에너지 변환기의 증폭된 출력 커브에 선택된 포인트를 일치하도록 계산되어야 한다. 선택될 수 있는 포인트의 수는 선택된 OPF의 스위치 포인트 수와 동등하다. 도 234는 단순화를 위해 3진 OPF를 사용한 디지털화 선형화기의 단순한 끝에서 끝까지의구성도를 나타내고, 도 235는 센싱 소자 또는 에너지 변환기의 증폭된 출력 커브를 나타낸 것이다.
도 236은 센서들의 증폭된 출력 커브를 맞추기 위해 바꾸어진 문턱 전압을 갖는 3진 OPF의 구성도를 나타낸다. 증폭기들은 현재 A/D 변환기와 현재 표준에 따른 디지털화 선형화기에서 사용된다. 선형화는 상기 문턱전압이 상기 커브상에서 상기 선택된 포인트에 맞추어 지기 때문에 나타나고, 그리고 디지털화는 상기 OPF의 출력이 디지털이기 때문에 나타난다. 하나의 동시 단계 및 신호의 수신에서, 들어오는 데이터는 디지털화되고 선형화된다.
도 237은 3진의 몇몇 자리에 확장되고, 비 상보된 값을 생성하고 준안정성이 나타나지 않는 것을 보증하는 버퍼로 서비스하기 위해 추가 OPF를 더한 도 234의 디지털화 선형화기의 구성도를 나타낸다. 도 237에 도시된 증폭기들은, 추가된 상태들의 수에 대해, 증폭기 A의 출력이 전체(whole)의 전압들이고, 증폭기 B는 증폭기 A의 3배 증폭 이득을 갖고 상기 원래 전압을 감산하며, 증폭기 C는 증폭기 A의 9배 증폭 이득을 갖고 상기 증폭기의 출력을 감산하도록, 다른 증폭 인자들을 갖는다.
보다 더 정밀하고 독특한 방법을 디지털 출력을 생성하기 위해, 3진 OPF들은 에너지 변환기의 증폭된 출력 커브에 선택된 10 포인트를 맞추도록 변경된 10진 OPF들로 교체되어야 한다. 물론, 만약 10진 OPF가 사용되어지면, 증폭 인자들은 3의 파워에 반대로써 10의 파워가 된다.
다른 SUS-LOC 회로들의 예
앞서 설명한 것으로부터, 임의의 입력 수(n)를 갖고 SUS-LOC를 통해 실현될 수 있는 임의의 기(r)의 논리 함수 회로가 생각될 수 있다. 어떤 함수, 함수를 위한 카르노프 그래프가 선택되면, SUS-LOC은 다중 값 논리 회로가 구성될 수 있는 실제적이고 실행할 수 있는 수단을 제공한다. 남아 있는 도면들의 간결한 설명이, 도면 자신들이 앞에서 서술한 것에 비추어 완전한 설명을 제공하는 것처럼, 주어진다.
도 238은 그의 카르노프 그래프와 함께 SUS-LOC의 SUS-MOS 실시예를 통해 실현된 것처럼 5진 GOR5를 나타내었다. 상기 카르노프 그래프의 비-역 성질(non-reverse nature) 때문에, 백 바이어싱은 도 238에 도시된 상기 SUS-MOS 실시예에 표현된다. 도 239a 및 도 239b는 상기의 백 바이어싱을 방지하기 위해 추가 상태들을 갖는 도 238의 상기 GOR5를 나타낸다. 물론, 도 121의 상기 CGOR5회로는 도 240에 도시된 바와 같이, 동일 회로 응답과 카르노프 그래프을 제공한 회로를 얻기 위해 보충될 수 있다.
임의의 싱글 기 다중-값 논리 회로는 SUS-LOC(그리고 임의의 다중 기 다중 값 론리 회로로 믿어진)통해 실현될 수 있고, 어떤 효율들과 최적화들은 상기 회로의 관련된 카르노프 그래프와 그 밖 다른 방법에 의해 지적되는 어떤 그룹핑을 조정함에 의해 일어나게 된다. 백 바이어싱을 방지하기 위해 필요한 추가 상태를 더하고 상기 요구된 카르노프 그래프를 위한 동등한 SUS-MOS 회로를 수립함에 따라, 임의의 단순 기 다중 값 논리 회로는 SUS-LOC를 통해 실현될 수 있다. 동일함은 다중 기 다중 값 논리 회로들에 들어 맞는다는 것이 믿어진다.
도 241은 그의 카르노프 그래프와 함께 SUS-LOC의 SUS-MOS 실시예를 통해 실현된 것처럼 5진 GAND5를 나타낸 것이다. 상기 카르노프 그래프의 비-역 성질(non-reverse nature) 때문에, 백 바이어싱은 도 241에 도시된 상기 SUS-MOS 실시예에 표현된다. 도 242a 및 도 242b는 상기의 백 바이어싱을 방지하기 위해 추가 상태들을 갖는 도 241의 상기 GAND5를 나타낸다. 물론, 도 124의 상기 CGAND5회로는 도 243에 도시된 바와 같이, 동일 회로 응답과 카르노프 그래프을 제공한 회로를 얻기 위해 보충될 수 있다.
도 244는 상기 소오스 전압과 상기 상대적인 게이트 문턱 전압을 더한 것으로부터 계산된 본질적인 문턱전압에 브라켓(brackets)을 갖는 도 121의 CGOR5을 나타낸다. 또한, 상기 CGOR5심볼 및 카르노프 그래프는 도 244에 도시되었다.
도 245는 5진 CEQ5회로를 위한 카르노프 그래프 그룹핑(크게 외접하면서 시작)의 완전한 세트를 도시하였다. 그러한 그룹핑은 선택에 의해 구술되고 본질적으로 변동이 심하다. 도 246a 및 도 246b는 도 245의 상기 카르노프 그래프 그룹핑에 상응하는 완전한 회로 분기들을 나타내었다.
도 247은 상기 CEQ5회로를 위한 양자택일적 카르노프 그래프 그룹핑 구성도를 나타낸 것이다. 도 248a 및 도 248b는 도 247에 도시된 상기 카르노프 그래프 그룹핑에 상응하는 합성 회로 분기들을 나타낸 것이다.
도 249는 상기 CEQ5회로를 위한 제 2 양자택일적 카르노프 그래프 그룹핑을 나타낸 것이다
도 250은 상기 상보된 3진 시그마(Sigma) 또는 CSIGMA3회로를 위한 심볼, 카르노프 그래프 및 구성도를 나타낸 것이다.
도 251은 상기 3진 시그마(Sigma) 또는 CSIGMA3회로의 양자택일적 실시예를 위한 심볼, 카르노프 그래프 및 구성도를 나타낸 것이다.
도 252는 독일, 도르트문트 대학(University of Dortmund)의 클라우디오 모라가 박사(Dr. Claudio Moraga)후, 명명된 회로의 4진 실시예를 위한 구성도와 카르노프 그래프를 나타낸 것이다. 상기 CMORAGA 회로는 반대 회로이고 안티-백 바이어싱(anti-back biasing) 추가 상태들을 필요치 않는다. 상기 카르노프 그래프(B1/A0, B1/A1, 그리고 B0/A1)에 표현된 상기 "코너(corner)" 구조는 논리 레벨 2에서 출력으로의 전송을 위해 응답 가능한 직렬-병렬 구조에 대응함을 준다. 중간 분기의 직렬-병렬 본질은 화로의 상응한 카르노프 그래프내의 그런 코너에 의해 반사된다고 믿어진다. 그러한 코너는, CGOR 및 CGAND 회로들내의 비슷한 특징에의해 반사된 것처럼, SUS-LOC내의 회로 분기 개발/결정을 위한 그룹을 제공한다.
카르노프 그래프내의 상기 코너에 대해서, 상기 그룹을 위한 출력 전압이 Vr-1/2 와 같거나 클 때(≥Vr-1/2), P 채널 FET들은 직렬이고 N 채널 FET들은 병렬이다는 것이 믿어진다. 상기 그룹을 위한 출력 전압이 Vr-1/2보다 적으면(≤Vr-1/2), N채널 FET들은 직렬 부분을 형성하고 P 채널 FET들은 병렬이다는 것이 믿어진다. 만약, 상기 출력 전압이 Vr-1/2와 같으면(=Vr-1/2), 모든 FET들은 디플리션 모드 FET들인 것으로 나타난다. 만약, 상기 출력 전압이 Vr-1/2보다 크면(>Vr-1/2), 상기 직렬 FET들은 P 채널 인헨스먼트 모드 FET들이고 병렬 FET들은 N 채널 디플리션 모드 FEt들인 것으로 나타난다. 만약, 상기 출력 전압이 Vr-1/2보다 작으면(< Vr-1/2), 상기 직렬 N 채널 FET들은 인헨스먼트 모드 FET들이고 병렬 P 채널 FET들은 디플리션 모드 FET들인 것으로 나타난다.
본 발명이 일정한 문턱 특성(VGS(TH))을 유지하는 FET들의 사용을 관찰하는 동안, 또한, 동적인 문턱 특성을 갖는 회로 요소의 사용이 SUS-LOC에서 좋고 효과적인 사용을 단단하게 할 것이다. 예를들면, FET들을 포함한 트랜지스터에서 알려진 벌크(bulk) 및 바디(body) 효과는 상기 문턱전압을 조절할 수 있다. 벌크 효과를 통해 문턱 전압을 증감하면, 효율성 및 실용성은 본 발명을 증진하기 위해 제공될 수 있다. 예를 들면, 백 바이어싱에 영향을 받기 쉬운 FET들을 인에이블링하고 디스에이블링함에 의해 벌크 효과를 통해 SUS-LOC를 위한 원-웨이(one-way) FET들을 얻을 수 있다.
본 발명이 특별한 실시예에 대하여 서술하였지만, 본 발명의 추가 변동이 발명의 요점으로부터 벗어남이 없이 계획된다는 것을 알 수 있다.
상기에서 언급한 바와 같이, 광학적 또는 다른 유사한 고속 회로 요소들은 SUS-LOC에서 더 좋은 효율을 위해 사용될 수 있다. 또한, 벌크 효과 또는 다른 수단들이 SUS-LOC에서 사용될 동적 스위칭 능력을 갖는 이산한 회로 요소들을 허용한다.
본 발명은 다중 값 논리를 위한 전자적 회로 구성을 제공한다.
본 발명의 목적은 어떤 다양한 수 시스템(기 r-값 수 시스템)에서 재현될 정보를 허용한 기본 회로를 제공한다.
본 발명의 다른 목적은 입력으로 다양한 어떤 수를 받을 수 있는 r-값 수 시스템을 기초로 한 회로를 제공한다.
본 발명의 또 다른 목적은 논리 합성을 위해 사용된 소극적인 콤포넌트 없이 충분히 활성화된 어떤 수 시스템을 기초로한 논리 회로를 제공한다.
본 발명의 목적은 수 시스템의 조합 또는 어떤 수 시스템을 기초로한 논리 회로를 위해 요구된 기본 회로도를 제공한다.
본 발명의 목적은 어떤 수 시스템에 기초한 컴퓨터를 위해 요구된 논리 회로도를 제공한다.
본 발명의 목적은 3세대이지만 가장 바람직한 수 시스템에 기초한 컴퓨터를 위해 요구된 기본 회로도를 제공한다.
본 발명의 목적은 다중 값 논리를 위한 예견가능하고 실현가능한 회로도를 제공한다.
본 발명의 다른 목적들, 효과들 그리고 산업적 실용성은 동봉된 명세서 및 도면을 검토함으로 더 명확해질 것이다.

Claims (28)

  1. 입력 및 출력;
    상기 출력에 상기 입력을 결합하고, 독특한 입력 신호들의 제 1 세트를 위한 제 1 출력 신호들을 처리하는 제 1 종단 분기;
    상기 출력에 상기 입력을 결합하고 독특한 입력 신호들의 제 2 세트를 위한 제 2 출력 신호들을 처리하는 제 2 종단 분기; 그리고
    상기 출력에 상기 입력을 결합하고 독특한 입력 신호들의 제 3 세트를 위한 제 3 출력 신호들을 처리하는 중간 분기를 포함하여 구성되고,
    다중 값 논리 신호 처리를 위해 1 자리 논리 함수가 제공됨을 특징으로 하는 다중 값 논리를 위한 1 자리 신호 처리 회로.
  2. 제 1 항에 있어서,
    다중 값 논리를 위한 1 자리 신호 처리 회로의 적어도 하나의 분기의 백 바이어싱을 방지하는 추가적 상태를 더 포함함을 특징으로 하는 다중 값 논리를 위한 1 자리 신호 처리 회로.
  3. 제 1, 제 2 입력들;
    출력;
    상기 출력에 상기 제 1, 제 2 입력들을 결합하고, 독특한 입력 신호들의 제1 세트를 위한 제 1 출력 신호를 처리하는 제 1 합성 분기; 그리고
    상기 출력에 상기 제 1, 제 2 입력들을 결합하고, 독특한 입력 신호들의 제 2 세트를 위한 제 2 출력 신호를 처리하는 제 2 합성 분기를 포함하여 구성되어, 다중 값 논리 신호 처리를 위해 다중 자리 논리 함수가 제공됨을 특징으로 하는 다중 값 논리를 위한 다중 자리 신호 처리 회로.
  4. 제 3 항에 있어서,
    상기 제 1 합성 분기는 상기 제 1 합성 분기의 적어도 하나의 스위치의 백 바이어싱을 방지하는 추가적 상태를 더 포함함을 특징으로 하는 다중 값 논리를 위한 다중 자리 신호 처리 회로.
  5. 제 1 스위치 입력 및 제 1 스위치 출력을 갖고 제 1 소오스 전압에 연결되며, 상기 제 1 스위치 입력에 가해진 입력 신호 전압이 충분히 제 1 문턱 전압 만큼 상기 제 1 소오스 전압과 다를 때 상기 제 1 소오스 전압을 상기 제 1 스위치 출력으로 전송하는 제 1 스위치; 그리고
    상기 제 1 스위치와 제 2 소오스 전압에 연결되고, 상기 제 1 스위치 입력에 연결된 제 2 스위치 입력 및 상기 제 1 스위치 출력에 연결된 제 2 스위치 출력을 갖으며, 상기 제 2 스위치 입력에 가해진 상기 입력 신호 전압이 충분히 제 2 문턱 전압 만큼 상기 제 2 소오스 전압과 다를 때 상기 제 2 소오스 전압을 상기 제 2 스위치 출력으로 전송하는 제 2 스위치를 포함하여 구성되어, 다중 값 논리 회로가달성되도록, 상기 제 1 스위치, 상기 제 1 스위치에 의해 요구된 제 1 문턱 전압, 제 2 스위치 그리고 상기 제 2 스위치에 의해 요구된 제 2 문턱 전압의 적당한 선택에 의해 상기 입력 신호 전압에 응답하여 상기 제 1 소오스 전압 또는 상기 제 2 소오스 전압의 전송을 정보 신호 처리 회로가 제어하도록 구성됨을 특징으로 하는 다중 값 논리를 위한 정보 신호 처리 회로.
  6. 제 5 항에 있어서,
    연속적인 출력을 위해 상기 제 1 소오스 전압과 상기 제 1 문턱 전압의 합이 상기 제 2 소오스 전압과 상기 제 2 문턱 전압의 합과 중첩됨을 특징으로 하는 다중 값 논리를 위한 정보 신호 처리 회로.
  7. 제 5 항에 있어서,
    상기 제 1 스위치는 N채널 FET를 포함함을 특징으로 하는 다중 값 논리를 위한 정보 신호 처리 회로.
  8. 제 5 항에 있어서,
    상기 제 2 스위치는 P채널 FET를 포함함을 특징으로 하는 다중 값 논리를 위한 정보 신호 처리 회로.
  9. 제 1 소오스 전압에 연결되고 제 1 스위치 입력 및 제 1 스위치 출력을 갖고, 상기 제 1 스위치 입력에 가해진 입력 신호 전압이 충분히 제 1 문턱 전압 만큼 상기 제 1 소오스 전압과 다를 때 상기 제 1 소오스 전압을 상기 제 1 스위치 출력으로 전송하는 제 1 N 채널 FET 스위치;
    제 2 소오스 전압에 연결되고, 상기 제 1 스위치 입력에 연결된 제 2 스위치 입력 및 상기 제 1 스위치 출력에 연결된 제 2 스위치 출력을 갖으며, 상기 제 2 스위치 입력에 가해진 상기 입력 신호 전압이 충분히 제 2 문턱 전압 만큼 상기 제 2 소오스 전압과 다를 때 상기 제 2 소오스 전압을 상기 제 2 스위치 출력으로 전송하는 제 2 P 채널 스위치; 그리고
    연속적으로 출력을 제공하기 위해 상기 제 1 소오스 전압과 제 2 문턱 전압의 합과 중첩되는 제 1 소오스 전압과 제 1 문턱 전압을 합을 포함하여, 다중 값 논리 회로가 달성되도록, 상기 제 1 스위치, 상기 제 1 스위치에 의해 요구된 제 1 문턱 전압, 제 2 스위치 그리고 상기 제 2 스위치에 의해 요구된 제 2 문턱 전압의 적당한 선택에 의해 상기 입력 신호 전압에 응답하여 상기 제 1 소오스 전압 또는 상기 제 2 소오스 전압의 전송을 정보 신호 처리 회로가 제어하도록 구성됨을 특징으로 하는 다중 값 논리를 위한 정보 신호 처리 회로.
  10. 제 1 입력;
    출력;
    상기 출력 및 상기 제 1 입력에 결합되고, 제 1 출력 신호를 전송함에 따라 상기 제 1 입력에 의해 운반된 제 1 논리 레벨의 입력 신호에 응답하는 제 1 종단분기; 그리고,
    상기 출력과 상기 제 1 입력에 결합되고, 제 2 출력 신호를 전송함에 따라 상기 제 1 입력에 의해 운반된 제 2 논리 레벨의 입력 신호에 응답하는 제 2 종단 분기를 구비하고, 상기 제 1 종단 분기는 상기 제 1 입력이 상기 제 2 논리 레벨을 운반할 때 상기 제 1 출력 신호를 전송하지 않고, 상기 제 2 종단 분기는 상기 제 1 입력이 상기 제 1 논리 레벨을 운송할 때 상기 제 2 출력 신호를 전송하지 않으며, 논리 동작이 신호 처리 회로에 의해 상기 출력 신호들을 제어하는 입력 신호에서 수행되도록 함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  11. 제 10 항에 있어서,
    상기 제 1 입력과 상기 출력에 연결되고, 제 3 출력 신호를 전송함에 따라 상기 제 1 입력에 의해 운반된 제 3 논리 레벨의 입력 신호들에 응답하는 제 1 중간 분기를 더 포함함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  12. 제 11 항에 있어서,
    상기 제 1 종단 분기가 상기 제 1 출력 신호를 전송함에 따라 상기 제 1 출력과 게이트 문턱 값의 합 이하인 상기 제 1 논리 레벨에 응답하도록, 상기 제 1 종단 분기는 P 채널 디플리션 모드 FET를 구비함을 특징으로 하는 3 이상의 레벨을갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  13. 제 11 항에 있어서,
    상기 제 1 종단 분기가 상기 제 1 출력 신호를 전송함에 따라 상기 제 1 출력에서 게이트 문턱 값을 감한 값 이하인 상기 제 1 논리 레벨에 응답하도록, 상기 제 1 종단 분기는 P 채널 인헨스먼트 모드 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  14. 제 11 항에 있어서,
    상기 제 2 종단 분기가 상기 제 2 출력 신호를 전송함에 따라 상기 제 2 출력 신호에서 게이트 문턱 값을 감산한 값 이상인 상기 제 2 논리 레벨에 응답하도록, 상기 제 2 종단 분기는 N 채널 디플리션 모드 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  15. 제 11 항에 있어서,
    상기 제 2 종단 분기가 상기 제 2 출력 신호를 전송함에 따라 상기 제 2 출력 신호와 게이트 문턱 값의 합 이상인 상기 제 2 논리 레벨에 응답하도록, 상기 제 2 종단 분기는 N 채널 인헨스먼트 모드 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  16. 제 11 항에 있어서,
    상기 제 1 중간 분기는,
    상기 제 1 입력과 출력에 연결된 제 1 중간 FET와,
    상기 제 1 입력과 출력에 연결된 제 2 중간 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  17. 제 16 항에 있어서,
    상기 제 1 중간 FET는 게이트, 소오스 및 드레인을 갖고 상기 제 1 중간 분기가 상기 제 3 출력 신호를 전송하지 않은 이상의 상위 값을 정의하고, 상기 제 2 중간 FET는 게이트, 소오스 및 드레인을 갖고 상기 제 2 중간 분기가 상기 제 3 출력 신호를 전송하지 않은 이하의 하위 값을 정의 하며, 상기 제 1 중간 FET의 게이트는 상기 제 1 입력과 상기 제 2 중간 FET의 게이트에 연결되고, 상기 제 1 중간 FET 드레인은 상기 제 2 중간 FET의 소오스에 연결되며, 상기 제 2 중간 FET 드레인은 상기 출력에 연결됨을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  18. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 디플리션 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 인헨스먼트 모드 IGFET임을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  19. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 인헨스먼트 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 디플리션 모드 IGFET임을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  20. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 디플리션 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 디플리션 모드 IGFET임을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  21. 제 11 항에 있어서,
    상기 제 1 종단 분기는 싱글 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  22. 제 11 항에 있어서,
    상기 제 2 종단 분기는 싱글 FET를 구비함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  23. 제 11 항에 있어서,
    제 2 입력;
    상기 출력 및 상기 제 2 입력에 결합되고, 제 4 출력 신호를 전송함에 따라 상기 제 2 입력에 의해 운반된 논리 레벨 신호들에 응답하는 제 3 종단 분기; 그리고,
    상기 출력과 상기 제 2 입력에 결합되고, 제 5 출력 신호를 전송함에 따라 상기 제 2 입력에 의해 운반된 논리 레벨 신호들에 응답하는 제 4 종단 분기를 더 구비하고, 다중 값 논리 논리적 동작이 상기 제 1, 제 2 입력들에 의해 운반된 입력 신호들에서 수행되도록 함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  24. 제 23 항에 있어서,
    상기 출력 및 상기 제 2 입력에 결합되고, 제 5 출력 신호를 전송함에 따라 상기 제 2 입력에 의해 운반된 논리 레벨 신호들에 응답하는 제 2 중간 분기를 더 포함함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  25. 제 24 항에 있어서,
    상기 제 2 중간 분기는 복수개의 IGFET 쌍을 구비하고 각 IGFET 쌍은 상기 IGFET 쌍 각각이 신호를 전송하도록 하기 위해 입력 신호들의 특별한 대역을 정의함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  26. 제 25 항에 있어서,
    상기 다중 값 논리 신호 처리 회로의 적어도 하나의 분기의 백 바이어싱을 방지하기 위한 추가 상태를 더 포함함을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  27. 제 1 입력;
    제 2 입력;
    출력;
    상기 출력 및 상기 제 1 입력에 결합되고, 제 1 출력 신호를 전송함에 따라 상기 제 1 입력에 의해 운반된 제 1 논리 레벨의 입력 신호들에 응답하는 제 1 종단 분기;
    상기 출력과 상기 제 1 입력에 결합되고, 제 2 출력 신호를 전송함에 따라 상기 제 1 입력에 의해 운반된 제 2 논리 레벨의 입력 신호들에 응답하는 제 2 종단 분기;
    상기 출력과 상기 제 2 입력에 결합되고, 제 3 출력 신호를 전송함에 따라 상기 제 2 입력에 의해 운반된 제 3 논리 레벨의 입력 신호들에 응답하는 제 3 종단 분기;
    상기 출력과 상기 제 2 입력에 결합되고, 제 4 출력 신호를 전송함에 따라상기 제 2 입력에 의해 운반된 제 4 논리 레벨의 입력 신호들에 응답하는 제 4 종단 분기를 포함하여 구성되어,
    상기 제 1, 제 2 종단 분기들은 제 1 합성 출력 신호를 전송함에 유능한 제 1 합성 분기를 형성하고,
    상기 제 3, 제 4 종단 분기들은 제 2 합성 출력 신호를 전송함에 유능한 제 2 합성 분기를 형성하고,
    상기 제 1 합성 분기는, 상기 제 1 및 제 3 논리 레벨 신호들이 각각 제 1 및 제 2 입력들에 의해 운송될 때, 상기 제 1 합성 출력 신호만을 전송하고,
    상기 제 2 합성 분기는, 상기 제 2 및 제 4 논리 레벨 신호들이 각각 제 1 및 제 2 입력들에 의해 운송될 때, 상기 제 2 합성 출력 신호만을 전송하며,
    독특한 제 1 및 제 2 입력 논리 신호들에 응답하여 독특한 출력 논리 신호들을 제공하는 다중-자리 다중-값 논리 회로가 제공됨을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
  28. 제 27 항에 있어서,
    상기 다중 값 논리 신호 처리 회로는 CGOR, CGAND, CEQ, CSIGMA, 핵, GAND, EQ, SIGMA, 및 XGOR를 구비한 그룹으로부터 선택됨을 특징으로 하는 3 이상의 레벨을 갖는 처리 신호를 위한 다중 값 논리 신호 처리 회로.
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