KR100683235B1 - 다치 논리 회로 구성 및 보충 대칭 논리 회로 구조 - Google Patents

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Abstract

본 발명은 다치 논리에 대한 회로 구성 및 결과 회로도에 관한 것으로, 상기 회로 구성은 n 자리수의 임의의 r-값 논리 함수 (r은 이보다 큰 정수이고, n은 0보다 큰 정수)의 설계 및 생성을 허용한다. 이 구조는 보충 대칭 논리 회로 구조(SUS-LOC, SUpplementary Symmetrical LOgic Circuit structure)아 불리워진다. 상기 SUS-LOC를 혼합한 회로들에서, 회로 분기들은 특유한 전달 회로 응답 및 출력으로 인식된다. 몇몇 회로들에 대해, 스위칭소자들의 동작 특성 때문에, 추가 회로 요소들 또는 상태들은 역바이어스(back biasing)을 방지하기 위해 결합되어야 한다. SUS-LOC는 완전히 활성화 된다. 단지 활성화 요소들은 논리 통합을 수행하고, 저항들 그리고/또는 다른 수동적인 로드(load)들과 같이, 상기 논리 통합에 직접적으로 관계가 없는 그들의 콘포넌트들은 회로 보호 과업으로부터 배제된다. SUS-LOC의 정의를 사용하여 설계된 r-값, 다중-값 또는 다중-값 논리 회로들의 생성은 알려진 기술, 물질들 및 장치들로 달성될 수 있다.
논리회로, 다치 논리회로

Description

다치 논리 회로 구성 및 보충 대칭 논리 회로 구조{multiple-valued logic circuit architecture and supplementary symmetrical logic circuit structure(SUS-LOC)}
본 발명은 정보를 생성, 기록, 전송하기 위해 사용되는 전자 회로에 관한 것으로, 특히, 이와 같은 정보를 임의의 선택된 디지털 기수법으로, 특히 3진법(수 3을 기초로 한)으로 표현하여 다치 논리 회로에 공급함으로써 정보의 생성, 기록, 전송을 행하는 전자 회로에 관한 것이다.
컴퓨터들, 특히 개인용 컴퓨터들은 지금 아주 보편화 되어 있다. 그러한 컴퓨터들 의 개발 역사와 구성은 잘 문서화되어 있고 교과서들, 논문들, 그리고 기타의 문헌들을 통해 쉽게 이용 가능하다. 이하에 본 발명의 배경을 간단히 설명한다.
트랜지스터 및 칩을 토대로 한 마이크로 회로의 도래 이후로 정보는 전자 형태로 표현되어 지는 것이 증가되고 있는 추세이다. 정보의 전자 표현은 그 정보가 그 정보를 전달하기 위해 사용되는 특정물의 것으로 더 이상 결합되어 있지 않음에 따라 매우 유익하다(그것이 특정 매체에 얽매일 수는 있을지라도). 예로서, 책들은 페이지들에 물리적으로 부착되어 있는 활자의 단어들로서 정보를 저장한다. 그 책내의 단어들은 한 책으로부터 다른 책으로 쉽게 이동되거나 또는 복사될 수 없다. 대조적으로, 컴퓨터들 및 다른 전자 데이터 장치들은(여기서 총칭하여 컴퓨터라 한다) 다른 컴퓨터들로 쉽고 빠르게 전송되고 복사될 수 있는 전압들로서 그들 정보를 저장한다.
더욱이, 컴퓨터들은 또한 전자적으로 저장되는 명령들에 의해 그들의 저장된 데이터/정보를 조작하는 것이 가능하다. 이들 일련의 명령들(sequences)은 특정의 셋트를 수행하기 위하여 만들어진 "컴퓨터 프로그램" 들이다. 그 일련의 명령들은 동일 또는 다른 데이터나/정보의 통합에 대하여 간단히 조작 반복 사용할 수 있다. 최근 15년 동안, 컴퓨터 프로그램의 유연성 및 힘이 증대하여 길이가 수백만 바이트(수 메가 바이트)를 뛰어넘는 이미 제작된 프로그램이 일반화되어 있다는 것 이외에 어느 환경내(가상 현실등)에서 움직이는 객체들의 그래픽(graphical) 표현이 점점 실현되는 정도까지 이르렀다.
오늘날 컴퓨터들의 가장 큰 이점들 중 하나는 그것들이 동작하는 속도에 있다. 이미 제작된 마이크로 컴퓨터들은 200 메가 헤르츠(MHz) 또는 그 이상의 속도로 동작할 수 있고 초당 수백만의 명령들을 수행할 수 있다. 동작 속도를 증가 시키는 것은 시간이 흐름에 따라 저가로 좀 더 쉽게 이용가능하게 된다. 현대 컴퓨터들은 좀 더 강력하고 유연성 있는 소프트 웨어들의 증대된 싸이즈가 하드웨어로부터 좀 더 큰 성능을 요구함에 따라 그러한 속도를 요구한다. 궁극적으로, 컴퓨터의 속도는 개개의 회로들의 응답 시간과 유닛 스페이스(space)내에 2이상의 회로를 추가할 수 없다고 하는 회로 밀도 한계에 의해 결정된다. 회로 응답 시간이 보다 빨라지고 회로 밀도가 보다 더 증대됨에 따라 컴퓨터는 보다 빨라지고 향상된다. 그러나, 회로 응답 및 밀도가 현재 증가될 수 있는 데는 한계가 있다. 이들 한계는 컴퓨터들의 속도 및 이용성을 증가시키는데 장애로 된다.
정보를 기록, 전송, 처리하는 전압들을 조작 및 사용하기 위하여, 컴퓨터들은 소정 방식으로 논리 회로들을 사용한다. 현재, 대부분의 논리 회로들은 정보를 조작 및 전송하기 위하여 2진법을 기초로 하고 있다. 그 이유는 일찍이 "온-오프" 형태의 데이터 기록을 기초로 한 트랜지스터화에 기인한다. 즉, "온" 상태 또는 전압이 걸려있는 상태는 하나의 값("1")을 표현하는 반면 "오프" 상태 또는 전압이 걸려있지 않은 상태는 다른 값("0")으로 표시했다. 과거에 2진 논리를 합성하는 회로들을 제조하기 위해 사용된 논리 회로 구조들은 ECL, TTL, DTL, RTL, NMOS, PMOS, 그리고 COS-MOS 또는 CMOS등이 있다.
2진 회로로 수행하는데 있어서, 컴퓨터 업계는 트랜지스터의 기본적인 동작 상태를 개발했다. 트랜지스터들은 상기 트랜지스터를 통해 전류 및 전압을 전송하거나 또는 그러한 전송을 방지하는 것에 의해 두 개의 기본적인 상태들로 동작한다. 그러나, 2진 회로에 집착함으로써 컴퓨터 업계는 컴퓨터 속도 및 유용성에 불필요한 제한을 부과하였다.
2진 논리는 그것이 정보가 디지털로 표현될 수 있는 최소의 밀도 및 최상의 정교한 방법이기 때문에 컴퓨터의 동작 속도를 제한하고 있다. 임의 십진 자리에 있어서 10개 수들 중 어느 하나를 표현할 수 있는 보통 용도의 10진 시스템과는 다르게, 2진 시스템은 임의 2진 자리에 있어서 두 개의 수들 중 단지 하나를 표현할 수 있다. 예로서, 100이란 수는 십진 기수법에 있어서 단지 3개의 디지트 즉"100"로 표현 할 수 있다. 그러나, 2진 기수법에 있어서, 수 100은 "1100100"(26 + 25 + 22 = 64 + 32 + 4)로 표현된다. 2진법에서, 수 "100"은 수 4를 나타낸다. 십진법에서 3개의 자리수를 취하는 것은 2진법에서 7개 자리수를 취하는 것이고, 이는 자리수에 있어서 100% 이상의 증가를 초래한다.
10을 기수로 한 기수법이 현대의 생활에서 편리한 반면, 다른 기수법들은 과거에 사용되었다. 육십진수는 고대 수메리아(sumeria)와 바빌론(babylon)에서 사용되었던 기수법의 기초를 형성하였다. 이 십진수는 마야(mayan) 기수법의 기초를 형성하였다. 사람들에 의해 편리한 기수법의 기본이 컴퓨터를 위해 편리한 기수법을 형성하지 않을 수 있다. 기계적 및 구조적 제한이 어떤 기수법이 가장 편리한지를 보여준다. 불행히, 2진법을 기초한 논리 회로를 사용하는데 현대의 컴퓨터들에 가장 이점이 많은 기수법을 수용하여 사용할 수 없다.
2진 논리 회로들은 보다 더 물리적인 공간을 요구하고 필수적으로 최적 속도들 보다 느리게 동작한다. 논리 동작들이 보다 빠르게 그리고 보다 효율적으로 진행하도록 최적의 기수법, 예로서 3, 4, 또는 5를 기초로 한 기수법으로 동작하는 컴퓨터 논리 회로들을 제공하는 것은 매우 유리하다. 그러한 최적 기수법은 컴퓨터(또는 해당 회로)가 놓여진 용도에 따라 다르다.
이전에, 2 이외의 기수법을 기초로 한 정보 표현 논리 시스템을 직접 합성 할 수 있는 회로들이 거의 없었다. 있다고 하여도 주로 3진법(수3을 기초로 한) 이었으며 컴퓨터들내에서 수동적으로 로드(load)되어지며 그들의 궁극적인 유용성을 이르지 못하였다. 또한, 이들 회로들의 대부분은 n값의 출력 중 단지 하나의 디지트 또는 그 역(n은 임의의 선택된 수)를 생성하기 위해 둘 또는 그 이상의 2진 입력(inputs)을 사용하는 단순한 변환기구에 지나지 않았다. 그러한 변환기구들은 2 보다 더 큰 기수법내에서 정보를 표현하는데 본래 내재하는 그 힘을 사용하지 못한다. 더욱이, 그러한 변환기구들은 2 이외의 수를 기초로 하는 한 논리 시스템을 이용한 컴퓨터를 구성하기 위하여 조직적이고 효율적인 방법으로 사용될 수 없다.
변환 회로가 기능적인 반면, 가격 및 싸이즈 면에서 그것은 매우 제약이 생겼다. 또한, 허용되지 않은 2진법에 의한, 및/또는 n값 상태들을 검출하고, 배제함으로써 가격 및 싸이즈를 더욱 증가시켰다.
최근에, 인텔 코포레이션(Intel Corporation)은 둘 이상의 상태들을 이용한 기억 소자들을 갖는 플래시(flash) 메모리를 실현했다고 발표하였으며, 다치의 논리 회로들의 상업적인 가능성을 나타내었다.
SUS-LOC의 발명자는 3진법 데이터 시스템에서 사용된 3 신호 레벨(levels)들을 발생시키기 위하여 사용된 3안정 멀티 바이브레이터(tristable multivibrator)가 이미 특허되었다. 1991년 2월 5일에 올슨(olson)에게 발행된 특허번호 4,990,796는 본 발명에 인용하여 채용된다. 그 3안정 멀티바이브레이터는 단지 그것의 신호 목표들을 달성하기 위하여 인헨스먼트(enhancement) 모드 절연 게이트 필드(field) 효과 트랜지스터들(IGFETs) 및 저항 소자들만을 사용하였다. 디플리션(depletion) 모드의 IGFET들은 사용되지 않았다. 그러한 디플리션 모드의 IGFET들은 명백히 일반 시장에서 일반적으로 나와 있지 않은 것이었고 대부분의 현재의 회로 설계에서도 별로 사용되지 않는 것들이었다.
이 기술에 관계하고 있는 문헌은 아래와 같다.
미국특허번호 발명자 발행일 명 칭
5,572,629 5,563,530 5,559,734 5,548,549 5,519,393 5,512,764 5,469,163 5,463,341 5,398,327 5,128,894 4,737,663 4,716,471 4,704,544 4,109,101 4,107,549 3,663,837 최(Choi) 프라지어 외 다수 사이토(saito) 옹(ong) 브랜대스트니 시바우 외 다수 타디켄(Taddiken) 가라사와(karasawa) 요시다(yoshida) 린(lin) 바라다라잔 요코미조(yokomizo) 홀위츠(horwitz) 미타니(mitani) 모화(moufah) 엡스테인 외 다수 '96.11.05 '96.10.08 '96.09.24 '96.08.20 '96.05.21 '96.04.30 '95.11.21 '95.10.31 '95.03.14 '92.07.07 '88.04.12 '87.12.29 '87.11.03 '78.08.22 '78.08.15 '72.05.16 고 성능 퍼지 논리 프로세싱 방법 다기능 공명 터널링 논리 및 이진 및 다치 논리를 수행하는 방법 다중 전압 메모리 전기적으로 프로그래머블한 리드온리메모리 어레이 내에서 개선된 프로그래밍 문턱 전압 분포 방법 및 장치 트랙마다 다중 센서들을 갖는 절대 디지털 포지션 엔코더 다치 논리/메모리 응용을 위한 결합 양자 우물 전계 효과 공명 터널링 트랜지스터 이진 변환으로의 포지티브디지트 영역 4 베이스2를 위한 다중 공명 터널링 회로들 전자 다치 레지스터 2값/N값의 변환장치를 포함한 중앙처리장치 공명 터널링 다이오드를 이용한 다치 메모리 셀 3레벨 에미터 결합 논리 및 4레벨 전류 모드 논리용 전류원 배열 데이터 디코딩 장치 상보 전류 미러 논리 2n 진 코드 시퀀스 및 2n+1 위상 캐리어 펄스 시퀀스 사이의 상관 변환기 CMOS 집적 회로들을 갖는 3진 논리 회로들 디지털 컴퓨터용 3안정 회로
또한, 1996.5.29-31, 산티아고 데 콤포스텔라, 스페인에서 개최된 「다치 논리에 대한 26번째 국제 심포지움」회보가 있다.
본 발명은 임의의 디지털 기수법내에서 정보를 표현할 수 있는 회로 설계를 개시한다. 또한, 논리 함수들(부울 논리함수들을 포함하는)은 본 발명을 수단으로 그러한 기수법내의 둘 또는 그 이상의 입력들에서 수행될 수 있다. 자기 유지 및 일치 회로 구성은 다치 논리가 현재 가능한 기술을 통해 달성될 수 있는 것에 의해 개시된다. 이 정도의 넓은 폭으로 유용성을 실현한 것은 거의 없었던 것이라고 고려된다.
우세한 SUS-LOC(보충 대칭 논리 회로 구조), 이 회로 설계는 자리들(n)의 임의 수에 대한 임의 수(기수,r)를 기초로 한 논리 회로들을 구성하기 위하여 현재 이용 가능한 회로 요소들을 사용한다. 결과적으로, 논리 회로들은 임의 기수법을 기초로 하여 형성될 수 있고 이들 논리 회로들은 입력들 중 임의 수를 취할 수 있다. 그러한 다치 논리 회로들은 특정 응용을 위한 가장 유리한 기수법(number system)내에서 동작하는 디지털 컴퓨터용 기초를 형성할 수 있다.
일반적인 정보 처리 목적들을 위한 적절한 기수법은 그것이 보다 높은 기수법의 논리 회로들 내에서 보다 많은 트랜지스터들을 사용하는 것과 관련된 로드(load)를 가지고 하나의 보다 높은 기수법을 사용하는 것에 의해 증가된 속도의 균형을 맞추는 것으로 나타남에 따라, 3진법(수 3을 기초로 한) 최적의 논리 시스템인 것으로 현재 보여진다. 3진법 또는 기수(radix) 3 논리 시스템이 디지털 컴퓨터들을 위한 최적의 논리인 것으로 고려되는 반면, 그러한 최적화는 네이피어 자연 대수의 근(root)인 초월 함수 e (2.7182818)를 기초로 한 논리 시스템을 갖는 이상적인 컴퓨터를 포함하는 것으로 보여진다. 컴퓨터들이 이산적인 수들로서 현재 동작해야만 하므로, 3진 논리 시스템들은 이산 형태를 갖고 최적의 기수(radix)로 접근한다.
단지 두 개의 다른 전압들이 사용되는 2진 회로들과 다르게, 본 발명은 임의 수의 전압들을 사용할 수 있다. P 및 N 채널 디플리션 모드 트랜지스터들 뿐만 아니라 P 및 N 채널 인헨스먼트 모드 트랜지스터들은 본 발명의 회로들을 통해 신호들의 흐름/전파(propagation)를 제어하기 위하여 결합된다.
트랜지스터들의 문턱 전압값들(VGSon, VGSoff 및/또는 VGS(TH))은 특별히 그러한 문턱 전압값들을 갖는 트랜지스터가 단지 적절한 입력 전압에 응답하여 턴 온되고 오프되도록 선택된다. 다른 트랜지스터들이 다른 게이트 문턱 전압값들을 갖음에 따라 그리고 어떤 문턱 전압값들은 어떤 트랜지스터들을 턴 온 시키고 반면에 다른 트랜지스터들은 턴 오프 시킴에 따라 그 회로내의 신호 제어는 2진법 또는 다른 방법으로 이전에 가능하지 않은 방법으로 제조 중에 특별히 조작될 수 있다. 2진 논리는 트랜지스터들을 턴 온 시키는 문턱 전압들을 갖는 단지 하나 또는 둘의 문턱 전압값들의 트랜지스터들을 사용한다.
SUS-LOC에서, 트랜지스터 특성들은 종종 적절한 합성, 특히 특정 논리 기능의 적절한 신호 응답 및 합성을 보장하기 위하여 추가적인 회로를 필요로 한다. 그러한 추가적인 회로는 어떤 상황들 내에서 트랜지스터들의 역바이어스(back biasibg)를 방지하기 위하여 추가적인 "스테이지"들을 포함할 수 있다.
주로, FET의 소스 및 드레인 전극들은 그들에 인가된 전압들의 크기에 의해 결정된다. N 채널 FET들에 대해, 좀 더 네거티브한(negative) 전극은 소스로서 정의된다. P 채널 FET들에 대해, 그 소스 전극은 좀 더 포지티브하다. 여러 FET들은 출력 단자로 접속된 그들의 드레인들을 가지므로, 역바이어스는 분기(branch)로부터 출력 전압이 다른 분기내 FET의 소스를 변경할 때 발생할 수 있다. 추가 스테이지의 회로는 역바이어스 전체 회로 응답을 와해 시키는 것을 막고 적절한 출력 값들을 보존 한다.
트랜지스터들 또는 유사한 회로 요소가 그러한 역바이어스에 응답하지 않게 되면, 그러한 추가적인 회로는 불필요하며 본 명세서에 기술된 좀 더 간단한 설계로 이끈다.
가장 정교한 형태로서, SUS-LOC 내의 한 회로 분기는 입력 신호들의 각 조합을 위해 제공될 수 있다. 그러나, 동일 출력 신호를 제공하는 분기들은 종종 요구된 이산 회로 요소들의 수를 줄이기 위해 결합된다.
본 발명의 SUS-LOC 구조는 아래에서 트랜지스터들과 그들의 문턱 전압들이 선택되는 방법을 보여 주면서 좀 더 상세히 설명된다.
도 1은 - V의 VGSON/VGS(TH)를 갖는 P 채널 인헨스먼트 모드 트랜지스터의 회로도이다.
도 2는 + V의 VGSON/VGS(TH)를 갖는 N 채널 인헨스먼트 모드 트랜지스터의 회로도이다.
도 3은 + V의 VGSOFF/VGS(TH)를 갖는 P 채널 디플리션 모드 트랜지스터의 회로도이다.
도 4은 - V의 VGSOFF/VGS(TH)를 갖는 N 채널 디플리션 모드 트랜지스터의 회로도이다.
삭제
도 5는 거의 제로에 가까운 문턱 값을 갖는 FET의 회로도이다.
도 6은 정전 방전(ESD)으로 인한 구성요소 손상을 방지하기 위하여 설계된 회로의 회로도이다.
도 7a는 도7b부터 도7f까지에서 사용된 범례(legend)를 보여준다.
도 7b는 Vs에 관련된 VGS(TH)를 갖는 N 채널 디플리션 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7c는 Vs에 관련된 VGS(TH)를 갖는 P 채널 디플리션 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7d는 Vs에 관련된 VGS(TH)를 갖는 N 채널 인헨스먼트 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7e는 Vs에 관련된 VGS(TH)를 갖는 P 채널 인헨스먼트 모드 FET 컨덕턴스(conductance)를 보여준다.
도 7f는 도7b부터 도7f까지의 합성 도면이다.
도 8은 3진 CGOR 회로의 회로도이다.
도 9는 3진 CGAND 회로의 회로도이다.
도 10은 3진 CEO 회로의 회로도이다.
도 11 내지 도 30은 본 발명을 채용한 회로들의 카르노(karnaugh)-도들을 보여준다. 도 11 내지 도 16들은 역바이어스를 유도하는 비역 시퀀스(non-reverse sequences)들을 마킹하는(MARKING) 지시기들을 갖는 카르느-도들이다.
도 31은 점선으로 나타난 관련 기생 커패시턴스들을 갖는 2진 CMOS 인버터의 회로도이다.
도 32는 점선으로 나타난 기생 커패시터를 갖는 3진 SUS-LOC 베이스-1 보수회로(complementer)의 회로도이다.
도 33은 테스트 포인트(TP)를 갖는 2진 회로 테스트 쌍의 회로도이다.
도 34는 테스트 포인트(TP)를 갖는 3진 회로 테스트 쌍의 회로도이다.
도 35는 도 13 및 도 14의 2진 인버터와 3진 베이스-1 보수회로 사이의 타이밍 비교들의 그래프(plot)를 각각 보여준다.
도 36은 2 보다 더 큰 기수(radix)의 한 자리(一位) 함수에 관한 기본적인 그래픽 심볼(symbol)을 보여준다.
도 37은 함수 F2103용 그래픽 심볼을 보여준다.
도 38은 F0013용 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도39는 도 38에서 나타난 F0013 OPF의 전달 특성 그래프이다.
도 40은 도 38에서 나타난 F0013 OPF의 출력 파형들에 대한 입력 그래프이다.
도 41은 F0023의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 42는 도 41에 나타낸 F0023 OPF의 전달 특성 그래프이다.
도 43은 도 41에 나타낸 F0023 OPF의 출력 파형에 대한 입력 그래프이다.
도 44는 F0103의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 45는 도 44에 나타낸 F0103 OPF의 전달 특성 그래프이다.
도 46은 도 44에 나타낸 F0103의 출력 파형에 대한 입력 그래프이다.
도 47은 F0113의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 48는 도 47에 나타낸 F0113 OPF의 전달 특성 그래프이다.
도 49는 도 47에 나타낸 F0113 OPF의 출력 파형에 대한 입력 그래프이다.
도 50은 F0123 아니면 3진 버퍼로 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 51은 도 50에 나타낸 F0123 OPF의 전달 특성 그래프이다.
도 52는 도 50에 나타낸 F0123 OPF의 출력 파형에 대한 입력 그래프이다.
도 53은 F0203의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 54는 도 53에 나타낸 F0203 OPF의 전달 특성 그래프이다.
도 55는 도 53에 나타낸 F0203 OPF의 출력 파형에 대한 입력 그래프이다.
도 56은 F0213의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 57는 도 56에 나타낸 F0213 OPF의 전달 특성 그래프이다.
도 58은 도 56에 나타낸 F0213 OPF의 출력 파형에 대한 입력 그래프이다.
도 59는 F0223의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 60은 도 59에 나타낸 F0223 OPF의 전달 특성 그래프이다.
도 61은 도 59에 나타낸 F0223 OPF의 출력 파형에 대한 입력 그래프이다.
도 62는 F1003의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 63은 도 62에 나타낸 F1003 OPF의 전송 특성 그래프이다.
도 64는 도 62에 나타낸 F1003 OPF의 출력 파형에 대한 입력 그래프이다.
도 65는 F1013의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 66은 도 65에 나타낸 F1013 OPF의 전달 특성 그래프이다.
도 67은 도 65에 나타낸 F1013 OPF의 출력 파형에 대한 입력 그래프이다.
도 68은 F1023의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 69는 도 68에 나타낸 F1023 OPF의 전달 특성 그래프이다.
도 70은 도 68에 나타낸 F1023 OPF의 출력 파형에 대한 입력 그래프이다.
도 71은 F1103의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 72는 도 71에 나타낸 F1103 OPF의 전달 특성 그래프이다.
도 73은 도 71에 나타낸 F1103 OPF의 출력 파형에 대한 입력 그래프이다.
도 74는 F1123의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 75는 도 74에 나타낸 F1123 OPF의 전달 특성 그래프이다.
도 76은 도 74에 나타낸 F1123 OPF의 출력 파형에 대한 입력 그래프이다.
도 77은 F1203 아니면 다음 상태 발생기로서 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 78은 도 77에 나타낸 F1203 OPF의 전달 특성 그래프이다.
도 79는 도 77에 나타낸 F1203 OPF의 출력 파형에 대한 입력 그래프이다.
도 80은 F1213의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 81은 도 80에 나타낸 F1213 OPF의 전달 특성 그래프이다.
도 82는 도 80에 나타낸 F1213 OPF의 출력 파형에 대한 입력 그래프이다.
도 83은 F1223의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 84는 도 83에 나타낸 F1223 OPF의 전달 특성 그래프이다.
도 85는 도 83에 나타낸 F1223 OPF의 출력 파형에 대한 입력 그래프이다.
도 86은 F2003의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 87은 도 86에 나타낸 F2003 OPF의 전달 특성 그래프이다.
도 88은 도 86에 나타낸 F2003 OPF의 출력 파형에 대한 입력 그래프이다.
도 89는 F2013 아니면 3진 이전 상태 발생기로서 알려진 것의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 90은 도 89에 나타낸 F2013 OPF의 전달 특성 그래프이다.
도 91은 도 89에 나타낸 F2013 OPF의 출력 파형에 대한 입력 그래프이다.
도 92는 F2023의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 93은 도 92에 나타낸 F2023 OPF의 전달 특성 그래프이다.
도 94는 도 92에 나타낸 F2023 OPF의 출력 파형에 대한 입력 그래프이다.
도 95는 F2103 아니면 3진(베이스-1) 보수회로로서 알려진 것의 위치 설명기를 갖는 한 자리 함수의 회로도이다.
도 96은 도 95에 나타낸 F2103 OPF의 전달 특성 그래프이다.
도 97은 도 95에 나타낸 F2103 OPF의 출력 파형에 대한 입력 그래프이다.
도 98은 F2113의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 99는 도 98에 나타낸 F2113 OPF의 전달 특성 그래프이다.
도 100은 도 98에 나타낸 F2113 OPF의 출력 파형에 대한 입력 그래프이다.
도 101은 F2123의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 102는 도 101에 나타낸 F2123 OPF의 전달 특성 그래프이다.
도 103은 도 101에 나타낸 F2123 OPF의 출력 파형에 대한 입력 그래프이다.
도 104는 F2203의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 105는 도 104에 나타낸 F2203 OPF의 전달 특성 그래프이다.
도 106은 도 104에 나타낸 F2203 OPF의 출력 파형에 대한 입력 그래프이다.
도 107은 F2213의 위치 설명기를 갖는 한 자리 3진 함수의 회로도이다.
도 108은 도 107에 나타낸 F2213 OPF의 전달 특성 그래프이다.
도 109는 도 107에 나타낸 F2213 OPF의 출력 파형에 대한 입력 그래프이다.
도 110은 5진(기 5) 베이스-1 보수회로, F432105의 회로도이다.
도 111은 십진 베이스-1 보수회로, F987654321010의 회로도이다.
도 112는 복수 자리 함수들(MPFs)을 위해 사용된 기본 심볼들을 보여준다.
도 113은 함수의 기수(radix)를 기입(記入)하는 장소에 "r"로 기입한 GAND 게이트의 심볼을 보여준다.
도 114는 GOR3 게이트의 심볼을 보여준다.
도 115는 CGOR3 회로의 회로도이다.
도 116은 도 115의 CGOR3 회로의 심볼이다.
도 117은 도 115의 CGOR3 회로의 카르느-도이다.
도 118은 CGAND3 회로의 회로도이다.
도 119는 도 118의 CGAND3 회로의 심볼이다.
도 120은 도 118의 CGOR3 회로의 카르느-도이다.
도 121은 CGOR5 회로의 회로도이다.
도 122는 도 121의 CGOR5 회로의 심볼이다.
도 123은 도 121의 CGOR5 회로의 카르느-도이다.
도 124는 CGAND5 회로의 회로도이다.
도 125는 도 124의 CGAND5 회로의 심볼이다.
도 126은 도 124의 CGAND5 회로의 카르느-도이다.
도 127은 2진 NAND 게이트의 회로도이다.
도 128은 2진 AND 게이트의 회로도이다.
도 129는 GOR3 회로의 회로도이다.
도 130은 도 129의 GOR3 회로의 심볼이다.
도 131은 도 129의 GOR3 회로의 카르느-도이다.
도 132는 GAND3 회로의 회로도이다.
도 133은 도 132의 GAND3 회로의 심볼이다.
도 134는 도 132의 GAND3 회로의 카르느-도이다.
도 135 내지 도 161은 역바이어스의 영향을 받는 SUS-LOC 회로들의 추가적인 단계들의 전개를 보여준다.
도 135 내지 도 144는 SUS-MOS SIGMA 회로, 번호4,069용 도식 및 카르느-도들을 보여주며, 이 도식들에서 실선은 적절한 회로/신호 동작용 "참(TRUE)" 경로를 표시하고, 점선들은 역바이어스로부터 일어난 이상 경로들을 표시한다.
도 145 내지 도 152는 역바이어스를 받는 SUS-MOS내의 FET로의 대치 회로를 보여준다.
도 153 내지 도 161은 이상 경로들로부터 피해를 받는 FET들이 도 145 내지 도 152로 부터의 적절한 회로에 의해 대치된 도 133 내지 도 144의 SUS-MOS SIGMA 회로용 도식들과 카르느-도들이다.
도 162는 EQ3 회로의 회로도이다.
도 163은 도 162의 EQ3 회로의 심볼이다.
도 164는 도 162의 EQ3 회로의 카르느-도이다.
도 165는 람다(lambda) nn 회로의 기본적 회로와 기수법에 대한 설명을 보여준다.
도 166은 람다 01 회로의 회로도이다.
도 167은 도 166의 람다 01 회로의 심볼이다.
도 168은 도 166의 람다 01 회로의 카르느-도이다.
도 169는 3진 함수 15,309 회로의 회로도이다.
도 170은 도 169의 3진 함수 15,309 회로의 심볼이다.
도 171은 도 169의 3진 함수 15,309 회로의 카르느-도이다.
도 172는 3진 함수 19,542 회로의 회로도이다.
도 173은 도 172의 3진 함수 19,542 회로의 심볼이다.
도 174는 도 172의 3진 함수 19,542 회로의 카르느-도이다.
도 175는 3진 함수 141 회로의 회로도이다.
도 176은 도 175의 3진 함수 141 회로의 심볼이다.
도 177은 도 175의 3진 함수 141 회로의 카르느-도이다.
도 178은 3진 함수 19,677 회로의 회로도이다.
도 179는 도 178의 3진 함수 19,677 회로의 심볼이다.
도 180은 도 178의 3진 함수 19,677 회로용 카르느-도이다.
도 181은 세자리 3진 8분의 1 셀렉터(selector)의 회로도이다
도 182는 2자리 3진 어드레스 디코더, 즉 9분의 1 셀렉터의 회로도이다.
도 183은 2진 배타 OR 게이트의 회로도이다.
도 184는 도 183에서 나타낸 회로의 카르느-도이다.
도 185는 도 183에서 나타낸 2진 배타 OR와 유사한 결합 구성으로 조립된 XGOR3의 회로도이다.
도186은 도 185에 나타낸 XGOR3 회로의 심볼이다.
도 187은 도 185에 나타낸 XGOR3 회로의 카르느-도이다.
도 188은 3진 r+1 상태 버퍼의 회로도이다.
도 189는 4 상태 3진 베이스-1 보수회로의 회로도이다.
도 190은 제로의 출력 인에이블 레벨을 갖는 3진 r+1 상태 버퍼의 심볼이다.
도 191은 3진 MPFs#15,309 및 19,677을 사용한 4 상태 버퍼의 회로도이다.
도 192는 4 상태 베이스-1 보수회로의 회로도이다.
도 193은 5진 6 상태 베이스-1 보수회로의 회로도이다.
도 194는 CGOR 및 CGAND를 조합시킴으로써 입력을 확대하고 있는 것을 보여주는 3진 EQ의 회로도이다.
도 195는 기수(radix) 변환 리드 온리 메모리(RCROM: radix converting read only memory)의 블록도이다.
도 196은 4 비트 2진 어드레스 디코더의 회로도이다.
도 197은 도194의 어드레스 디코더에서 사용된 열(row) 차동식 드라이버/레벨 체인져(row differential driver/level changer)의 회로도이다.
도 198은 도 194의 어드레스 디코더에서 사용된 행(column) 차동식 드라이버/레벨 체인져의 회로도이다.
도 199, 200, 201, 및 202는 2진을 3진 메모리 어레이로 구성하기 위하여 필요한 FET의 회로도들이다. 각 FET의 게이트 옆에 필요한 문턱 전압이 나타나있다.
도 203은 메모리 어레이에서의 FET을 나타내는 심볼의 회로도이다.
도 204는 4 x 4 x 3 편성을 갖는 48개의 FET로 구성된 메모리의 회로도이다.
도 205는 3 터트(tert) 3진 어드레스 디코더의 회로도이다.
도 206은 도 203의 어드레스 디코더에서 사용된 열 차동식 드라이버/레벨 체인져(changer)의 회로도이다.
도 207은 도 203의 어드레스 디코더에서 사용된 행 차동식 드라이버/레벨 체인져의 회로도이다.
도 208 및 도 209는 3진으로부터 2진 메모리 어레이를 구성하기 위하여 필요한 FET의 회로도이다.
도 210은 메모리 어레이내의 FET을 나타낸 심볼이다.
도 211은 9 x 3 x 5 편성을 갖는 135개의 FET로 구성된 메모리 어레이의 회로도이다.
도 212는 2 듀애드(duad) 4 게이트의 회로도이다.
도 213은 도 210에서 나타낸 2 듀애드 4 게이트의 심볼이다.
도 214는 도 210에서 나타낸 2 듀애드 4 게이트의 카르느-도이다.
도 215는 4 듀애드 2 게이트의 회로도이다.
도 216은 도 213에서 나타낸 4 듀애드 2 게이트의 심볼이다.
도 217은 도 213에서 나타낸 4 듀애드 2 게이트의 카르느-도이다.
도 218은 교차 접속된 r값의 한 자리 함수(cross-coupled r-valued one place function)들을 채용한 단순 래치(latch)의 회로도이다.
도 219는 양방향 데이터 입력/출력 단자를 갖는 일치 그룹 래치의 회로도이다.
도 220은 복수 출력을 갖는 단순 래치의 회로도이다.
도 221은 도 218의 보수 또는 변환 래치의 기본 심볼이다.
도 222는 도 220의 복수 출력을 갖는 단순 래치의 심볼이다.
도 223은 도 219의 일치 그룹 래치의 심볼이다.
도 224는 전용 스트로브(strobe) 회로를 갖는 단순 래치를 표현하는데 사용된 심볼이다.
도 225는 3진 래치들의 범용 가능한 스트로브 회로의 회로도이다.
도 226은 단순 래치들을 사용한 마스터 슬레이브(master slave) 래치의 회로도이다.
도 227은 도 226의 마스터 슬레이브 래치의 심볼이다.
도 228은 복수 출력을 갖으며 스트로브0 입력의 논리1부터 논리 0 에지(edge) 상에서 동작하는 마스터 슬레이브 래치의 회로도이다.
도 229는 도228의 마스터 슬레이브 래치의 심볼이다.
도 230은 리셋 가능한 단순 래치의 회로도이다.
도 231은 비동기 클리어(clear) 용량을 갖는 마스터 슬레이브 래치의 회로도이다.
도 232는 도 231의 마스터 슬레이브 래치의 심볼이다.
도 233은 도 230의 단순 래치의 심볼이다.
도 234는 3진 OPF를 사용한 디지털화 선형화기의 개략도이다.
도 235는 도 234의 디지털화 선형화기의 감지 소자 또는 변환기의 출력 곡선이다.
도 236은 센서의 증폭된 출력 곡선과 일치하도록 문턱 전압이 변경된 도 234에서 사용된 3진 OPF의 회로도이다.
도 237은 3진의 복수 자리(復數位)로 확장하고 준안정 상태의 발생을 방지하며 비 보수 값을 생성하는 버퍼로 되는 OPF를 추가한 도 234의 디지털화 선형화기의 개략 회로도이다.
도 238은 따라서 SUS-LOC의 SUS-MOS 실시예를 통해 구현된 5진 GOR5 회로도와 가르느-도이다.
도 239a,b는 역바이어스를 방지하기 위하여 단계들을 추가한 도 238의 GOR5 회로도이다.
도 240은 도 238 및 도 239a,b에 도시한 GOR5 회로를 제공하기 위한 도 121의 보수 CGOR5 회로의 회로도 및 카르느-도이다.
도 241은 SUS-LOC의 SUS-MOS 실시예를 통해 구현된 5진 GAND5 회로도 및 카르느-도이다.
도 242a,b는 역바이어스를 방지하기 위하여 단계들을 추가한 도 241의 GAND5 회로도이다.
도 243은 도 241 및 도 242a,b의 것들과 같은 GAND5 회로를 제공하기 위한 도124의 보수 CGAND5 회로의 회로도 및 카르느-도이다.
도 244는 소스 전압 플러스(plus) 상대적인 게이트 전압으로부터 계산된 절대 문턱 전압들에 대한 브래킷(brackets)을 갖는 도 121의 CGOR5 회로도이다. CGOR5 심볼 및 카르느-도들은 또한 도 244에 나타내었다.
도 245는 5진 CEQ 회로용 카르느-도의 전그룹(굵은 선으로 둘러싸여 있는)을 나타낸 것이다.
도 246a,b는 도 245의 카르느-도 그룹에 상응하는 합성 회로 분기들을 나타낸 것이다.
도 247은 CEQ5 회로의 카르느-도를 다른 그룹으로 나눈 것을 나타낸 것이다.
도 248a,b는 도 247의 카르느-도 그룹에 상응하는 합성 회로 분기를 나타낸 것이다.
도 249는 CEQ5 회로의 카르느-도를 또 다른 그룹으로 나눈 것을 나타낸 것이다.
도 250은 상보 3진 시그마, 즉 CSIGMA3 회로의 회로도, 카르느-도, 및 심볼을 나타낸 것이다.
도 251은 3진 시그마, 즉 SIGMA3 회로의 다른 실시예의 회로도, 카르느-도, 및 심볼을 나타낸 것이다.
도 252는 독일 도르트문트 대학의 클라우디오 모라가 박사의 이름에 따라 명명된 CMORAGA 회로의 4진 법에 의한 실시예의 회로도 구성 및 카르느-도이다.
발명을 실행 하기 위한 모드들
이하에서, 다치 논리 회로 구조 및 그것의 만드는 방법이 설명된다. 여기서 공개된 보충 대칭 논리 회로 구조(SUS-LOC)는 주로 2 보다 더 큰 기수(radix)(r)의 완전한 액티브 논리 회로들의 설계 및 제조를 위한 것이다. 상기 SUS-LOC 구조는 n 자리들의 임의 r값의 논리 함수를 구현할 뿐만 아니라 시퀀셜 및 클럭(clocked) 시퀀셜 논리를 위해 요구된 구성 요소들 구현하기 위해 사용될 수 있다. 여기서, 기수(radix) r은 1 보다 더 큰 정수이고 그리고 n은 0 보다 더 큰 정수이다.
미국 특허청 문헌 공개 프로그램하에서 행해진 과거에 공개되어 있는 내용들이 본원에 인용되어 병합된다. 1998년 5월 29일에 출원된 미국 특허 출원 번호 09/086,869는 본원에 인용되어 채용되지만 그의 특허출원 또는 그것의 관련된 출원의 기밀성에 관한 권리는 포기되지 않는다. 이하에 사용되는 전문용어 및 심볼은 다치 논리 및 SUS-LOC 구조가 더 개발됨에 따라 변경될 수 있다.
과거 50년에 걸쳐 개발된 이전 논리 구조들은 예외없이 2진 논리의 합성뿐이었으며 예를 들면, 트랜지스터-트랜지스터 논리(TTL); P 및 N-채널 금속 산화물 반도체(PMOS & NMOS); 그리고 상보형 대칭 금속 산화물 반도체(원천적으로 COS-MOS: 현재 CMOS)등이 있다.
2진 이외의 논리 함수들의 합성을 지지할 수 있는 논리 구조가 지금까지 개발되지 않은 주 이유는, 명확하지는 않지만 2진 논리에 대한 집착; 보다 높은 기수(radix)의 도입이 너무 복잡하고 비싸다는 가정; 그리고 과거에서의 2진 논리 구조의 우선 성공등이 있다.
여기에 명백한 두 가지 이유가 있다. 첫째는 중간 논리 레벨들의 비용효율이 높은 제조, 검사방법이 지금까지 없었던 것이다. 둘째는 논리 함수를 합성할 수 있는 회로가 실현 가능하기 전에(특히, 100% 액티브한 것), 회로를 제조하고 설계하기 위해 사용된 구조의 정의 및 룰(rule)에 의해 만족하지 않으면 안 되는 요건이 세가지 있다. 이들 세가지 요건들은 다음과 같다.
1) r개의 다른 논리 레벨들 중 단지 하나만을 표현하는 전원(power)과 같이, r개의 다른 전원을 이용하지 않으면 안 된다.
2) 하나의 출력 논리 레벨마다 전원으로부터 회로의 출력 단자에 이르기까지 하나의 제어 가능한 경로, 분기(branch)가 있어야만 한다.
3) 제어 가능한 경로 또는 분기가 하나씩, 각 입력 논리 레벨마다 하나씩, 입력 논리 레벨들의 인접 그룹마다 하나씩, 또는 입력 논리 레벨들의 고유 조합마다 하나씩, 전원으로부터 출력 단자로 연결되어 있다.
SUS-LOC 구조의 설계 룰 및 정의들은 보충(supplementation)에 의해 이들 세가지 조건들을 만족한다. 이것에 의해 단지 2진 스위치들(예로서, 트랜지스터들)을 사용하여 n 자리들의 임의 r 값의 논리 함수 회로를 합성할 수 있는 완전히 액티브한 회로들의 설계 및 경제적인 제조를 허용한다.
SUS-LOV 기반의 회로들의 특성적인 출력 특징들은 사용된 스위치들의 사양에 의해 결정된다. SUS-LOC 기반 회로들의 제조는 대략 1970년대의 기술, 재료, 그리고 장비에 의해 제조될 수 있다. 그러나, 회로 기술에서 최근의 발달은 본 발명에 유리하게 채택될 수 있다. 또한, 본 특허에서 3진 논리의 뛰어남은 SUS-LOC구조의 제한이 아니라 오히려 범용 컴퓨터의 최적화의 결과이며, 보다 높은 복잡한 시스템에 안정성을 주는 보다 간단한 요소들을 갖는다는 일반적인 사고방식에 부응한다.
한 자리 함수라고 하는 가장 간단한 경우(이하 참조)에서, "보충"은 안정된 중간 논리/전압 레벨들을 얻기 위하여 사용된 기술이다. 예로서, 3진 보수회로 F210에 대하여, 하나의 스위치는 2개의 종단(terminus) 논리 레벨들 각각에 대해 사용된다. 두 스위치들은 직렬로 동작하도록 접속되어서 둘을 초과하는 출력 논리 레벨마다, 입력항(term) 마다 종단을 보충하는 각 중간 논리 레벨에 대해 종단들(termini)과 공통 제어 신호를 공유한다. 중간 논리 레벨의 두 스위치들은 중간 논리 레벨의 출력 응답을 발생시키는 상측 및 하측 입력 신호들을 설정한다.
논리 합성 회로의 기수(radix)를 증가시키는 것으로부터 얻어진 몇가지 장점들은 정적 및 동적 파워 요구들의 감소, 데이터 밀도의 증가, 그리고 증가된 계산 능력을 포함할 수 있으나 그것들에 제한되지 않는다.
여기서 개시하고자 하는 SUS-LOC 구조는 그 스위치들은 낮은 코스트, 고신뢰도 및 손쉬운 제조 때문에 절연 게이트 필드 효과 트랜지스터(IGFETs, FET)가 사용된다. 그러나, 유사 특성을 갖는 임의 스위치들, 예를 들면 절연 게이트 바이폴라 트랜지스터 또는 유사 광 장치들이 적절한 대치품으로 될 수도 있으나 이것들이 한정되지 않는다.
각 FET의 채널 형, 모드, 그리고 문턱 전압(VGS(TH))은 한 분기가 온되면, 나머지 분기들은 오프되도록 설정되거나 또는 선택된다. 즉, 한 분기(branch)내의 스위치들은 모든 나머지의 다른 분기들내의 적어도 하나의 스위치가 오프라면 온된다. 한 자리 함수(OPF;One-Place Function)의 경우, 한 종단 분기가 온 일 때, 다른 종단 분기 및 각 중간 분기의 최소 하나의 FET는 오프이다. 또한, 중간 분기가 온일 때, 두 종단 분기들 및 모든 다른 중간 분기들의 최소 하나의 FET는 오프이다. 그러므로, 어떤 하나의 입력에 대해, 하나의 출력만이 전달된다. 이것은 어떤 수의 입력들에 대해서도 마찬가지이다.
기본 회로 소자: IGFETs
본 발명에서, SUS-LOC 회로들은 절연 게이트 필드 트랜지스터들(IGFETs, FET)을 사용하여 구성된다. IGFETs는 이 분야에서 알려져 있으며, 소스S, 게이트G, 및 드레인D를 갖는다. 매우 일반적으로, IGFETs는 IGFETs에 인가된 게이트 입력 제어 전압에 따라 드레인으로의 소스 전압의 전달을 허용하고 막는다. 드레인으로의 소스 전압의 전달 및 비전달은 소스 전압과 게이트 전압 또는 입력 전압 사이의 상대 전압에 의해 좌우된다. 그 특정 IGFET 및 그것의 선택된 동작 특성들에 따라서, 게이트 입력 제어 전압들은 상기 소스 전압 보다 더 높을수도 또는 더 낮을수도 있다.
이들 동작 특성들을 가진, IGFETs는 SUS-LOC로의 이용에 매우 적절하다. 혹은 제어 전압(또는 입력)에 의해 그 제어 전압보다 높거나 또는 낮은 소스 전압들의 전달을 막고 허용할 수 있는 다른 수단이 IGFETS에 대체되어 사용된다. 광 기술의 발전과 함께, IGFETs의 광학적 유사물이 IGFETs의 대체물일 수 있고 대체물로 동작할 수 있다. 광학적 유사물, 또는 슈퍼 패스(super pass) 트랜지스터와 같은 양자 장치들은 SUS-LOC 내의 IGFETs에 의해 겪는 역바이어스(back bias) 문제를 해결할 수 있다. 상기 슈퍼 패스 트랜지스터는 1995의 25번째 다치 논리(ISMVL) 인터내셔널 심포지움에서 발표한 논문 "다치 디지털 시스템용 슈퍼 패스 게이트를 기초로한 양자 장치 모델"에서 엠. 가메야마와 엑스. 뎅, 티. 한유에 의해 소개되었다.
도1 및 2는 각각 P 및 N 채널 타입들의 인헨스먼트 모드 FET을 보여준다. 도3 및 도4는 각각 P 및 N 채널 타입들의 디플리션 모드 FET를 보여준다. 도5는 영근사(零近似)의 문턱 FET를 보여준다. 영근사가 문턱 FET를 제외한 각 FET의 게이트 옆에는 FET 소스 전압에 상대적인 문턱 전압 VGS(TH)의 극성 및 크기를 나타내기 위하여 +V 또는 -V가 쓰여져 있다. 본 발명은, VGS(TH)는 또한 각각 인헨스먼트 및 디플리션 모드 FET의 스위칭 효과를 나타내기 위하여 VGSON 및 VGSOFF로 표기되어 있다.
인헨스먼트 모드 트랜지스터(도1 및 도2)의 경우, 상기 게이트 입력 전압이 소스 전압에 대해 게이트 문턱 전압(VGSON)을 넘어설 때, 트랜지스터는 턴온 된다. 디플리션 모드 트랜지스터(도3 및 도4)의 경우, 상기 게이트 입력 전압이 상기 소스 전압에 대해 상기 게이트 문턱 전압(VGSOFF)을 넘어설 때, 상기 트랜지스터는 턴 오프된다. 도7a 내지 도7f는 그래픽 형태로 이들 응답 특성들을 보여준다.
IGFETs의 동작을 이해하는 한 방법으로 게이트 입력 전압이 초기에 소스 전압과 같은 레벨에 있는 상황을 고려한 것이다. 상기 게이트 문턱 전압은 상기 소스 전압에 상대적인 ±V으로 되고, 어떻게 FET가 구성되어 있는지에 따라 일정하다. 일반적으로, 입력 게이트 전압이 소스 전압과 동일할 때, 인헨스먼트 모드 IGFETs는 오프이고 디플리션 모드 IGFETs는 온이다. 상기 게이트 입력 전압이 증감하여 절대 게이트 문턱 전압(소스 전압 플러스 VGS(TH) 또는 소스 전압 마이너스 VGS(TH))에 접근하며, 상기 절대 게이트 문턱 전압을 넘어설 때, 상기 IGFETs는 기 선택된 특성들에 따라 동작할 것이다. 인헨스먼트 모드 IGFETs에 대해, IGFETs는 턴온하고 상기 소스 전압을 드레인으로 전도한다. 디플리션 모드 IGFETs에 대해, IGFETs는 턴 오프되고 상기 소스 전압을 드레인으로 전도하지 않는다.
도1은 게이트 문턱 전압 -V의 VGSON인 P채널 인헨스먼트 모드 트랜지스터를 보여준다. 상기 용어 VGSON은 상기 P 채널 인헨스먼트 모드 트랜지스터가 턴온되는 상대적인 게이트 문턱 전압을 나타낸다. 상기 상대 전압들은 게이트 입력 전압과 소스 전압이다. 상기 게이트 입력 전압이 최소한 게이트 문턱 전압 -V의 VGSON 만큼 소스 전압과 다르다면, 상기 P채널 인헨스먼트 모드 트랜지스터는 온되고 소스 전압은 드레인으로 전도된다. 게이트 전압이 -V 보다 작은 만큼 상기 소스 전압과 다르다면, 상기 P채널 인헨스먼트 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에 아무런 전도도 되지 않는다. 본 발명은 상기 게이트 입력 전압이 상기 게이트 문턱 전압만큼 상기 소스 전압보다 더 낮을 때 상기 소스 전압을 상기 드레인으로 전달하기 위하여 P채널 인헨스먼트 모드 트랜지스터들을 사용한다. 게이트와 소스 전압들 사이의 상대적인 문턱 전압들(VGSON)은 제조시 트랜지스터의 (산화막의 두께와 같은) 다른 특성 및 도펀트(dopant) 레벨을 변경하는 것에 의해 제어된다. P채널 인헨스먼트 모드 IGFETs의 이들 동작 특성들은 본 발명에서 사용된 다른 IGFETs에 상응하여 유사하다.
도2는 상대적 게이트 문턱 전압 +V의 VGSON을 갖는 N 채널 인헨스먼트 모드 트랜지스터를 보여준다. 게이트 입력 전압이 최소한 +V 만큼 소스 전압과 다르다면, 상기 N채널 인헨스먼트 모드 트랜지스터는 온되고 소스 전압은 드레인으로 전도된다. 그렇지 않으면, 트랜지스터는 오프된다. 본 발명은 게이트 입력 전압이 상기 상대 게이트 문턱 전압만큼 상기 소스 전압보다 높을 때, 소스 전압을 드레인으로 전달하기 위하여 N 채널 인헨스먼트 모드 트랜지스터를 사용한다.
도3은 상대적인 게이트 문턱 전압 +V의 VGSoff을 갖는 P채널 디플리션 모드 트랜지스터를 보여준다. 게이트 입력 전압이 최소한 +V만큼 소스 전압값과 다르면, 상기 P채널 디플리션 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에서 아무런 전도가 일어나지 않는다. 그렇지 않으면, 트랜지스터는 온되고 소스에서의 전압이 드레인으로 전도된다. 본 발명은 게이트 입력 전압이 상대 게이트 문턱 전압 만큼 상기 소스 전압 보다 더 높을 때 드레인으로부터 소스 전압을 차단하기 위하여 P 채널 디플리션 모드 트랜지스터를 사용한다.
도4는 게이트 문턱 전압 -V의 VGSoff를 갖는 N채널 디플리션 모드 트랜지스터를 보여준다. 만약 게이트 입력 전압이 최소한 게이트 문턱 전압 -V의 VGSoff 만큼 소스 전압값과 다르면, 상기 N채널 디플리션 모드 트랜지스터는 오프되고 상기 소스와 드레인 사이에 아무런 전도도 일어나지 않는다. 만약 게이트 전압이 -V 보다 작게 소스 전압값과 다르다면, N 채널 디플리션 모드 트랜지스터는 온되고 소스와 드레인 사이에서 도전이 일어난다. 본 발명은 게이트 입력 전압이 상기 게이트 문턱 전압 만큼 상기 소스 전압 보다 낮을 때 상기 드레인으로부터 상기 소스 전압을 차단하기 위하여 N채널 디플리션 모드 트랜지스터들을 사용한다.
P채널 FET은 SUS-LOC 분기의 상한값을 정의하는데 유용하고 N채널 FET은 SUS-LOC 분기의 하한값을 정의하는 데 있어 유리하다. P채널 및 N 채널 FET에 의해 정의된 바와 같은 상한 및 하한 경계를 갖는 전도 대역들을 선택적으로 정의하는 것에 의해서, 임의 기수법(기수 r:radix )논리 회로에서도 임의 수의 입력(n)을 갖는 것으로 설계될 수 있다.
회로 심볼들이 일반적으로 관련된 회로 소자를 표시하고 있기 때문에, 본 발명에 수반하는 도면의 그림들은 일반적으로 그안에 도시된 SUS-LOC 회로들에 대하여 완전히 개시하는 것으로 된다. 또한, 도면 그림들은 다치 논리의 응용 및 회로의 크기가 실현될 수 있는 구조 시스템으로서의 본 발명을 개시한다.
여기서 개시하는 SUS-LOC 구조는 FET을 사용하기 때문에, 정전 방전(ESD)에 대해 입력들을 보호하는 것이 바람직하다. 도6은 ESD로부터 입력을 보호하는 한 방법을 보여준다. 다른 방법들 또한 사용될 수 있다.
SUS-LOC 회로들의 최대 및 최소 전원 전압들(출력 전압들)은 채용된 스위치들의 사양 및/또는 회로의 출력 요건들에 의해 결정된다. 그러나, 논리 레벨들 0 및 1의 적정 최소 전원 전압들은 각각 0.0V 및 1.5V이다. 논리 레벨이 추가되면, 각각 이전 논리 레벨 전압 플러스(plus) 논리 레벨 1의 전압으로 되어 1.5V의 논리 스텝 전압(LSV)이 제공된다. 디지털 응용들에서 이산적인 논리 레벨들을 유지하는 것은 중요하다. 1.5V는 쉽게 얻을 수 있는 것으로 보인다. 다른 LSV 값들도 또한 양호한 효과를 위해 사용될 수 있다.
SUS-LOC 회로도에서 사용된 전원 지시들은 단순히 문자 "V"로 그 전압이 표시하는 논리 레벨을 첨자로 표시한 것으로 된다(예로서, V1은 논리 레벨1을 표시하고, V3는 논리 레벨3를 표시한다).
FET의 매우 높은 임피던스로 인해 그리고 각각의 출력전압이 r종류의 논리 레벨 중 단지 하나만을 표시하기 때문에 SUS-LOC 회로의 논리 레벨들은 결과적으로 논리 레벨들을 표시하는 전원 전압들과 동일하다. 아래에 설명하는 바와 같이, 각 다른 논리 레벨들의 전압 영역 또는 정의역들은 예측 가능한 관계에 따라 설정된다.
P채널 FET의 문턱 전압들 VGS(TH)는 그 FET가 도통 상태로 되는 가장 높은 입력 논리 레벨 이상의 논리 레벨의 퍼센트인 것으로 선택되거나 제조된다. N 채널 FET의 문턱 전압들VGS(TH)은 그 FET가 도통 상태로 되는 가장 낮은 입력 논리 레벨 이하의 논리 레벨의 퍼센트로 제조되거나 선택된다. 각각의 적정한 퍼센트는 분기들상에서의 오버랩(overlap)이 회로가 한 출력 레벨로부터 다른 레벨로 절환될 때 발생하도록 논리 단계 전압(LSV)의 55% 내지 75%의 영역이어야만 한다. 이러한 퍼센트는 오버랩 퍼센트(OP)로 불리우며 디지털 응용에서 사용된 모든 스위치들에 대해 동일하여야 한다. 아날로그 응용은 VGS(TH) 및/또는 OP 및/또는 LSV가 가변인 것이 필요하게 된다.
OP가 제안된 바와 같이 사용될 때, 회로 대칭은 논리 레벨 절환점에서의 전압이 두 개의 인접하는 논리 레벨 전압들 사이의 중간점에 있기 때문에 유지된다. 출력 전달 특성은 절환 중에 출력 단자로 전압의 계속적인 인가 때문에 향상된다. 정의역(domain)은 각 논리 레벨, 중간 분기의 상측 및 하측 절환점 전압들에 의해 설정된 종단들, 그리고 종단 분기용 V0 또는 Vr-1 및 절환점 전압에 의해 정하여 진다. 논리 함수, 또는 논리 합성, 회로(논리 함수)를 개발할 때, FET의 각각을 위해 적절한 또는 필요한 문턱 전압들을 계산하는 것이 필요하다. 특정 FET의 VGS(TH)를 계산하기 위하여, 적절한 방정식이 다음의 두 방정식들로부터 FET의 채널 타입에 따라 선택된다.
P채널: VGS(TH) = Vi - (VO - (OP x LSV)); 그리고
N채널: VGS(TH) = Vi - (VO + (OP x LSV)).
여기서, Vi은 분기가 응답하는 입력 논리 레벨 전압 제한(상측 또는 하측 중의 적절한 것);
VO는 출력 논리 레벨 전압;
LSV는 논리 스텝 전압; 그리고
OP는 55% 내지 75%의 범위에서 바람직하게 선택된 오버랩 퍼센트이다.
SUS-LOC 회로의 노이즈 면역성은 논리 레벨의 거의 45%로부터 논리 레벨 정의역들, 스위치들 및 전원(supplies)의 오차, FET의 고 임피던스 및 오버랩 퍼센트로 인해 복수 논리 레벨까지의 범위에 미친다. 어떤 함수들의 출력은 둘 또는 그 이상의 논리 레벨들의 입력 변화에 의해 하나의 논리 레벨을 변화 시킨다. 그래서, SUS-LOC 내에서 노이즈 면역성은 여러 논리 레벨들에 걸쳐질 수 있다.
임의 입력 자극에 응답하여 전원으로부터 또는 전원으로 한 출력 단자를 연결하고 또는 단절 시키는 임의 회로 소자들은 본 발명에서의 구체적인 소자들을 보다 잘 명명하거나 설명하기 위하여 분기로 불리워 진다. SUS-LOC 구조는 "종단" 및 "중간"으로 지정된 두 개의 주 분기 형태, 그리고 "합성"으로 지정된 하나의 2차적인 분기 형태를 포함한다.
종단 분기(terminus branches)
한 자리 논리 함수들은 모두 최소 두 개의 종단 분기들을 필요로 한다. 중간 분기들의 존재 및 수는 합성되는 기수(radix) 및 구체적인 논리 함수에 의해 결정된다. 합성 분기들은 논리 함수가 두 개 또는 그 이상의 입력 항(term)을 필요로 할 때 주 분기들의 조합에 의해 형성된다. 두 개 또는 그 이상의 입력 항들을 취하는 그러한 논리 함수들은 복수 자리 함수들(MPFs)로 불리운다.
각 분기 형태는 다음과 같이 정의된다.
종단 분기는 한 논리 레벨을 표현하는 전원에 출력 단자를 접속하고 입력이 0,...r-1의 논리 레벨 시퀀스의 싸이클로 공급될 때 하나 또는 연속 입력 논리 레벨(들)의 그룹에 응답하는 하나의 FET로 구성된다.
종단 분기를 형성하기 위해 사용된 FET는 그 분기의 출력 논리 레벨(O)에 대한 입력(I)으로 응답된 입력 논리 레벨(들)에 의해 좌우된다. 상기 채널 타입(P 또는 N) 및 모드, 인헨스먼트 또는 디플리션(E 또는 D)들은 다시 말해서, 인헨스먼트 모드 FET는 상기 응답 입력(I)이 출력(O)과 결코 동일하지 않을 때 사용된다.
I>O에 대해, NE를 사용한다;
I<O에 대해, PE를 사용한다.
다시, 상기 FET는 I가 O와 동일할 때(I=O) 온이 아니거나 출력측과 도전한다. 이것은 인헨스먼트 모드 FET 특성들과 일치한다. I>O일 때, N 타입 인헨스먼트 모드 FET가 사용된다. I<O 일 때, P 타입의 인헨스먼트 모드 FET가 사용된다. 그러한 종단 분기를 갖는 OPF의 예가 도89, F201내에 나타나 있다.
디플리션 모드 FET는 다음과 같은 모두 조건들이 존재할 때 종단 분기에서 사용될 수 있다.
1. 출력 논리 레벨은 FET에 대해 0 또는 r-1이 아니다.
2. 출력 논리 레벨은 두 개 또는 그 이상의 연속 입력 논리 레벨들에 필요하게 된다.
3. 출력은 0 또는 r-1을 포함하는 입력 논리 레벨 시퀀스의 요소이다.
4. 입력의 크기는 포지티브 또는 네거티브 하게(+ 또는 -) 출력 논리 레벨을 초과 한다.
5. 출력 논리 레벨의 크기는 또 다른 출력 논리 레벨에 의해 초과되지 않는다.
6. 다른 종단 분기 FET는 인헨스먼트 모드 FET이다.
위의 6 조건들이 존재할 때, 사용된 채널 형태는 다음과 같다.
상기 디플리션 모드 FET가 입력 논리 레벨들 0 및 1(또는 기수(radix)에 따라서 0 및 >0)에 반응하여 도통 상태로 되고, 다른 어떤 논리 레벨도 상기 디플리션 모드에 의해 도통되는 것보다 크지 않을 때, 그때 P채널 디플리션 모드 FET가 사용된다. 이것의 예는 도71에 나타낸 F1103이다.
상기 디플리션 모드 FET가 입력 논리 레벨들 r-1 및 r-2에 응답하여(또는 기수(radix)에 따라서 1 및 <r-1) 도통 상태로 하며 다른 어떤 입력 논리 레벨은 디플리션 모드 FET 보다 적지 않을 때, 그 때 N 채널 디플리션 모드 FET가 사용된다. 이것의 예는 도98에 나타낸 F2113이다.
여기에 주어진 룰들은 본 발명이 실제에 사용될 수 있기 위한 확실하고 신뢰할 수 있는 지시들 및 용어들을 제공하고자 하는 것에 주목되어야 한다.
중간 분기
중간 분기는 상기 종단 분기들에 의해 도통된 논리 레벨들 중 하나의 논리 레벨을 대표하는 전원에 출력 단자를 접속하고 입력이 0,...r-1의 논리 레벨 시퀀스를 통해 싸이클 될 때, 하나 또는 연속하는 그룹의 입력 논리 레벨(들)에 응답하는 두 개의 FET들로 구성된다.
3개의 가능한 FET 조합들이 중간 분기를 형성하기 위하여 사용될 수 있다. 구체적인 FET 조합은 상기 분기의 출력 논리 레벨(O)에 대한 (I)에 응답하는 입력 논리 레벨(들)대 출력 논리 레벨에 따라 다르게 된다. 채널 형태 P 또는 N 그리고 모드, 인헨스먼트 또는 디플리션(E 또는 D)의 조합들은 다음과 같다.
O>I에 대하여, PE & ND를 사용하고;
O∈I에 대하여 PD & ND를 사용하고; 그리고
O<I에 대하여 PD & NE를 사용한다.
여기서, PE는 P 채널 인헨스먼트 모드를 표시하고;
NE는 N 채널 인헨스먼트 모드를 표시하고;
PD는 P 채널 디플리션 모드를 표시하고; 그리고
ND는 N 채널 디플리션 모드 FET을 표시한다.
예로서, 도110에 나타낸 5진(기수 5) 베이스-1 보수회로는 모든 3개의 조합을 포함한다.
이들 3 FET 조합들은 각각 두 FET가 도통하는 윈도우 또는 대역 갭(gap)을 정의한다. 출력 논리 레벨 O 이하에서 응답하는 입력들 I에 대하여 전도 대역이 발생하는 경우, PE 및 ND가 사용된다. 출력 O에 대하여서는 전도 대역은 PD 및 ND가 사용된다. O 이상 전도 대역에 대하여서는 PD 및 NE가 사용된다.
합성 분기
합성 분기는 그것이 발생하는 직렬, 병렬, 또는 복수 자리 논리 함수에 의한 필요성에 따라서 직렬, 병렬, 또는 직렬-병렬로 접속되어 도전하는 종단 및/또는 중간 분기들의 조합이다. 이러한 합성 분기들은 복수 자리 함수들에서 발생하며 한 자리 함수에서는 발생하지 않는다. 예로서, 도8의 CGOR3 회로 및 도9의 CGAND3 회로 각각은 3개의 합성 분기들을 가지며, 도10의 CEQ3 회로는 5개의 합성 분기들을 갖는다.
출력 논리 레벨들에 대한 분기의 도전 및 비도전 입력 논리 레벨(들)의 관계는 그 분기를 형성하는 FET의 모드 및 채널 타입을 결정한다.
역바이어스
FET은 소스 전극과 드레인 전극 사이에서 양방향 전류를 발생시킨다. P 채널 FET에 대하여, 포지티브 전극이 소스로서 동작한다. N 채널 FET에 대하여, 네거티브 전극이 소스로서 동작한다. 그들에 인가된 전압들의 극성 및/또는 크기에 의해 결정된 소스 전극 및 드레인 전극들에 의해, 한 자리 함수들 및 복수 자리 함수들 모두 종종 역바이어스를 방지하기 위한 추가적인 회로를 필요로 한다. 한 자리 함수의 경우, 추가적인 회로 "스테이지(stages)"는 적절한 회로 출력을 얻기 위해 사용된다. 복수 자리 함수들의 경우 추가되는 한 자리 함수들(OPFs)을 하나 이상의 입력에 대하여 사용하면, 그의 온 및 오프 상태들 모두 중에서 분기의 적절한 입력 논리 레벨(들)에서의 출력 논리 레벨로의 응답을 확보할 수 있다.
출력 논리 레벨이 입력 논리 레벨(들)의 반대 방향으로 변화할 때, 추가의 스테이지들 즉 OPF(s)는 필요하지 않는다. 예로서, 증가하는 입력(보수회로등)에 대하여 출력이 감소하면 아무런 추가적인 회로가 필요하지 않는다. 그러나, 출력 논리 레벨이 입력 논리 레벨(들)에 대하여 반대 방향이 아닌 동일 방향으로 또는 랜덤하게(randomly) 변할 때, 추가의 스테이지(들) 즉 OPF(s)가 필요하게 된다. 하나 이상의 분기 또는 회로 소자가 동일한 추가의 스테이지를 필요로 하는 경우가 있기 때문에 그러한 스테이지(들) 또는 OPF(s)의 입력(들) 및/또는 출력(들)은 필요에 따라 전방으로 공급될 수 있다.
2진 논리의 당업자들은 주로 2진 인버터, NOR, NAND, 및 XOR 논리 함수에 관련하여 있기 때문에 특히 흥미를 이끄는 유사 3진 논리 함수들에 대하여서는 아래에서 설명된다. 그러나, 다른 r진 함수들의 구성 및 실행도 실현될 수 있으며 유용될 수 있다. 이들 회로들의 임의의 것들은 2진법으로 실현될 수 없는 이점 및 신호 처리 능력을 제공한다. 일반적으로, SUS-LOC에서는 어떠한 수의 기수들(radices)(r1,r2,...,rn)을 어느 조합으로도 할 수 있다. 또한, 두 개 또는 그 이상의 입력들을 가지며 기수가 복수인 입력은 또한 본 발명의 범위내이다.
기본적 함수 회로들은 하나 또는 그 이상의 입력들을 갖는 회로 내에서 하나의 기수(radix)를 사용할 수 있다.
r값의 SUS-LOC 회로의 개발은 4 단계 과정으로 행하여진다. 이들 4단계는 다음과 같다.
단계 1:
A. 함수의 1 또는 복수의 기수를 결정하는 것;
B. 논리 레벨 전압과 논리 단계 전압(LSV)을 선택하거나 결정하는 것; 그리고
C. 오버랩 퍼센트(OP)를 선택하거나 결정하는 것에 의해, 회로의 파라미터들을 정의한다.
단계 2:
이들로부터 전개되는 위한 함수의 카르느-도를 작성한다. 이것은 2진 논리 함수의 전개에 있어서 통상의 지식을 갖는 자에게 알려진 기술이다. 유일한 차이는 이와 같은 카르느-도가 일반적으로 작도의 대상으로 되는 특정 논리 함수에 의해 함수의 기수가 2보다 더 큰 경우에 1보다 더 큰 값들을 포함한다는 점이다.
단계 3:
단계 2에서 작성된 카르느-도로부터, 출력 논리 레벨에 대한 입력 항의/항들의 논리 레벨(들)의 논리 관계를 리스트화 한다. 이 단계는 2진 논리 함수의 전개에 있어서, 통상의 지식으로 알려져 있다. 그러나, 상기 기수가 2 보다 더 클 때, 단일 입력은 복수 자리 2진 함수의 관계 특성들을 얻지만, 그러한 관계 특성들은 이들 함수들의 역수들 및 그들의 치환들과 동일한, 더 큰, 동일하거나 또는 더 큰 것을 포함한다.
단순 등가 보다 더 복잡한 관계 연산이 SUS-LOC 논리 합성의 가장 기본적인 레벨에서 행하여지기 때문에 그러한 것으로 알려진 관계 연산자들은 최대 회로 효율성을 확보하는 단계 3의 구현 중에 가능한한 사용되어야 한다.
단계 4:
단계 1, 2, 및 3로부터 얻어진 정보로부터 회로를 설계한다.
이들 단계들의 실현예가 아래에서 설명된다.
다음의 파라미터들(문턱 및 논리 레벨 전압을 계산하기 쉬운 값으로 선택된)을 사용하여 다음의 3진 회로를 제작한다.
V2 = 5.0V
V1 = 2.5V
V0 = 0.0V
OP = 71%
3진 베이스-1 보수회로 또는 인버터는 다음과 같이 제작될 수 있다. 상기 파라미터들(단계1)은 상기 파라미터 정의에서 정의되어 왔기 때문에, 단계 2로 진행하여 표1에 나타낸 카르느-도를 얻는다.
입 력
0 1 2
출 력 2 1 0
단계3은 출력 논리 레벨/출력에 대한 입력 항/입력의 논리적 관계들을 고찰하고 리스트 하기 위해 진행한다. 단계 3의 수행에 의해 표 2에 나타낸 다음의 관계들을 얻는다.
I O
=0 =2
=1 =1
=2 =0
상기 관계들의 예는 상기 출력이 각 입력 논리 레벨에 대해 변화한다는 것을 나타낸다.
단계 4는 논리 함수의 전개와 함께 진행한다. 출력 논리 레벨 0을 전달하는 분기를 가지고 시작하고, 출력 논리 레벨 r-1(이 경우에서 r-1 = 2)을 전달하는 분기 까지 증강 시킨다. 단계 4는 다음과 같이 진행한다.
논리 2의 입력(I)을 갖는 논리 0를 출력 시키기 위하여, 출력 논리 레벨은 상기 종점 분기가 응답하는 가장 낮은 입력 논리 레벨 보다 더 작다. 이것은 N 채널 인헨스먼트 모드 FET가 사용되어야 한다는 것을 의미한다. 문턱 전압 결정부(위)로부터의 N 채널 장치들의 등식을 사용하고, 그리고 2.5V의 논리 단계 전압 및 70%의 오버랩 퍼센트를 사용하여 아래와 같이 VGS(TH)를 산출한다.
Vi Vo OP LSV VGS(TH)
5V - (0V + ( 0.7 x 2.5V)) = + 3.75V
이 FET는 Q4로서 도95에 나타나 있다.
다음에 중간 분기(들)을 작성한다. 이 경우 중간 분기는 1개만이며, 그것은 논리 1 입력에 응답하여 논리1 출력을 제공하여야 한다. 이것은 P 채널 디플리션 모드 1개와, N 채널 디플리션 모드 FET 1개가 필요하게 됨을 의미한다(O∈I에 대해 PD 및 ND를 사용한다). P 채널 및 N 채널 장치들의 문턱 등식들을 사용하여 다음의 VGS(TH) 전압을 산출한다.
P 채널 디플리션 모드:
Vi Vo OP LSV VGS(TH)
2.5V - (2.5V - (0.7 x 2.5V)) = + 1.75V
N 채널 디플리션 모드:
Vi Vo OP LSV VGS(TH)
2.5V - (2.5V + (0.7 x 2.5V)) = - 1.75V
이들 두 FET들은 Q2 및 Q3으로서 도95에 나타나 있다(이와 같은 한 자리 함수들의 경우 위치는 상호 교환 가능하다).
논리 레벨 0의 입력용 논리 2의 출력을 제공하기 위하여, 출력 논리 레벨은 종단 분기가 응답하는 가장 높은 입력 논리 레벨보다 훨씬 더 크기 때문에 P 채널 인헨스먼트 모드 FET를 사용한다. P 채널 장치들의 등식을 사용하여 아래의 VGS(TH)를 산출한다.
Vi Vo OP LSV VGS(TH)
0V - (5V - (0.7 x 2.5V)) = - 3.75V
이 FET는 Q1로서 도95에 나타나 있다.
3진 베이스-1 보수회로의 분기들을 작성하는 방법은 임의 수 자리의 r값의 논리 함수의 모든 분기들의 작성하는 경우도 위해 유효하다. 이 방법은 중간 분기들을 추가하도록 확대 연장 가능하다.
SUS-LOC는 기수 r 베이스의 동일한 논리 레벨 신호들을 사용한 여러 입력들의 비교 및 기타 다른 논리 연산들을 허용하는 복수자리 함수들의 전개가 가능하다. 실제의 분기 설계(단계 4)는 위에서 3진 베이스-1 보수회로를 작성하는 경우와 유사하다. 본 발명의 예들을 제공하기 위하여 단계2, 3 및 단계 4의 결과들은 3개의 3진 복수 자리 함수들인: 보수 일반화 OR(CGOR3), 보수 일반화 AND(CGAND3), 그리고 보수 등가 발생기(CEQ3)에 대하여 설명된다. 이들 3개의 3진 함수들은 각각 2진법의 "NOR", "NAND", 그리고 "배타 OR"(XOR)게이트와 마찬가지이다.
3진 보수 일반화 OR, 약하여 CGOR3 게이트는 2진법의 "NOR" 게이트와 유사하다. CGOR3 게이트의 출력 논리 레벨은 그것의 입력들에 제시된 가장 높은 논리 레벨의 베이스-1 보수이다.
이것은 표 3(A와 B는 입력들이다)에서 나타낸 CGOR3의 카르느-도에 의해 표시된다.
A
0 1 2
0 2 1 0
B 1 1 1 0
2 0 0 0
다음은 출력 논리 레벨에 대한 입력 항/항들의 논리 레벨(들)의 논리 관계들의 리스트이다. 표 4는 단지 등가의 관련 연산자를 사용한 CGOR3에 대한 관계들을 보여준다. 표 4에 나타낸 바와 같이, 상기 결과 회로에는 9개의 합성 분기들이 있고 그것은 구현하기 위한 여분의(8 이상) 트랜지스터를 요구하게 된다. "C"는 표 4에서 입력들 "A" 및 "B"에 대한 출력이다.
A B C A B C A B C
0 0 2 0 1 1 0 2 0
1 0 1 1 1 1 1 2 0
2 0 0 2 1 0 2 2 0
기능적인 9개의 분기 회로가 설계될 수 있는 반면, 좀 더 복잡한 관련 연산자들(훨씬 더 큰, 또는 동일하거나 훨씬 더 큰)이 사용되어야 한다. 도 8에 나타낸 CGOR3 회로는 표 5에 나타낸 좀 더 복잡한 관련 연산자들을 사용하여 설계되어졌다.
A B C
=0 =0 =2
=1 <2 =1
=2 x =0
<2 =1 =1
x =2 =0
X = 무관계
상술한 바와 같이, 3개의 합성 분기들이 있다. 이것은 동일 종단 합성 분기의 부분인 2개의 무관계 엔트리("don't care" entry) x, 그리고 중간 합성 분기로 결합된 =1 및 <2의 엔트리에 기인한다. 그렇게 하면, 단지 8개의 트랜지스터들이 필요하게 된다. 보다 많은 입력들을 수용하는 CGOR3의 확장은 도8의 점선들에 의해 지시된 바와 같이 입력당 단지 4개의 트랜지스터를 필요로 한다.
3진 보수 일반화 AND 또는 CGAND3 회로는 2진법의 NAND 게이트와 유사하고 그것의 카르느-도는 표 6에 나타나 있다.
A
0 1 2
0 2 2 2
B 1 2 1 1
2 2 1 0
도 9는 CGAND3 회로를 보여준다. 이 회로는 표 7에서 나타낸 관련 연산자로부터 작성되고 또한 단지 8개의 트랜지스터들만을 필요하며, 그리고 입력을 추가시키는 경우 각 추가되는 입력마다 단지 4개의 트랜지스터들로 실현된다. 이와 같은 입력들을 추가한 경우를 도 9에서의 점선들에 의해 나타나 있다.
A B C
=0 x =2
x =0 =2
=1 ≥1 =1
≥1 =1 =1
=2 =2 =0
x = 무관계
3진 보수 등가 발생기 또는 CEQ3는 SUS-LOC에 따라 설계되고 구성될 수 있다. 상기 CEQ3는 두 입력들 A 및 B가 결과로서 얻어진 신화와 같게 이것을 보완할 것인가를 결정한다. 그러나, 도10에 나타낸 바와 같이, 상기 CEQ3는 그의 출력을 회로의 출력 요건에 따라서 공급하여 놓고, 후에 보완하게 되는 등기 회로를 최초에 발생하는 것은 아니다.
표 8은 상기 CEQ3의 카르느-도이다. 상기 카르느-도는 상기 CEQ3의 출력 시퀀스가 보수회로의 경우와 같은 "역 시퀀스"가 아님을 표시한다. 그러한 역이 아닌 시퀀셜 출력 또는 랜덤 출력은 추가의 OPF들이 상기 CEQ3 회로에 필요하게 됨을 표시한다. 표 8의 굵은 글자 영역들은 역이 아닌 시퀀셜(non-reverse sequential) 또는 랜덤 출력 값들을 지시한다.
A
0 1 2
0 2 2 2
B 1 2 1 2
2 2 2 0
CEQ가 OPF의 추가를 필요로 하는 것은 표9의 리스트된 관련 연산자들(또한 굵은 글자부분) 내에서도 보여질 수 있다.
A B C
=0 x =2
x =0 =2
=1 =1 =1
=2 <2 =2
<2 =2 =2
=2 =2 =0
x = 무관계
추가적인 OPF들에 덧붙여, A=1, B=1의 입력에 응답하는 분기 추가된 OPF들의 출력에 의해 구동되어서 일측 입력이 논리 2이고 다른측 입력이 논리 1일 때 이상한 경로(역바이어스)를 방지하기 위하여 두 개의 스위치들이 추가될 필요가 있다. A=2, B=1에 대하여, Q5 및 Q6는 B=1에서 오픈(open)(또는 도전) 상태를 유지한다. Q4는 A=2에 의해 오픈된다. Q3는 P 타입의 FET이고 최상의 포지티브 전극으로부터 전원 공급을 받게 된다. 상기 CEQ3 회로가 A=2, B=1에 대한 출력 V2을 전송하므로, 그 V2 신호는 Q3로 전송된다. A=2는 V1과 V2 중 훨씬 더 큰것(그것은 V2) 보다 더 큰 1.75V가 크지 않기 때문에, Q3는 온되고 V2와 V1을 도통시킨다. 상기 이상 경로에 대하여 이하에서 더욱 설명된다.
A 및 B 입력들의 추가적인 OPF들은 Q8과 Q9 그리고 Q13과 Q14로서 각각 도10에 나타나 있다. 이들 OPF들은 F1103이다. 그러한 OPF들의 사용에 대하여 이하에서보다 상세히 설명된다. Q11과 Q12는 FET들Q3 - Q6 상에서의 V2 출력의 역(back) 전송을 방지하기 위한 "게이트키퍼(gatekeeper)"로 된다.
보수 등가 발생기의 또는 CWQ3의 가장 가까운 2진법의 등가 회로는 두 개의 "XOR" 게이트 및 하나의 "NOR" 게이트로 구성된다. 두 개의 2진 XOR 게이트는 (CEQ3 중 9개의 가능한 입력 상태를 얻기 위해 필요한) 2진법의 두자리가 2의 값을 표현하기 위하여 요구되기 때문에 필요하다. 상기 두 개의 "XOR" 게이트는 2진법의 2행 각각의 등가(equality)를 검출하고 상기 "NOR" 게이트의 입력들은 상기 "XOR" 게이트의 출력들에 의해 구동된다. 상기 CMOS 2진법의 등가 회로는 24개의 트랜지스터를 필요하는 반면, 도 10에 나타낸 CEQ3는 단지 18개의 트랜지스터들이면 된다.
3개 입력 항을 갖는 CEQ3를 구성하려면 더욱 12개의 트랜지스터가 필요하기 때문에 전부 30개의 트랜지스터가 필요하게 된다. 이것은 3항이 같은 것을 의미하며 제로보다 더 큰 등가 레벨은 한 연산으로 결정될 수 있다. 3항 CEQ3는 1회의 연산으로 3항들의 등가를 결정할 수 있는 마찬가지의 2진법의 논리 함수를 하나도 갖지 않는다. 이러한 방법 및 다른 방법들로, SUS-LOC는 전자 정보 처리 회로의 능력을 대폭으로 크게 확장한다.
CGOR3, CGAND3 및 CEQ3 회로들을 제조하기 위해 요구된 트랜지스터들의 수는 상응하는 2진법의 회로들에 필요한 트랜지스터 수를 초과할 수 있고, 결과적으로 초과하는 것처럼 보일 수 있다. 그러나, 이들 3치 게이트들의 각각은 A 및 B의 입력들 9개의 가능한 조합들을 갖는다. 9개 입력 상태를 가능하게 하는 유사 2치 회로들은 A와 B 입력 항들이 복수 자리 값들 일 것을 필요로 한다. 그리고, 그러한 회로들은 보다 많은 트랜지스터들, 보다 많은 컨덕터들, 보다 많은 I/O 핀들을 필요로 하고, 상응하는 3진 회로들 보다 많은 기생 값들을 가질 것이다.
2치 및 3치 논리 사이의 다른 요구 조건, 구성 및 얻어지는 연산 능력(각각 가장 원시적 레벨에서의)은 일반적으로 3진법(또는 보다 높은 기수의 수계)의 보다 복잡한 논리 회로가 되려면, 필요한 트랜지스터의 수는 등가 2진 회로의 경우보다 적게 되는 것을 나타내고 있다. 그러나, 상기 보다 높은 기수의 수계는 일반적으로 보다 높은 계산 능력을 산출한다.
2진 회로를 직접 SUS-LOC로 대치하는 경우, 약간의 주의가 필요하다. 2치 게이트를 r치의 게이트로 직접 대치하는 것은 유혹적이며, 경우에 있어서는 기능적인 회로가 얻어질 수 있다(약간의 주의가 적절한 인에이블 레벨에 필요하다). 그러나, 보다 높은 기수(radix)의 SUS-LOC 회로로부터 이용가능한 논리 함수들의 수를 가지고, 보다 구체적인 논리 함수들의 설계 및 제조의 쪽이 보다 바람직하다. 좀더 구체적인 함수들을 갖는 회로들의 설계 및 제조는 더 유리하게 SUS-LOC를 만들면서도 구성요소의 수, 전체적인 전력 수요, 기생 파라미터들을 더 감소시킬 것이다.
이상 경로들
위에서 언급한 바와 같이, 이상 경로들은 일반적으로 쇼트 회로로 이끄는 특정의 회로 소자들의 사용으로 인해 일어날 수 있다. 일반적으로, 이들 문제는 FET들이 소스 또는 드레인 상에서 최상의 포지티브(P채널용) 또는 네거티브(N 채널용) 전압을 그것들의 소스 전압으로 취한다는 사실로부터 일어난다. 상기 FET를 제어하기 위해 필요한 게이트 전압은 어떤 전압이 소스 전압 및 게이트 문턱 전압으로 동작하느냐에 따라 다르다. 소정의 소스에 대해 당초에 FET를 제어하는 게이트 전압은 회로 출력 전압이 당초의 소스 전압을 빼앗으면 그 제어를 유지하는데 있어서 부적절하다. 그러한 문제를 방지하기 위하여 SUS-LOC에서 그들 소스 전압들의 영향을 받기 쉬운 FET들로의 출력 신호들의 전송을 하지 않도록 추가적인 회로 스텝들이 사용된다.
추가적인 논리 스테이지에 필요한 요건은 비역 출력 시퀀스로서 그 회로의 카르느-도 내에/에 의해 표시된다. 즉, 출력의 시퀀스는 입력 논리 레벨의 반대 방향으로의 시퀀스를 갖지 않거나 또는 시퀀스된 입력 논리 레벨들의 조합과 반대 방향으로의 시퀀스를 갖지 않는다. 또는 입력 및 출력은 둘다 V0 또는 Vr-1과 동등하다.
상기 마지막 상황이 존재할 때, 입력 논리 레벨은 출력 단자로 적절한 출력 논리 레벨 전압을 전도하는 FET의 문턱 전압을 초과하는 충분한 크기를 갖지 않는다. 즉, 0의 입력은 0을 출력 단자로 전도하는 N 채널 FET의 문턱 전압을 초과하지 않는다. 그 해결책은 문턱 전압이 상기 OPF의 출력 전압으로 초과할 수 있도록 0의 입력을 보다 높은 값으로 증가 시키거나 또는 변환하도록 OPF를 사용하는 것이다. 입력 및 출력 둘다 Vr-1일 때 OPF를 사용하여도 마찬가지의 결과가 만들어질 수 있다. 이 경우에 있어서, 상기 OPF는 상기 문턱 전압이 상기 OPF 출력 전압으로 초과할 수 있도록 Vr-1 입력을 감소시킨다.
OPF들에 대해, 종래, 표준, 또는 역 출력 시퀀스는 입력이 지금까지 없었던 더 큰 값 또는 논리 레벨이 되는 것과 지금까지 없었던 더 작은 값 또는 논리 레벨이 되는 경우 그리고 그 반대가 되는 경우이다. 출력 시퀀스는 여러 논리 레벨들의 입력 시퀀스 변화에 응답하여 하나의 논리 레벨만큼 변화시킬 수 있으나 출력 시퀀스는 그것이 변화할 때 지금까지 없었던 더 작은 값 또는 논리 레벨로 된다. 이것은 또한 본 명세서에서 역 시퀀스로서 언급된다. 이러한 시퀀스를 따르지 않은 출력 응답들은 비역(non-reverse) 시퀀스들로 불리운다. 예로서, 5진 OPF F33220은 역 시퀀스인 반면에 5진 F33224는 역 시퀀스가 아니다.
OPF들의 기본적인 동작 특성 때문에 어떠한 기수가 OPF용 출력 논리 레벨들의 최소 수는 2이다. 왜냐하면 한 출력 논리 레벨은 연속 함수(예로서, F1113)를 구성하기 때문이다. 종래 출력 시퀀스를 유지하는 OPF용 출력 논리 레벨의 최대 수는 함수의 기수(radix)와 동일하다.
한 자리 함수들에 대해, 종래대로 되지 않고, 표준적이 아니며, 또는 비역 출력 시퀀스는 이하와 같다.
1. 입력 시퀀스와 반대 방향으로 변하지 않는다;
2. 입력 시퀀스 방향을 역전 시키는 일없이 그것의 변화 방향을 역전 시킨다;
3. 출력 논리 레벨 = 입력 논리 레벨 = V0또는 Vr-1 이다.
비역 출력 시퀀스는 위에 리스트된 하나 이상의 상태가 존재할 때 OPF의 카르느-도내에서 표시된다. 도11 내지 도16은 비역 출력 시퀀스들을 갖는 몇 개의 3진 및 5진 한 자리 함수들의 예를 보여준다. 이들의 출력 시퀀스들이 비역인 이유들은 위에 리스트된 상황 수(들)를 참조하여 포인터(pointer), 또는 실인(dart)으로 표시된다.
MPF들에 대하여, 종래의 시퀀스는 그의 함수 및 카르느-도에 있어서 입력들의 전체 또는 종합적인 크기가 0과 동등한 모든 입력들로부터 r-1에 동등한 모든 입력들까지 수치 또는 논리 레벨에서 감소하고 그리고 그 반대의 경우에 대해 레벨에서 증가함에 따라, 출력 자리들의 대각선 그룹들의 시퀀스로서 보여진다. 예로서, 두 자리 함수들은 일반적으로 사각형인 카르느-도들을 갖는다. 상기 해당 대각선은 도17에 나타낸 바와 같이 죄상 쪽(최소)으로부터 우하 쪽(최대)으로 움직인다. 점선으로 도17에 나타낸 바와 같이 3치 두 자리 MPF에 대해, 일반적으로 5개의 크기들이 있다. 그것들은 다음과 같다.
A = 0, B = 0;
A = 0, B = 1 부터 A = 1, B = 0;
A = 0, B = 2 부터 A = 2, B = 0;
A = 1, B = 2 부터 A = 2, B = 1; 그리고
A = 2, B = 2.
MPF들의 특성으로 인해, 임의 기수(radix) 및 입력 항들의 임의 수 중 MPF용 그룹들의 최소 수는 2이다. 왜냐하면 한 그룹이 모든 출력 자리들은 동등하고 이것은 연속 함수를 구성한다는 것을 의미하기 때문이다. 그러한 연속 함수용 카르느-도는 입력 값들의 임의 조합에 대한 동일 출력값을 갖는다. 종래 즉 역 출력 시퀀스를 유지하는 MPF의 그룹들의 최대 수는 함수의 기수(radix)와 동일하다. 혼합된 기수들의 함수들의 접근은 다르다.
MPF들에 대하여, 종래대로 아니면, 표준적이 아니고, 또는 비역 출력 시퀀스는 아래의 조건들을 갖는 것이다.
1. 입력 시퀀스와 반대 방향으로 변화하지 않는다;
2. 입력들의 전체 크기가 방향을 역전시키는 일 없이 변화의 방향을 역전시킨다;
3. 그룹들의 수는 2 보다 더 적거나 MPF의 기수보다 더 크다;
4. 출력 논리 레벨 = 입력 논리 레벨 = V0 또는 Vr-1이다.
종래 즉 역 출력 시퀀스 MPF들의 3개의 MPF 예들을 몇 가지 가능한 그룹들을 보여주기 위하여 도18 내지 25에 나타내었다. 이들 세 그룹들은 CGOR3 회로, CGAND3 회로, 그리고 LAMBDA013 회로이다. 그들 도면들에서 그룹들은 강조를 위해 두꺼운 라인들로 묘사되어 있다. 이들 그룹의 패턴은 생각될 수 있는 전체의 패턴들은 아니다.
도26 내지 도30은 종래대로 아니며, 즉 비역 출력 시퀀스를 갖는 MPF를 보여준다. 이 도면들에서, 세 번째 그룹핑들은 기3 함수에 의해 네 번째 및 다섯번째 그룹이 필요로 되는 것을 야기하는 역 방향의 출력 시퀀스를 보여준다. 이들은 각각 상황 2와 3이다.
SUS-LOC의 간단한 분석
속도, 전력 소비, 그리고 데이터 밀도의 견지에서 SUS-LOC 구조를 이해하기 위하여, SUS-LOC 회로를 2진 회로와 비교할 것이다. 속도 및 전력 소비에 대하여 위해 선택된 회로들은 2진(CMOS)의 베이스-1 보수회로들과 3진의(SUS-LOC) 논리 시스템들이다. 도31과 32는 각각 2진 CMOS 인버터 및 3진 SUS-LOC 베이스-1 보수회로는 물론 가상선으로 보여진 관련 기생 커패시턴스를 보여준다.
3진 베이스-1 보수회로의 구성이 먼저 보여질 때, 두 개의 잘못된 가정들이 만들어 질 수 있다: 회로의 증가된 커패시턴스 때문에, 3진 시스템은 보다 느리게 동작함으로써 보다 많은 전력을 필요로 한다; 그리고 3진 시스템은 좀더 많은 트랜지스터들을 필요로 하여 데이터 밀도가 감소하는 반면 기생 커패시턴스 값을 증가시킬 것이다. 그러나, 다음은 이들 가정들이 잘못 되었음을 보여준다. 사실, 그 역설은 참이다.
3진 베이스-1 보수회로가 트랜지스터들의 수를 두배를 필요로 하고 2진 인버터의 커패시턴스를 약 두배로 갖는 반면 완전한 시스템은 하나 이상의 단일 한 자리 함수로 구성된다.
SUS-LOC 회로의 입력 커패시턴스는 그것에 상당하는 2진 회로보다 더 크나 그것의 두배 보다 작다.
다음의 파라미터들을 전제로 한다: FET의 기본 게이트 커패시턴스는 1.0 유닛(unit), 기생 커패시턴스는 0.1 유닛, 두 회로의 Vr-1은 5V, 그리고 스위칭은 절반의 싸이클을 필요로 한다.
각 회로의 전체 커패시턴스의 계산은 단순히 FET들의 커패시턴스와 기생 커패시턴스들의 합이다. CMOS 2진 인버터에 대하여, 합계는 2.5 유닛이고, SUS-LOC 3진 베이스-1 보수회로의 합계는 4.9 유닛들이다.
각 회로의 r-1 논리레벨의 출력을 스위치 하기 위해 요구된 에너지는 그 회로의 Esw인 것으로 고려된다. 용량성(커패시턴스) 부하로 반 싸이클 구동하기 위해 필요한 에너지는 그 커패시턴스의 0.5배와 같고 그 커패시턴스의 전압의 제곱배와 동일하다. 그 에너지는 주울 법칙으로 표현되거나 또는 Esw = 0.5CV2 주울(joules)로 표현된다. 각 회로로부터 상기 등식으로 대입하는 결과들은 표 10와 같이 보여진다.
CMOS 3진 SUS-LOC
논리 0로부터 논리1로 절환
Esw = 0.5 ×2.5(52) = 1.25(25) = 31.25j Esw = 0.5 ×4.9(2.52) = 2.45(6.25) = 15.3125j
논리 1로부터 논리 2로 절환
논리 1로부터 논리 2로 천이할 수 없음 Esw = 0.5 ×(2.52) = 2.45(6.25) = 15.3125j
3진 SUS-LOC 회로는 단지 한 논리 레벨(31.25 j)을 절환하는 CMOS회로 보다 더 낮은 에너지 (30.625 j)를 가지고 두 개의 논리 레벨들을 절환한다. 그러므로 3진 SUS-LOC 회로는 그 회로를 동작하는데 더 작은 에너지가 필요하지만 커패시턴스는 약 2배가 된다.
FET 회로의 가장 빠른 가능한 동작은 주 FET의 게이트로부터 출력 신호를 유사한 제2 FET의 게이트로 전송하는데 요구된 시간이다. 이것이 성취될 수 있는 최소량의 시간은 상기 1차 FET의 천이 시간이다. 하나 이상의 2차 FET로 신호를 전송하는 것은 2차 FET마다 하나의 전송 시간을 요구한다. 실제 시간은 RC 시정수, RCg = L2/μ(VGS-V(TH))이고, 싸이즈 특징, 컨더터들의 재료 등 모든 파라미터들이 알려지지 않으면 안 된다. 그러나, 명확성을 유지하기 위하여 RC 시정수의 형태와 유사한 천이 시간, L2/μVDS는 양 회로의 지연을 어림잡기 위해 사용될 수 있다.
비교의 목적으로, CMOS 회로내 FET의 전송 시간은 0.3nS이고 SUS-LOC 회로의 FET에 대하여서는 논리 레벨마다 VDS가 2.5V이므로 0.6nS이다.
두 회로들을 비교하기 위하여 각각 두 개씩이 사용될 것이다. 제1 베이스-1 보수회로의 출력은 제2 베이스-1 보수회로의 입력을 구동할 것이며, 두 보수회로들의 접합부가 도33 및 도34에서 각각 CMOS 및 SUS-LOC에 대하여 나타낸 바와 같이 이들 비교를 위한 테스트 포인트이다. 양 회로들의 입력 자극은 + 5V부터 0.0V까지의 10nS 천이이다. 제2 베이스-1 보수회로의 입력 전압을 절환점으로 상승시키는데 제1 베이스-1 보수회로를 위해 필요한 시간은 회로의 속도로서 고려될 것이다. 이 시작점 (to)은 상기 입력 자극이 5V로부터 0V를 향해 변화하는 것을 시작하는 시점이다.
CMOS 회로용 절환점은 2.5V이다. SUS-LOC 회로들용 절환점들은: 논리 0 및 논리 1로서의 1.25V, 그리고 논리 1 및 논리 2 사이의 절환점으로서의 3.75V이다.
제1 베이스 보수회로의 출력이 변화할 수 있기 전에, 입력 전압은 절환점(point)을 초과하여야 한다. 그 요구된 시간은 절환점을 얻기 위해 입력 자극에 필요한 시간 더하기 FET들의 천이 시간일 것이다. 2진 회로의 경우, 이것은 10nS의 천이 시간의 절반 즉 5nS 더하기 천이 시간 0.3nS의 두배, 즉 합계 5.6nS를 필요로 한다.
3진 회로는, 논리0에서 논리1까지의 스텝에 대하여, 10nS 천이 시간의 4분의 1 즉 2.5nS에 0.6nS의 4회분의 천이시간을 가산한 것, 즉 합계 4.9nS를 필요로 하고, 제2 절환점에 도달하기 위해 7.5 nS 더하기 2.4nS, 즉 9.9nS를 필요로 한다. 3진 회로는 9.9nS내에서 0, 1, 2로 단계적으로 절환되고 2진법의 경우는 동일한 10nS의 자극으로 0에서 1로 단계적으로 절환된다. 2진 인버터 및 3진 베이스-1 보수회로 간의 타이밍을 비교한 그래프가 도 35에 도시되어 있다.
개별 SUS-LOC 논리 함수가 그것의 유사한 CMOS 함수 보다 느릴 수 있는 반면 기수 2 보다 큰 SUS-LOC 기반 시스템은 전체적으로 CMOS 함수보다 빠를 것이다. 예로서, 2진 시스템이 0.1 μs의 평균 주기를 가지고 10MHz 클럭율로 동작하고 그 2진 클럭율의 몇 퍼센트에서 3진 시스템이 동작하는 것을 가정하여 몇 개인가의 가산을 테스트하여 회로 속도를 조사한다. 양 시스템들은 1회의 가산에 3 클럭 싸이클(1매진 싸이클)이 걸린다. x 수를 합하기 위한 양 시스템들에 의해 필요한 시간을 조사한 결과를 표 11에서 나타낸다.
합하는 수 이진 CMOS 3진 SUS-LOC a%의 이진 클럭율의 US
μS 50% 60% 70% 80% 90% 100%
2 0.3 0.6 0.5 0.43 0.38 0.33 0.3
3 0.6 0.6 0.5 0.43 0.38 0.33 0.3
4 0.9 1.2 1 0.86 0.75 0.67 0.6
5 1.2 1.2 1 0.86 0.75 0.67 0.6
10 2.7 3 2.5 2.14 1.88 1.67 1.5
11 3 3 2.5 2.14 1.88 1.67 1.5
50 14.7 15 12.5 10.7 9.38 8.33 7.5
3진 SUS-LOC 시스템은 단지 60%의 2진 클럭율을 가지고 3 또는 그이상의 합하는 수(빗금 영역)의 가산을 수행하는 것보다 짧은 시간으로 실행한다. 또한, 3진 SUS-LOC 시스템은 합하는 수가 3 또는 그 이상 일 때 단지 50%의 클럭율에서 2진 시스템의 요구된 시간과 처리량에 거의 근사하다.
그 이유는 디지털 컴퓨터가 CARRY(행올림)를 가지고 1회의 연산으로 가산할 수 있는 가변 값의 수는 컴퓨터의 기수와 동일하기 때문이다. 2진 및 3진 시스템을 사용하여 어떻게 5가지수 A,B,C,D, 그리고 E의 가산예를 이하에 설명한다.
2진 시스템 3진시스템
SUM A + B = W SUM A + B + C = Y
SUM C + W = X SUM D + E + Y = Z
SUM D + X = Y 연산 2회
SUM E + Y = Z 2 x3 = 6클럭 싸이클들
연산 4회 6 x 0.167 μs = 1μs
4 x3 = 12 클럭 싸이클들
12 x 0.1 μs = 1.2 μs
시스템의 논리 함수들이 2 보다 훨씬 더 큰 기수를 사용할 때, 상기 시스템은 단일 연산보다 복잡한 논리 함수들을 실행할 수 있고, 1회 연산으로 중간 정도의 복잡도의 논리 함수("A 더하기 B GAND C" 등)의 수행은 보다 쉽게 할 수 있다. 1회 연산보다 정확히는 한 매진 싸이클로 복잡 및/또는 복수 논리 함수들을 수행할 수 있기 때문에, 2 보다 더 큰 기수의 컴퓨터들은 고속으로 된다.
전술한 내용이 주로 3진 논리 시스템과 관련된 반면, 채택된 기술 및 방법들이 어느 기수의 논리 함수들 또는 기수들의 조합에도 적용할 수 있다. 기수가 3이 아닌 다른 기수들의 논리 함수들이나 혼합된 기수들을 사용한 논리 함수들도 SUS-LOC에 의하면 가능하다. 또한, 한 자리 함수는 1회 연산보다 정확히는 1r진수 게이트 시간으로 아날로그 디지털로 변환이나 선형화의 모두를 수행할 수 있다. 이것에 대하여서는 이하에서 보다 상세히 설명한다.
SUS-LOC에 의해 제공된 2진 컴퓨터들은, 2진 컴퓨터와 범용하기 위한 r치의 회로의 개발에 의해 확장된다. 가산기, 곱셈기 및 데이터 저장에 관한 3가지의 중요한 확장에 대하여 소개한다.
2진 컴퓨터들의 매우 유용한 확장은 두 항의 "3진 가산기"이다. 3진 가산기는 "CARRY"(또는 행올림)이 불필요하게 되고 또한 어떤 이송 전파 지연 시간도 없기 때문에 2진 가산 속도를 증가시킨다. 3진법으로부터의 2진법으로의 변환은 거의 기수 A의 수치를 기수 B의 수치로 약 4배 기수 게이트 타입으로 변환하는 "기수변환기"로 수행될 수 있다. 기수 변환기들은 아래에서 보다 상세히 설명된다.
가산기의 기수가 증가가 됨에 따라, 캐리 전파 지연 시간이 전혀 없기 때문에 1회의 연산 내에서 합산될 수 있는 보다 낮은 기수의 항들 수가 증가한다. 예로서, 4진 가산기(기수4)의 사용은 캐리 전파 지연 시간 없이 다시 1회의 연산으로 3진 또는 2진 항들이 합산되게 할 수 있다.
SUS-LOC 곱셈기들에 대하여, 매트릭스 곱셈기에 의해 곱해질 수 있는 항들의 수는 상기 곱셈기의 기수 보다 1 더 큰, r + 1이다. 그러므로, 시스템의 기수가 증가함에 따라, 1회의 연산으로 곱해질 수 있는 매트릭스의 수는 증가한다. 곱셈기의 효율은 곱해지는 항의 기수가 곱셈기의 기수와 동일일 때 향상될 수 있다.
가산기와 마찬가지로, 기수A로부터 기수B로의 변환은, 거의 4의 기수A 게이트 타입 내에서 기수A 값을 기수B 값으로 변환하는 기수 변환기를 가지고 수행될 수 있다.
데이터 저장은 디스크 드라이브를 가지고 사용된 전자 장치 보드상에서 논리 기수를 증가시키는 것에 의해 유리하게 제공된다. 디스크 드라이버의 상기 저장 용량, 데이터 밀도, 및 데이터 전송 속도는 하드웨어의 변화 없이 개선될 수 있다. 개선 퍼센트는 기수를 얼마만큼 크게 하는가에 따라 다르다. 예로서, 3진 장치 전자 보드는 저장 용량, 데이터 밀도, 데이터 전송 속도가 25% 개선된다.
기수를 크게 한 디스크 드라이브를 실현하는 가장 간단한 방법은 데이터 셀 종단들을(현재 비트 셀 종단들로 알려진) 결정하는 데이터 클럭의 리드(leading) 또는 트레일링(trailing) 에지(edge) 및 플럭스(flux) 변화 사이의 위상차를 이용하는 것이다.
한 자리(一位) 함수
한 자리 함수들(OPF,OPFs)은 기수 r의 논리 함수들 모두가 구현되어야 하는 경우 필요한 일련의 기수 r의 결합기호이다. OPF는 단지 한 입력을 취하는 SUS-LOC 회로이다(그래서, 이렇게 명명되고 복수 자리 함수도 마찬가지이다). 상기 OPF는 입력 신호를 OPF의 특성에 따라 소정의 출력 신호로 변환한다. OPF들은 주로 중간 논리 레벨 변환을 위해 사용된다. 또한 OPF들의 다른 용도도 있다.
3진 논리 시스템(r=3)은 어떠한 입력에도 동일한 출력을 주는 연속 함수들을 포함하는 27개의 가능한 OPF들을 포함한다. 전체의 기수 및 항수에 대하여 연속 함수들의 수는 항상 함수의 기와 동일하며, 이 경우 3이다. 그러므로 24개의 3진 OPF들이 사용 가능하다. 사용 가능한 3진 OPF들을 모두 본 명세서에서 표시하여 SUS-LOC의 전체의 예로 한다.
사용 가능한 3진 OPF들 입력에서 출력으로의 파형의 전달 특성은 도 38 내지 도 109에서 나타난다. 어떠한 기수의 OPF들이 구현될 수 있다는 것을 보여주기 위하여, 5진(기수5) 베이스-1 보수회로를 도110에 나타내었고 십진(기수10) 베이스-1 보수회로는 도111에 나타내었다. 5진 베이스-1 보수회로는 3개의 모든 중간 분기 구성들(하기 참조)이 포함되어 있다.
임의 기수의 한 자리 함수가 0, 1, ...r-1의 입력 논리 레벨 시퀀스로 제시되고 각 한 자리 함수는 고유의 출력 시퀀스를 생성한다. 27개 전부의 3진 OPF들 의 출력 시퀀스들을 연속적이거나 또는 역 또는 랜덤 출력 시퀀스인 함수들과 같이 표 12에 나타나 있다.
입력 시퀀스 012 012 012
3진 출력 시퀀스들 000* 100 200
001† 101† 201†
002† 102† 202†
010† 110 210
011† 111* 211
012† 112† 212†
020† 120† 220
021† 121† 221
022† 122† 222*
* 연속 함수들 † 역 또는 랜덤 출력 시퀀스들
r진수의 OPF의 하나에만 고유의 각 출력 시퀀스는 "위치 설명기(positional descriptor)"로서 문자와 그래프의 양쪽에서 각각 한 자리 함수들을 특정한다.
한 자리 함수를 문자적으로 표현할 때, 본 명세서의 그것의 위치 설명기는 함수의 "F"를 제일 먼저 쓴다. 예로서, 210의 위치 설명기를 갖는 3진 함수는 F210으로 쓴다. 위치 설명기 01234를 갖는 5진 함수는 F01234로 쓰여진다. 이것은 본 특허에서 일관되게 이 법을 사용한다.
다른 방법도 가능하며, 미래에 채택될 수도 있다. 그렇게 한 방법에는 위치 설명기로부터 맨 처음의 제로들을 모두 삭제하고, 함수의 기수를 설명기에의 아래첨자로 하는 것이다. 예로서, 5진 F00125는 F1255가되고, 십진 F0000000125는 F12510이 된다. 또한 각 기수에 대하여 가장 유용한 또는 다용도의 OPF들을 선택하는 방법도 있다. 이와 같이 선택된 함수들은 할당된 번호 또는 이름에 의해 분류될 수 있다. 카탈로그(catalog) 번호 또는 이름은 특정한 한 자리 함수를 식별하기 위하여 사용된다.
기수가 2 보다 큰 한 자리 함수의 기본적인 그래픽 심볼이 도 36에 도시되어 있다. 그 함수의 위치 설명기는 한 함수를 다른 함수로부터 구별하기 위하여 그 심볼 내부에 위치한다. 예로서, F2103가 도 37에 도시되어 있다.
가장 동작성이 용이한 OPF들을 제조하는 것은 두 개의 단일 단계 OPF들을 직렬 접속한 것을 필요로 한다. 이것은 현재 이용 가능한 스위치들이 동작하는 방식 및 둘 보다 더 큰 기수의 OPF 셋트가 역 또는 랜덤 출력 시퀀스들을 갖는 보다 많은 함수들을 포함한다는 사실 때문이다. 이에 대한 보다 많은 정보는 아래에서 복수 자리 함수들 및 조합 논리에 관하여 설명한다. 3진 단독 스테이지 OPF들은 F100, F110, F200, F210, F211, F220, 및 F221이다.
표 13에 나타낸 것은 이용 가능한 OPF들이다. 단독 스테이지인 것들은 "단독(single)"으로 표시한다. 역 출력을 갖는 것은 "FA - FB" 행에서 쌍의 함수들로서(버퍼의 경우, 이들 OPF들을 실현하는 여러 조합들이 있기 때문에 예외로 한다) 표시한다. 그리고 랜덤 출력 시퀀스들을 갖는 것은 "랜덤(random)"으로 표시한다.
FA-FB FA-FB FA-FB FA-FB FA-FB FA-FB
001 F110-F100 F210-F100 F220-F100 F220-F110 F221-F110 F221-F210
002 F110-F200 F210-F200 F220-F200 F220-F210 F220-F220 F221-F220
010 랜덤
011 F100-F100 F200-F100 F200-F110 F210-F110 F211-F110 F211-F210
012 F210-F210
020 랜덤
021 랜덤
022 F100-F200 F200-F200 F200-F210 F200-F220 F210-F220 F211-F220
100 단독
101 랜덤
102 랜덤
110 단독
112 F110-F210 F110-F211 F210-F211 F220-F211 F220-F221 F221-F221
120 랜덤
121 랜덤
122 F100-F210 F100-F211 F200-F211 F200-F221 F210-F221 F211-F221
200 단독
201 랜덤
202 랜덤
210 단독
211 단독
212 랜덤
220 단독
221 단독
주: 역 출력을 생성하는 OPF들을 위해, 회로 또는 칩 레벨에서의 전원 공급의 현재 사용과 가깝게 균형을 맞추거나 또는 전체 회로를 고려하여 제조하기에 가장 손쉬운 제조 쌍을 선택한다.
한 자리 함수는 주로 중간 논리 레벨 변환을 위해 사용된다. 그러나 OPF들은 릴레이, LED 및 천성적으로 2진인 제어 신호를 요구하는 다른 장치를 구동하기 위하여 사용된 인터페이스 회로들; 스위치들, 버튼들, 및 다른 2진 입력 장치들을 위한 입력 조건기들; 그리고 래치들(latches) 및 레지스터들(registers)을 형성하기 위하여(아래의 래치들 및 레지스터들의 설명에서 기술됨) 교차(cross) 결합된 쌍들에서 사용된 회로를 포함하는 여러 형태의 회로들을 형성하기 위하여 사용될 수 있다. 또한, OPF들은 조합 논리의 설명에서 논의된 바와 같은 r + 1 상태 드라이버들을 포함하여 n 자리들의 임의 논리 함수를 형성하기 위하여 하나 또는 하나 이상의 복수 자리 함수들과 결합될 수 있다. CGOR 및 CGAND 함수들을 갖는 단일 단계 OPF들은 임의 또는 모든 다른 논리 함수들이 얻어질 수 있는 기능적으로 완전한 셋트의 논리 접속자들을 구성한다.
또한 1회 연산으로(또는 좀 더 정확하게는 1의 기수 r 게이트 시간) 양 함수들을 실행하는 아날로그 - 디지털 변환 선형기들로서 한 자리 함수들의 사용이 가능하며 이것을 아래에서 설명된다.
좀 더 상세히 SUS-LOC를 설명하기 위해서, 3진 한 자리 함수(OPF) F2103을 아래에서 상세히 설명된다. F210은 단독 스테이지(stage) OPF이다.
F210 상에서 또는 베이스-1 보수회로 회로로의 논리 값 0의 입력은 다음과 같이 분석될 수 있다. 지금 도95 및 F210 또는 베이스-1 보수회로를 참조하면, 논리 0,V0(0V)의 회로 입력에 대해, 0V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3 그리고 최하위 IGFET Q4의 게이트로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압(V0) 더하기 3.25V의 게이트 전압 (VGS(TH)))의 절대 문턱 전압을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 절대 문턱 값보다 큰 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 0, V0(0V)의 회로 입력은 그것의 절대 문턱 전압 3.25V 아래에 있고, 최하위 IGFET Q4는 그것의 소스에서의 전압을 그것의 드레인으로 그리고 회로의 출력으로 전송하지 않는다. 논리 0, V0(0V)의 회로 입력에 대해 최하위 IGFET는 아무런 회로 출력을 공급하지 않는다.
중간 IGFET 분기는 논리 1, V1(2.5V)의 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘다는 회로 입력과 접속된 게이트이다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압(V1) 더하기 1.75V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 전압 아래의 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 0, V0(0V)의 회로 입력은 4.25V의 절대 문턱 전압 아래에 있으며, 제1 중간 분기 IGFET Q2는 그것의 소스에서 드레인으로 전압을 전송한다. 논리 0, V0(0V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송한다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압(V1) 더하기 -1.75V의 게이트 전압,(VGS(TH)))의 절대 문턱 전압을 갖는 N 채널 디플리션 모드 IGFET이다. 논리1, V1(2.5V), 소스 전압은 제1 중간 분기 IGFET Q2의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가된다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 그것의 문턱 전압보다 큰 게이트 전압에 대하여서만 드레인으로 전송된다. 제2 중간 분기 IGFET의 게이트로의 논리 0, V0(0V)의 회로 입력은 0.75V의 절대 문턱 전압 아래에 있고 제2 중간 분기 IGFET Q3는 그것의 소스에서의 전압을 그것의 드레인 및 회로 출력으로 전송하지 않는다. 논리 0, V0(0V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 어떤 회로 출력도 전송하지 않는다. 논리 0, V0(0V)의 회로 입력에 대해, 중간 IGFET 분기는 어떠한 회로 출력도 전송하지 않는다.
최상위 IGFET Q1는 1.75V(5V 소스 전압(V2) 더하기 -3.25V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱 전압 아래의 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 0, V0(0V)의 회로 입력은 그것의 절대 문턱 전압 1.75V 아래에 있다. 최상위 IGFET Q1은 그것의 소스에서의 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로의 출력으로 전송한다. 논리 0, V0(0V)의 회로 입력에 대해 최상위 IGFET Q1은 논리 2, V2(5V)를 공급한다.
위로부터, 논리 0, V0(0V)의 회로 입력에 대해, F210 회로는 논리 2, V2(5V)출력을 공급하는 것에 의해 응답한다는 것을 알 수 있다. 단지 최상위 IGFET Q1은 논리 0 입력에 대해 논리 2 출력을 회로에 제공하기 위하여 소스 전압을 회로의 출력으로 전송한다. 최상위 IGFET Q1으로의 게이트 입력 전압은 절대 문턱 전압 아래에 있고 그래서 최상위 IGFET Q1은 그것의 논리 2, V2(5V)를 회로 출력으로 전송한다.
중간 IGFET 분기는 신호 전압을 회로 출력으로 공급하지 않는다. 제1 중간 분기 IGFET Q2는 그 절대 문턱 전압 아래에 게이트 입력 전압이 있으므로 그것의 드레인으로 그것의 소스 전압 논리 1, V1(2.5V)을 전송한다. 상기 제2 중간 분기 IGFET Q3는 제2 중간 분기 IGFET Q3로의 게이트 입력 전압이 그 절대 문턱 전압 아래에 있으므로 제1 중간 분기 IGFET Q2의 드레인으로부터의 그것의 소스 전압 논리 1, V1(2.5V)를 전송하지 않는다. 제2 중간 분기 IGFET Q3는 제1 중간 분기 IGFET로부터의 논리 1, V1(2.5V) 신호 전압의 추가 전송을 막는다.
최하위 IGFET Q4는 회로의 출력으로 신호 전압을 전송하지 않는다. 최하위 IGFET Q4는 논리 0, V0(0V)의 회로 입력이 3.25V의 절대 문턱 전압 아래에 있으므로 그것의 회로 출력 및 드레인으로 논리 0, V0(0V)의 소스 전압을 전송하지 않는다.
논리0 입력에 대해, F210 회로는 논리 2출력을 공급한다.
F210 또는 베이스-1 보수회로 회로상에서 논리 1입력의 효과는 다음과 같이 분석될 수 있다. 논리 1, V1(2.5V)의 회로 입력에 대해, 2.5V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3을 갖는 중간 IGFET 그리고 최하위 IGFET Q4의 게이트들로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압 (V0) 더하기 3.25V의 게이트 전압 (VGS(TH)))의 절대 문턱을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 그 절대 문턱 값보다 높은 게이트 전압에 한해서 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 그것의 절대 문턱 전압 3.25V 아래에 있고, 최하위 IGFET Q4는 그것의 소스에서의 전압을 그것의 드레인으로 그리고 회로의 출력으로 전송하지 않는다. 논리 1, V1(2.5V)의 회로 입력에 대해, 최하위 IGFET는 아무런 회로 출력을 공급하지 않는다.
중간 IGFET 분기는 논리 1, V1(2.5V), 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘 다는 회로 입력과 게이트 접속된다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압 (V1) 더하기 1.75V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 전압보다 낮은 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 4.25V의 그 절대 문턱 전압보다 낮으며, 제1 중간 분기 IGFET는 그것의 소스에서 드레인으로 전압을 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송한다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압(V1) 더하기 -1.75V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 N 채널 디플리션 모드 IGFET이다. 논리1, V1(2.5V), 소스 전압은 제1 중간 분기 IGFET의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가된다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 게이트 전압이 그의 문턱 전압보다 높은 경우에만 게이트 전압에 대해 드레인으로 전송된다. 제2 중간 분기 IGFET Q3의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 0.75V의 절대 문턱 전압보다 높고 제2 중간 분기 IGFET Q3는 그것의 소스에서의 전압을 그것의 드레인 및 회로 출력으로 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 그것의 드레인 및 회로 출력으로 논리 1, V1(2.5V)를 전송한다. 논리 1, V1(2.5V)의 회로 입력에 대해, 중간 IGFET 분기는 논리 1, V1(2.5V)의 회로 출력을 공급한다.
최상위 IGFET Q1은 1.75V(5V 소스 전압(V2) 더하기 -3.25V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET 임에 따라 소스 전압은 그 절대 문턱 전압보다 낮은 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 1, V1(2.5V)의 회로 입력은 그것의 절대 문턱 전압 1.75V보다 높다. 최상위 IGFET Q1은 그것의 소스에서의 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로의 출력으로 전송하지 않는다. 논리 1, V1(2.5V)의 회로 입력에 대해 최상위 IGFET Q1은 어떤 회로 출력도 공급하지 않는다.
위로부터, 논리 1, V1(2.5V)의 회로 입력에 대해, F210 회로는 논리 1, V1(2.5V)를 공급하는 것에 의해 응답한다는 것을 알 수 있다. 단지 중간 IGFET 분기는 논리 1 입력에 대해 논리 1 출력을 갖는 회로를 제공하기 위하여 소스 전압을 회로의 출력으로 전송한다. 상기 중간 IGFET 분기로의 게이트 입력 전압은 제1 중간 분기 IGFET Q2의 절대 문턱 아래에 있고 제2 중간 분기 IGFET Q3의 절대 문턱 전압보다 크다. 그래서 두 중간 분기 IGFET들 Q2,Q3은 그들의 소스 전압을 그들의 드레인으로 전송하므로, 상기 중간 분기는 논리 1, V1(2.5V)를 회로 출력으로 전송한다.
최하위 IGFET Q4는 신호 전압을 회로 출력으로 공급하지 않는다. 최하위 IGFET Q4는 3.25V의 그 절대 문턱 전압 아래에 논리 1, V1(2.5V)의 회로 입력 전압이 있으므로 그것의 드레인 및 회로 출력으로 논리 0, V0(0V)의 소스 전압을 전송하지 않는다.
상기 최상위 IGFET Q1는 회로 출력으로 신호 전압을 전송하지 않는다. 상기 최상위 IGFET Q1은 논리 1, V1(2.5V)의 회로 입력이 1.75V의 절대 문턱 전압보다 높으므로 드레인 및 회로 출력으로 그것의 소스 전압 논리 2, V2(5V)를 전송하지 않는다.
논리1 입력에 대해, F210 회로는 논리 1출력을 배달한다.
F210 베이스-1 보수회로 회로상에서 논리2 입력은 다음과 같다. 논리 2, V2(5V)의 회로 입력에 대해, 5V의 입력은 모든 IGFET들 즉 최상위 IGFET Q1, 제1 및 제2 중간 분기 IGFET들 Q2,Q3을 갖는 중간 IGFET 분기 그리고 최하위 IGFET Q4의 게이트들로 전송된다.
최하위 IGFET Q4는 3.25V(0V의 소스 전압(V0) 더하기 3.25V의 게이트 전압 (VGS(TH)))의 절대 문턱 전압을 갖는 N 채널 인헨스먼트 모드 IGFET이다. 상기 최하위 IGFET Q4가 N 채널 인헨스먼트 모드 IGFET임에 따라 소스 전압은 절대 문턱 전압보다 높은 게이트 전압에 한해서만 드레인으로 전송된다. 상기 최하위 IGFET Q4의 게이트로의 논리 2, V2(5V)의 회로 입력은 그것의 절대 문턱 전압 3.25V보다 높기 때문에 최하위 IGFET Q4는 그것의 소스 전압을 그것의 드레인과 출력회로로 전송한다. 논리 2, V2(5V)의 회로 입력에 대해, 최하위 IGFET Q4는 논리 0, V0(0V)의 회로 출력을 공급한다.
중간 IGFET 분기는 논리 1, V1(2.5V), 소스 전압, 및 회로 출력 사이에서 직렬로 접속된 두 개의 IGFET들 Q2,Q3을 갖는다. 상기 중간 분기 IGFET들 Q2,Q3의 둘 다는 회로 입력과 게이트-접속된다. 제1 중간 분기 IGFET Q2의 소스는 논리 1, V1(2.5V), 소스 전압에 접속된다. 제1 중간 분기 IGFET Q2의 드레인은 제2 중간 분기 IGFET Q3의 소스로 접속된다. 제2 중간 분기 IGFET Q3의 드레인은 회로 출력으로 접속된다.
제1 중간 분기 IGFET Q2는 4.25V(2.50V의 소스 전압 (V1) 더하기 1.75V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2가 P 채널 인헨스먼트 모드 IGFET이므로, 소스 전압은 그 절대 문턱 전압보다 낮은 게이트 전압에 대해서만 드레인으로 전송된다. 제1 중간 분기 IGFET Q2의 게이트로의 논리 2, V2(5V)의 회로 입력은 4.25V의 그 절대 문턱 전압보다 높기 때문에, 제1 중간 분기 IGFET Q2는 그것의 소스 전압을 드레인으로 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해, 제1 중간 분기 IGFET Q2는 논리 1, V1(2.5V)을 그것의 드레인 및 제2 중간 분기 IGFET Q3의 소스로 전송하지 않는다.
제2 중간 분기 IGFET Q3는 0.75V(2.50V의 소스 전압(V1) 더하기 -1.75V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 N 채널 디플리션 모드 IGFET이다. 제1 중간 분기 IGFET Q2로의 게이트 입력 전압이 그것의 절대 문턱 전압보다 높으므로, 논리1, V1(2.5V), 소스 전압은 제1 중간 분기 IGFET Q2의 드레인에 의해 제2 중간 분기 IGFET Q3로 인가되지 않는다. 제2 중간 분기 IGFET Q3는 N 채널 디플리션 모드 IGFET이므로, 소스 전압은 그것의 문턱 전압보다 높은 게이트 전압에 대해서만 드레인으로 전송된다. 제2 중간 분기 IGFET Q3의 게이트로의 논리 2, V2(5V)의 회로 입력은 0.75V의 절대 문턱 전압보다 높기 때문에 제2 중간 분기 IGFET Q3는 그것의 소스 전압을 그것의 드레인 및 회로 출력으로 전송한다. 그러나, 제2 중간 분기 IGFET Q3용 소스 전압이 없으므로 제2 중간 분기 IGFET Q3의 드레인 및 회로 출력으로의 전압 전송이 없다. 논리 2, V2(5V)의 회로 입력에 대해, 제2 중간 분기 IGFET Q3는 아무런 회로 출력을 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해, 중간 IGFET 분기는 아무런 회로 출력을 공급하지 않는다.
최상위 IGFET Q1은 1.75V(5V 소스 전압(V2) 더하기 -3.25V의 게이트 전압(VGS(TH)))의 절대 문턱 전압을 갖는 P 채널 인헨스먼트 모드 IGFET이다. 상기 최상위 IGFET Q1가 P 채널 인헨스먼트 모드 IGFET 임에 따라 소스 전압은 그 절대 문턱전압보다 낮은 게이트 전압의 경우에만 드레인으로 전송된다. 상기 최상위 IGFET Q1의 게이트로의 논리 2, V2(5V)의 회로 입력은 그것의 절대 문턱 전압 1.75V보다 높기 때문에, 최상위 IGFET Q1은 그것의 소스 전압(논리 2, V2, 5V)을 그것의 드레인 및 회로 출력으로 전송하지 않는다. 논리 2, V2(5V)의 회로 입력에 대해 최상위 IGFET Q1은 어떤 회로 출력도 공급하지 않는다.
위로부터, 논리 2, V2(5V)의 회로 입력에 대해, F210 회로는 논리 0, V0(0V) 출력을 공급하는 것에 의해 응답한다는 것을 알 수 있다. 단지 최하위 IGFET Q4는 논리 2 입력에 대해 회로가 논리 0 출력을 제공하도록 소스 전압을 회로의 출력으로 전송한다. 상기 최하위 IGFET Q4로의 게이트 입력 전압은 그것의 절대 문턱 전압보다 높기 때문에 그래서 최하위 IGFET Q4는 그것의 논리 0, V0(0V) 소스 전압을 회로 출력으로 전송한다.
중간 IGFET 분기는 신호 전압을 회로 출력으로 공급하지 않는다. 제1 중간 분기 IGFET Q2는 게이트 전압이 그의 절대 문턱 전압보다 높기 때문에 그것의 드레인으로 논리 1, V1(2.5V)의 소스 전압을 전송하지 않는다. 상기 제2 중간 분기 IGFET Q3는 제2 중간 분기 IGFET Q3로의 게이트 입력 전압이 그 절대 문턱 전압보다 낮기 때문에 드레인으로 그것의 소스 전압을 전송할 것이다. 그러나, 제2 중간 분기 IGFET Q3의 소스에서 아무런 전압이 없으므로 회로 출력상에 아무런 영향이 없다. 제1 중간 분기 IGFET Q2는 상기 회로 출력 및 제2 중간 분기 IGFET Q3로의 논리 1, V1(2.5V) 신호 전압의 전송을 막는다.
상기 최상위 IGFET Q1은 회로 출력으로 신호 전압을 전송하지 않는다. 상기 최상위 IGFET Q1은 논리 2, V2(5V)의 회로 입력이 1.75V의 절대 문턱 전압보다 높기 때문에 드레인 및 회로 출력으로 그것의 논리 2, V2(5V)의 소스 전압을 전송하지 않는다.
논리2 입력에 대해, F210 회로는 논리 0 출력을 공급한다.
F210 회로에 있어서, 최상위 IGFET Q1은 논리(0), V0, 회로입력을 위해 논리2, V1(5V), 회로출력을 공급한다; 제1 및 제2 IGFET들 Q2,Q3을 갖는 중간 IGFET 분기는 논리1, V1(2.5V), 회로입력을 위해 논리1, V1(2.5V), 회로출력을 공급한다; 최하위 IGFET Q4는 논리2, V2(5V) 회로 입력을 위해 논리0, V0(0V), 회로 출력을 공급한다. 3개의 IGFET 분기들 각각은 논리 입력의 단지 한 값에 대해 회로 출력을 공급하기 위하여 응답한다.
F210 3진 OPF를 위한 위에서 언급된 분석은 임의 SUS-LOC 회로를 위해 행해질 수 있다. 입력 전압, 소스 전압, 및 게이트 문턱 전압(VGS(TH))을 분석하는 것에 의해, 임의 SUS-LOC OPF 회로의 응답 특성이 결정될 수 있다. 이 과정은 복수 자리 함수들로 확장될 수 있다.
복수 자리 함수
2진 및 5진(기 5)에 대한 약간의 참조를 가지고 3진 복수 자리 함수들이 여기서 설명된다. 임의 기수(radix)의 MPF들은 SUS-LOC 구조를 가지고 구현될 수 있다.
예로서, 기수(radix) 2의 두자리 함수들은 표 14에서 보여진다.
많은 가능한 두 자리 함수들이 있다. 기수2에 대해, 가능한 두 자리 함수의 수는 16이다(16 또는 24). 2부터 9까지의 기수들에 대해, 수는 1077보다 더크다. 기수 10 그 자체만으로 두 자리 함수들의 수는 10100이다.
MPF는 본질적으로 동일 기수의 둘 또는 그 이상의 한 자리 함수들의 조합이다. 하나의 복수 자리 함수내에서 기수들의 조합시키는 것은 가능하지만, 보다 고도로 복잡하다. MPF의 각 입력은 MPF를 형성하기 위해 사용된 한 자리 함수들의 하나 또는 그 이상에 대한 입력이다. 각 한 자리 함수의 분기들은 합성 분기들을 형성하기 위하여 다른 OPF들의 유사 분기들과 직렬, 병렬, 또는 직렬-병렬로 도통하도록 배열된다. 유사 분기들은 주어진 입력 논리 레벨 조합을 위한 논리 레벨 파워의 동일 소스로 출력 단자(또는 단자)를 연결하는 분기들이다.
각 MPF는 그것의 자리 수 및 기 수가 무엇이던간에 입력 논리 레벨들의 모든 가능한 조합들을 통해 순환하는 그것의 입력들에 응답하여 유일한 출력 시퀀스를 공급한다. 3진 논리 시스템은 각각 9개의 입력 조합들을 갖는 19,683(39)의 가능한 두 자리 함수들을 포함한다. 이것은 2진 두 자리 함수의 입력 상태들의 수의 2.25배이다. 그러나, 주어진 기수 및 자리들의 수의 모든 가능한 MPF들 모두가 유용하지는 않다. MPF들의 셋트는 r 연속 함수들 그리고 보다 작은 자리들의 함수로 감소할 수 있는 함수들 또는 보다 낮은 기수의 함수로 감소할 수 있는 함수들 또는 양쪽 모두의 함수들을 포함한다. 기수가 2 보다 더 클 때, 자리들의 수 및/또는 함수들의 기수들 중 하나에 있어서의 감소는 가능하다.
2진 시스템의 16개 두 자리 함수들은 아래의 표 14에서 나타나 있다.
# B=1, A=1 B=1, A=0 B=0, A=1 B=0, A=0 이름 또는 설명
0 0 0 0 0 연속
1 0 0 0 1 NOR 게이트
2 0 0 1 0 반전된 B입력을 갖는 AND게이트
3 0 0 1 1 입력 B의 인버터로 변환
4 0 1 0 0 반전된 A입력을 갖는 AND게이트
5 0 1 0 1 입력 A의 인버터로 변환
6 0 1 1 0 배타 OR 게이트(XOR)
7 0 1 1 1 NAND 게이트
8 1 0 0 0 AND 게이트
9 1 0 0 1 반전된 출력을 갖는 XOR
10 1 0 1 0 입력 A의 버퍼로 변환
11 1 0 1 1 반전된 B입력을 갖는 OR게이트
12 1 1 0 0 입력 B의 버퍼로 변환
13 1 1 0 1 반전된 A입력을 갖는 OR게이트
14 1 1 1 0 OR게이트
15 1 1 1 1 연속
표 14에 나타낸 바와 같이, 어떤 함수들은 배타 OR 및 NAND 게이트 같은 친숙한 이름들을 갖는다. 기설명된 바와 같이, r 개의 연속 함수들이 있다. 2진법의 경우는 0과 15의 두 개가 있고, 보다 작은 자리들로 변환할 수 있는 함수는 3번, 5번, 10번, 15번이다. 만약 상기 레벨(label)이 반전된 경우의 경면 반사 함수들은 2번(4를 반영한다) 및 11번(13을 반영한다)로서 나타난다. 이것은 또한 임의 기수 및 임의 자리수들의 MPF에 대하여서도 마찬가지이다. 이런 상황들에서 2진법의 사용은 기수에 관계없이 모든 MPF들에 의해 공유된 특성들을 보여주는 역할을 한다.
다음은 문자적으로 그리고 그래픽적으로 MPF들을 특정하는 잠정적인 방법들을 소개한다. 이 방법들은 r 값의 논리들 및 SUS-LOC 구조의 개발과 동시에 개선들이나 변경이 추가된다고 예상되기 때문에 잠정적이다.
문자로 MPF를 표시할 때, 함수의 약어(함수가 명명되었다는 것을 가정하여)는 소망의 함수의 기수는 아래에 첨자한다. 예로서, 3진 CGOR은 CGOR3로서 표기되고, 5진 GOR은 GOR5로서 표기된다. 만약 아래 첨자된 기수가 생략되면 본 명세서중에서는 기수(radix)3이라고 가정한다. 2진법의 함수는 기존의 관례에 따라 그들의 현재 이름을 쓴다. 식별의 다른 방법은 함수들에 번호를 매기고 식별 및 카탈로그화에 대해 함수의 번호를 사용하는 것이다. 번호를 매기는 것은 함수의 카르느-도내의 각 출력 자리에 대한 기수의 제곱수를 할당하는 것에 의해 수행될 수 있다. 혼합된 기수들을 갖는 함수들도 가능하다. 3진 논리에 관한 3의 제곱수들의 할당은 표 15에 나타나 있다.
A
0 1 2
0 38 37 36
B 1 35 34 33
2 32 31 30
GAND3(도134)의 카르느-도는 상기 넘버링(numbering) 방법으로 3의 제곱수을 사용하여 표 16에 나타내었다. 3의 각 제곱수의 값들을 합하는 것은 3진 두 자리 함수 수113인 GAND3의 수를 얻는다.
A
0 1 2
0 0 ×38 0 ×37 0 ×36
B 1 0 ×35 1 ×34 1 ×33
2 0 ×32 1 ×31 2 ×30
MPF들의 기본 심볼은 도112에 나타나 있다. 함수의 기수용에 확보한 장소에 "r"을 갖는 GAND 게이트의 심볼은 도113에 도시된다. GOR3 게이트의 심볼은 도114에 도시된다. 그 아래 첨자된 기수가 생략된 경우 기수는 3으로 가정한다. 2진법의 함수들은 함수들의 적절한 인터페이싱을 위해 요구된 SUS-LOC 구성을 나타내는 주석 또는 주의서를 첨부한 그들 현재의 심볼들을 사용한다. 다른 r 값의 논리 심볼들은 SUS-LOC 구조를 기초로 r 값의 논리 개발들과 동시에 작성한다.
이전에 설명된 바와 같이, 가능한 3진법에 의한 두 자리 함수들은 19,683이 있고 19,632개가 이용 가능하다.
그러나, 입력 레벨이 교환될 때 일부는 반복 및/또는 경면 반사된다.
19,632개의 3진 두 자리 함수들 중에서, 단지 몇 개만이 SUS-LOC의 동작 및 이용성의 적절한 예시로서 제공하기 위하여 제시된 것이다. 게이트들의 일부는 2진법의 유사물들을 갖으나, 2진법의 솔루션(solution)이나 또는 유사물이 하나도 없는 게이트도 있다. 잘 알려진 2진법에 의한 NAND, NOR, 및 XOR과 마찬가지의 게이트들에 대하여 이하에 설명한다. 5진 논리 함수들은 임의 기수의 논리 함수들이 합성될 수 있는 것을 보여주기 위하여 주로 설명된다. 기수5를 사용하는 것은 특정의 이점들이 있다. 또한, 3진 및 5진 회로들의 설계 파라미터들와 표준 CMOS 파라미터들에 의한 나타낸 2진 함수들의 것들과 함께 표 17에 나타나 있다.
논리시스템 LSV OP V0 V1 V2 V3 V4
3진 2.5V 70% 0.0V 2.5V 5.0V
5진 2.0V 70% 0.0V 2.0V 4.0V 6.0V 8.0V
MPF는 필수적으로 동일 기수의 두 개 또는 그 이상의 한 자리 함수들의 조합이기 때문에 CGOR 및 CGAND 게이트들은 MPF를 형성하기 위한 OPF들의 결합이 나타낼 수 있는 예시적인 회로들을 제공한다. CGOR3, CGAND3, CGOR5, 및 CGAND5, 회로도 기호, 카르느-도들이 도115 내지 117, 118 내지 120, 121 내지 123, 124 내지 126에 각각 나타나 있다. 또한, 3진 게이트들의 확장을 위해 필요한 구성요소들이 점선으로 나타나 있다. 상응하는 5진 게이트들의 확장은 마찬가지의 방법으로 이루어진다.
CGOR3 및 CGAND3 게이트들은 CGOR 또는 CGAND의 논리 함수를 이루기 위해 필요한 직렬, 병렬, 또는 직렬-병렬로 위치된 각 보수회로의 유사 분기들과 함께 입력 항마다 하나의 기수 3 베이스-1 보수회로로 구성된다. 도115 및 118은 한 보수회로가 Q2, Q4, Q6, Q7으로 구성되는 반면 다른 보수회로는 Q1, Q3, Q5, Q8로 구성됨을 보여준다.
CGORr 및 CGANDr 사이의 차이점들은, 어떤 합성 분기(종단 분기들로 구성됨)가 직렬로 접속되고, 어떤 것이 병렬로 접속되고; 어떤 채널 타입이 직렬 부분을 형성하고 어떤 채널 타입이 중간 분기들에 의해 형성된 합성 분기의 병렬 부분을 형성하느냐는 것에 있다.
직렬로 접속된 유사 분기들은 Q1 및 Q2로 구성된 종단 분기들에 의해 형성된 합성 분기들로서 도 115에 도시된다. 병렬로 위치된 유사 분기들은 Q7 및 Q8로 구성된 종단 분기들에 의해 형성된 합성 분기로서 도시된다. 직렬/병렬로 위치된 유사 분기들은 Q6과 병렬된 Q5와 직렬로 위치된 Q4와 직렬인 Q3으로 구성된 중간 분기들에 의해 형성된 합성 분기로서 보여진다.
도 115 및 118들을 비교함으로써 CGOR3 및 CGAND3 사이의 차이들을 명확하게 나타난다. CGAND3의 회로도는 병렬 및 직렬 종단 분기들이 역전되고 직렬/병렬 합성 분기내에서 채널 타입들의 위치가 반전되는 것을 보여준다.
도 115의 CGOR3 회로에 대해, 입력 A가 0일 때 출력C는 입력B의 보수를 따른다는 것에 주목되어야 한다. 또한, 입력A가 2일 때 출력 C는 어떤 입력B에 대해서 0이라는 것에 주목되어야 한다. 입력 A와 B는 상호 교환 가능하므로 역(reverse) 또한 참(true)이다(입력 A를 입력B로 대치하거나 또는 그 역으로 한다).
CGOR 회로의 회로 소자들은 디플리션 모드 및 인헨스먼트 모드의 FET들이 혼합된 것이다. N 채널 인헨스먼트 모드 FET들의 그룹은 V0의 출력C로의 전달 경로를 개재하여 V0 출력을 제어한다. P채널 디플리션 모드 및 N채널 디플리션 모드 FET들의 결합한 그룹은 출력C로의 전달 경로를 개재하여 V1 출력을 제어한다. P채널 인헨스먼트 모드 FET들의 그룹은 출력C로의 V2의 전달 경로를 개재하여 V2 출력을 제어한다. FET의 이들 그룹들은 CGOR 회로를 위한 적절한 출력을 제어하고 발생시키기 위하여 입력을 차별화하는 동작을 한다
도 115에 나타낸 바와 같이, V0는 병렬로 접속된 N채널 인헨스먼트 모드 FET들을 거쳐 출력 C에 접속된다. 각 입력에 대하여, 각각 하나의 대응하는 N채널 인헨스먼트 모드 FET가 있고 각 입력의 신호는 대응하는 FET의 게이트에 접속된다. FET들은 병렬 접속되어, FET들 중 단 하나만이 도통상태로 되어 V0의 신호가 출력C로 전송되지 않으면 안된다. 모든 V0 FET들의 VGSon은 3.25V이며(3.25V의 절대 게이트 문턱 전압을 생성), V0에서의 신호가 출력 C로 전송되기 위해 입력A 와 B 중 어느 하나가 V2에 있을 필요가 있다. 이것은 입력 A 또는 B가 2일 때 출력 C의 진리 표 값에 대응한다. 입력A와 B 모두가 논리 레벨 1 또는 그 이하일 때, V0에서의 신호는 Q7 또는 Q8 중 하나에 의해 출력 C로 전송되지 않는다.
V1은 두 셋트의 교차하는 회로 구조들에 의해 출력C로 중개된다. 제1 회로 구조는 1.75V의 게이트 문턱 전압 VGS(off)(절대 문턱 전압은 4.25V)와 직렬로 접속된 P채널 디플리션 모드 FET들의 그룹이다. 제2 회로 구조는 -1.75V의 게이트 문턱 전압 VGS(off)(절대 게이트 문턱 전압은 0.75V)와 병렬로 접속된 N채널 디플리션 모드 FET들의 그룹이다. 두 개의 회로 구조들은 서로 직렬로 접속되어 제1 회로 구조로부터의 출력은 출력C에 도달하기 전에 제2 회로 구조를 통과하지 않으면 안 되도록 한다. 두 회로 구조들의 FET들 Q4,Q6는 둘다 입력A에 게이트 접속된다. FET들 Q3 및 Q5는 입력B에 게이트 접속된다. 그 이외의 입력들을 갖는 CGOR 회로들에 대해, 두 회로 구조들의 대응하는 FET들은 그들의 대응하는 입력들로 게이트 접속된다.
P채널 디플리션 모드 FET들 Q3,Q4을 갖는 제1 회로 구조는 입력A 또는 B가 논리 레벨2(또는 논리 레벨 1 이상)일 때 출력C로의 V1의 전송을 방지하도록 하는 기능을 한다. FET들Q3,Q4는 직렬로 접속되기 때문에, 제1 회로 구조의 FET들 중 임의의 것에서의 논리 레벨2의 임의 입력은 출력C로의 V1의 전송을 막는 역할을 한다. 단지 입력들 A와 B가 둘다 논리 레벨1 또는 그 이하에 있을 때, 제1 회로 구조의 FET들은 V1을 제2 회로 구조로 도통한다.
N채널 디플리션 모드 FET들 Q5,Q6을 갖는 제2 회로 구조는 입력A 또는 B가 논리 레벨 1 또는 그 이상 일 때 출력 C로의 V1의 전송을 허용한다. FET들은 병렬로 접속되기 때문에, 어느 것인가의 입력(A, B, .... n)으로부터 논리 레벨 1 또는 그 이상의 입력이 있으면 제1 P채널 디플리션 모드 회로 구조로부터 출력C로의 V1의 전송을 허용한다.
제2 회로 구조는 -1.75V의 게이트 문턱 전압 VGS(TH)(0.75V의 절대 게이트 문턱 전압을 생성)와 병렬로 접속된 N채널 디플리션 모드 FET들 Q5,Q6의 그룹을 갖는다. 입력A 또는 입력B가 논리 레벨1 또는 그 이상이면, 제2 회로 구조의 최소한 하나의 FET는 제1 회로 구조로부터의 출력이 출력C로 전송되도록 도전 모드로 위치될 것이다. 입력A 및 입력B 모두가 논리 0이면 제2회로 구조의 어느 FET도 도통 모드로 위치되지 않을 것이고 제1 회로 구조로부터 아무런 출력도 출력C로 전송되지 않는다. 이 방법으로, 논리 레벨0에서 입력들 A와 B 모두에 대한 CGOR 게이트의 회로에 대한 응답은 V2와 연관된 직렬 회로에 의해서만 전달된다.
입력들 A 와 B가 둘다 논리 레벨 1 또는 그 이하일 때만 제1 회로 구조의 FET들Q3 및 Q4는 V1을 제2 회로 구조로 도통할 것이다. 입력들 A 와 B가 둘다 논리 레벨 0일 때, V1과 접속된 제1 회로 구조는 직렬 접속된 P채널 디플리션 모드 FET들 Q3,Q4의 단부에 V1을 전달한다. 체크되지 않은 채 남겨진다면, V1 및 V2 둘다가 출력 C로 전송되는 이상 상황이 발생하지만 회로가 A와 B가 어느 것이라도 0인 경우에 출력 C로 V2만을 전송하도록 반응할 것이다. 둘다 0인 입력들 A와 B에 대해 출력C로의 V1의 전송을 체크하기 위하여, 병렬 N채널 디플리션 모드 FET들 Q5,Q6으로 되는 제2 회로 구조는 제1 회로 구조에 직렬로 접속된다.
입력A와 B가 모두 V0일 때 CGOR 회로의 출력은 V2이다. V2 소스 신호는 함께 V2 회로 응답을 중개하는 P채널 인헨스먼트 모드 FET들 Q1,Q2를 통해 출력 C로 접속된다. 입력에는 각각 하나의 대응하는 P채널 인헨스먼트 모드 FET가 있고, 각 입력 신호는 대응하는 FET의 게이트에 접속된다. FET들은 서로 직렬로 접속되어, 모든 FET들이 도통되어서 V2 소스 전압을 출력C로 전송하지 않으면 않도록 되어 있다. 모든 FET들의 VGSon은 -3.25V(1.75V의 절대 게이트 문턱 전압을 생성)이여서, V2신호가 출력C로 전송되기 위해서는 입력들 A 및 B의 어느 것도 V0이여야 한다. 이것은 입력 A와 B가 둘다 논리 레벨 0일 때 출력C의 진리 표값과 대응한다. 입력 A 또는 B의 어느 하나가 논리 레벨 0 보다 클 때, 어느 V2 신호는 출력 C로 전송되지 않는다.
CGOR 회로는 임의 수의 입력들을 취급하도록 확장될 수 있다. 이와 같이 증가가능한 하나로서 도 115에서의 3번째의 입력을 입력 "n"으로 표시하고 필요한 추가 회로를 점선으로 표시한다. 추가로 요구된 회로는 CGOR 회로의 전체 회로에 적합하며, 위의 입력들 A와 B와 같은 두 입력 CGOR 회로들에 대하여 설명한 회로 패턴 상에서 확장된다.
CGOR 회로에 필요한 요구된 각 추가 입력에 대해, 각 추가 FET가 CGOR 회로의 하부 회로 각각에 대해 필요하게 된다. V0 출력을 중개하기 위하여, 추가 N채널 인헨스먼트 모드 FET가 V0 출력을 중개하는 입력들 A 및 B에 대응하는 FET들에 병렬로 접속된다. V1 출력을 중개하기 위하여, 제1 직렬 회로 구조 및 제2 병렬 회로 구조 둘 다에 하나의 유사 FET를 추가하는 것이 필요하게 된다. 추가되는 P채널 디플리션 모드 FET는 제1 회로 구조의 다른 FET들과 직렬로 접속되고 추가되는 N채널 디플리션 모드 FET는 제2 회로 구조의 다른 FET들과 병렬로 접속된다. V2 출력을 중개하기 위하여 추가의 P채널 인헨스먼트 모드 FET가 V2 출력을 중개하기 위한 입력들 A, B에 대응하는 FET들에 직렬로 접속된다. 추가 FET들의 게이트 입력들은 대응하는 추가 입력에 접속된다. 더 많은 입력들의 추가에 대해서도, CGOR 회로의 응답 특성은 표3의 진리표에 의해 일반적으로 지시된 바와 같이 동일하게 유지한다.
CGOR 회로가 어떻게 한 자리 함수 회로들의 F210 베이스-1 보수회로 회로(도95)와 비슷한 점에 주목되어야 한다. 입력B와 연관된 회로를 제거하는 것에 의해, CGOR 회로는 F210 베이스-1 보수회로 회로가 된다. 또한, 회로의 직렬-병렬 특성에도 주목되어야 한다. CGOR 회로의 중에서 출력C에 V0를 전송하는 부분은 병렬 상태로 있고, V2를 전송하는 부분은 직렬 상태로 있으며, V1을 전송하는 부분은 병렬 부분과 직렬의 직렬 부분을 갖는다.
표 18은 A와 B의 다른 입력들에 대한 개별 트랜지스터들 Qn의 응답을 보여준다. 그 빈칸으로 남겨진 표의 항목은 입력이 그 트랜지스터 Qn을 제어하지 않는다는 것을 지시한다.
Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
A 0 on on off off
1 off on on off
2 off off on on
B 0 on on off off
1 off on on off
2 off off on on
도 118의 CGAND3 회로에 대해, 입력 A가 0일 때, 출력 C는 항상 2이라는 것에 주목되어야 한다. 입력A가 2일 때, 출력C는 입력B의 보수인 것에 주목되어야 한다. 입력들 A와 B가 상호 교환 가능하기 때문에, 그 역은 또한 참이다(입력B를 입력A로 대입하여 그의 역을 대입한다).
일반적으로, CGAND 회로는 응답 및 구조 둘다에 있어서, CGOR 회로에 대해 상보적이다. CGOR 회로가 출력 C로 V0를 조정하기 위하여 병렬 FET들을 사용하는 경우, CGAND 회로는 직렬 FET들을 사용한다.
CGOR 회로가 N 채널 디플리션 모드 FET들을 병렬로 사용하고 P 채널 디플리션 모드 FET들을 직렬로 사용하여 출력C로 V1를 조정한 경우, CGAND 회로는 N 채널 디플리션 모드 FET들을 직렬로 사용하고 P 채널 디플리션 모드 FET들을 병렬로 사용한다. CGOR 회로가 출력 C로 V2를 조정하기 위하여 직렬 FET들을 사용하는 경우, CGAND 회로는 병렬 FET들을 사용한다. CGOR 회로를 상보하는 CGAND 회로의 다른 특징들은 도 115 및 118의 회로 구성의 검사 그리고 도 117 및 120의 진리표들에 의해 이해될 수 있다.
CGOR 회로와 마찬가지로, CGAND 회로의 회로 소자들은 디플리션 모드 및 인헨스먼트 모드 FET들의 조합체이다. N 채널 인헨스먼트 모드 FET들의 그룹은 V0 출력 C로의 V0의 전송을 조정하여 출력을 제어한다. P채널 디플리션 모드 및 N채널 디플리션 모드 FET들의 결합한 그룹은 출력 C로 V1의 전송을 조정하여 V1 출력을 제어한다. P채널 인헨스먼트 모드 FET들의 그룹은 출력C로 V2의 전송을 조정하여 V2 출력을 제어한다. FET의 이들 그룹들은 CGAND 회로를 위한 적절한 출력을 제어하고 발생시키기 위하여 입력을 식별하는 동작을 한다
도 118에 나타낸 바와 같이, V0는 직렬로 접속된 N채널 인헨스먼트 모드 FET들 Q7,Q8을 거쳐 출력 C에 접속된다. 모든 입력들이 V2일 때 CGAND 회로의 출력은 V0이다. 각 입력별로 대응하는 N채널 인헨스먼트 모드 FET가 있고 각 입력의 신호는 대응하는 FET의 게이트에 접속된다. 각 FET는 V0출력 회로의 그룹의 직병렬 접속된 FET와 협력하여 V0의 회로 응답을 조정한다. FET들은 직렬로 접속되어서 V0에서의 신호가 출력C로 전송되도록 모든 FET들이 도통되지 않으면 안 된다. 모든 FET들의 VGSon은 3.25V(3.25V의 절대 게이트 문턱 전압을 생성)이여서, V0에서의 신호가 출력 C로 전송되기 위해서는 입력A 와 B 모두가 V2에 있어야만 하도록 한다. 이것은 입력 A 또는 B가 2일 때 출력 C에 대한 진리표 값에 대응한다. 입력A와 B 중 하나가 논리 레벨 2 이하일 때, V0에서의 어느 신호도 출력 C로 전송되지 않는다.
V1은 두 셋트의 교차하는 회로 구조들에 의해 출력C로 중개된다. 제1 회로 구조는 -1.75V의 게이트 문턱 전압 VGSoff(0.75V의 절대 문턱 전압을 생성)와 직렬로 접속된 N 채널 디플리션 모드 FET들 Q3,Q4의 그룹이다. 제2 회로 구조는 +1.75V의 게이트 문턱 전압 VGSoff(4.25V의 절대 게이트 문턱 전압을 생성)와 병렬로 접속된 P 채널 디플리션 모드 FET들 Q5,Q6의 그룹이다. 그 두 개의 회로 구조들은 제1 직렬 회로 구조로부터 출력이 출력C에 도달하기 전에 제2 병렬 회로 구조를 통과하여야 하도록 서로 직렬로 접속된다. 두 회로 구조들의 FET들 중 하나는 입력A에 게이트 접속된다. 두 회로 구조들의 FET들 중 하나는 입력B에 게이트 접속된다.
N 채널 디플리션 모드 FET들 Q3,Q4을 갖는 제1 회로 구조는 입력A 또는 B가 논리 레벨0(또는 논리 레벨1 아래)일 때 출력 C로의 V1의 전송을 방지하도록 동작한다. FET들 Q3,Q4는 직렬로 접속되기 때문에, 제1 회로 구조의 FET들 중 어느 하나에서의 논리 레벨0의 임의 입력은 출력 C로의 V1의 전송을 막는다. 입력들 A와 B가 둘다 논리 레벨1 또는 그 이상일 때에만, 제1 회로 구조의 FET들 Q3,Q4은 V1을 제2 회로 구조로 도통한다.
P 채널 디플리션 모드 FET들 Q5,Q6을 갖는 제2 회로 구조는 입력A 또는 B가 논리 레벨 1 또는 그 이하 일 때 출력 C로의 V1의 전송을 허용한다. FET들은 병렬로 접속되기 때문에, 임의 입력(A, B, .... n)으로부터 논리 레벨 1 또는 그 이하의 입력은 제1 N채널 디플리션 모드 회로 구조로부터 출력C로의 V1의 전송을 허용한다.
제2 V1 회로 구조는 1.75V의 문턱 전압들 VGSoff(4.25V의 절대 게이트 문턱 전압을 생성)을 갖는 병렬로 접속된 P채널 디플리션 모드 FET들 Q5,Q6의 그룹을 갖는다. 입력A 또는 입력B가 논리 레벨1 또는 그 이하이면, 제2 회로 구조의 최소한 하나의 FET는 도통 모드로 위치되어, 제1 회로 구조로부터의 출력이 출력C로 전송되도록 한다. 입력A 및 입력B 모두가 논리 2이면 제2회로 구조의 어느 FET도 도통 모드로 위치되지 않을 것이고 제1 회로 구조로부터 어떤 출력도 출력C로 전송되지 않는다. 이 방법으로, 논리 레벨 2에서 입력들 A와 B 모두에 대한 출력 C로의 V1의 전송은 제2 회로 구조에 의해 방지된다. 논리 레벨 2에 있는 입력들 A와 B 모두에 대한 CGAND 회로용 회로 응답은 V0와 연관된 직렬 회로에 의해서 전달된다.
입력들 A 와 B가 둘다 논리 레벨 2일 때, V1에 접속된 제1 회로 구조는 직렬 접속된 N채널 디플리션 모드 FET들 Q3,Q4의 끝으로 V1을 도통시킬 것이다. 체크되지 않은 경우, 회로가 둘다 2인 입력들 A와 B에 대해 출력 C에서의 V0만으로써 응답해야할지라도, V1 및 V2 둘다가 출력 C로 전송되는 이상 상황이 발생할 것이다. 둘 다 2인 입력들 A와 B에 대하여 출력C로의 V1의 전송을 체크하기 위하여, 병렬 P채널 디플리션 모드 FET들 Q5,Q6의 제2 회로 구조는 제1 회로 구조에 직렬로 접속된다.
입력 A 또는 B의 어느 하나가 모두 V0일 때 CGAND 회로의 출력은 V0이다. V2는 병렬로 접속된 P 채널 인헨스먼트 모드 FET들 Q1,Q2를 통해 출력 C로 접속된다. 그리고 단지 출력 C로 V2를 전송하기 위하여 하나만을 그것의 게이트 입력에 의해 도통 모드로 되지 않으면 안 된다. 각 입력에 대해 하나의 상응하는 P채널 인헨스먼트 모드 FET가 있고, 각 입력 신호는 상응하는 FET의 게이트에 접속된다. 모든 FET들용 VGSon은 -3.25V(1.75V의 절대 게이트 문턱 전압을 생성)이여서, V2신호가 출력C로 전송되기 위해서는 입력들 A와 B가 V0에 있어야만 한다. 이것은 입력 A 또는 B가 논리 레벨 0일 때 출력 C를 위한 진리표 값과 대응한다. 입력 A와 B 모두가 논리 레벨 0보다 높을 때, 어느 V2 신호도 출력 C로 전송되지 않는다.
CGAND 회로는 임의 수의 입력들을 취급하도록 확장될 수 있다. 하나의 그러한 가능한 제3의 입력은 도 118의 점선으로 표시한 필요한 추가 회로에 의해 입력 "n"으로 나타내어 있다. 필요한 추가 회로는 CGAND 회로의 전체 회로에 적합하며, 상술한 입력 A 및 입력 B와 같도록 그 입력 CGAND 회로에 대하여 설명한 회로 패턴에 대하여 더욱 상세히 설명한다.
CGAND 회로에 필요한 각 추가 입력에 대해, 각 추가 FET는 CGAND 회로 부-구조들(sub-structure) 각각에 필요하다. V0 출력을 조정하기 위하여, 추가 N채널 인헨스먼트 모드 FET가 V0 출력을 조정하는 입력들 A 및 B에 상응하는 FET들와 직렬로 접속된다. V1 출력을 조정하기 위하여, 동일한 하나의 추가 FET가 제1 직렬 회로 구조 및 제2 병렬 회로 구조 양방에 필요하게 된다. 추가 N채널 디플리션 모드 FET는 제1 회로 구조의 다른 FET들과 직렬로 접속되고 추가 P채널 디플리션 모드 FET는 제2 회로 구조의 다른 FET들과 병렬로 접속된다. V2 출력을 조정하기 위하여 V2에 소스가 접속된 추가의 P채널 인헨스먼트 모드 FET는 원래 병렬 접속된 FET들 및 게이트가 그것의 상응하는 입력에 접속된 출력 C와 병렬로 접속된다. 더 많은 입력들의 추가에 대해서도, CGAND 회로의 응답 특성은 도120의 진리표에 의해 일반적으로 지시된 바와 같이 동일하게 유지한다.
CGAND 회로가 한 자리 함수 회로들의 F210 베이스-1 보수회로 회로(도95)와 어떻게 비슷한지가 주목되어야 한다. 입력B와 연관된 회로를 제거하는 것에 의해, CGAND 회로는 F210 베이스-1 보수회로 회로가 된다. 또한, 회로의 직렬-병렬 특성이 주목되어야 한다. 출력C로 V0를 전송하는 CGAND 회로의 부분은 직렬 상태로 있고, V2를 전송하는 부분은 병렬 상태로 있으며, V1을 전송하는 부분은 병렬 부분과 직렬인 직렬 부분을 갖는다. CGOR 회로들에 대해 CGAND 회로에는 유사성이 있다. 두 회로 구성들(도 118 및 도 115)의 검사는 두 회로들의 다른 동작 특성들을 이끄는 구조상 차이점들을 보여준다.
아래의 표 19는 A와 B의 다른 입력들을 위한 개별 트랜지스터들 Qn의 응답을 보여준다. 그 빈칸으로 남겨진 표의 목록은 입력이 그 트랜지스터 Qn을 제어하지 않는다는 것을 표시한다.
Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8
A 0 on off on off
1 off on on off
2 off on off on
B 0 on off on off
1 off on on off
2 off on off on
비보수 논리 회로들은 SUS-LOC를 통해 성취될 수 있다. 현재 이용 가능한 스위치들이 동작하는 방법 때문에, 신호단 회로의 출력 전압은 비역 시퀀스에 대해 위에서 표시된 바와 같이 회로의 입력 전압의 반대 방향으로 움직여야 한다. 그러므로, MPF의 기본 단일 단 함수는 이상 경로를 피하기 위해 보수 또는 변환된 출력을 만든다. 입력들의 역시퀀스 또는 보수가 아닌 출력을 갖는 논리 함수를 얻기 위하여, 베이스-1 보수회로의 추가 또는 또다른 한 자리 함수가 필요하다. 이것은 함수의 입력의 역전 또는 보수가 아닌 논리 레벨들을 만들기 위해 최상의 MPF들을 갖는 경우이다.
SUS-LOC의 질(quality)은 기수(radix)와는 독립적이며 스위치 동작으로 인해 일어난다. 그러한 스위치들이 역바이어스에 민감하지 않다면, 그러한 역바이어스를 방지하는 추가 OPF들은 제거될 수 있다.
또한, SUS-LOC 논리 회로 구조들의 고유 특성은 조합 회로들의 적절한 계획 및 설계가 최소 콤포넌트, 낮은 파워 요구, 및 보다 짧은 전파 지연 시간을 보장하기 위하여 필요하다.
비보수 논리의 예는 도 127 및 128에 각각 나타낸 2진 NAND 및 AND 게이트들의 CMOS 실시 양태의 차이다. AND 게이트는 실제로 추가된 인버터를 갖는 NAND 게이트이다.
비보수 또는 비변환 논리 함수를 형성하기 위하여, 단순히 전 조건부 기능 또는 후 조건부 기능으로서 기본 논리 함수에 베이스-1 보수회로 또는 적절한 기수의 다른 OPF를 추가할 뿐이다. 이것은 원하는 출력 시퀀스를 만들 것이다. 도 129 내지 도 131 그리고 도 132 내지 134에 각각 나타낸 GOR3 및 GAND3는 각각이 후 조건부에 의하여 구현되었다. 이들 회로들에 있어서, 베이스-1 보수회로는 기본적인 CGOR3 및 CGAND3 게이트들의 출력에 추가되었다.
추가 스테이지(additional atages)
SUS-LOC 회로에 추가 스테이지들을 추가하는 공정 및 얻어진 회로에 의하여 SUS-LOC의 구성 및 설계가 이해된다.
도 135는 2항의 3진 시그마(sigma) 게이트의 SUS-MOS의 실시 양태를 보여준다. 상기 SUS-MOS라는 용어는 전용 전원 전압을 갖는 원 웨이(one-way) FET들을 사용한 SUS-LOC의 실시예를 가르킨다. SUS-LOC에서 사용된 것들과 같은 FET들은 각각 P채널 및 N 채널 FET들용의 보다 큰 포지티브 또는 네거티브 전압으로부터 그들의 전원을 취한다.
도 136 내지 144는 각각 굵은 선으로 나타낸 의도된 출력 경로 및 입력 논리 레벨들의 9조합들 각각을 위한 점선들로 나타낸 이상 경로를 갖는 시그마 게이트를 보여준다. 또한, 도 136 내지 144는 점선으로 선택되지 않은 입력 및 출력 위치들을 갖는 카르느-도들을 보여준다. 또한, 모든 이상 경로들은 표 20에 나타내었다.
SUS-MOS 시그마 이상 경로들
도면번호 입력 A B 출력 선택 경로 R또는 원하는 경로 분기 번호(B#)에 대한 이상 경로
1 0 0 0 9 1,2,3,5,6
2 1 0 1 5 1,2,9
3 2 0 2 2 5,9
4 0 1 1 6 1,3,9
5 1 1 2 1 5,6,9
6 2 1 0 8 4
7 0 2 2 3 6,9
8 1 2 0 7 3,4
9 2 2 1 4 7,8
SUS-MOS 회로들은 FET의 소스 및 드레인 전극들이 인가된 전압들의 극성 또는 크기에 의해 결정되기 때문에, 현재 이용가능한 FET들을 사용하여 구현된다면 원하지 않는 분기 상태(또는 이상 경로)가 발생한다. P 채널 FET들에 대해 소스 전극은 두개의 전극들 중 좀 더 포지티브(+)한 것이고; N 채널 FET들에 대해 소스는 좀 더 네거티브(-)한 것이다.
그러므로, 출력 전압 또는 논리 레벨은 분기를 형성하기 위하여 사용된 FET들의 소스 및 드레인 전극들을 교환할 수 있다. SUS-MOS가 다치의 논리가 이루어질 수 있는 뛰어난 수단을 형성하는 반면, 전용 소스 FET들의 명백한 부재는 다른 방법으로 해결되어야 한다. SUS-LOC는 추가 단들의 사용함으로써 아래에 지시된 바와 같은 방법을 제공한다. 현재 이용가능한 FET들이 SUS-MOS 설계에서 사용된다면, 소스/드레인 전극 교환이 발생할 때, 그 입력 레벨(들)은 선택되지 않는 분기가 이상 경로로의 빌미를 제공하고 이상 경로로 도전하는 것을 막기 위한 충분한 크기를 갖지 않을수 있다. 도 136은 이상 경로로서의 분기2를 보여주며 소스/드레인 교환을 설명하는 다음의 예에서 사용되어진다.
A=0, B=0의 입력 논리 레벨로 인해, 선택된 분기는 도136에서 굵은선으로 나타낸 바와 같이 출력 단자로 논리 0, V0, 0V를 연결하는 분기 9이다. 분기2는 또한 출력 단자로 접속되기 때문에, 분기9에 의해 연결된 전압은 P 채널 인헨스먼트 모드 트랜지스터 QB의 드레인에 인가된다. 제로의 게이트 전압으로써, QB는 바이어스되어 도통된다. 왜냐하면, QA가 V2, 5V로 QB의 소스를 연결하는 매우 큰 레지스터로 동작하기 때문이다. QB는 그리고나서 출력 단자로부터의 V0를 QA로 연결한다.
QA는 N 채널 디바이스이고 QB(V0)에 의해 연결된 전압은 V2 공급 전압보다 좀 더 네거티브 하기 때문에, 이제 QA의 소스 전극은 QB로 접속된 전극이다. 0V의 새로운 소스 전압으로 인해, QA(A=0)의 입력 또는 게이트 전압은 QA를 턴 오프 시키기 위하여 충분히 낮은 전압이 아니다. 왜냐하면, V0(A=0)가 QB로부터의 V0 소스 아래의 -1.75V가 아니기 때문이다. QA의 소스/드레인 교환으로 인해, 분기2는 V2를 출력 단자로 V2를 연결한다. 분기9 및 분기2가 모두 도통하는 경우, 분기2 및 분기9의 FET들을 통한 V2로부터 V0로의 매우 큰 전류의 흐름이 있다. 이 이상 경로는 또한 V2-V0/2의 에러성 출력 전압을 야기한다. 필요한 회로 응답은 이용할 수 없다.
마찬가지로, 분기들3, 5, 그리고 6은 다음과 같이 이상 경로를 야기한다. A=0, B=0 입력으로 인해, 분기9는 출력 그리고 모든 분기들(분기들 3, 5, 및 6을 포함)이 출력를 가지는 접속들로 V0를 전송한다.
분기3에 대해, 출력 V0은 QD 즉 -1.75V의 게이트 문턱 전압을 갖는 N 채널 디플리션 모드 FET의 드레인으로 전송된다. 그것이 N채널 FET이므로, 그것의 소스는 그것의 전극들(존재하는 조건들하의 소스 및 드레인으로 동작하는 전극들)에 인가된 전압들 중 보다 네거티브한 전압으로부터 취해진다. V0는 V2 보다 더 작기 때문에, QD의 소스로 되고, B=0(V0)는 V0보다 낮은 1.75V가 아니기 때문에 QD는 오픈되어 도통한다.
QC에 대해, QC(-3.25V의 게이트 문턱 전압을 갖는)의 P 채널 인헨스먼트 모드 FET 상의 A = 0 입력은 QC를 오픈하여서 V2를 QD로 연결한다. QC 및 QD 모두가 A=0 및 B=0일 때 오픈하므로, 분기3의 V2 소스로부터 분기9의 V0 소스로의 이상 경로가 생긴다.
분기5에 대해, V0 출력은 -0.75V의 게이트 문턱 전압을 갖는 P 채널 인헨스먼트 모드 FET인 QG로 전송된다. QG는 P 채널 FET이므로, 그것의 소스를 비 입력/비게이트 전극들에 인가하는 전압들 중 포지티브한 전압으로부터 취한다. QG의 반대 측의 전압은 V1이므로(직접 도전 또는 QE 및/또는 QF에 의한 폐로 FET 조건의 고 저항에 의해), QG는 V1으로부터의 소스 전압을 취한다. B=0(V0)는 V1 보다 낮은 -0.75V 이므로, QG는 A=0,B=0일 때 오픈(또는 개방)하고 V0를 QF상으로 연결한다.
QF는 -1.75V의 게이트 문턱 전압을 갖는 N 채널 디플리션 모드 FET이다. 그것은 V1 또는 V0 중 더 작은 것, 이 경우는 V0로부터 N 채널 FET로서의 소스로서 취한다. QF는 그것의 소스로 V0를 취하므로, A=0(V0)의 입력은 V0에서 1.75V 이하가 아니다. 따라서, OF로는 오픈하고 소스로부터 드레인으로 연결된다.
QE는 1.75V의 게이트 문턱 전압을 갖는 P 채널 디플리션 모드 FET이다. QE는 P 채널 FET이므로, V1과 V0 중 더 큰 것 여기서는 V1을 그것의 소스로서 취한다. A=0(V0)는 V1 보다 1.75V 높지 않기 때문에, QE는 오픈되고 소스로부터 드레인으로 V1을 연결시킨다.
3개의 FET들(QE,QF,QG) 모두가 오픈되므로, 분기5용 전압 소스V1은 출력으로 연결된다. 이와 동시에 분기9(V0)용 소스 전압이 또한 출력으로 전송된다. 이상 경로는 분기2를 위해 설명된 것과 유사하게 고 전류 흐름 및 에러 출력 전압들과 함께 존재한다.
분기6에 대해, 유사한 상황이 A=0, B=0일 때 발생한다. QJ는 1.75V의 게이트 문턱 전압을 갖는 P 채널 디플리션 모드 FET이다. QJ는 P 채널 FET 이므로, 그것의 소스로서 비입력/비게이트 전극들 중 더 포지티브한 것을 취한다. QH와 QI는 매우 큰 레지스터(resistor)들로 동작할 지라도, 분기6의 소스로서의 V1은 QJ 전극들 중 하나에 인가될 것이고, 분기9로부터의 V0 출력은 다른 전극에 인가될 것이다. QJ는 그때 소스로서 V1과 V0 중 좀 더 포지티브한 것 여기서는 V1을 취한다. QJ상의 B=0의 입력은 V1 보다 1.75V 높지 않기 때문에 QJ는 온이다. 그래서 V0를 QI로 되돌려 보낸다.
QI는 -1.75V의 게이트 문턱을 갖는 N 채널 디플리션 모드 FET이다. V1은 그것의 비입력 전극들 중 하나에 인가되고 V0(QJ를 통해)는 다른 전극상에 인가된다. QI는 N채널 FET이므로, 그것은 V1과 V0 중 좀더 네거티브한 것 이경우는 V0를 그것의 소스로서 취한다. QI 상에서 B=0의 입력은 V0보다 1.75V 낮지 아니므로, QI는 오픈되고 V0를 QH상으로 전송한다.
QH는 0.75V의 게이트 문턱 전압을 갖는 P 채널 인헨스먼트 모드 FET이다. P 채널 FET로서, 이것은 V1과 V0 중 더 포지티브한 것 여기서는 V1을 그것의 소스로서 취한다. A=0의 입력은 V1 보다 0.75V 낮지 아니하므로, QH는 분기9의 V0 출력과 동시에 출력으로 V1을(QI 및 QJ를 통해) 전송한다. 이상 경로는 분기2에 대하여 설명된 것과 유사하게 고 전류 흐름 및 에러 출력 전압들과 함께 존재한다.
위에 나타낸 바와 같이, 이상 경로들은 그들 소스로서 그들 전극들에 각각 좀더 네거티브하거나 또는 좀더 포지티브한 것을 취하기 위한 N 및 P 채널 FET들의 특성을 고려하지 않는 SUS-LOC 회로들에서 발생할 수 있다. 원웨이 FET들의 개발과 함께, SUS-LOC의 SUS-MOS 실시예는 SUS-LOC의 매우 유용한 그리고 이로운 실시예인 것으로 믿어진다. 그러나 여기서 그런 전용 소스(또는 원 웨이) FET들의 명백한 불가동율은 SUS-LOC 회로내에서 사용되는 트랜지스터들 또는 스위치들의 조정을 행할 것을 필요로 한다. 도 138 내지 도144는 관련 카르노프 값은 물론 적절한 의도된 출력 및 이상 경로를 보여준다. 이들 도면들은 FET의 콘퍽턴스를 평가하는데 있어서 이들 회로 구조들에 상술한 평가 과정을 적용될 수 있도록 충분히 자명한 것으로 믿어진다.
유사한 방법으로, 도 136 내지 도 144 및 표 20에서는 모든 9 분기들이 입력 논리 레벨들의 최소한 하나의 조합의 이상 경로가 된다는 것을 알 수 있다. 그 이상 경로들은 매우 높은 전류 흐름 및 부적절한 출력 논리 레벨을 야기하기 때문에, 이상 경로가 발생하는 것을 막기 위한 조치가 취해져야 한다. 그러한 이상 경로가 시그마(SIGMA) 회로내에서 방지될 수 있는 방법들 및 설계들은 모든 SUS-LOC 회로에서 적용 가능하다.
이상 경로가 발생하는 것을 방지하기 위하여, 추가의 단일 스테이지(stage) OPF 및/또는 트랜지스터 교환이 각 분기의 각 트랜지스터의 적절한 턴 온 및 턴 오프를 보장하기 위하여 요구된다. 이것은 적절한 도전 트랜지스터의 게이트를 구동하는 그것의 출력과 함께, 두 트랜지스터 OPF를 가지고 분기 트랜지스터를 대치하는 것에 의해 행해질 수 있다.
교환되기 위한 분기 트랜지스터의 절대 문턱 전압은 그것이 도통하는 공급 전압에 대해 상대적이다. 절대 문턱 전압이 소스 전압 더하기 게이트 문턱 전압에 동일하기 때문에, 절대 문턱 전압과 공급 또는 소스 전압 사이의 차이는 대상 FET의 게이트 문턱 전압 VGS(TH)이다. 상기 교환의 일부분으로서 사용된 OPF의 트랜지스터들 중 하나의 문턱 전압은 교환된 트랜지스터의 문턱의 절대 전압으로 설정된다. OPF를 형성하는 다른 트랜지스터의 문턱은 교환된 트랜지스터의 상응하는 보수 문턱 전압이다. 트랜지스터를 도통하는 대치물의 문턱 전압은 출력의 대칭성을 유지하는데 있어서 도움을 주도록 낮아야만 한다.
5V의 Vr-1, 2.5V의 LSV(논리 스테이지 전압), 그리고 70%의 OP를 갖는 3진 논리 게이트들용 도전 트랜지스터 및 단일 스테이지 OPF로 구성된 대치물 셋트가 도145 내지 도152에 나타나 있고, 도면 번호는 표 21에 지시된 바와 같이 교환된 도전 트랜지스터와 관련되어 진다.
채널 모드 문턱 도통 도면번호
N 디플리션 -1.75 V1 145
N 디플리션 -1.75 V2 146
N 디플리션 -4.25 V2 147
P 디플리션 +1.75 V1 148
P 디플리션 +1.75 V0 149
P 디플리션 +4.25 V0 150
N 인텐스먼트 +0.75 V1 151
N 인텐스먼트 +0.75 V0 필요없음
N 인텐스먼트 +3.25 V0 필요없음
P 인텐스먼트 -0.75 V1 152
P 인텐스먼트 -0.75 V2 필요없음
P 인텐스먼트 -3.25 V2 필요없음
교환 셋트를 보여주는 도면들에서, 교환된 트랜지스터의 상대적인 문턱 전압은 교환되기 위한 트랜지스터의 절대 문턱 전압과 동등한 V0 또는 Vr-1에 상대적인 전압으로 변환된다. 그렇게 문턱 전압을 선택하는 것에 의해, 그 회로의 응답 특성들(즉 FET들이 턴 온되고 오프되는 지점)이 보존된다. 예로서: 교환되기 위한 트랜지스터가 4.25V의 절대 전압과 동등한 +1.75V의 문턱 전압을 가지고 V1을 도전하는 P 채널 디플리션 모드이면, 그 때 교환 셋트 OPF 트랜지스터들 중 하나는 4.25V의 절대 전압과 동등한 상대적인 문턱 전압을 가질 것이다. 그러한 교환 셋트가 도148에 나타나 있다. 교환된 트랜지스터의 도통되기 위한 전압 및 다시 계산된 상대적인 문턱 전압은 도145 내지 도152에 굵은 글씨체로 나타나 있고, 표 21에서 리스트 되어진다. 교환될 필요가 없는 트랜지스터들 표 21의 도면 번호의 행(column) 내에 "필요없음"이라 표시한다.
표22는 전원 전압(도통) 및 모드 타입에 따라 분류된(sorted) 표 21을 보여 준다.
채널 모드 문턱 도통 도면번호
P 디플리션 +4.25 V0 150
P 디플리션 +1.75 V0 149
P 디플리션 +1.75 V1 148
N 디플리션 -1.75 V1 145
N 디플리션 -1.75 V2 146
N 디플리션 -4.25 V2 147
N 인텐스먼트 +0.75 V1 151
P 인텐스먼트 -0.75 V1 152
N 인텐스먼트 +0.75 V0 필요없음
N 인텐스먼트 +3.25 V0 필요없음
P 인텐스먼트 -0.75 V2 필요없음
P 인텐스먼트 -3.25 V2 필요없음
그러한 교환은 임의 기수의 논리 함수의 분기들 내의 트랜지스터들을 위해 설계될 수 있고 제조될 수 있다는 것이 주목되어야 한다.
교환 셋트의 사용이 기능적이라는 것을 보여주기 위하여 도153은 도146에서 보여지고 표 22에서 리스트된 것처럼 V2, 논리 2, 5V와 연결하고 -1.75V의 문턱 전압을 갖는 N 채널 디플리션 모드 트랜지스터용의 교환 셋트를 가지고 도136내의 분기 2를 교환하는 것을 보여준다.
위의 예와 동일한 동일 입력 조건들 A=0, B=0을 사용하여, 분기 9는 다시 선택되고 출력 단자로 V0, 논리0, 0V를 연결한다. QB의 드레인은 상기 교환 QA(QAR)이 매우 큰 레지스터(resistor)로 동작하고 QB의 게이트 전압은 그것의 문턱 전압보다 낮기 때문에 출력 단자로 접속되어 도통한다. 온 상태의 QB를 가지고, 출력 전압(V0)은 교환QA의 드레인에 인가된다. 그러나, 위의 소스/드레인 교환 예와 다르게, 분기2를 통한 이상 경로가 없다.
입력A는 V0, 논리 0, 0V의 전압을 QOPF1 및 QOPF2의 게이트들로 전송한다. V0 입력은 QOPF1 및 QOPF2의 문턱 전압을 초과하고 V2를 상기 교환 QA의 게이트로 연결시킨다. QAR로의 V2 입력이 V2 보다 0.75V 낮은 전압도 아니고(교환 QA의 한 전극상에 나타난다) V0 보다 0.75V 낮은 전압(QAR의 다른 전극에 나타난다)도 아니므로, QA는 오프 상태를 유지하고 도통하지 않는다. QAR은 P 타입의 FET이므로, 가장 높은 전압으로서의 V2 소스는 FET QA에 대한 소스로서 제어한다. 오프 상태의 QA로 인해, 분기2를 통한 아무런 이상 분기가 없다.
소스/드레인 교환(분기가 어떤 입력 대 출력 조건들 하에서 이상 경로가 되도록 함)이 일어나는 각 트랜지스터를 그것의 상응하는 (표 22와 도 145 내지 152에서 나타내는 바와 같은) 교환 셋트를 가지고 치환시키는 것은 그러한 이상 경로가 발생하지 않는 것을 보장한다. 도154a와 154b는 소스/드레인 교환이 일어나는 모든 트랜지스터들이 이에 상응하는 교환 셋트로 치환되는 2입력 3진 시그마 게이트를 보여준다. 그 결과는 이상 경로들 없는 기능적인 56 트랜지스터 2 입력 3진 시그마 게이트이다. 결과적으로, 다치를 갖는 시그마 회로는 3진 추가가 성취될 수 있는 수단을 제공한다.
구성 요소 수의 감소는 항상 요구되기 때문에, 3진 시그마는 증대된 제조 및 회로 응답 효율성을 위한 구성 요소 수를 감소시키기 위하여 결합될 수 있는 공통의 요소들을 위해 검사된다.
제1 주목할만한 공통 요소들은 분기 2에서 사용된 OPF 같은 교환 셋트의 OPF들이다. 상기 분기2에서 사용된 OPF는 분기4에서 사용된 것과 동일한 것이며, 그리고 분기3에서 사용된 것은 분기4에서 사용된 다른 것과 동일한 것이다. 상기 문턱 전압들은 동일하다. 입력 A에 대해 두 개의 동일한 OPF들이 있으며, B 입력들을 위해 동일한 두 개의 OPF들이 있다. 분기2내의 입력A OPF의 출력은 분기4의 입력 A OPF의 출력과 동일하기 때문에, 단지 하나의 OPF는 양 분기들의 도통 트랜지스터들을 구동하기 위하여 요구되고, 그 동일한 것이 입력B에 대해 유효하다. OPF들의 공통성은 그 분기들 중 여러개들로부터 보여질 수 있다. 입력 항마다 그 공통 OPF들중 단지 하나를 사용하고 그것의 출력을 상기 공통 OPF에 의해 구동된 적절한 트랜지스터들로 접속하는 것에 의해 보다 적은 OPF들이 요구된다. 분기 2, 3, 그리고 4의 입력A 및 입력 B OPF들용 공통 OPF들은 도155a 및 155b에 나타내었다.
도 156a 및 도 156b에는 분기1, 5 및 6의 공통 OPF들이 결합된 후의 시그마 게이트가 도시된다. 도 157a 및 157b는 분기들 5, 6, 7, 및 8의 공통 OPF들이 결합된 후의 시그마 게이트를 보여준다. 도158은 분기들 5, 6, 및 9의 공통 OPF들이 결합된 후의 시그마 게이트를 보여준다.
도 158에 나타낸 회로의 심사시, A 또는 B 입력에 의해 구동된 공통 OPF들의 문턱 전압들에 대해 대칭성이 있다는 것을 볼 수 있다. A1 및 A4 신호를 생성하는 문턱 전압들은, A2 및 A3 신호들을 생성하는 문턱 전압들이 그러한 것처럼, 명백히 서로 상반된다. 이 동일 패턴은 또한 B 입력의 공통 OPF들의 문턱 전압내에서 보여질 수 있다. 이 명백한 대칭성 때문에, 논리 0,....r-1의 A(B) 입력 값들 및 각 입력 값용 4개 OPF들의 각각의 출력값을 보여주는 표는 존재할 수 있는 어떤 패턴을 찾는데 있어 도움을 주기 위한 것이다. 이 표는 표 23으로 나타내었다.
입력 A(B) 출력 A1(B1) 출력 A2(B2) 출력 A3(B3) 출력 A4(B4)
0 2 2 2 2
1 2 0 2 0
2 0 0 0 0
4 OPF 출력 시퀀스들의 심사는 A1(B1) 및 A3(B3) 출력 시퀀스들이 동일하고, 그리고 A2(B2) 및 A4(B4) 출력 시퀀스들이 또한 동일하다는 것을 지시한다. A1(B1) 및 A3(B3) 출력 시퀀스들은 입력 시퀀스들 0 1 2에 대해 2 2 0이고, 이것은 3진 한 자리 함수 F2203의 출력 시퀀스와 매치(match)된다. A2(B2) 및 A4(B4) 출력 시퀀스들은 0 1 2의 입력 시퀀스들에 대해 2 0 0이고, 그리고 이것은 3진 한 자리 함수 F2003의 출력 시퀀스와 매치된다.
A1(B1) 및 A3(B3) 출력 시퀀스들은 F2203의 출력 시퀀스와 매치하기 때문에, A1(B1) 및 A3(B3) 신호들을 생성하는 OPF들은 도 158에서 A1(b1) 및 A3(B3)으로 레벨된(labeled) 모든 트랜지스터들로 접속된 A/220 및 B/220 신호들을 생성하기 위하여 단일 F2203로 교환될 수 있다. 유사하게, A2(B2) 및 A4(B4) 신호들을 생성하는 두 개의 OPF들은 도158에서 A2(B2) 및 A4(B4)로 레벨된 모든 트랜지스터들로 접속된 A/200 및 B/200 신호들을 생성하기 위하여 단일 F2003로 교환될 수 있다. 도 159는 F2203 및 F2003 OPF들로 각각 교환된 A1(B1) 및 A3(B3)은 물론 A2(B2) 및 A4(B4)를 갖는 시그마 회로를 보여준다. 그리고 트랜지스터들에 번호가 부여된다. 결과적으로, 각 입력은 기껏해야 단지 두 개의 OPF들, F200 및 F220을 필요로 한다. 도 159의 시그마 회로에는 모두 인헨스먼트 모드인 32 FET들이 있다.
시그마 회로를 구성하는데 있어서, 약간의 추가적인 최적화가 가능하다. 그것들은 출력 구동기 의 FET들이 OPF들의 대치물로서 사용되는 것을 허용하는 재배열, A 및 B 입력들의 OPF들 중 하나 또는 모두를 제거하기 위하여 몇몇 문턱 전압들을 변화시키는 것과 같은 감소 수단, 상기 OPF들을 베이스-1 보수회로 또는 보다 낮은 다이내믹 전력 소모를 갖는 또 다른 OPF로 대치하거나, 또는 단순히 회로의 다이내믹 전력 요건 및 구성 요소 개수를 감소시키는 방법을 포함한다.
분기 9의 트랜지스터들 Q23 및 Q24는 단지 A 및 B 입력 논리 레벨들 모두가 0이고 그들의 게이트를 구동하는 OPF들의 출력 논리 레벨이 논리 2일 때 턴온 된다. 그러므로, 이들 두 트랜지스터들의 문턱 전압들은 분기 9가 턴 온 또는 오프 될 때 다이내믹 전력 요건을 감소시키기 위하여 +3.25 V로 증가될 수 있다. 유사하게, 분기 2의 Q5(A/220 신호에 의해 구동됨) 및 분기3의 Q8(B/220 신호에 의해 구동됨)는 단지 A/220 또는 B/220 신호가 논리 레벨 0일 때 턴 온 된다. 그러므로, Q5 및 Q7의 문턱 전압들의 크기는 -3.25 V로 증가될 수 있고 또한 분기 2 또는 3이 턴 온 또는 오프될 때 다이내믹 전력 요건을 감소시킨다. 이런 동일한 상황은 분기들 7 및 8의 Q18 및 Q22에서도 보여진다. 이들 문턱 전압들은 또한 +3.25V(도160) 까지 증가될 수 있다.
분기들 2 및 3의 트랜지스터들 Q6 및 Q7은 각각 입력들 B 및 A에 의해 직접 구동되고 단지 그 연관된 입력이 V2를 도전하기 위한 논리 레벨 0일 때 턴 온된다. A/200 및 B/200 신호들을 산출하는 OPF들의 출력은 단지 입력 논리 레벨들이 0일 때 논리 레벨 2 또는 V2이고, 그 분기의 다른 트랜지스터로 V2를 제공하기 위하여 이들 분기 트랜지스터들을 대신하여 사용될 수 있다. 이것을 수행하기 위하여, 분기2의 Q5 및 Q6는, 분기3의 Q7이 A 입력에 의해 직접 구동되고 V2(도 161)로부터의 일련의 트랜지스터들내의 첫 번째인 것과 같이, B 입력에 의해 직접 구동된 트랜지스터가 V2로부터의 일련의 트랜지스터들 중 첫 번째가 되도록 재배열될 필요가 있다. 입력 A 및 B에 의해 직접 구동되는 분기들 2 및 3의 트랜지스터들과 마찬가지로, 분기 7 및 8의 Q19 및 Q20은 입력들 A 및 B에 의해 직접 구동된다. Q19 및 Q20 각각은 입력들이 논리 레벨 2이고 V0를 도통할 때만 턴 온되고 +3.25V의 문턱을 갖는다. A/220 및 B/220 신호를 산출하는 OPF들의 출력은 입력 논리 레벨들이 2일 때만 논리 레벨 0, V0이기 때문에, 이들 출력들은 분기들 내에서 다른 트랜지스터들로 V0를 제공하기 위하여 Q19 및 Q20 대신에 사용될 수 있다. 분기8은, 분기8내에서 Q19가 그러한 것처럼, Q20이 V0로부터의 일련의 첫 번째가 되도록 재배열을 필요로 한다. 이들은 도 161에도 나타내었다.
전체 회로의 출력은 그 출력을 구동하는 트랜지스터들의 게이트들로 접속되기 때문에 원하지 않은 발진 및 노이즈 민감도의 가능성이 도 161에 나타낸 회로내에서 증가된다. 또한, OPF의 출력이 분기 트랜지스터들 대신에 사용되기 때문에, 그때 OPF의 트랜지스터의 싸이즈는 훨씬 더 큰 출력을 공급하기 위하여 더 커진다.
기타 회로
추가 논리 함수 회로들은 SUS-LOC를 통해 성취될 수 있다. 등치 발생기(EQr)는 그의 입력 단자들에 있는 상기 논리 레벨들이 0보다 크고 같을 때 0(제로) 이외의 출력을 생성한다. 2 자리 3진 EQ의 구조, 심볼 및 카르느-도는 도 162 부터 도 164에 도시되어 있다. 2 자리 EQ3는 2개의 합성 분기들의 추가와 함께 2개의 베이스-1 보수회로와 후조건부(post-conditioning) 베이스-1 보수회로를 갖거나 단순히 보수된 출력 베이스-1을 갖는 도 10과 같이 나타낸 CEQ3를 갖는다. 상기 합성 분기들 중 하나는 다른 합성 분기를 만드는 Q16과 Q14와 함께 Q9 와 Q11로 구성된다. 이들 2개의 추가 분기들은, 하나의 입력에 r-1 논리 레벨이 제공되고 다른 입력에 r-1보다 적은 논리 레벨이 제공될 때, 0(제로)의 적당한 출력 논리 레벨을 발생시킨다. 3진 2 자리(EQ)의 경우, 이것은 A=2 및 B=1의 입력 및 그의 역(vice versa)으로 된다. 만약 입력이 0의 논리 레벨이면, Q1 그리고/또는 Q2는 상기 2 추가 합성 분기들 중의 하나에 평행하게 도전될 것이다.
상기 EQ3의 확장은 서로 독립적인 이점을 갖는 2 방법 중 하나에 의해 성취된다. 첫 번째 방법은 점선 구성 요소로 도 162에 도시되었다. 두 번째 방법은 다음의 조합 논리의 설명으로 고찰하여 표시한다.
MPF의 람다(Lamda) nn 시리즈들은 양-레벨 출력을 생성한다. 각 람다 nn 게이트는, 기수(radix)가 2 이상일 때, 2개의 논리 레벨들의 몇몇 조합 가능한 것들 중 하나인 양-레벨 출력을 생성한다. 람다 nn을 위한 번호 부여(numbering) 방법의 기본 심볼 및 설명을 도 165에 나타내었다.
주관심 대상은 람다 01로서, 이에 대한 구성, 심볼, 및 카르느-도가 도 166 내지 도 168에서 도시된다. 도 168의 상기 카르느-도에 의해 나타낸 바와 같이, 상기 람다 01은, 모든 입력에 논리 레벨 0이 제공될 때 1의 출력논리레벨을 생성하고, 그 외에는 출력논리레벨이 0이다.
다음의 함수들은 특별하게 이름지어지지 않았지만 복수-값 함수 논리를 조작하여 유용한 목적을 제공하는 것들이다.
함수 #15,3093. 이 MPF는 잘 알려진 2치 함수에 상응하지 않으므로 이름이 없다. 이것은 도 169부터 171에 도시되어 있다. 이 게이트는 데이터 제어 게이트로서 유용하고 그의 사용은 다음의 조합 논리 서술에서 나타내고 논의 된다. #15,3093 게이트의 출력은 입력 B가 논리0일 동안 입력 A의 베이스 -1 보수이다. 상기 입력 B가 논리 1 또는 2일 때, 상기 출력은 논리 0이다. 이는 도 171의 카르느-도에 도시되어 있다.
함수 #19,5423. 이 MPF는 현재 이름이 없고 도 172부터 도 174에 도시 되었다. 이 게이트는 데이터 제어 게이트로써 유용하다. 상기 #19,5423 게이트의 출력은 상기 입력 B가 0 이상인 동안 상기 입력 A의 베이스 -1 보수이다. 상기 입력 B가 0일 때, 상기 출력은 논리 2이다. 이는 도 174의 카르느-도에 도시되어 있다.
함수 #1403. 상기 #19,5423의 출력에 베이스-1 보수회로를 추가하여 #1403 게이트가 형성된다. 상기 #1403 게이트는 도 175부터 도 177에 도시된다. 이는 래치부와 레지스터에서 더 상세하게 서술된다. 상기 #1403 게이트의 출력은 상기 입력 B가 0 이상인 동안 입력 A를 나타낸다. 상기 입력 B가 0일 때, 상기 출력은 논리 0이다. 이는 도 177의 카르느-도에 도시되어 있다.
함수 #19,6773. 이 MPF는 도 178 내지 도 180에 도시되어 있다. 또한, 이 게이트는 데이터 제어 게이트로써 유용하다. 다음의 조합 논리 서술을 참고하여라. 상기 #19,6773 게이트의 출력은 상기 입력 B가 논리 2인 동안 상기 입력 A의 상기 베이스-1 보수이다. 상기 입력 B가 논리 0 또는 1일 때, 그 출력은 논리 2이다. 이는 도 180의 카르느-도에 도시되어 있다.
조합 논리
이하, 몇개의 5치(기수 5) 기준 및 2치 기준으로 상기 3치 논리 시스템의 함수들에 대해 주로 설명한다. 또한, 제시된 고찰과 회로들의 대부분은 2치 논리를 합성하기 위해 사용된 CMOS 또는 다른 회로 구조들에 대해 통상의 지식을 가진 자들에 의해 이해된 형태이다. 따라서, 차후 개량이 가능하고 예측될 수 있다.
용어 "조합 논리"는 입력의 논리 상태에 근거한 바람직한 출력을 성취하기 위해 요구된 바와 같은 선택된 OFF 그리고/또는 MPF 논리 함수들의 사용을 의미한다(메모리 소자의 사용을 제외) . 일반적으로, 상기 논리 함수들은 동일한 기수의 것이다. 전과 마찬가지로, 혼합된 기수 회로는 가능하지만, 보다 복잡하다. 하나 이상의 논리 함수, 출력 그리고/또는 입력 논리 상태가 조합 논리를 통해 요구되고 성취될 수 있다.
디지털 시스템들에서 사용되어진 논리의 공통 블록들의 대부분은 "n중 하나를 선택하는 선택기"(이하, "n분의 1 선택기" 라함)를 형성하는 조합 논리 회로들을 사용한다. 상기 공통 논리 회로들은, 멀티플렉서(multiplexer)들, 디멀티플렉서(demultiplexer)들 및 어드레스 디코더(address decoder)들을 포함한다. 다른 조합 논리 회로들은 직각위상 입력(quadrature input)을 디코딩하기 위해 사용된 것들과 같은 입력 또는 출력 조절기들을 포함한다. 더욱이 r+1 상태 출력 구동기들(2진 논리의 지배 때문에, 이들은 현재 3-상태 구동기로 언급된다)은 조합 논리 회로로 고려된다. 또한, 조합 논리 회로들은 순차적이고 클럭의 논리룰 구비한 더 복잡한 논리 함수들에 필요하게 된다(메모리 소자들을 포함). 메모리 소자의 사용은 "순차" 논리 또는 "클럭의 순차적(clocked sequential) " 논리로 정의된다.
몇몇의 조합 논리 회로들은 상기 언급된 한 자리 및 복수 자리 함수에 나타낸 논리 함수들을 사용한다. 여기에 서술된 상기 조합 회로들이 유일하게 가능한 조합으로 해석될 필요는 없다. 임의 기수의 임의 논리 함수를 설계하고 제작하는 능력으로 인해 굉장히 많은 조합 논리 회로들이 가능하다.
SUS-LOC는 n 출력들 중 하나를 선택하는 선택기들로 동작하는 회로들의 작성을 허용한다. 상기 n분의 1 선택기는 멀티플렉서, 디멀티플렉서 SRAM 및 DRAM 메모리의 필수 부분이기 때문에 CPU 분야의 "명령 디코더/시퀀서(instruction decoder/sequencer)"로 알려졌으며, 상기 n분의 1 선택기는 아마도 가장 많이 사용된 조합된 논리 회로이다. 사실상 편재인 상기 n분의 1 선택기가 본 명세서에서 설명된다.
r이상의 가능성 중에서 1을 선택하는 n분의 1 선택기는 출력당 하나의 MPF를 갖고, 하나의 어드레스 입력 위치당 r 가능한 논리 레벨들을 생성하기에 충분할 만큼의 OPF들을 갖는다. 2진 실시예들은 하나의 입력 위치당 2개의 인버터들을 사용한다. 첫 번째 인버터는 입력 버퍼와 입력을 위한 "다음 상태 발생기(next state generator)"와 같은 동작을 한다. 상기 첫 번째 인버터에 의해 구동되는 두 번째 인버터는 상기 입력 버퍼를 위한 "다음 상태 발생기"와 같은 동작을 한다. 이 구성은 회로의 로딩 효과(loading effects)를 줄이기 위해 상기 입력을 완충시키고 2진 입력의 두 논리 상태들을 생성한다.
2 이상의 기수의 유사한 회로는 동일 구성을 따를 수 있다. r-치 한 자리 함수는 입력 버퍼 역할을 하고, r-치 "다음 상태 발생기" 또는 "이전 상태 발생기들"은 하나의 어드레스 입력 위치당 r 가능한 논리 레벨들을 생성한다. 2진 논리 시스템에서, 상기 베이스-1 보수, 상기 다음 상태 및 상기 이전 상태는 같다(즉, 논리 1의 1의 보수는 논리 0이고, 논리 1의 다음 상태는 논리 0이며, 논리 1의 이전 상태는 논리 0이다).
3 자리 2치 8분의 1선택기는 도 181에 도시되었고, 동일 방식을 사용한 2 자리 3치 어드레스 디코더 또는 9의 1 선택기는 도 182에 도시되었다. 도 181과 도 182의 회로들을 위한 진리표는 각각 표 24 그리고 표 25 에 나타내었다.
입력 출력(논리 1일 때 선택된다)
B0 B1 B2 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
0 0 0 1 0 0 0 0 0 0 0
1 0 0 0 1 0 0 0 0 0 0
0 1 0 0 0 1 0 0 0 0 0
1 1 0 0 0 0 1 0 0 0 0
0 0 1 0 0 0 0 1 0 0 0
1 0 1 0 0 0 0 0 1 0 0
0 1 1 0 0 0 0 0 0 1 0
1 1 1 0 0 0 0 0 0 0 1
입력 출력(논리 0일 때 선택된다)
T0 T1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8
0 0 0 2 1 2 2 2 1 2 1
1 0 1 0 2 2 2 2 1 1 2
2 0 2 1 0 2 2 2 2 1 1
0 1 1 2 1 0 2 1 2 2 2
1 1 1 1 2 1 0 2 2 2 2
2 1 2 1 1 2 1 0 2 2 2
0 2 2 2 2 1 1 1 0 2 1
1 2 2 2 2 1 1 2 1 0 2
2 2 2 2 2 2 1 1 2 1 0
3치 9분의 1 선택기에 필요한 구성 요소의 수를 줄이기 위해 상기 GOR3 게이트는 람다 01 게이트로 교체될 수 있다. 그러나, 필요한 출력 논리 레벨은 논리 레벨 0 및 1뿐이지 않으면 안 된다. 람다 01의 출력은 선택되지 않음을 나타내기 위해서는 논리 0이고 선택을 나타내기 위해서는 논리 1이다. 만약 람다 01 게이트가 사용되어 지면, 상기 MPF들을 위한 트랜지스터 수의 감소는 50%이다.
또한, SUS-LOC은 등치 제외 함수(exclusive of equality function)들을 갖는 회로를 제공한다. 모든 입력들에 같은 논리 레벨이 제공될 때 0의 출력 레벨을 생성하고 그의 입력이 동등하지 않을 때 0이 아닌 논리 레벨을 생성하는 논리적 함수가 "등치 제외" 함수이다. 기수 r의 모든 논리 시스템은 2치 "배타적 OR 게이트(XOR)"에 유사한 함수를 포함한다.
또한, 등치 제외 "일반화 OR"의 회로들은 SUS-LOC를 통해 이용 가능하다. 상기 기수가 2 이상일 때, 2치 XOR의 유사한 함수는 등치 제외 일반화 OR(XGOR)이다. 또한, XGOR의 역함수 "등치 제외 일반화 AND(XGANDr)"와 등치 제외의 몇몇 다른 함수는 기수가 2 이상일 때 가능하다. 상기 XGOR3 카르느-도는 표 26에 나타내었다. 도 183 및 도 184는 각각 2치 배타적 OR 게이트의 회로와 카르느-도를 나타내었다.
A
0 1 2
B 0 0 1 2
1 1 0 2
2 2 2 0
상기 2치 배타적 OR와 비슷한 조합적 구성으로 결합된 XGOR3는 도 185에 도시되었다. 상기 기수 이외에, 두 회로 사이의 주요 차이점은 GAND3와 베이스-1 보수회로(F2103) 대신에 EQ3와 F2003 회로들을 사용하는 것이다. 그것은 함수가 "등치 제외"가 되고 이것과 다른 응답 특성을 갖기 때문이다. 도 186과 도 187은 각각 XGOR3의 심볼과 카르느-도를 나나낸 것이다.
또한, 높은 임피던스 출력 상태(r+1 상태) 회로들도 SUS-LOC을 통해 사용 가능하다. 인에이블(enabled)될 때 출력 단자에 r의 다른 논리 레벨들 중의 하나를 제공하고 디스에이블(disabled)될 때 높은 임피던스 상태를 제공하는 회로가 r+1 상태 구동기이다. 그러한 2치 장치의 현재의 이름이 "3-상태(tri-state)이다. 높은 임피던스 상태를 성취하기 위한 다른 2가지 방법은 각각 외부 부하 저항을 필요로 하는 "오픈 콜렉터(open collector)" 및 "오픈 드레인(open drain)"으로 잘 알려져 있다. 그러나, 기수가 2보다 클 때, r의 다른 논리 레벨들 중의 하나의 외부 저항 요소의 사용에 의해 상기 출력 로드가 증가될 때 상기 구동기는 충분히 활성화된 것이 연상된다.
3-상태 구동기와 같은 동일 방식에 따라, r+1 상태 구동기의 실장은 상기 데이터 인에이블/디스에이블" 논리의 기수 r의 2개 OPF, GORr 및 GANDr 그리고 기수 r의 임의의 단일 스테이지(또는 2개 스테이지의 최종 스테이지) 2 OPF를 필요로 한다. 상기 출력 구동기용에 선택된 OPF를 구성하는 트랜지스터들의 게이트들은 상기 GORr과 GANDr의 출력들에 연결된다. 상기 연결은 상기 GORr 및 GANDr로부터의 출력 논리 레벨들이 디스에이블될 때 상기 출력 구동기의 모든 FET들을 턴 OFF도록 한 것이다. 만약 2 스테이지 OPF가 상기 출력 구동기로 사용되어진다면, 단지 상기 제 2 스테이지는 상기 MPF들에 의해 구동된다. 상기 제 1 스테이지는 상기 MPF들의 입력에 대한 데이터 통로로 입력된다.
본 발명에서, 신호에 레벨을 부여하는 방법은 다음과 같다. 그 방법은 활성 논리 레벨의 숫자를 "인에이블"과 같은 신호 이름에 아래 첨자로 쓰는 것이다. 만약 신호 가 논리 1일 때 상기 "인에이블"이 활성화 되면, 그 신호는 "인에이블1"라고 이름 붙여진다. 이 방법은 2 이상의 논리 레벨이 사용 가능할 때 2치 논리와 함께 사용되어진 것들(인에이블, 인에이블바, 인에이블* 과 같이)이 충분하지 않을 때 채택된다. 또한, 상기 기수가 2 이상일 때, 단일 입력을 사용하여 "Read2-Stand By1-Write0"로 표시된 3치 신호와 같은 복수 함수들을 제어하거나 그들로부터 선택하도록 하기 위해 사용될 수 있다.
SUS-LOC에 의해 실현된 3치 r+1 구동 회로들의 예들은 4-상태 버퍼 및 4-상태 베이스-1 보수회로를 포함한다. 상기 3치 r+1 상태 버퍼 및 베이스-1 보수회로 버전들은 각각 도 188 및 도 189에 도시되었다. 출력 인에이블 레벨이 0의 4-상태 버퍼의 진리표를 표 27에 나타내었다.
인에이블(EN) 데이타(data) 출력(output)
>0 X 고 임피던스
0 0 논리 0
0 1 논리 1
0 2 논리 2
X는 임의 논리 레벨이 될 수 있음.
r+1 상태 구동기의 심볼은 입력이 그 출력 근처에 있는 상기 출력 구동기로 선택된 OPF의 심볼이다. 이것은 출력을 인에이블시키는 논리 레벨로써 표시되어 있다. 상기 표 27에 일치한 0의 출력 인에이블 레벨을 갖는 상기 3치 r+1 상태 버퍼의 심볼은 도 190에 도시되었다.
상기 인에이블 레벨은 r의 다른 논리 레벨들, 임의의 그룹의 연속하는 논리 레벨들 또는 특정세트의 논리 레벨 중 임의의 하나로 변경될 수 있다. 상기 인에이블 레벨의 변경은 도 188 및 도 189에서 OEL이라고 표시된 한 자리 함수를 변경함으로써 성취되고, 도 190에 도시된 출력을 인에이블 시키는 논리 레벨 레벨을 적당한 값 또는 값들로 변경시킴으로써 기호적으로 표시된다.
도 188 및 도 189에 도시된 상기 GORr 및 GANDr 구조로 구성된 4-상태 구동기의 출력을 인에이블 시키기 위해 사용될 수 있는 상기 논리 레벨(들)과 도 188 및 도 189에서 이름 붙여진 OEL들을 위한 대체 OPF는 표 28에 도시되었다.
인에이블 레벨 OEL 교환
0 F022
1 F202
2 F220
0 & 1 F002
0 & 2 F020
1 & 2 F200
상기 기수가 증가할수록, r+1 상태 구동기를 인에이블 시키기 위해 사용될 수 있는 논리 레벨의 연속한 논리 레벨의 그룹 또는 특정 세트의 논리 레벨도 증가한다. 그것은 도 193에 도시된 5치 6-상태 베이스-1 보수회로의 검사가 간단하게 된다.
신호 충돌(전력 서지를 포함)의 가능성이 높기 때문에, 논리 레벨의 천이 동안 2 이상의 r+1상태 구동기들이 동시에 부하를 구동하지 않도록 주의해야 한다. 논리 레벨 천이 동안, 다른 소오스 전압(즉, V2과 V0)이 서로 사용가능하게 되어 그 회로에서 전력 서지를 방생시키는 일이 있다. 그러한 천이들은, 모든 중간 논리 레벨들을 포함할 때, 논리 레벨 0부터 논리 레벨 r-1 까지 천이를 포함하는 것으로 고려된다.
상기 r+1 상태 구동기들이 기능적이지만, 요구된 트랜지스터들의 수를 감소하는 것이 그들의 실용성을 높인다. 4-상태 버퍼에서 사용된 구성 요소의 수를 줄이기 위한 한 방법은, 기본 MPF들에서 상기 베이스-1 보수회로들과 상기 데이터 통로에서 상기 베이스-1 보수회로들을 제거하기 위해 상기 GOR3 및 GAND3 게이트들을 CGOR3 및 CGAND3 게이트들로 교체해야 한다. 이것에 의해 상기 트랜지스터의 수가, 25% 감소하여 36에서 24로 된다.
상기 GOR3 및 GAND3 게이트들에 대한 더 바람직한 교체는, 도 191에 나타낸 바와 같이, 3진 MPF들 #15,309 (도169-171) 및 #19,677 (도 178-180)이다. 상기 #15,309 및 #19,677 게이트들의 사용은 4-상태 버퍼의 트랜지스터 수가, 55% 감소하여 36에서 16으로 된다,
완전하게 활성화된 r+1 상태 출력을 생성하는 바람직한 방법은 하나의 분기 당 하나의 추가 트랜지스터를 사용하는 것이다. 이 방법 사용은 도 192에 도시된 4 상태 베이스-1 보수회로가 얻어지고, 상기 4 상태 베이스-1 보수회로의 트랜지스터 수가 66%로 감소된다(24에서 8로)(도 189).
도 162의 상기 EQ3 회로는 더 많은 입력을 제공하기 위해 확장될 수 있다. 입력들의 수를 EQ3으로 확장하는 조합 방법은 3 이상의 입력 CGOR3의 출력을 사용하여 CEQ3의 하나의 입력을 구동하는 것이다. CGOR3와 같이 동일 수의 입력들을 갖는 CGAND3의 출력은 CEQ3의 다른 입력을 구동한다. 이것은 각 게이트의 출력 논리 레벨을 나타내기 위해 카르느-도와 함께 도 194에 도시되었다. 이 방법을 사용하여 임의의 기수의 EQ 게이트로의 입력의 수를 확장할 수가 있다. 상기 3치의 경우, 이것은 추가 입력 항목당 8개 트랜지스터들과 기본적인 2개의 입력 게이트를 필요로 한다.
기수의 변환
하나의 기수에서 다른 것으로 디지털 값을 변환하는 2가지 방법이 여기서 설명된다. 이들 두 방법은 "기수 변환 ROM (RCROM)" 및 "듀애드(duad)" 게이트로 명명된다. 이전의 기수 변환기들에 관련된 문제들로서, 어떤 방법도 입력 상태들을 허용하지 않고 출력 코드들을 빠뜨리는 것을 허용하지 않는다.
또한, 두 방법들은, 그들을 완전히 활성화하여, 논리 레벨 전압 변화 단계를 포함하고 SUS-LOC 구조에 기초를 둔다 (즉, 어떤 방법도 저항기 또는 저항 소자를 사용하지 않는다).
상기 RCROM은 임의의 소정의 원기수(元基數)(Sr)로부터 임의의 목적 기수(Dr)까지 기수 변환을 실행한다. 변환에 필요한 시간은 대략적으로 4 Sr 게이트 시간이다. 상기 듀애드(duad) 게이트는 Sr부터 Dr까지 기 변환을 실행하며, 이것은 균일한 거듭 제곱 또는 근이다. 듀애드(duad) 게이트를 통한 변환은 1의 Sr 게이트 시간으로 달성된다.
다른 기수 변환 기법들은 SUS-LOC로 실행된다. 취할 수 있는 하나의 대체 방법은 상호 스위치 출력들을 사용한 폴리드 멀티플렉서(folded multiplexer)를 포함한다. 폴리드 멀티플렉서는 많은 수학적, 시간적 문제 그리고 이상 계수 시퀀스(sequence) 문제들이 해결된 기법으로 알려져 있다.
다른 기수들의 2개의 논리 합성(synthesizing) 회로 또는 시스템들이 데이터 교환을 위해 필요하게 되어, 원기수(Sr)에서 목적 기수(Dr)로의 변환이 필요해진다. 하나의 기수에서 다른 기수로 값을 변환하는데 2가지 접근법이 있는데, 하드웨어(hardware)와 소프트웨어(software)(펌웨어(firmware)는 소프트웨어로 여겨짐)이다.
2개의 기수 변환에 대한 상기 프로그램 또는 소프트웨어에 의한 접근법은 변환을 수행하기 위해 더 큰 기수를 갖는 컴퓨터를 요구한다. 예를들면, 그것은 3치(기수3) 컴퓨터가 5치(기수5) 신호들을 처리하거나 생성할 수 없는 사실때문이다. 그러나, 5치 컴퓨터는 3치 신호들은 처리하고 생성할 수 있다. 상기 기수 변환의 프로그램에 의한 방법은, 요구된 어떤 경우에서 유용할 수 있지만, 수행하기 위한 여러 기계적 사이클들(machine cycles)을 요구하고 바람직한 Dr 논리 레벨 전압을 보증하지 못한다.
아날로그 기법을 채용한 이전의 하드웨어적으로 구현된 기수 변환기들은 전압 분주기들과 저항기(ladders)의 저항 요소에 의존한다. 이들 변환기들이 그들 설계 사양 내에서 기능적인 반면, 상기 변환기들은 전력 요건이 비교적 높고 논리 레벨 전압 차, 코드 놓침, 금지상태의 문제들을 대처하지 못하고 있다. 상기 전력 요건이 높게 대처되지 않기 때문에, 이들 기수 변환기들은 두개의 다른 r-값 시스템들에 의해 요구되어진 복수 자리 변환들에 적당하지 못하다.
상기 기수 변환 ROM(RCROM)의 블록 다이어그램은 도 195에 도시되었고, 차동 구동기/레벨 변환기들인 열(row) 구동기들을 제외하고는 공지된 2치 메모리와 비슷하다. 레벨 변경은 단지 상기 연루된 2개의 기수들의 Vr-1 전압들이 극단적으로 다를 때만 요구된다. 본 발명의 명시(disclosure)의 목적을 위해 2치 및 3치 Vr-1 전압은 모두 5V이다.
상기 입력부는 2개의 n분의 1 선택기(Sr)로 구성된다. 상기 Sr에서 Dr로 변환되기 위한 값은, 어드레스로서, RCROM의 입력, 즉 Sr 0 내지 Sr n에 제공되거나 인가된다. 상기 어드레스는 열(R#, row)과 행(C#, column) 선택 신호들을 생성하기 위해 2개의 n분의 1 선택기들에 의해 디코딩된다.
각 열 선택 신호 R0-Rn, 차동 구동기/레벨 변환기의 입력에 연결된다. 상기 차동 구동기/레벨 변환기들을 사용함에는 두가지 이유가 있는데, 메모리 어레이(array)의 트랜지스터들을 구동하는 적당한 전압 레벨들을 보증하는 것과, 완전히 활성화된 소자들을 유지하는 것이다(즉, 예비 충전 그리고/또는 풀-업/풀-다운 회로도가 필요하지 않거나 사용되지 않는다).
각 행 선택 신호들(C0-Cn)은 상기 행 선택 통로 트랜지스터들(거의 0의 문턱전압 FET들)을 제어하는 버퍼 구동기/레벨 변환기에 연결된다.
상기 메모리 어레이는 열-행 교차점 당 하나의 FET로 구성된다. 열이 선택될 때, 상기 열에 연결된 모든 트랜지스터들은 턴 온(ON) 되어, 상기 FET들에 관련된 행 라인들이 상기 특정 열과 행의 교차점을 위한 Dr 논리 레벨을 나타낸 전원 공급 전압에 연결된다. 행이 선택될 때, 상기 행에 연결된 모든 패스 트랜지스터들은 턴 온되어, 상기 행의 상기 Dr 논리 레벨이 출력단에 연결된다.
도 196은 4비트(bit) 2진 어드레스 디코더를 나타낸다. 도시된 바와 같이, 열 선택 신호들은 4의1 선택기에 의해 발생된다. 각 열 선택 신호(R0-R3)는, 도 195에 도시된 바와 같이, 차동 구동기/레벨 변환기의 입력에 연결된다. 각 차동 구동기(Rxa 및 Rxb)의 출력들은, 상기 열이 선택될 때 턴 온 되어야하는 메모리 어레이(도 204)를 형성하는 FET들의 해당 게이트에 연결된다.
또한, 도 195에 도시한 바와 같이, 행 선택 신호들은 다른 4분의 1 선택기에 의해 발생된다. 각 행 선택 신호들(C0-C3)은 버퍼/레벨 변환기의 입력에 연결된다. 각 버퍼의 출력은, 상기 기 3 출력의 각 요구된 자리을 위한 하나로, 3개의 패스 트랜지스터들에 연결된다 (도 204).
또한, 메모리 어레이들도 실현될 수 있다. 도 199 내지 도 202는 2치에서 3치 메모리 어레이를 형성하기 위해 요구되어지는 FET들을 나타낸 것이다. 각 FET의 게이트의 숫자는 각각의 요구된 문턱전압이다. 도 203은 상기 메모리 어레이에서 상기 FET들을 표현하기 위해 사용된 심볼을 나타내었다. 상기 심볼 내의 숫자는 표현된 FET의 도면 번호이다. 도시한 바와 같이, 상기 심볼은 도 201의 -0.75V 문턱전압을 갖는 P 채널 인헨스먼트 모드 FET를 나나낸다.
상기 메모리 어레이는, 도 204에 도시한 바와 같이, 4 ×4 ×3 조직을 갖는 48개의 FET들로 구성된다. 이 조직은, 이 경우에서, 4열 ×4행을 나타내고 16인 상기 Sr 값의 규모에 기초한 것이다. 요구된 4 ×4 어레이의 수는 Sr 값의 규모를 넘거나 같은 필요한 상기 Dr의 요구된 자리 수에 기초한다. 이 경우에 있어, 3개의 터트가 필요하다. 왜냐하면, 3개의 터트(tert)가 16의 Sr 규모를 어드레싱하기에 충분한 개수 즉 27개의 논리 상태들을 감당할 수 있기 때문이다. 2개의 터트는 단지 9개의 논리 상태를 나타낼 수 있기 때문에 2개의 터트는 불충분하다.
열(row)이 활성화될 때, 활성화된 열 구동기(Rxa 및 Rxb)에 연결된 모든 FET는, 다른 행 라인을 상기 특정 열과 행 조합을 위해 요구되는 논리 레벨을 나타내는 전원 공급 전압에 연결하는 각 FET와 함께 턴 온된다. 적당한 행의 선택으로, 3개의 선택된 행 라인들(각 자리를 위한 것)은 출력 단자에 전도되는 것을 허용할 것이다.
출력 워드의 각 터트(tert)를 위한 3개의 패스 트랜지스터의 게이트들은 4의 1 행 선택 디코더 및 구동기의 하나의 출력에 의해 제어된다. 이들 트랜지스터 각각은 다른 행 라인 하나를 각 출력 단자 (T0, T1, T2) 중의 하나에 연결한다.
2진 값이 입력 단자에 표현될 때, 상기 출력 값은, 표 29에 나타낸 바와 같이, 상기 입력 값의 3진 등가이다.
10진 2치 입력 3치 출력
B3 B2 B1 B0 T2 T1 T0
0 0 0 0 0 0 0 0
1 0 0 0 1 0 0 1
2 0 0 1 0 0 0 2
3 0 0 1 1 0 1 0
4 0 1 0 0 0 1 1
5 0 1 0 1 0 1 2
6 0 1 1 0 0 2 0
7 0 1 1 1 0 2 1
8 1 0 0 0 0 2 2
9 1 0 0 1 1 0 0
10 1 0 1 0 1 0 1
11 1 0 1 1 1 0 2
12 1 1 0 0 1 1 0
13 1 1 0 1 1 1 1
14 1 1 1 0 1 1 2
15 1 1 1 1 1 2 0
3치에서 2치로의 변환기는 다음과 같이 달성될 수 있다. 도 205에 도시된 것은 3- 터트 3치 디코더이다. 도시한 바와 같이, 열 선택 신호들은 9분의 1 선택기에 의해 발생된다. 각 열 선택 신호(R0-R8)는 도 206에 도시한 바와 같은 차동 구동기/레벨 변환기의 입력에 연결된다. 각 차동 구동기(Rxa, Rxb)의 출력은, 상기 열이 선택될 때 턴 온 되는 메모리 어레이(도 211a, 211b)를 형성하는 FET들의 게이트에 접속된다.
또한, 도 205에 도시한 바와 같이, 행 선택 신호들은 3분의 1 선택기에 의해 발생된다. 각 행 선택 신호(C0-C2)는 도 207에 도시된 바와 같은 버퍼/레벨 변환기의 입력에 연결된다. 각 버퍼의 출력은, 상기 기수 2 출력(도 211b)의 요구된 자리를 위한 하나로, 5개의 패스 트랜지스터들에 연결된다.
3치에서 2치로의 메모리 어레이들은 다음과 같이 만들어질 수 있다. 도 208 및 도 209는 3치에서 2치로의 메모리 어레이를 형성하기 위해 요구된 FET들을 나타낸 것이다. 각 FET의 게이트에 표시된 숫자는 요구된 문턱 전압(VGS(TH))이다.
도 210은 상기 메모리 어레이에서 FET를 표현하기 위해 사용된 심볼이다. 상기 심볼 내부의 숫자는 상기 심볼이 표시하는 FET의 도면 번호이다. 도시한 바와 같이, 상기 심볼은 도 209의 -2.00V 문턱 전압을 갖는 P채널 인헨스먼트 모드 FET를 나타낸다. 상기 메모리 어레이는 도 211a 및 도 211b에 도시한 바와 같은 9 ×3 ×5 조직을 갖는 135개의 FET들로 구성된다. 이 조직은, 이 경우에서, 9열 ×3행을 나타내고 27인 상기 Sr 값의 규모에 기초한 것이다. 요구된 9 ×3 어레이의 수는 Sr 값의 규모를 넘거나 같기 위해 필요한 상기 Dr의 요구된 자리 수에 기초한다. 이 경우, 25는 32, 27개의 다른 응답을 제공하기에 충분한 개수이므로, 5 비트가 필요하다.
열(row)이 활성화될 때, 활성화된 열 구동기(Rxa 및 Rxb)에 연결된 모든 FET는 턴 온 된다. 각 활성화된 FET는 행 라인을 상기 특정 열과 행의 조합을 위한 상기 Dr 논리 레벨을 나타내는 전원 공급 전압에 연결한다.
출력 워드의 각 비트를 위한 5개의 패스 트랜지스터의 게이트들은 행 선택 3분의 1 디코더 및 구동기의 하나의 출력에 의해 제어된다. 이들 트랜지스터들은 행 라인 하나를 5개의 출력 단자 (B0, B1, B2, B3, B4) 중의 하나에 연결한다.
3치 값이 입력 단자에 제공되거나 가해질 때, 상기 출력 값은, 표 30에 나타낸 바와 같이, 상기 입력 값의 2치 등가물이다.
10진 3치 입력 2치 출력
T2 T1 T0 B4 B3 B2 B1 B0
0 0 0 0 0 0 0 0 0
1 0 0 1 0 0 0 0 1
2 0 0 2 0 0 0 1 0
3 0 1 0 0 0 0 1 1
4 0 1 1 0 0 1 0 0
5 0 1 2 0 0 1 0 1
6 0 2 0 0 0 1 1 0
7 0 2 1 0 0 1 1 1
8 0 2 2 0 1 0 0 0
9 1 0 0 0 1 0 0 1
10 1 0 1 0 1 0 1 0
11 1 0 2 0 1 0 1 1
12 1 1 0 0 1 1 0 0
13 1 1 1 0 1 1 0 1
14 1 1 2 0 1 1 1 0
15 1 2 0 0 1 1 1 1
16 1 2 1 1 0 0 0 0
17 1 2 2 1 0 0 0 1
18 2 0 0 1 0 0 1 0
19 2 0 1 1 0 0 1 1
20 2 0 2 1 0 1 0 0
21 2 1 0 1 0 1 0 1
22 2 1 1 1 0 1 1 0
23 2 1 2 1 0 1 1 1
24 2 2 0 1 1 0 0 0
25 2 2 1 1 1 0 0 1
26 2 2 2 1 1 0 1 0
하나의 유리한 변형은 상기 열과 행 디코더들에 "인에이블(ENABLE)" 입력을 추가한 것이다. "선택 가능한" RCROM을 만드는 것 이외에, 이것은, 상기 RCROM이 인에이블되지 않을 때, 상기 도시된 Dr 출력이 r+1 상태 (3치에서 2치로의 경우에는 3-상태(tri-state))를 취하도록 한다.
다른 변형은, 상기 원기수(元基數) 데이터 버스가 다른 계산에 사용되도록 하는 입력 래치(latch)들을 추가하는 것을 포함한다. 또한, 출력 버퍼들 또는 구동기들이 추가될 수 있다. 이것이 출력 구동 능력을 증가시키는 반면, 상기 구동기들이 상기 r+1 상태 타입이 아니면 이는"인에이블" 변형의 r+1 상태 기능이 무효로 된다. 만약 r+1 상태 구동기들이 사용되면, 상기 "인에이블"은 열과 행 디코더가 아닌 상기 r+1 구동기들을 선택하기 위해 사용된다. 예비 충전 또는 바이어싱 회로도가 사용될 수 있다. 그것이 변환 속도를 증가시키고 메모리 어레이의 트랜지스터들을 배제시키는 반면, 이는 동적전력 소비를 증가시킨다.
본 발명의 개념들이 임의의 2개의 기수들의 임의의 수에 확장 가능하기 때문에, 상기에 도시된 것과 다른 기수에 대한 RCROM의 설계 및 제조가 본 발명의 SUS-LOC 회로 구조를 사용하여 달성될 수 있다.
또한, 기수 변환은 듀애드(duad) 게이트들을 통해 달성될 수 있다. 상기 듀애드(duad) 게이트들은 Dr의 균일한 거듭제곱 또는 근인 Sr로부터의 값을 변환한다. 상기 더 높은 기수의 한 자리가 더 낮은 기수의 복수 자리로부터 생성되거나, 상기 더 낮은 기수의 복수 자리들이 더 높은 기수의 한 자리로부터 생성된다. 예를 들면, 2 듀애드(duad) 8 게이트는 3 자리 2진 값으로부터 한 자리 8진값을 생성한다.
어떤 기수로부터 다른 기수로 변환하는 것이외에, 기본 듀애드(duad) 게이트는 고유의 레벨 변경 능력을 갖는다. 비록 약간 제한되더라도, 많은 경우에서, 기본 듀애드 게이트의 레벨 변경 능력은 추가 레벨 변경 회로를 제외하는 것으로 충분하다. 그러나, 기본 듀애드 게이트의 능력을 초과한 레벨 변경이 필요하면, 낮은 기수를 갖는 게이트 쪽에서 행하지 않으면 안 된다. 예를들면, 상기 레벨 변환기는 3 듀애드 9 게이트의 입력측과 9 듀애드 3 게이트의 출력측에 배치되어야 한다.
개시의 목적으로 본 명세서에서는 2치로부터 4치로의 듀애드 게이트(2 듀애드 4)와 4치로부터 2치로의 듀애드 게이트(4 듀애드 2)에 대하여 설명한다. 상기 2치 시스템은 3V의 Vr-1를 갖고, 4치 시스템은 6V의 Vr-1를 사용한다. 상기 SUS-LOC를 사용하여 요구된 듀애드 게이트를 설계하기 위해 필요한 파라미터들이 표 31에 도시되어 있다.
논리 시스템 Vr-1 LSV OP V0 V1 V2 V3
2치 3 3 N/A 0 3
4치 6 2 60% 0 2 4 6
2 듀애드 4 게이트의 구성도는 도 212에 도시되었다. 도 213 및 도 214는 각각 심볼과 카르느-도를 나타낸다. 상기 기본 2 듀애드 4 게이트의 4치 출력 레벨은 상기 입력 2치 값의 베이스-1 보수회로이다. 상기 카르느-도는 상기 SUS-LOC 구조에 정통하지 않는 사람들에게는 생소하다. 왜냐하면, 이는 1보다 큰 값을 포함한 0 과 1을 제외한 값을 갖기 때문이다. 양자택일적 카르느-도는 표 32에 도시되었다.
B A
0 1
0 3 3 2 2
3 3 2 2
1 1 1 0 0
1 1 0 0
두 카르느-도들이 맞다. 그러나, 도 214에 도시된 그래프는 아주 간단함 때문에 선호된다.
Vr-1 전압들(표 31에 도시됨) 사이의 차이 때문에, 레벨 변경이 필요하다. 기본 2 듀애드 4 게이트가 제한된 레벨 변경 능력을 갖고 요구된 전압 변경이 상기 기본 2 듀애드 4 게이트의 범위내에 있기 때문에, 추가 레벨 변경 회로는 이 경우에 요구되지 않는다. 도시한 바와 같이, 점선으로 도시된 구성 요소들 없이, 상기 2 듀애드 4 게이트는 기수 변환기와 레벨 변환기로서 실행한다.
상기 기본 게이트의 능력을 초과한 레벨 변경이 필요하거나 포지티브(positive) 논리 레벨이 요구되어지면, 상기 베이스-1 보수회로(도 212에서 점선의 구성요소로 도시됨)가 사용되어 져야한다. 상기 베이스-1 보수회로들이 2치 입력의 레벨을 변화시키면 상기 트랜지스터들(Q1-Q8)은 재계산되어야 함에 주목해야 한다.
상기 2 듀애드 4 게이트 4치 출력 값이 입력 2치 값의 상기 베이스-1 보수회로이다. 추가 레벨 변경이 요구되거나 포지티브(+) 논리 출력만이 요구될 때, 도 212에서 점선의 구성요소로서 도시된 상기 베이스-1 보수회로들이 사용되어 진다. 만약 상기 베이스-1 보수회로들이 사용되어지면, 필요하다면 그들 또한 레벨 변환기들이 되어짐이 제안된다. 왜냐하면, 이는 게이트 속도를 증가시킬 것이기 때문이다.
포지티브(+) 및 보수 논리 출력들이 요구될 때, Dr 베이스-1 보수회로(도시되지 않음)는 출력에 추가된다. 또한, 상기 기본 게이트의 용량을 초과하는 레벨 변경 및 두 논리 출력들이 요구되어지면, 도 212의 점선의 구성요소들과 Dr 베이스-1 보수회로가 필요하게 된다.
상기 포지티브(+) 및 보수 이외의 논리 출력들을 위해, 상기 적당한 Dr OPF는 상기 기본 게이트의 출력에 추가된다. 256 가능한 4치 OPF들 중 252이 유용하다(252는 불연속).
4 듀애드 2 게이트의 구성도는 각각 심볼과 카르느-도를 각각 나타낸 도 216 및 도 217과 함께 도 215에 도시되었다. 다시, 상기 카르느-도는 유별함을 나타낸다. 그 이유는 그것이 0 및 1이 아닌 값을 갖는 하나의 입력과 단지 0과 1의 두 출력을 갖기 때문이다. 양자 택일(alternative)은 각 출력을 위한 2개의 카르느-도이다.
Vr-1 전압들(표 31에 도시됨) 사이의 차이 때문에, 레벨 변경이 필요하다. 기본 4 듀애드 2 게이트가 제한된 레벨 변경 능력을 갖고 요구된 전압 변경은 상기 기본 4 듀애드 2 게이트의 범위내에 있기 때문에, 추가 레벨 변경 회로는 이 경우에 요구되지 않는다. 도시한 바와 같이, 점선으로 도시된 구성요소들 없이, 상기 4 듀애드 2 게이트는 기수 변환과 레벨 변경의 양방을 실행한다.
상기 기본 게이트의 능력을 초과한 레벨 변경이 필요하거나 포지티브(positive) 논리 레벨이 요구되어지면, 도 215에서 점선의 구성요소로 도시된 상기 베이스-1 보수회로들(인버터들)이 추가되고, 상기 트랜지스터들(Q1-Q8)은 재 계산된다.
상기 기본 4 듀애드 2 게이트 2치 출력 값들이 입력 4치 값의 상기 베이스-1 보수회로이다. 추가 레벨 변경이 요구되거나 단지 포지티브(+) 논리 출력이 요구될 때, 도 215에서 점선의 구성요소로 도시된 상기 베이스-1 보수회로들이 사용되어 진다. 만약 상기 베이스-1 보수회로들이 사용되어지면, 필요하다면 그들 또한 레벨 변환기들이 되어짐이 제안된다. 왜냐하면, 이는 게이트 속도를 증가시킬 것이기 때문이다.
포지티브(+) 및 보수 논리 출력들이 요구되고(되거나) 상기 기본 게이트의 능력을 초과하는 레벨 변환이 요구되어지면, 점선으로 도시된 도 215의 구성요소들이 사용되어진다.
래치 및 레지스터(laches and registers)
래치는 레지스터를 구성하는데 사용되는 메모리 소자 및 순차 및 클럭 순차 논리회로이다. 현재, 래치의 정의는 적당한 입력 신호에 의해 셋트 및 리셋될 수 있는 쌍 안정 회로이다. 그러나, 래치의 기수가 2 이상일 때, 래티는 더 이상 쌍안정이 아니고, 따라서 새로운 현실에 맞는 정의를 필요로 한다. SUS-LOC 기반 래치들과 연관된 유용한 한 정의는 "적절한 입력 신호들에 의해 복수 상태들 중 하나의 상태로 되는 다 안정 회로"이다. 래치의 기수가 2 이상일 때, 3개 그룹의 래치들이 가능하다. 상기 3 그룹은 보수 기능, 변환 기능(2진법으로는 불가능) 및 일치 래치들이다. 각 그룹은 래치들의 2-레벨 내지 r- 레벨 타입을 포함한다.
상기 래치들의 제 1 그룹은 보수 래치들이다. 상기 보수 래치들의 출력 논리 레벨은 상기 데이터 입력 논리 레벨의 상기 베이스-1 보수와 동등하다. 예를들면, 5치 보수 래치의 주 출력은 상기 데이터 입력의 4의 보수와 동등하다.
상기 제 2 그룹의 래치들은 변환 래치들이다. 이 래치 그룹은 상기 베이스-1 보수회로도 상기 데이터 논리 레벨의 일치도 아닌 출력 논리 레벨0을 생성한다. 3 그룹 중에 상기 그룹은 가장 좋은 2-레벨 내지 r-레벨 래치 타입을 포함한다. 기수 2 또는 직선된 2진수(즉, r 상태들 중 2가 아닌)가 어떤 논리 구조로 구현될 때, 이 그룹은 가능성이 없다.
상기 제 3 그룹은 일치 래치들로 구성된다. 이 그룹의 모든 래치들은 기본적으로 회로에서 다른 포인트로부터 얻어진 출력을 갖는 상기 보수 및 변환 그룹으로부터의 래치들이다. 일치 래치의 출력 논리 레벨은 상기 데이터 입력 논리 레벨과 동등하다.
단순 래치
단순 r-값 래치는, 도 218에 도시한 바와 같이, 2개의 r-값 OPF들을 교차 접속함으로써 형성된다. r-치 래치와 2치 래치 사이의 차이는 래치가 저장가능한 논리 레벨의 수이고, 상기 래치는 변환 래치가 될 수도 있다. 즉, 상기 출력은 임력 데이터의 베이스-1 보수도 일치도 아니다.
도 218에서 TG로 표시된 소자들은 전송 게이트들이거나 거의 0V의 문턱전압을 갖는 FET들(도 5)이고, 래치의 입력 또는 피드백(peedback)통로들을 제어하기 위해 사용되어진다. 이들 스위치들 또는 전송 게이트들은 논리 레벨 0이 그들의 제어 입력들(φA, φB)에 있을때 오프(비도통)되고, 0 이상의 논리 레벨이 그들의 제어 입력에 있을때 온(도통) 된다.
도 218에서 FA 및 FB로 표시된 2개의 OPF는 상기 래치의 활성화 소자들이다. 사용된 OPF의 특별한 쌍은 형성된 래치의 타입 및 그룹을 결정한다. r-레벨 이하의 래치들(특별한 고려를 요구한)을 제외하고, 사용되는 상기 2개의 OPF는 r-값 버퍼를 형성할 것이다. 일치 그룹 래치는 단순히 양 방향 데이터 입출력 단자를 갖는 FB로 표시된 OPF(도 219에 도시된 바와 같이)의 출력측으로부터 상기 래치의 출력을 얻음에 의해 형성된다. 도 219에 도시된 일치 래치의 출력 논리 레벨은 입력 데이텀과 동등하다. 상기 보수 및 변환 래치들의 출력 논리 레벨은 입력 데이텀의 함수 FA이다.
3진 래치의 각 그룹 및 타입을 위한 상기 OPF 쌍은 표 33로부터 선택될 수 있고 기재된다. 복수 출력을 갖는 래치들은 도 220에 도시한 바와 같이 요구된 출력 논리 레벨을 생성하는 상기 OPF를 단순히 추가함에 의해 성취된다.
타 입
3-레벨 2-레벨
FA FB ILL* FA FB FA FB FA FB
일치 FB로부터 얻어진 출력의 변환, 보수 0,1 F011 F011
0,2 F022 F022
1,2 F112 F112
보수 F210 F210 0,1 F100 F100
0,2 F200 F200
1,2 F221 F221
변환 F021 F031 0,1 F022 F011 F200 F100 F122 F001
F102 F102 0,2 F122 F002 F011 F022 F100 F200
F120 F201 1,2 F002 F122 F001 F122 F110 F211
F201 F120
*2-레벨 타입의 논리 레벨 입력*
r-값 보수 또는 변환 래치를 표현하기 위한 기본 심볼은 도 221에 도시되었고 기수 r의 데이터 래치를 표시하기 위해 DLr로 표시되었다. 출력 단자는 출력을 발생시키기 위해 사용된 OPF를 표시하기 위해 Fnnn으로 표시되었다. 하나의 출력으로, 이 레벨(label)은 FA에 사용된 상기 OPF를 표시한다. 만약 상기 래치가 상기 3진 보수 그룹의 것이면, F2103은 출력 단자의 레벨로 사용되어 진다.
복수 출력을 갖는 단순 래치를 표현한 상기 심볼이 도 222에 도시되었다. 도 223에 도시된 상기 심볼은 양 방향 데이터 단자를 갖는 일치 그룹 래치를 표시한다.
만약 단순 래치가 전용 스트로브 회로를 갖으면, 2가지 위상 입력(φA, φB)이 도 224에 도시한 바와 같은 "STB"로 표시된 단순 입력으로 교체된다. 상기 STB 레벨 다음의 어두운 영역은 상기 스트로브 입력의 활성 논리 레벨을 표시하기 위해 사용된 자리이다.
클럭 위상 발생
래치를 동작시키기 위해 요구된 클럭 신호(φA, φB)를 발생하기 위한 몇몇 방법들이 있다. 가장 단순한 것이 도 225에 도시되었다. 도시된 OPF로, 보수 또는 변환 단순 래치가 스트로브 입력(Strobe0)이 논리 0에서 논리 1로 천이되는 동안 투과적(transparent)으로 된다.
상기 투과성을 가지는 동안에, 상기 데이터 입력에 공급된 데이터는 출력 단자에서 입력 데이터의 Fnnn로 이용 가능하다. 상기 데이터 입력에 있는 데이터는 스트로브 입력(Strobe0)이 논리 0에서 논리 1로 천이되는 동안 래치된다. 양 방향 데이터 단자를 갖는 일치 래치의 출력은 단지 래치된 상태 동안(즉, 스트로브 입력이 활성화되지 않을 때) 사용 가능하다.
3진법의 경우에 임의의 논리 레벨 또는 논리 레벨쌍은 단순 래치를 동작시키기 위해 선택될 수 있다. 단순 래치를 활성화 시키기 위해 사용될 수 있는 논리 레벨의 수는 기수에 따라 다르며 r-2와 동등하다. 도 225에 도시된 스트로브 회로의 유효 논리 레벨을 변화시키기 위해서, 도 225에 도시된 상기 스트로브 회로의 상기 OPF들이 바람직한 동작 레벨을 제공하는 OPF들로 교체된다. 3진법의 경우의 응답 논리 레벨과 교환용 OPF는 표 34에 나타내었다.
레벨(for level) F022를 교체
0 F022
0 & 1 F002
1 F202
1 & 2 F200
2 F220
0 & 2 F020
r-값 단순 래치를 동작시키기는 r의 논리 레벨로 선택되어진 반면, 0 또는 r-1이 아닌 다른 논리 레벨이 r-값 래치를 동작시키기 위해 선택되어질 때 주의가 요망된다. 이것은 논리 레벨 0에서 1보다 큰 논리 레벨로의 그리고 그 역으로의 r-값 제어신호의 천이가 래치 동작에 영향을 미치는 모든 중간 논리 레벨들을 통해 통과한다는 사실 때문이다. 중간 논리 레벨을 갖는 단순 래치의 동작은 일부 경우에서 바람직할 수도 있고, 특정 응용에 의존적이다.
마스터-슬레이브 래치
마스터-슬레이블 래치를 구성하기 위하여, 두 단순 래치들은 도 226에 도시된 바와 같이 제 1 래치(마스터)의 출력을 제 2 래치(슬레이브)의 데이터 입력에 연결하고, 상기 슬레이브에서 제어 신호들(φA, φB)를 반대로 함에 의해 종속 접속(cascade)된다.
상기 종속 접속 방법은 상기 마스터-슬레이브 래치가 스트로브 입력의 레벨이 아니라 스트로브 입력의 에지 (edge)에 응답되도록 한 것이다. 도 225(F0223 및 F2003)의 스트로브 회로에 도시된 OPF들로, 상기 데이터 입력에 있는 데이터는 스트로브 입력이 논리 1에서 논리 0으로 천이되는 동안 마스터에 의해 래치되고, 상기 슬레이브는 마스터에 의해 래치된 데이터가 출력에서 이용가능하게 하여 투과적이 된다. 상기 스트로브 입력이 논리 0에서 논리 1로 천이되는 동안, 상기 슬레이브는 상기 마스터의 출력을 래치하고 마스터는 상기 슬레이브의 출력에 영향을 주기 않고 투과적이 된다.
마스터-슬레이브 래치를 표현하기 위해 사용된 심볼은 도 227에 도시되었다. 클럭 입력 다음의 빗금친(또는 shade) 영역은 상기 래치를 동작시키기 위해 필요한 에지 서술자(descriptor)를 위해 확보된 자리이다. 상기 심볼은, 동작을 위해 사용되는 앞, 뒤 또는 특정 한 쌍의 에지들을 나타내는 하나 이상의 화살표들로 분리된 2개 이상의 논리 레벨들을 갖는 상기 클럭 입력 레벨(CLK)와 식별자 MSr(DLr과 반대)을 제외하면, 데이터 래치의 그것과 모든 점에서 같다.
임의 에지 또는 선두 및/또는 말미 에지들의 특정 쌍은 r-값 마스터-슬레이브 래치을 동작시키기 위해 선택될 수 있다. 이용가능한 에지들 및 에지의 조합들의 수는 상기 기수가 증가한 것 만큼 증가한다. 마스터-슬레이브 래치를 동작하는 에지의 변화는 스트로브 회로의 OPF의 변화에 의해 성취된다. 3진법의 경우, 마스터-슬레이브 래치를 동작시키는 에지(들) 및 상기 래치의 심벌 내에서 사용되는 관련 서술자가 표 35에 기재되어 있다.
에지 사용 서술자
1 to 0 F022 1 ↓0
2 to 1 F002 2 ↓1
0 to 1 & 2 to 1* F202 0 ↑1-2 ↓1
0 to 1 F200 0 ↑1
1 to 2 F220 1 ↑2
1 to 0 & 1 to 2* F020 1 ↓0-1 ↑2
* 특정의 에지쌍
마스터-슬레이브 래치를 동작시키기 위해 사용된 에지를 선택할 때는, 논리 0에서 1보다 큰 논리로의 그 반대로의 천이가 모든 중간 논리 레벨 천이들을 포함하고 몇몇 선두 및 말미 에지를 가질 것이기 때문에 주의가 요망된다. 상기 중간 논리 레벨 천이들의 에지들은 마스터-슬레이브 래치의 활성화를 야기한다.
중간 논리 레벨 천이들을 갖는 마스터-슬레이브 래치의 동작은 몇몇 케이스에서 바람직하고, 특정 응용에 의존한다. 스트로브 입력의 논리 1에서 논리 0까지의 에지에서 동작하는 복수 출력들을 갖는 마스터-슬레이브 래치의 회로도는 도 228에 도시되었고 그의 심볼은 도 229에 도시되었다.
재 셋팅 가능한 래치
리셋 될 수 있거나 보다 정밀하게 셋트되고 클리어(clear) 될 수 있는 단순 래치의 회로도가 도 230에 도시되어 있고, 그 심볼은 도 233에 도시되었다. 그러나, 만약 스트로브 입력이 상기 CLK0 입력이 비활성화상태일 때 활성화상태로 되면, 상기 1403 게이트에 의해 주입된(injected)논리 0은 데이터 입력과 스트로브의 상태에 따라 래치되지 않을 수 있다. 만약 상기 스트로브 입력의 상태에 관계없이 상기 논리 0가 래치되는 것이 바람직하다면, 리셋 가능한 마스터-슬레이브 래치가 사용되어야 한다.
비동기식 클리어를 갖는 마스터-슬레이브 래치 및 그 심볼은 각각 선택적 입력 버퍼들(CLK 및 CLR0)과 함께 도 231 및 도 232에 도시되었다.
복수 출력 함수는 점선으로 도시되었다. 도시된 바와 같이 클리어 입력(CLR0)은 논리 레벨 0이 제공될 때 활성화된다. CLR0가 활성화된 반면 상기 출력 논리 레벨은 0이고, 스트로브 입력의 상태에 관계없이 그대로 남아있다.
CLRN 입력이 활성화되는 순간 상기 논리 레벨은, 상기 1403 게이트를 논리 레벨 1을 위한 36503 게이트 또는 논리 레벨 2를 위한 37803 게이트로 교체함에 의해 바꾸어질 수 있다. 다중 논리 레벨로 클리어하는 래치를 얻기 위하여, 1403을 적당한 MPF 또는 OPF로 교체함이 1403, 36503 또는 37803 게이트의 입력 B를 구동하기 위하여 추가된다.
상기 언급한 바와 같이, 2 이상의 논리 레벨들의 임의의 r 값 신호의 천이들이 모든 중간 논리 레벨들을 포함하고 있기 때문에, 단지 논리 레벨 0 또는 (r-1)이 클리어 함수를 활성화기 위해 사용되어진 것이 제안된다.
또한, 활성화 논리레벨로서 0과 (r-1)을 사용하는 것은, 중간 논리 레벨의 단독 디코딩이 논리 레벨 0 또는 (r-1)의 단독 디코딩보다 더 많은 구성요소를 필요로하기 때문에, 구성요소가 적게 된다.
0가 아닌 임의의 r 논리 레벨들에 세트가능한 래치들은 상기 1403 게이트를 교체하기 위해 적당한 MPF를 사용함에 의해 가능해진다.
선택적으로, 모든 요구된 "set to" 상태들을 포함하는 조합 논리 회로는 상기 1403 게이트 대신에 사용되고, 설계될 수 있다.
상술되어 이해된 바와 같은 SUS-LOC 구조를 시험하고, 구현하는 사람들에 의해 개발되고, 입증될 상기 설명된 기본 구성의 많은 변형들이 있다.
또한, 래치들에 관한 전술한 절은 메모리의 논리 함수를 수행하는 회로의 조합 및/또는 가능한 변형들의 전부로 간주되어서는 아니된다.
순차 및 클럭 순차 논리
"순차 논리(sequential logic)"라는 용어는 2개 이상의 논리 함수들이 하나씩 하나씩 또는 순차적으로 수행되고, 이전 단계의 결과가 다음의 단계에 의해 사용하기 위하여 순차적으로 저장되어야 함을 함축하고 있다. "클럭 순차 논리(clocked sequential logic)"의 용어는 보통 상술한 바와 같이 순차 논리의 사용을 함축하고 있으며, 시스템내의 어떤 다른 개소에 있는 회로에 의해 발생된 신호와 동기되어 하나 이상의 논리 함수를 실행하는 것이다.
어느 경우에서든, 래치들에 관련된 앞 절은 순차 및 클럭 순차 논리에 의해 필요한 메모리 소자를 제공하는 많은 가능한 회로들 중 일부를 개시한다.
디지털화 선형화기(digitizing linearizer)
아날로그를 디지털로 변환하는 디지털화 선형화기(digitizing linearizer)는 문턱 전압의 변경에 의한 아날로그 응용에 있어서 SUS-LOC의 사용에 의해 실현될 수 있다. 특정 응용은 한 동작 또는 단계에서 디지털화하고 선형하는 회로이고, "디지털화 선형화기"라고 명명된다. 다양한 현상들을 감지하기 위해 사용된 에너지 변환기(transducer, 에너지를 다른 형태로 변환시키는 에너지 변환기) 대부분의 출력 전압 또는 전류는 비 선형이다. 비 선형 출력들 때문에, 현재 사용한 디지털화 (digitizing) 및 선형화(linearizing) 방법은 두 단계로 처리된다. 제 1 단계는 아날로그 신호를 디지털 값으로 변환한다. 이러한 첫 번째 처리는 아날로그/디지탈 변환기(A to D, A/D)로 불리운다. 이러한 것을 처리하는 몇몇 방법(연속적인 근사값 및 이중 기울기와 같은)이 있지만, 그들은 모두 샘플링 비율(sampling rate)을 갖고 하나의 변환을 완성하기 위해 많은 클럭 주기(clock cycles)을 요구한다. 그리고, 보다 더 정확성을 갖기 위해서는 보다 더 많은 클럭 주기를 요구한다. 또한, 제 2 단계는 처리장치(processor)와 적당한 알고리즘(algorithm)을 사용하여 디지털 값을 선형화 한다. 또한, 이러한 제 2 처리는 보다 많은 클럭 주기를 요구한 정확성을 갖추기 위해 많은 클럭 주기를 원한다.
SUS-LOC 디지털화 선형화기는 하나의 동작으로 상기 두 단계를 실행하고, 연속적으로 샘플링하고, 완료를 위해 클럭 주기를 거의 필요로 하지 않는다. 요구된 시간은 클럭 비율에 따라 설정을 위한 하나 또는 두 클럭 주기 정도이며, 이는 현재의 A/D 방법에 의해 요구된 수 많은 클럭 주기에 비교하여 마주 미세한 것이다.
상기 디지털화 선형화기를 얻기 위해, OPF의 문턱전압들은 이들이 상기 에너지 변환기의 증폭된 출력 커브 상에서 선택된 포인트들과 매칭되도록 계산된다. 선택될 수 있는 포인트의 수는 선택된 OPF의 절환점 수와 동등하다. 도 234는 단순화를 위해 3진 OPF를 사용한 디지털화 선형화기의 단순한 전체 구성도를 나타내고, 도 235는 센싱 소자 또는 에너지 변환기의 증폭된 출력 커브를 나타낸 것이다.
도 236은 센서들을 증폭된 출력 커브와 매칭시키는 변경된 문턱 전압을 갖는 3진 OPF의 회로도를 나타낸다. 증폭기들은 현재 A/D 변환기에서 사용되고, 디지털화 선형기는 현재 표준에 부합된다. 선형화는 상기 문턱전압이 상기 커브상에서 상기 선택된 포인트와 매칭되기 때문에 나타나고, 그리고 디지털화는 상기 OPF의 출력이 디지털이기 때문에 나타난다. 하나의 동시 단계 및 신호의 수신에서, 들어오는 데이터는 디지털화되고 선형화된다.
도 237은 3진법의 복수 자리수에 확장되는 도 234의 디지털화 선형화기, 및 준안정 상태의 발생을 방지하고 비 보안되지 않은 값을 발생하기 위한 버퍼로서 기능을 부과한 추가적 OPF의 간략한 전체 회로도를 도시한다. 도 237에 도시된 증폭기들은, 다른 증폭 계수를 가지고 있으며, 증폭기 A의 출력이 전체의 전압이고, 증폭기 B는 증폭기 A의 3배 증폭 값을 갖고 상기 전 전압을 감산하며, 증폭기 C는 증폭기 A의 9배 증폭 값을 갖고 증폭기B의 출력이 감산되는 등등, 추가되는 스테이지 수만큼 이것이 계속된다.
보다 더 정밀하고 10진법에 의해 각 자리에 있는 디지털 출력을 생성하기 위해, 3진 OPF들을 10진 OPF로 치환하고, 문턱 전압을 에너지 변환기의 증폭된 출력 커브 상에 선택된 10개의 포인트들과 일치하도록 변환할 수 있다. 물론, 만약 10진 OPF가 사용되어지면, 증폭 계수는 3의 거듭 제곱수에 대하여 10의 거듭 제곱수로 된다.
다른 SUS-LOC 회로들의 예
앞서 설명한 것으로부터, 입력의 수(n)에 관계없이 임의의 기수(r)의 논리 함수 회로가 SUS-LOC를 통해 실현될 수 있다는 것을 알 수 있다. 어떤 함수에 있어서도, 어떤 함수의 카르느-도가 선택되면, SUS-LOC은 다치 논리 회로가 구성될 수 있는 실제적이고 현실적인 수단을 제공한다. 나머지 도면들에 대한 설명은, 상술한 설명을 참조하면 이해될 수 있기 때문에, 간결하게 하겠다.
도 238은 그의 카르느-도와 함께 SUS-LOC의 SUS-MOS 실시예를 통해 실현된 5진 GOR5를 나타내었다. 상기 카르느-도는 역전하지 않기 때문에, 역바이어스가 도 238의 SUS-MOS 실시예에 존재한다. 도 239a 및 도 239b는 상기의 역바이어스를 방지하기 위해 추가 단들을 갖는 도 238의 상기 GOR5를 나타낸다. 물론, 도 121의 상기 CGOR5 회로는 도 240에 도시된 바와 동일한 회로 응답과 카르느-도를 제공한 회로를 얻을 수 있다.
SUS-LOC에 의하면 임의의 단독 기수의 다치 논리 회로(그리고 임의의 복수 기수의 다치 론리 회로도 또한 그러할 것으로 여겨짐)을 실현할 수 있지만, 상기 회로의 관련된 카르느-도와 그 밖 다른 방법에 의해 나타내어지는 특정의 그룹핑을 실시함에 의해 일정의 효율화, 최적화를 행할 수 있다. 역바이어스를 방지하기 위해 필요한 추가 상태를 더하고 상기 요구된 카르느-도를 위한 동등한 SUS-MOS 회로를 수립함에 따라, 임의의 단독 기수 다치 논리 회로는 SUS-LOC를 통해 실현될 수 있다. 이것은 복수의 기수에 의한 다치 논리 회로들에도 적용된다로 여겨진다.
도 241은 그의 카르느-도와 함께 SUS-LOC의 SUS-MOS 실시예를 통해 실현된 것처럼 5진 GAND5를 나타낸 것이다. 상기 카르느-도는 역전하지 않기 때문에, 역바이어스가 도 241의 상기 SUS-MOS 실시예에 존재한다. 도 242a 및 도 242b는 상기의 역바이어스를 방지하기 위해 추가 스테이지(stage)들을 갖는 도 241의 상기 GAND5를 나타낸다. 물론, 도 124의 상기 CGAND5 회로는 도 243에 도시된 바와 동일한 회로 응답과 카르느-도를 제공한 회로를 얻기 위해 보충될 수 있다.
도 244는 도 121의 CGOR5 회로를 나타낸 것이며, 상기 소오스 전압에 상기 상대적인 게이트 문턱 전압을 더한 것으로부터 계산된 절대 문턱전압을 괄호로 표시한다. 또한, 상기 CGOR5 심볼 및 카르느-도는 도 244에 도시되었다.
도 245는 5진 CEQ5 회로의 카르느-도의 전 그룹핑(굵은 선으로써 포위되어 있다)을 도시하였다. 그러한 그룹핑은 선택에 의해 행하여지고, 그러한 점에서, 임의성을 갖는다. 도 246a 및 도 246b는 도 245의 상기 카르느-도 그룹핑에 상응하는 합성 회로 분기들을 나타내었다.
도 247은 상기 CEQ5 회로의 카르느-도의 다른 그룹핑 회로도를 나타낸 것이다. 도 248a 및 도 248b는 도 247에 도시된 상기 카르느-도 그룹핑에 상응하는 합성 회로 분기들을 나타낸 것이다.
도 249는 상기 CEQ5 회로의 카르느-도의 다른 그룹핑을 나타낸 것이다
도 250은 상기 상보 3진 시그마(Sigma) 즉 SIGMA3 회로의 심볼, 카르느-도 및 회로도를 나타낸 것이다.
도 251은 상기 3진 시그마(Sigma) 즉 CSIGMA3 회로의 양자택일적 실시예의 심볼, 카르느-도 및 회로도를 나타낸 것이다.
도 252는 독일, 도르트문트 대학(University of Dortmund)의 클라우디오 모라가 박사(Dr. Claudio Moraga)의 이름을 따서 명명된 회로의 4진법에 의한 실시예의 회로도와 카르느-도를 나타낸 것이다. 상기 CMORAGA 회로는 역전 회로이고 역바이어스 방지용(anti-back biasing) 추가 스테이지들은 필요치 않는다. 상기 카르느-도(B1/A0, B1/A1, 그리고 B0/A1)에 표현된 상기 "코너(corner)" 구조에 근거하여 논리 레벨 2의 출력으로의 전송을 담당하는 직렬-병렬 구조가 얻어진다. 중간 분기의 직렬-병렬성은 회로중에서 카르느-도에 대응하는 상기 코너들에 의해 영향이 있다고 믿어진다. 상기 코너들은, CGOR 및 CGAND 회로들에 있어서의 비슷한 특징에의해 반영되는 바와 같이, SUS-LOC내의 회로 분기 개발/결정을 위한 그룹을 제공한다.
카르느-도내의 상기 코너에 대해서, 상기 그룹의 출력 전압이 Vr-1/2 와 같거나 클 때(≥Vr-1/2), P 채널 FET들은 직렬이고 N 채널 FET들은 병렬 접속되는 것으로 생각된다. 상기 그룹의 출력 전압이 Vr-1/2보다 적으면(< Vr-1/2), N 채널 FET들은 직렬 부분을 형성하고 P 채널 FET들은 병렬 접속되는 것으로 생각된다. 만약, 상기 출력 전압이 Vr-1/2와 같으면(=Vr-1/2), 모든 FET들은 디플리션 모드 FET들인 것으로 나타난다. 만약, 상기 출력 전압이 Vr-1/2보다 크면(>Vr-1/2), 상기 직렬 FET들은 P 채널 인헨스먼트 모드 FET들이고 병렬 FET들은 N 채널 디플리션 모드 FEt들인 것으로 나타난다. 만약, 상기 출력 전압이 Vr-1/2보다 작으면(< Vr-1/2), 상기 직렬 N 채널 FET들은 인헨스먼트 모드 FET들이고 병렬 P 채널 FET들은 디플리션 모드 FET들인 것으로 나타난다.
본 발명이 일정한 문턱 전압 특성(VGS(TH))을 유지하는 FET들을 이용하도록 한 것이지만, 또한, 동적인 문턱 전압 특성을 갖는 회로 요소들이 사용하여도 SUS-LOC에서 좋고 유효하게 이용할 수 있을 것이다. 예를들면, FET들을 포함한 트랜지스터에서 알려진 벌크(bulk) 또는 바디(body) 효과는 상기 문턱전압을 변경할 수 있다. 벌크 효과를 통해 문턱 전압을 증감하면, 효율성 및 실용성은 본 발명을 증진하기 위해 제공될 수 있다. 예를 들면, 역바이어스에 영향을 받기 쉬운 FET들을 인에이블링하고 디스에이블링함에 의해 벌크 효과를 통해 SUS-LOC를 위한 원-웨이(one-way) FET들을 얻을 수 있다.
본 발명이 특별한 실시예에 대하여 서술하였지만, 본 발명의 추가 변형이 발명의 요점으로부터 벗어남이 없이 안출될 수 있음을 알 수 있다.
상기에서 언급한 바와 같이, 광학적 또는 다른 유사한 고속 회로 요소들은 SUS-LOC에서 더 좋은 효율을 위해 사용될 수 있다. 또한, 벌크 효과 또는 다른 수단들이 SUS-LOC에서 사용될 동적 스위칭 능력을 갖는 이산 회로 요소들을 허용한다.
본 발명은 다치 논리 회로의 전자화 회로 구조를 제공하는 것이다.
본 발명의 목적은 정보가 임의의 다양한 수시스템(기수 r-값 수시스템)에서 표현될 수 있도록 하는 기본 회로를 제공하는 것이다.
본 발명의 다른 목적은 입력으로서 임의 수의 변수들을 이용할 수 있는(n가변입력) r-진법 수시스템을 기초로 한 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 논리 합성에 수동 구성요소를 사용하지 않고도 충분히 활성화된 임의 수시스템을 기초로한 논리 회로를 제공하는 것이다.
본 발명의 목적은 수시스템의 조합 또는 임의 수시스템을 기초로한 논리 회로를 위해 필요한 기본 회로도를 제공하는 것이다.
본 발명의 목적은 임의 수시스템에 기초한 컴퓨터를 위해 필요한 논리 회로도를 제공하는 것이다.
본 발명의 목적은 가장 바람직한 수시스템(현재 가장 적절한 수시스템은 3으로 여겨짐)에 기초한 컴퓨터를 위해 필요한 기본 회로도를 제공하는 것이다.
본 발명의 목적은 다치 논리를 위한 예견가능하고 실현가능한 회로도를 제공하는 것이다.
본 발명의 다른 목적들, 효과들 그리고 산업적 실용성은 동봉된 명세서 및 도면을 검토함으로 더 명확해질 것이다.

Claims (28)

  1. 입력 및 출력과,
    상기 입력을 상기 출력에 결합하여, 제 1 조의 고유 입력 신호들에 대한 제 1 출력 신호들을 이끌어내는(conducting) 제 1 종단 분기와,
    상기 입력을 상기 출력에 결합하여, 제 2 조의 고유 입력 신호에 대한 제 2 출력 신호들을 이끌어내는 제 2 종단 분기 및,
    상기 입력을 상기 출력에 결합하고, 단지 2개의 스위치를 가져서, 제 3 조의 고유 입력 신호들에 대한 제 3 출력 신호들을 이끌어내는 중간 분기를 포함하여 구성되고,
    한 자리 논리 함수가 다치 논리 신호 처리를 위해 사용되는 다치 논리용의 한 자리 신호 처리 회로.
  2. 제 1 항에 있어서,
    다치 논리용의 한 자리 신호 처리 회로의 적어도 하나의 분기의 역바이어스를 방지하는 추가 스테이지(additional stage)를 더 포함함을 특징으로 하는 다치 논리용의 한 자리 신호 처리 회로.
  3. 제 1 입력 및 제 2 입력과,
    출력과,
    상기 제 1 입력 및 제 2 입력을 상기 출력에 결합하고, 단지 2개의 스위치를 갖는 중간 분기를 구비하여, 제 1 조의 고유 입력 신호들에 대한 제 1 출력 신호를 이끌어내는 제 1 합성 분기와,
    상기 제 1 입력 및 제 2 입력을 상기 출력에 결합하여, 제 2의 고유 입력 신호들에 대한 제 2 출력 신호를 이끌어내는 제 2 합성 분기를 포함하여 구성되어서,
    복수 자리 논리 함수가 다치 논리 신호 처리를 위해 사용되는 다치 논리용의 복수 자리 신호 처리 회로.
  4. 제 3 항에 있어서,
    상기 제 1 합성 분기는 상기 제 1 합성 분기의 적어도 하나의 스위치의 역바이어스를 방지하는 추가 스테이지를 더 포함함을 특징으로 하는 다치 논리용의 복수 자리 신호 처리 회로.
  5. 제 1 스위치 입력 및 제 1 스위치 출력을 갖고 제 1 소오스 전압에 연결되며, 상기 제 1 스위치 입력에 인가된 입력 신호 전압이 제 1 문턱 전압보다 더 크게 상기 제 1 소오스 전압과 다를 때 상기 제 1 소오스 전압을 상기 제 1 스위치 출력으로 전송하는 제 1 스위치와,
    상기 제 1 스위치와 제 2 소오스 전압에 연결되고, 상기 제 1 스위치 입력에 연결된 제 2 스위치 입력 및 상기 제 1 스위치 출력에 연결된 제 2 스위치 출력을 갖으며, 상기 제 2 스위치 입력에 인가된 상기 입력 신호 전압이 제 2 문턱 전압보다 더 크게 상기 제 2 소오스 전압과 다를 때 상기 제 2 소오스 전압을 상기 제 2 스위치 출력으로 전송하는 제 2 스위치를 포함하여 구성되고,
    정보 처리 회로가 상기 입력 신호 전압에 응답하여, 상기 제 1 스위치, 상기 제 1 스위치에 의해 필요하게 된 제 1 문턱 전압, 제 2 스위치 및 상기 제 2 스위치에 의해 필요하게 된 제 2 문턱 전압의 선택에 의해 상기 제 1 소오스 전압 또는 상기 제 2 소오스 전압의 전송을 제어하여 다치 논리 회로를 실현하는 다치 논리용의 정보 신호 처리 회로.
  6. 제 5 항에 있어서,
    연속적인 출력을 제공하기 위해, 상기 제 1 소오스 전압과 상기 제 1 문턱 전압의 합이 상기 제 2 소오스 전압과 상기 제 2 문턱 전압의 합을 초과하도록 한 다치 논리용의 정보 신호 처리 회로.
  7. 제 5 항에 있어서,
    상기 제 1 스위치는 N채널 FET를 포함하는 다치 논리용의 정보 신호 처리 회로.
  8. 제 5 항에 있어서,
    상기 제 2 스위치는 P채널 FET를 포함하는 다치 논리용의 정보 신호 처리 회로.
  9. 제 1 소오스 전압에 연결되고 제 1 스위치 입력 및 제 1 스위치 출력을 갖으며, 상기 제 1 스위치 입력에 인가된 입력 신호 전압이 제 1 문턱 전압보다 더 크게 상기 제 1 소오스 전압과 다를 때 상기 제 1 소오스 전압을 상기 제 1 스위치 출력으로 전송하는 제 1 N 채널 FET 스위치와,
    제 2 소오스 전압에 연결되고, 상기 제 1 스위치 입력에 연결된 제 2 스위치 입력 및 상기 제 1 스위치 출력에 연결된 제 2 스위치 출력을 갖으며, 상기 제 2 스위치 입력에 인가된 상기 입력 신호 전압이 제 2 문턱 전압보다 더 크게 상기 제 2 소오스 전압과 다를 때 상기 제 2 소오스 전압을 상기 제 2 스위치 출력으로 전송하는 제 2 P 채널 FET 스위치를 구비하고,
    연속적으로 출력을 제공하기 위해 상기 제 1 소오스 전압과 상기 제 1 문턱 전압의 합이, 상기 제 2 소오스 전압과 상기 제 2 문턱 전압의 합을 초과하도록 하며,
    정보 신호 처리 회로가 상기 입력 신호 전압에 응답하여, 상기 제 1 스위치, 상기 제 1 스위치에 의해 필요하게 된 제 1 문턱 전압, 제 2 스위치 및 상기 제 2 스위치에 의해 필요하게 된 제 2 문턱 전압의 선택에 의해 상기 제 1 소오스 전압 또는 상기 제 2 소오스 전압의 전송을 제어하여 다치 논리 회로를 실현하는 다치 논리용의 정보 신호 처리 회로.
  10. 제 1 입력과,
    출력과,
    상기 출력 및 상기 제 1 입력에 결합되고, 상기 제 1 입력으로부터 반송된 제 1 논리 레벨의 입력 신호에 응답하여 제 1 출력 신호를 전송하는 제 1 종단 분기와,
    상기 출력과 상기 제 1 입력에 결합되고, 상기 제 1 입력으로부터 반송된 제 2 논리 레벨의 입력 신호에 응답하여 제 2 출력 신호를 전송하는 제 2 종단 분기 및,
    상기 출력과 상기 제 1 입력에 결합되고, 단지 2개의 스위치들을 갖으며, 상기 제 1 입력으로부터 반송된 제 3 논리 레벨의 입력 신호에 응답하여 제 3 출력 신호를 전송하는 제 1 중간 분기를 구비하고,
    상기 제 1 종단 분기는 상기 제 1 입력이 상기 제 2 논리 레벨을 반송할 때 상기 제 1 출력 신호를 전송하지 않고,
    상기 제 2 종단 분기는 상기 제 1 입력이 상기 제 1 논리 레벨을 반송할 때 상기 제 2 출력 신호를 전송하지 않으며,
    상기 출력 신호들을 제어하는 입력 신호들에 따라 논리 동작을 수행하는, 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제 1 종단 분기가 P 채널 디플리션 모드 FET를 포함함으로써 상기 제 1 종단 분기가 상기 제 1 논리 레벨 신호에 응답하여 상기 제 1 출력 신호를 전송하고 상기 제 1 논리 레벨이 상기 제 1 출력 신호와 게이트 문턱 값의 합 이하인 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  13. 제 10 항에 있어서,
    상기 제 1 종단 분기는 P 채널 인헨스먼트 모드 FET를 구비함으로써 상기 제 1 종단 분기가 상기 제 1 논리 레벨에 응답하여 상기 제 1 출력 신호를 전송하고 상기 제 1 논리 레벨이 상기 제 1 출력 신호에서 게이트 문턱 값을 감한 값 이하인 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  14. 제 10 항에 있어서,
    상기 제 2 종단 분기는 N 채널 디플리션 모드 FET를 구비함으로써 상기 제 2 종단 분기가 상기 제 2 논리 레벨에 응답하여 상기 제 2 출력 신호를 전송하고, 상기 제 2 논리 레벨이 상기 제 2 출력 신호에서 게이트 문턱 값을 감한 값보다 큰 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  15. 제 10 항에 있어서,
    상기 제 2 종단 분기는 N 채널 인헨스먼트 모드 FET를 구비함으로써 상기 제 2 종단 분기가 상기 제 2 논리 레벨에 응답하여 상기 제 2 출력 신호를 전송하고, 상기 제 2 논리 레벨이 상기 제 2 출력 신호와 게이트 문턱 값의 합보다 큰 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  16. 삭제
  17. 제 10 항에 있어서,
    상기 제 1 중간 분기는 상기 제 1 입력과 상기 출력에 결합된 제 1 중간 FET와, 상기 제 1 입력과 상기 출력에 결합된 제 2 중간 FET를 포함하고,
    상기 제 1 중간 FET는 게이트, 소오스 및 드레인을 갖고 상기 제 1 중간 분기는 상기 제 3 출력 신호를 전송하지 않은 상측의 값을 설정하고,
    상기 제 2 중간 FET는 게이트, 소오스 및 드레인을 갖고 상기 제 1 중간 분기는 상기 제 3 출력 신호를 전송하지 않은 하측의 값을 설정하며, 상기 제 1 중간 FET의 게이트는 상기 제 1 입력과 상기 제 2 중간 FET의 게이트에 연결되고, 상기 제 1 중간 FET 드레인은 상기 제 2 중간 FET의 소오스에 연결되며, 상기 제 2 중간 FET 드레인은 상기 출력에 연결되는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  18. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 디플리션 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 인헨스먼트 모드 IGFET인 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  19. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 인헨스먼트 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 디플리션 모드 IGFET인 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  20. 제 17 항에 있어서,
    상기 제 1 중간 FET는 P채널 디플리션 모드 IGFET이고, 상기 제 2 중간 FET는 N채널 디플리션 모드 IGFET인 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  21. 제 10 항에 있어서,
    상기 제 1 종단 분기는 하나의 절연 게이트 FET를 구비하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  22. 제 10 항에 있어서,
    상기 제 2 종단 분기는 하나의 절연 게이트 FET를 구비하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  23. 제 10 항에 있어서,
    제 2 입력과,
    상기 출력 및 상기 제 2 입력에 결합되고, 상기 제 2 입력에 의해 반송된 논리 레벨 신호들에 응답하여 제 4 출력 신호를 전송하는 제 3 종단 분기 및 그리고,
    상기 출력과 상기 제 2 입력에 결합되고, 상기 제 2 입력에 의해 반송된 논리 레벨 신호들에 응답하여 제 5 출력 신호를 전송하는 제 4 종단 분기를 더 구비하고, 상기 제 1, 제 2 입력들에 의해 반송된 입력 신호들에 대하여 다치 논리 논리 연산을 실행하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  24. 제 23 항에 있어서,
    상기 출력 및 상기 제 2 입력에 결합되고, 상기 제 2 입력에 의해 반송된 논리 레벨 신호들에 응답하여 제 6 출력 신호를 전송하는 제 2 중간 분기를 더 포함하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  25. 제 24 항에 있어서,
    상기 제 2 중간 분기는 복수개의 IGFET 쌍을 구비하고 각 IGFET 쌍은 상기 IGFET 쌍 각각이 신호를 전송하는 입력 신호들의 고유 대역을 설정하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  26. 제 25 항에 있어서,
    상기 다치 논리 신호 처리 회로의 적어도 하나의 분기의 역바이어스를 방지하기 위한 추가 스테이지(stage)를 더 포함하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  27. 제 1 입력과,
    제 2 입력과,
    출력과,
    상기 출력 및 상기 제 1 입력에 결합되고, 상기 제 1 입력에 의해 반송된 제 1 논리 레벨의 입력 신호들에 응답하여 제 1 출력 신호를 전송하는 제 1 종단 분기와,
    상기 출력과 상기 제 1 입력에 결합되고, 상기 제 1 입력에 의해 반송된 제 2 논리 레벨의 입력 신호들에 응답하여 제 2 출력 신호를 전송하는 제 2 종단 분기와,
    상기 출력과 상기 제 2 입력에 결합되고, 상기 제 2 입력에 의해 반송된 제 3 논리 레벨의 입력 신호들에 응답하여 제 3 출력 신호를 전송하는 제 3 종단 분기와,
    상기 출력과 상기 제 2 입력에 결합되고, 상기 제 2 입력에 의해 반송된 제 4 논리 레벨의 입력 신호들에 응답하여 제 4 출력 신호를 전송하는 제 4 종단 분기를 포함하여 구성되며,
    상기 제 1, 제 2 종단 분기들은 제 1 합성 출력 신호를 전송할 수 있는 제 1 합성 분기를 형성하고,
    상기 제 3, 제 4 종단 분기들은 제 2 합성 출력 신호를 전송할 수 있는 제 2 합성 분기를 형성하고,
    상기 제 1 합성 분기는, 상기 제 1 및 제 3 논리 레벨 신호들이 각각 제 1 및 제 2 입력들에 의해 반송될 때, 상기 제 1 합성 출력 신호만을 전송하고,
    상기 제 2 합성 분기는, 상기 제 2 및 제 4 논리 레벨 신호들이 각각 제 1 및 제 2 입력들에 의해 반송될 때, 상기 제 2 합성 출력 신호만을 전송하며,
    고유 제 1 및 제 2 입력 논리 신호들에 응답하여 고유 출력 논리 신호들을 제공하는 복수-자리 다치 논리 회로가 제공되는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
  28. 제 27 항에 있어서,
    상기 다치 논리 신호 처리 회로는 CGOR, CGAND, CEQ, CSIGMA, GOR, GAND, EQ, SIGMA, 및 XGOR를 구비한 그룹으로부터 선택됨을 특징으로 하는 3 이상의 레벨을 갖는 신호를 처리하기 위한 다치 논리 신호 처리 회로.
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